JP7058146B2

JP7058146B2 - 受信装置及びデータ受信方法

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Publication number: JP7058146B2
Application number: JP2018037738A
Authority: JP
Inventors: 剛史瀬納
Original assignee: シナプティクスインコーポレイテッド
Priority date: 2018-03-02
Filing date: 2018-03-02
Publication date: 2022-04-21
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Description

本発明は、受信装置及びデータ受信方法に関する。

高速データ通信を実現するために、３本以上のワイヤで１つのレーンを構成するデータ通信システムが検討されている。このような技術の一例としては、ＭＩＰＩＣ－ＰＨＹ（Mobile Industry Processor Interface C-PHY）が挙げられる。

データ通信の信頼性を向上するためには、データ有効ウインドウ（data valid window）が大きいことが望ましく、データ通信システムは、データ有効ウインドウを拡大するように設計される。

一実施形態では、受信装置が、３本以上のワイヤのうちの異なる２本のワイヤの電位差に応じたシングルエンド信号をそれぞれ出力する複数の差動レシーバと、複数の差動レシーバのそれぞれから出力されるシングルエンド信号を遅延するように構成された複数の遅延補償回路と、複数の遅延補償回路がそれぞれに出力する複数の補償後シングルエンド信号に応じて再生クロック信号を生成するクロックリカバリ回路と、再生クロック信号に同期して複数の補償後シングルエンド信号をそれぞれにラッチするように構成された複数のラッチ回路とを備えている。複数の差動レシーバは、３本以上のワイヤのうちの第１ワイヤ及び第２ワイヤの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバを備えている。複数の遅延補償回路は、第１シングルエンド信号を遅延することによって複数の補償後シングルエンド信号のうちの第１補償後シングルエンド信号を生成する第１遅延補償回路を備えている。第１シンボルの受信に用いられる第１遅延補償回路の遅延時間が、第１シンボルの前に伝送される第２シンボルの受信における第１ワイヤと第２ワイヤとの電位差に応じて制御される。

他の実施形態では、受信装置が、第１ワイヤと第２ワイヤの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバと、第２ワイヤと第３ワイヤの電位差に応じた第２シングルエンド信号を出力する第２差動レシーバと、第３ワイヤと第１ワイヤの電位差に応じた第３シングルエンド信号を出力する第３差動レシーバと、第２シングルエンド信号と第３シングルエンド信号とに応じて第１ワイヤと第２ワイヤの電位差の状態を示す第１状態信号を生成する第１状態判別回路とを備えている。

更に他の実施形態では、受信方法が、第１ワイヤと第２ワイヤの電位差に応じて第１シングルエンド信号を出力することと、第２ワイヤと第３ワイヤの電位差に応じて第２シングルエンド信号を出力することと、第２ワイヤと第３ワイヤの電位差に応じて第３シングルエンド信号を出力することと、第１シングルエンド信号、第２シングルエンド信号及び第３シングルエンド信号を遅延して、それぞれ第１補償後シングルエンド信号、第２補償後シングルエンド信号、第３補償後シングルエンド信号を生成することと、第１補償後シングルエンド信号、第２補償後シングルエンド信号及び第３補償後シングルエンド信号に応じて再生クロック信号を生成することと、再生クロック信号に同期して、第１補償後シングルエンド信号、第２補償後シングルエンド信号及び第３補償後シングルエンド信号をそれぞれにラッチすることとを含む。第１シンボルの受信における第１補償後シングルエンド信号の生成において第１シングルエンド信号に与えられる遅延時間が、第１シンボルの前に伝送される第２シンボルの受信における第１ワイヤと第２ワイヤとの電位差に応じて制御される。

一実施形態におけるデータ通信システムの構成を示すブロック図である。ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃに起こり得る遷移を示すタイミングチャートである。ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃに起こり得る遷移を重ねて示すタイミングチャートである。電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに起こり得る遷移を示すタイミングチャートである。一実施形態における受信装置の構成を示す回路図である。前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態と、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングとの関係を示す表である。図５に示す受信装置における遅延補償回路の動作を示す表である。各ワイヤの状態と、差動レシーバが出力するシングルエンド信号の論理値と、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態との関係を示す表である。他の実施形態における受信装置の構成を示す回路図である。図９に示す受信装置における遅延補償回路の動作を示す表である。更に他の実施形態における受信装置の構成を示す回路図である。前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態と、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングと、差動レシーバの遅延との関係を示す表である。図１１に示す受信装置における遅延補償回路の動作を示す表である。

一実施形態では、図１に示すように、データ通信システムが、送信装置１と受信装置２とを備えている。本実施形態では、データ通信システムが、ＭＩＰＩＣ－ＰＨＹ規格に準拠して動作するが、これに限定されない。送信装置１は、レーン３を介して受信装置２に接続されている。一実施形態では、送信装置１と受信装置２とが別々の半導体チップに集積化されてもよい。

このデータ通信システムでは、レーン３が、３本のワイヤＡ、Ｂ、Ｃを含んでいる。ワイヤＡ、Ｂ、Ｃのそれぞれは、３つの電位を取ることが許容されている。以下では、これらの３つの電位を、それぞれ、“Ｈ”、“Ｍ”、“Ｌ”と記載する。データ伝送が行われる場合、各ＵＩ（unit interval）において、ワイヤＡ、Ｂ、Ｃのうちの１つが“Ｈ”レベルに設定され、他の１つが“Ｍ”レベルに設定され、残りの１つが“Ｌ”レベルに設定される。したがって、ワイヤＡ、Ｂ、Ｃの電位の組み合わせの総数は６である。各ＵＩに伝送されるシンボルは、ワイヤＡ、Ｂ、Ｃの電位の組み合わせで表現される。以下において、ワイヤＡ、Ｂ、Ｃの電位を、それぞれ、Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃと記載することがある。

図２に示すように、或るシンボルを送信した後に次のシンボルを送信する場合、ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃは、該或るシンボルの送信時における電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃとの組み合わせとは異なる組み合わせに遷移する。図３には、或るシンボルの送信時にワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃがそれぞれ“Ｈ”、“Ｍ”、“Ｌ”レベルであった場合に、次のシンボルの送信時におけるワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃに起こり得る遷移の全ての組み合わせが重ねて図示されている。

ＭＩＰＩＣ－ＰＨＹ規格に準拠したデータ通信では、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂ、ワイヤＢ、Ｃの電位差Ｖ_Ｂ－Ｖ_Ｃ及びワイヤＣ、Ａの電位差Ｖ_Ｃ－Ｖ_Ａに基づいて生成された３つのシングルエンド信号が３つの差動レシーバにより生成され、該３つのシングルエンド信号をラッチすることでデータが受信される。該３つのシングルエンド信号のラッチは、３つのシングルエンド信号から再生された再生クロック信号に同期して行われる。

電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの可能な遷移を示す図４を参照して、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのそれぞれは、"strong 1"、"weak 1"、"weak 0"、"strong 0"の４つの状態を取り得る。これら４つの状態のうち、"strong 1"、"weak 1"が論理値“１”に対応しており、"weak 0"、"strong 0"が論理値“０”に対応している。

"strong 1"は、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが、絶対値が相対的に大きい正電圧になる状態である。例えば、電位Ｖ_Ａが“Ｈ”レベルであり、電位Ｖ_Ｂが“Ｌ”レベルである場合、電位差Ｖ_Ａ－Ｖ_Ｂは、"strong 1"状態になる。

"weak 1"は、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが、絶対値が相対的に小さな正電圧になる状態である。例えば、電位Ｖ_Ａ、Ｖ_Ｂがそれぞれ“Ｈ”レベル、“Ｍ”レベルである場合、及び、電位Ｖ_Ａ、Ｖ_Ｂがそれぞれ“Ｍ”レベル、“Ｌ”レベルである場合、電位差Ｖ_Ａ－Ｖ_Ｂは、"weak 1"状態になる。

"weak 0"は、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが、絶対値が相対的に小さい負電圧になる状態である。例えば、電位Ｖ_Ａ、Ｖ_Ｂがそれぞれ“Ｍ”レベル、“Ｈ”レベルである場合、及び、電位Ｖ_Ａ、Ｖ_Ｂがそれぞれ“Ｌ”レベル、“Ｍ”レベルである場合、電位差Ｖ_Ａ－Ｖ_Ｂは、"weak 0"状態になる。

最後に、"strong 0"は、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが、絶対値が相対的に大きい負電圧になる状態である。例えば、電位Ｖ_Ａ、Ｖ_Ｂがそれぞれ“Ｌ”レベル、“Ｈ”レベルである場合、電位差Ｖ_Ａ－Ｖ_Ｂは、"strong 0"状態になる。

以下において、電位差の絶対値が相対的に小さい２つの状態”weak 0”及び”weak 1”を総称して状態”weak”と呼び、電圧の絶対値が相対的に大きい２つの状態”strong0”及び”strong 1”を総称して状態”strong”と呼ぶことがある。

シンボルの送信毎に、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａは、"strong 1"、"weak 1"、"weak 0"、"strong 0"の間で遷移する。論理値が“１”と“０”の間で遷移する場合、差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａにゼロクロスが発生する。ゼロクロスが発生するタイミングは、ゼロクロスタイミングと呼ばれる。上述の再生クロック信号は、差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングに同期して生成される。

ＭＩＰＩＣ－ＰＨＹ規格による通信では、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングが、原理的に、３種類に分散する。ゼロクロスタイミングは、"weak 1"から"strong 0"への遷移、及び、"weak 0"から"strong 1"への遷移において最も早い。このゼロクロスタイミングを、以下では、"Fast"と記載する。"strong 1"から"weak 0"への遷移、及び、"weak 1"から"strong 0"への遷移では、ゼロクロスタイミングが最も遅い。このゼロクロスタイミングを、以下では、"Slow"と記載する。"weak 0"と"weak 1"の間の遷移、及び、"strong 0"と"strong 1"との間の遷移では、ゼロクロスタイミングは中間的である。このゼロクロスタイミングを、以下では、"Mid"と記載する。

電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに対応する３つのシングルエンド信号から再生クロック信号を再生する構成では、ゼロクロスタイミングが分散すると、再生クロック信号のクロックパルスの生成タイミングも分散する。これは、データ有効ウインドウを減少させ得る。以下に詳細に述べられるように、本実施形態の受信装置２は、ゼロクロスタイミングの分散によるデータ有効ウインドウの減少を抑制するように構成される。

図５に示す一実施形態では、受信装置２が、入力端子１１_１～１１_３と、差動レシーバ１２_１～１２_３と、遅延補償回路１３_１～１３_３と、ホールド遅延回路１４_１～１４_３と、ラッチ１５_１～１５_３と、クロック再生回路１６とを備えている。

入力端子１１_１～１１_３は、それぞれワイヤＡ、Ｂ、Ｃに接続されており、ワイヤＡ、Ｂ、Ｃ上を伝送される信号を送信装置１から受け取る。

差動レシーバ１２_１～１２_３は、それぞれ、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに対応するシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃ、Ｓ_Ｂ－Ｃを生成する。詳細には、差動レシーバ１２_１は、ワイヤＡが接続される第１入力とワイヤＢが接続される第２入力とを有しており、電位差Ｖ_Ａ－Ｖ_Ｂに対応する論理値を有するシングルエンド信号Ｓ_Ａ－Ｂを出力する。同様に、差動レシーバ１２_２は、ワイヤＢが接続される第１入力とワイヤＣが接続される第２入力とを有しており、電位差Ｖ_Ｂ－Ｖ_Ｃに対応する論理値を有するシングルエンド信号Ｓ_Ｂ－Ｃを出力する。差動レシーバ１２_３は、ワイヤＣが接続される第１入力とワイヤＡが接続される第２入力とを有しており、電位差Ｖ_Ｃ－Ｖ_Ａに対応する論理値を有するシングルエンド信号Ｓ_Ｃ－Ａを出力する。シングルエンド信号Ｓ_Ａ－Ｂは、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂが"strong 1"又は"weak 1"である場合に論理値“１”を取り、"strong 0"又は"weak 0"である場合に論理値“０”を取る。シングルエンド信号Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａについても同様である。

遅延補償回路１３_１～１３_３は、上述されたゼロクロスタイミングの分散を補償するような遅延をシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃ、Ｓ_Ｂ－Ｃに与えるように構成されている。本実施形態では、遅延補償回路１３_１が、遅延回路２１_１と、セレクタ２４_１と、ＸＯＲ回路２５_１とを備えている。遅延回路２１_１は、シングルエンド信号Ｓ_Ａ－Ｂを遅延時間Ｄ_Ａだけ遅延するように構成されている。セレクタ２４_１は、差動レシーバ１２_１の出力に接続された入力Ｄ０と、遅延回路２１_１の出力に接続された入力Ｄ１を有している。セレクタ２４_１は、差動レシーバ１２_１から受け取ったシングルエンド信号Ｓ_Ａ－Ｂと遅延回路２１_１の出力信号とのいずれかを、ＸＯＲ回路２５_１の出力信号に応じて選択し、選択した信号を出力する。

遅延補償回路１３_２、１３_３も同様に構成されている。遅延補償回路１３_２は、遅延回路２１_２と、セレクタ２４_２と、ＸＯＲ回路２５_２とを備えており、遅延補償回路１３_３は、遅延回路２１_３と、セレクタ２４_３と、ＸＯＲ回路２５_３とを備えている。遅延回路２１_２、２１_３の遅延時間は、Ｄ_Ａである。遅延補償回路１３_１～１３_３の動作の詳細については、後に説明する。遅延補償回路１３_１～１３_３から出力されるシングルエンド信号を、以下では、それぞれ、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）と記載する。

ホールド遅延回路１４_１～１４_３は、それぞれ、ラッチ１５_１～１５_３のホールド時間を確保できるような遅延を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）に与えるように構成されている。ホールド遅延回路１４_１～１４_３から出力されるシングルエンド信号は、ワイヤＡ、Ｂ、Ｃから差動レシーバ１２_１～１２_３に現に入力されている信号により伝送されるシンボルの前のシンボルの論理値を表しており、それぞれ、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）と記載する。

ラッチ１５_１～１５_３は、それぞれ、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）をクロック再生回路１６から供給される再生クロック信号ＲＣＬＫに同期してラッチし、ラッチした論理値を有するラッチデータ信号Ｄａｔａ（Ａ－Ｂ）、Ｄａｔａ（Ｂ－Ｃ）、Ｄａｔａ（Ｃ－Ａ）を出力する。

クロック再生回路１６は、遅延補償回路１３_１～１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）を受け取ってクロック再生を行い、再生クロック信号ＲＣＬＫを生成する。生成された再生クロック信号ＲＣＬＫは、ラッチ１５_１～１５_３に供給される。一実施形態では、クロック再生回路１６は、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が反転したタイミングのうち最先のタイミングに同期して再生クロック信号ＲＣＬＫのクロックパルスを出力するように構成されてもよい。

ゼロクロスタイミングの分散を補償するために、本実施形態では、各シンボルの受信において用いられる遅延補償回路１３_１～１３_３の遅延時間が、それぞれ、各シンボルの直前に伝送されるシンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに応じて制御される。より具体的には、あるシンボルの受信において用いられる遅延補償回路１３_１の遅延時間は、その前に伝送されるシンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが、”weak”、”strong”のいずれであるかに応じて制御される。同様に、あるシンボルの受信において用いられる遅延補償回路１３_２の遅延時間は、その前に伝送されるシンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが、”weak”、”strong”のいずれであるかに応じて制御され、あるシンボルの受信において用いられる遅延補償回路１３_３の遅延時間は、その前に伝送されるシンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが、”weak”、”strong”のいずれであるかに応じて制御される。このような制御は、以下に述べられるような考察に基づくものである。

図６に示す表から理解されるように、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングは、前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのそれぞれが、”weak”及び”strong”のいずれであるかに依存している。電位差Ｖ_Ａ－Ｖ_Ｂについて説明すると、前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂがいずれも”weak”である場合、及び、いずれも”strong”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングは”Mid”である。前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングは”Slow”である。また、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングは”Fast”である。電位差Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａについても同様である。

本実施形態では、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”及び”strong”のいずれであるかに依存して遅延補償回路１３_１～１３_３の遅延時間が制御される。

詳細には、図７に示すように、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、遅延補償回路１３_１はシングルエンド信号Ｓ_Ａ－Ｂを遅延時間Ｄ_Ａだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。このような動作は、遅延補償回路１３_１のセレクタ２４_１が遅延回路２１_１の出力信号を選択することで実現される。一方、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”である場合、遅延補償回路１３_１は差動レシーバ１２_１から受け取ったシングルエンド信号Ｓ_Ａ－Ｂをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。

このような動作によれば、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングの分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一である場合、遅延回路２１_１の遅延時間Ｄ_Ａを、該時間差に一致させることで、電位差Ｖ_Ａ－Ｖ_Ｂの実効的なゼロクロスタイミングが"Mid"と"Slow"の２種類であるような補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一でない場合でも、遅延時間Ｄ_Ａを適正に設定することで、例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差の平均に設定することで電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングの分散を補償することができる。

遅延補償回路１３_２、１３_３の遅延時間も同様にして制御される。前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”である場合、遅延補償回路１３_２はシングルエンド信号Ｓ_Ｂ－Ｃを遅延時間Ｄ_Ａだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。一方、前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”strong”である場合、遅延補償回路１３_２は差動レシーバ１２_２から受け取ったシングルエンド信号Ｓ_Ｂ－Ｃをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。また、前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak”である場合、遅延補償回路１３_３はシングルエンド信号Ｓ_Ｃ－Ａを遅延時間Ｄ_Ａだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。一方、前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”strong”である場合、遅延補償回路１３_３は差動レシーバ１２_３から受け取ったシングルエンド信号Ｓ_Ｃ－Ａをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。このような動作によれば、ゼロクロスタイミングの分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）を生成することができる。

本実施形態では、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”、”strong”のいずれであるかが、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａを直接検出するのではなく、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の論理演算によって算出される。以下では、論理演算による電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態の判別について記述する。

図８を参照して、ワイヤＡ、Ｂ、Ｃが、“Ｈ”、“Ｍ”、“Ｌ”から選択された互いに異なる電位を取ることから、ワイヤＡ、Ｂ、Ｃの可能な状態は、６つある。これらの状態を、それぞれ、状態＃１～＃６と記載する。例えば、状態＃１は、ワイヤＡ、Ｂ、Ｃが、それぞれ、電位“Ｈ”、“Ｍ”、“Ｌ”である状態を意味している。

あるシンボルの受信において電位差Ｖ_Ａ－Ｖ_Ｂが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２_２、１２_３から出力されるシングルエンド信号Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａの論理値から判別可能である。電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、ワイヤＡ、Ｂのいずれか一方が、電位“Ｍ”を取る。これは、ワイヤＢ、Ｃの電位差Ｖ_Ｂ－Ｖ_Ｃに対応するシングルエンド信号Ｓ_Ｂ－Ｃの論理値と、ワイヤＣ、Ａの電位差Ｖ_Ｃ－Ｖ_Ａに対応するシングルエンド信号Ｓ_Ｃ－Ａの論理値のうちの一方が“１”であり、他方が“０”であることを意味している。例えば、ワイヤＡが電位“Ｍ”を取る場合、ワイヤＡ、Ｂ、Ｃは、状態＃３、＃４のいずれかである。状態＃３では、シングルエンド信号Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａが、それぞれ、“１”、“０”であり、状態＃４では、シングルエンド信号Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａが、それぞれ、“０”、“１”である。よって、シングルエンド信号Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａの論理値の排他的論理和が“１”であれば、電位差Ｖ_Ａ－Ｖ_Ｂが”weak”であると判断できる。

同様に、電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２_３、１２_１から出力されるシングルエンド信号Ｓ_Ｃ－Ａ、Ｓ_Ａ－Ｂの論理値から判別可能である。シングルエンド信号Ｓ_Ｃ－Ａ、Ｓ_Ａ－Ｂの論理値の排他的論理和が“１”であれば、電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”であると判断できる。

更に、電位差Ｖ_Ｃ－Ｖ_Ａが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２_１、１２_２から出力されるシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃの論理値から判別可能である。シングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃの論理値の排他的論理和が“１”であれば、電位差Ｖ_Ｃ－Ｖ_Ａが”weak”であると判断できる。

以上の議論から理解されるように、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”、”strong”のいずれであるかは、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の論理演算によって判別可能である。図５に示す遅延補償回路１３_１、１３_２、１３_３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）から前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”及び”strong”のいずれであるかを判別し、それぞれの遅延時間を制御するように構成されている。

詳細には、遅延補償回路１３_１の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に応じて制御される。遅延補償回路１３_１のＸＯＲ回路２５_１は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、電位差Ｖ_Ａ－Ｖ_Ｂの状態、具体的には、電位差Ｖ_Ａ－Ｖ_Ｂが”weak”、”strong”のいずれであるかを示している。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、論理値“１”を取る。

前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“１”である場合、セレクタ２４_１は、入力Ｄ１を選択して遅延回路２１_１の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。一方、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“０”である場合、セレクタ２４_１は、入力Ｄ１を選択して差動レシーバ１２_１から受け取ったシングルエンド信号Ｓ_Ａ－Ｂを補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。これにより、図７に示すような、前シンボルの電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合にシングルエンド信号Ｓ_Ａ－Ｂに遅延時間Ｄ_Ａの遅延を挿入する動作が実現される。

同様に、遅延補償回路１３_２の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）に応じて制御される。遅延補償回路１３_２のＸＯＲ回路２５_２は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”である場合、論理値“１”を取る。セレクタ２４_２は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）が“１”である場合に遅延回路２１_２の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力し、“０”である場合に差動レシーバ１２_２から受け取ったシングルエンド信号Ｓ_Ｂ－Ｃを補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。これにより、前シンボルの電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”である場合にシングルエンド信号Ｓ_Ｂ－Ｃに遅延時間Ｄ_Ａの遅延を挿入する動作が実現される。

更に、遅延補償回路１３_３の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に応じて制御される。遅延補償回路１３_３のＸＯＲ回路２５_３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak”である場合、論理値“１”を取る。セレクタ２４_３は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）が“１”である場合に遅延回路２１_３の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力し、“０”である場合に差動レシーバ１２_３から受け取ったシングルエンド信号Ｓ_Ｃ－Ａを補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。これにより、前シンボルの電位差Ｖ_Ｃ－Ｖ_Ａが”weak”である場合にシングルエンド信号Ｓ_Ｃ－Ａに遅延時間Ｄ_Ａの遅延を挿入する動作が実現される。

このように動作する遅延補償回路１３_１、１３_２、１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給され、再生クロック信号ＲＣＬＫの生成に用いられる。各シンボルの受信において再生クロック信号ＲＣＬＫのクロックパルスが出力されるタイミングは、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が反転するタイミングのうち最先のタイミングに同期している。このような動作により、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングの分散が補償された再生クロック信号ＲＣＬＫが生成され、ラッチ１５_１～１５_３に供給される。

以上に説明されているように、本実施形態では、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３_１、１３_２、１３_３の遅延時間が制御される。これにより、ゼロクロスタイミングの分散が補償された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。

図９に示す一実施形態では、受信装置２が、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態に加え、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの状態に応じて遅延補償回路１３_１、１３_２、１３_３の遅延時間を制御するように構成される。具体的には、本実施形態では、受信装置２が、遅延回路１７_１、１７_２、１７_３を追加的に備えると共に、遅延補償回路１３_１、１３_２、１３_３の構成が変更される。他の構成は、図５に示す受信装置２と同様である。

遅延回路１７_１、１７_２、１７_３は、それぞれ、差動レシーバ１２_１、１２_２、１２_３から出力されるシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａを遅延して遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）、Ｄｌｙ（Ｂ－Ｃ）、Ｄｌｙ（Ｃ－Ａ）を生成し、遅延補償回路１３_１、１３_２、１３_３に供給する。遅延回路１７_１、１７_２、１７_３は、現シンボルの電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに応じて遅延補償回路１３_１、１３_２、１３_３の遅延時間を制御するための時間を確保するために設けられている。以下では、差動レシーバ１２_１、１２_２、１２_３から出力されるシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａが、それぞれ、現シンボルの電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの論理値を有することを明確にするために、差動レシーバ１２_１、１２_２、１２_３から出力されるシングルエンド信号Ｓ_Ａ－Ｂ、Ｓ_Ｂ－Ｃ、Ｓ_Ｃ－Ａを、それぞれ、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）と記載することがある。

本実施形態では、遅延補償回路１３_１、１３_２、１３_３が、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）に加え、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）に応じてそれぞれの遅延時間を制御するように構成されている。

詳細には、本実施形態では、遅延補償回路１３_１が、遅延回路２１_１、２２_１と、セレクタ２４_１と、ＸＯＲ回路２５_１、２６_１とを備えている。遅延回路２１_１、２２_１は、それぞれ、遅延時間Ｄ_Ａ、Ｄ_Ｂを有している。遅延回路２１_１は、遅延回路１７_１の出力に接続されており、遅延回路２２_１は、遅延回路２１_１の出力に接続されている。セレクタ２４_１は、３つの入力Ｄ０、Ｄ１、Ｄ２を有している。セレクタ２４_１の入力Ｄ０は、遅延回路１７_１の出力に接続され、入力Ｄ１は遅延回路２１_１の出力に接続され、入力Ｄ２は遅延回路２２_１の出力に接続されている。このように構成された遅延補償回路１３_１は、遅延回路１７_１から出力される遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に、０、Ｄ_Ａ、Ｄ_Ａ＋Ｄ_Ｂのいずれかの遅延時間を与えることができる。

ＸＯＲ回路２５_１は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）を生成する状態判別回路として動作し、ＸＯＲ回路２６_１は、現シンボルシングルエンド信号Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）に基づいて現シンボル状態信号Ｗｅａｋ＿Ａ（Ａ－Ｂ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の排他的論理和の論理値を有するように生成される。上述された議論から理解されるように、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルの受信において電位差Ａ－Ｂが"weak"であるときに“１”に設定されることになる。同様に、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）は、現シンボルシングルエンド信号Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）の排他的論理和の論理値を有するように生成される。現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）は、現シンボルの受信において電位差Ａ－Ｂが"weak"であるときに“１”に設定されることになる。

セレクタ２４_１は、ＸＯＲ回路２５_１、２６_１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）に応じて、入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。

遅延補償回路１３_２も同様に構成され、同様に動作する。遅延補償回路１３_２は、遅延回路２１_２、２２_２と、セレクタ２４_２と、ＸＯＲ回路２５_２、２６_２とを備えている。遅延回路２１_２、２２_２は、それぞれ、遅延時間Ｄ_Ａ、Ｄ_Ｂを有している。ＸＯＲ回路２５_２は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）の排他的論理和の論理値を有する前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）を生成する。ＸＯＲ回路２６_２は、現シンボルシングルエンド信号Ｃｒｔ（Ｃ－Ａ）、Ｃｒｔ（Ａ－Ｂ）の排他的論理和の論理値を有する現シンボル状態信号Ｗｅａｋ＿Ａ（Ｂ－Ｃ）を生成する。セレクタ２４_２は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）及び現シンボル状態信号Ｗｅａｋ＿Ａ（Ｂ－Ｃ）に応じて入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。

更に、遅延補償回路１３_２も同様に構成され、同様に動作する。遅延補償回路１３_３は、遅延回路２１_３、２２_３と、セレクタ２４_３と、ＸＯＲ回路２５_３、２６_３とを備えている。遅延回路２１_３、２２_３は、それぞれ、遅延時間Ｄ_Ａ、Ｄ_Ｂを有している。ＸＯＲ回路２５_３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）の排他的論理和の論理値を有する前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）を生成する。ＸＯＲ回路２６_３は、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）の排他的論理和の論理値を有する現シンボル状態信号Ｗｅａｋ＿Ａ（Ｃ－Ａ）を生成する。セレクタ２４_３は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）及び現シンボル状態信号Ｗｅａｋ＿Ａ（Ｃ－Ａ）に応じて入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。

図１０に示すように、本実施形態では、遅延補償回路１３_１、１３_２、１３_３の遅延時間が、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに加え、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａに応じて制御される。以下では、まず、遅延補償回路１３_１の遅延時間の制御について説明する。

遅延補償回路１３_１の遅延時間は、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂと現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂとが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂと現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂがいずれも”weak”である場合、遅延補償回路１３_１の遅延時間がＤ_Ａに設定される。詳細には、ＸＯＲ回路２５_１、２６_１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“１”に設定される。この場合、セレクタ２４_１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂと現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂがいずれも”strong”である場合も、遅延補償回路１３_１の遅延時間がＤ_Ａに設定される。詳細には、ＸＯＲ回路２５_１、２６_１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“０”に設定される。この場合、セレクタ２４_１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong"であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、遅延補償回路１３_１の遅延時間が０に設定される。詳細には、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、それぞれ、“０”、“１”に設定される。この場合、セレクタ２４_１は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、０に制御される。

また、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak"であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”である場合、遅延補償回路１３_１の遅延時間がＤ_Ａ＋Ｄ_Ｂに設定される。詳細には、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、それぞれ、“１”、“０”に設定される。この場合、セレクタ２４_１は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

このような動作によれば、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングの分散を一層に補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一である場合、遅延回路２１_１、２２_１の遅延時間Ｄ_Ａ、Ｄ_Ｂを、当該時間差に一致させることで、電位差Ｖ_Ａ－Ｖ_Ｂの実効的なゼロクロスタイミングが"Slow"の１種類であるような補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一でない場合でも、遅延時間Ｄ_Ａ、Ｄ_Ｂを適正に設定することで、例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差の平均に設定することで電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングの分散を補償することができる。

遅延補償回路１３_２の遅延時間も、同様にして制御される。遅延補償回路１３_２は、前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃと現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。

詳細には、前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃと現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃがいずれも”weak”である場合、又は、いずれも”strong”である場合、セレクタ２４_２は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、遅延時間Ｄ_Ａに制御される。

前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”strong"であり、現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”である場合、セレクタ２４_２は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、０に制御される。

また、前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak"であり、現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”strong”である場合、セレクタ２４_２は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

更に、遅延補償回路１３_３の遅延時間も、同様にして制御される。遅延補償回路１３_３は、前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａと現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。

前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａと現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａがいずれも”weak”である場合、又は、いずれも”strong”である場合、セレクタ２４_３は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”strong"であり、現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak”である場合、セレクタ２４_３は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、０に制御される。

また、前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak"であり、現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”strong”である場合、セレクタ２４_３は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

このように動作する遅延補償回路１３_１、１３_２、１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給される。クロック再生回路１６は、遅延補償回路１３_１～１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成する。このような動作により、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロスタイミングの分散が補償された再生クロック信号ＲＣＬＫが生成され、ラッチ１５_１～１５_３に供給される。

以上に説明されているように、本実施形態では、前シンボルに加え、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３_１、１３_２、１３_３の遅延時間が制御される。これにより、ゼロクロスタイミングの分散が一層に補償された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。

図１１に示す実施形態では、遅延補償回路１３_１、１３_２、１３_３の構成が変更される。図１１の受信装置２の他の部分は、図９に示す受信装置２と同様に構成されている。

詳細には、遅延補償回路１３_１は、遅延回路２２_１の出力に接続され、遅延時間Ｄ_Ｃを有する遅延回路２３_１を追加的に備えている。セレクタ２４_１は、４つの入力Ｄ０～Ｄ３を有している。セレクタ２４_１の入力Ｄ０は遅延回路１７_１の出力に接続され、入力Ｄ１は遅延回路２１_１の出力に接続され、入力Ｄ２は遅延回路２２_１の出力に接続され、入力Ｄ３は遅延回路２３_１の出力に接続されている。このように構成された遅延補償回路１３_１は、遅延回路１７_１から出力される遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に、０、Ｄ_Ａ、Ｄ_Ａ＋Ｄ_Ｂ、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃのいずれかの遅延時間を与えることができる。

遅延補償回路１３_２、１３_３も同様に構成されている。遅延補償回路１３_２は、遅延時間Ｄ_Ｃを有する遅延回路２３_２を追加的に備えており、遅延補償回路１３_３は、遅延時間Ｄ_Ｃを有する遅延回路２３_３を追加的に備えている。セレクタ２４_２、２４_３は、いずれも、４つの入力Ｄ０～Ｄ３を有している。セレクタ２４_２の入力Ｄ０は遅延回路１７_２の出力に接続され、入力Ｄ１は遅延回路２１_２の出力に接続され、入力Ｄ２は遅延回路２２_２の出力に接続され、入力Ｄ３は遅延回路２３_２の出力に接続されている。セレクタ２４_３の入力Ｄ０は遅延回路１７_３の出力に接続され、入力Ｄ１は遅延回路２１_３の出力に接続され、入力Ｄ２は遅延回路２２_３の出力に接続され、入力Ｄ３は遅延回路２３_３の出力に接続されている。このように構成された遅延補償回路１３_２、１３_３は、遅延回路１７_２、１７_３から出力される遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）、Ｄｌｙ（Ｃ－Ａ）に、０、Ｄ_Ａ、Ｄ_Ａ＋Ｄ_Ｂ、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃのいずれかの遅延時間を与えることができる。

このような遅延補償回路１３_１、１３_２、１３_３の構成は、ゼロクロスタイミングの分散を補償すると共に、差動レシーバ１２_１～１２_３それぞれの入力信号の電位差に依存する差動レシーバ１２_１～１２_３の遅延の変動を補償可能にするためのものである。図１２に示すように、差動レシーバ１２_１～１２_３の遅延は、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”、”strong”のいずれであるかに応じて変動する。差動レシーバ１２_１～１２_３の遅延の変動を補償することで、データ有効ウインドウを一層に拡大することができる。

一実施形態では、現シンボルの受信における差動レシーバ１２_１～１２_３の遅延は、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”である場合に大きくなり、”strong”である場合に小さくなる。加えて、差動レシーバ１２_１～１２_３の遅延は、現シンボルの影響より小さいものの、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａにも影響され得る。本実施形態では、差動レシーバ１２_１～１２_３の遅延は、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”である場合に大きくなり、”strong”である場合に小さくなる。

総合すると、本実施形態では、差動レシーバ１２_１～１２_３の遅延は、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”である場合に最も大きい。この時の遅延を"Large"と記載する。また、現シンボル、前シンボルの両方の受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”strong”である場合に最も小さい。この時の遅延を"Small"と記載する。また、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”strong”であり、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”である場合、差動レシーバ１２_１～１２_３の遅延は、中間的である。この時の遅延を"Mid"と記載する。以下に述べられる本実施形態の受信装置２の動作によれば、このような差動レシーバ１２_１～１２_３の遅延の変動を補償することができる。

図１３に示すように、本実施形態においても図１０に示す動作と同様に、遅延補償回路１３_１、１３_２、１３_３の遅延時間が、前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａと、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａとに応じて制御される。ただし、本実施形態における遅延補償回路１３_１、１３_２、１３_３の遅延時間の制御は、図１０に示す動作とは異なっている。本実施形態では、遅延補償回路１３_１、１３_２、１３_３の遅延時間が、０、Ｄ_Ａ、Ｄ_Ａ＋Ｄ_Ｂ、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃのいずれかから選択される。以下では、まず、遅延補償回路１３_１の遅延時間の制御について説明する。

前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングが最も遅い”Slow”になり、且つ、差動レシーバ１２_１の遅延が最も長い”Large”になる。このため、遅延補償回路１３_１の遅延時間は最も小さい０に設定される。詳細には、ＸＯＲ回路２５_１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“０”に設定され、ＸＯＲ回路２６_１から出力される現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が“１”に設定される。セレクタ２４_１は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、０に制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂがいずれも”weak”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングが”Mid”になり、且つ、差動レシーバ１２_１の遅延が”Large”になる。このため、遅延補償回路１３_１の遅延時間は２番目に小さいＤ_Ａに設定される。詳細には、ＸＯＲ回路２５_１、２６_１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“１”に設定される。セレクタ２４_１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂがいずれも”strong”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングが”Mid”になり、且つ、差動レシーバ１２_１の遅延が最も小さい”Small”になる。このため、遅延補償回路１３_１の遅延時間は２番目に大きいＤ_Ａ＋Ｄ_Ｂに設定される。詳細には、ＸＯＲ回路２５_１、２６_１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“０”に設定される。セレクタ２４_１は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

前シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”weak”であり、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂが”strong”である場合、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングが最も早い”Fast”になり、且つ、差動レシーバ１２_１の遅延が”Mid”になる。この場合、本実施形態では、遅延補償回路１３_１の遅延時間が最も大きいＤ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃに設定される。詳細には、ＸＯＲ回路２５_１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“１”に設定され、ＸＯＲ回路２６_１から出力される現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が“０”に設定される、セレクタ２４_１は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃに制御される。

このような動作によれば、遅延回路２１_１、２２_１、２３_１の遅延時間Ｄ_Ａ、Ｄ_Ｂ、Ｄ_Ｃを適切に設定することにより、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロスタイミングの分散を補償し、更に、差動レシーバ１２_１の遅延時間の分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。

遅延補償回路１３_２の遅延時間も、同様にして制御される。前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”strong”であり、現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”である場合、遅延補償回路１３_２のセレクタ２４_２は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、０に制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃがいずれも”weak”である場合、セレクタ２４_２は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃがいずれも”strong”である場合、セレクタ２４_２は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

前シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”weak”であり、現シンボルの受信における電位差Ｖ_Ｂ－Ｖ_Ｃが”strong”である場合、セレクタ２４_２は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３_２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃに制御される。

更に、遅延補償回路１３_３の遅延時間も、同様にして制御される。前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”strong”であり、現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak”である場合、遅延補償回路１３_３のセレクタ２４_３は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、０に制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａがいずれも”weak”である場合、セレクタ２４_３は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、Ｄ_Ａに制御される。

前シンボル及び現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａがいずれも”strong”である場合、セレクタ２４_３は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂに制御される。

前シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”weak”であり、現シンボルの受信における電位差Ｖ_Ｃ－Ｖ_Ａが”strong”である場合、セレクタ２４_３は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３_３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃに制御される。

このように動作する遅延補償回路１３_１、１３_２、１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給される。クロック再生回路１６は、遅延補償回路１３_１～１３_３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成する。

以上に説明されているように、本実施形態では、前シンボルに加え、現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３_１、１３_２、１３_３の遅延時間が、０、Ｄ_Ａ、Ｄ_Ａ＋Ｄ_Ｂ、Ｄ_Ａ＋Ｄ_Ｂ＋Ｄ_Ｃのいずれかから選択される。このような動作により、ゼロクロスタイミングの分散を補償すると共に、差動レシーバ１２_１、１２_２、１２_３の遅延の変動を補償した補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。

なお、本実施形態において、遅延補償回路１３_１、１３_２、１３_３により与えられる遅延時間は、差動レシーバ１２_１～１２_３の特性に応じて変更され得る。例えば、差動レシーバ１２_１～１２_３が、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａの絶対値が小さいほど遅延が小さいように構成されている場合には、前シンボル及び現シンボルの受信における電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａと、遅延補償回路１３_１、１３_２、１３_３により与えられる遅延時間との対応関係が、図１３に示すものから変更され得る。遅延補償回路１３_１、１３_２、１３_３により与えられる遅延時間の変更は、セレクタ２４_１～２４_３の動作を規定する真理値表を変更することにより変更可能である。

以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。例えば、上記には、ＭＩＰＩＣ－ＰＨＹ規格に準拠し、それぞれが３つの電位を取り得る３本のワイヤＡ、Ｂ、Ｃを介してデータ通信が行われるデータ通信システムが記述されているが、上記の実施形態に開示されている技術は、４本又はそれ以上の本数のワイヤを介してデータ通信が行われるデータ通信システム及び各ワイヤが４以上の電圧レベルを取り得るデータ通信システムにおいても使用され得る。

１：送信装置
２：受信装置
３：レーン
Ａ、Ｂ、Ｃ：ワイヤ
１１_１～１１_３：入力端子
１２_１～１２_３：差動レシーバ
１３_１～１３_３：遅延補償回路
１４_１～１４_３：ホールド遅延回路
１５_１～１５_３：ラッチ
１６：クロック再生回路
１７_１～１７_３：遅延回路
２１_１～２１_３：遅延回路
２２_１～２２_３：遅延回路
２３_１～２３_３：遅延回路
２４_１～２４_３：セレクタ
２５_１～２５_３：ＸＯＲ回路
２６_１～２６_３：ＸＯＲ回路

Claims

３本以上のワイヤのうちの異なる２本のワイヤの電位差に応じたシングルエンド信号をそれぞれ出力する複数の差動レシーバと、
前記複数の差動レシーバのそれぞれから出力される前記シングルエンド信号を遅延するように構成された複数の遅延補償回路と、
前記複数の遅延補償回路がそれぞれに出力する複数の補償後シングルエンド信号に応じて再生クロック信号を生成するクロックリカバリ回路と、
前記再生クロック信号に同期して前記複数の補償後シングルエンド信号をそれぞれにラッチするように構成された複数のラッチ回路
とを備え、
前記複数の差動レシーバは、前記３本以上のワイヤのうちの第１ワイヤと第２ワイヤとの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバを備え、
前記複数の遅延補償回路は、前記第１シングルエンド信号を遅延することによって前記複数の補償後シングルエンド信号のうちの第１補償後シングルエンド信号を生成する第１遅延補償回路を備え、
第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に応じて制御される
受信装置。
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差が、第１状態と、前記第１状態における電位差の絶対値よりも電位差の絶対値が小さい第２状態のいずれにあるかに応じて制御される
請求項１に記載の受信装置。
前記第１遅延補償回路の遅延時間が、前記複数の差動レシーバのうちの、前記第２ワイヤと前記３本以上のワイヤのうちの第３ワイヤとに接続される第２差動レシーバから出力される第２シングルエンド信号と、前記複数の差動レシーバのうちの、前記第３ワイヤと前記第１ワイヤとに接続される第３差動レシーバから出力される第３シングルエンド信号に応じて制御される
請求項１に記載の受信装置。
前記複数の差動レシーバは、更に、
前記第２ワイヤと前記３本以上のワイヤのうちの第３ワイヤとの電位差に応じた第２シングルエンド信号を出力する第２差動レシーバと、
前記第３ワイヤと前記第１ワイヤの電位差に応じた第３シングルエンド信号を出力する第３差動レシーバ
とを備え、
前記複数の遅延補償回路は、
前記第２シングルエンド信号を遅延することによって前記複数の補償後シングルエンド信号のうちの第２補償後シングルエンド信号を生成する第２遅延補償回路と、
前記第３シングルエンド信号を遅延することによって前記複数の補償後シングルエンド信号のうちの第３補償後シングルエンド信号を生成する第３遅延補償回路
とを備え、
前記第１シンボルの受信に用いられる前記第２遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第２ワイヤと前記第３ワイヤとの電位差に応じて制御され、
前記第１シンボルの受信に用いられる前記第３遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第３ワイヤと前記第１ワイヤとの電位差に応じて制御される
請求項１に記載の受信装置。
更に、
前記第１補償後シングルエンド信号を遅延して第１前シンボルシングルエンド信号を生成する第１ホールド遅延回路と、
前記第２補償後シングルエンド信号を遅延して第２前シンボルシングルエンド信号を生成する第２ホールド遅延回路と、
前記第３補償後シングルエンド信号を遅延して第３前シンボルシングルエンド信号を生成する第３ホールド遅延回路
とを備え、
前記第１遅延補償回路の遅延時間が、前記第２前シンボルシングルエンド信号と前記第３前シンボルシングルエンド信号とに応じて制御される
請求項４に記載の受信装置。
前記第２遅延補償回路の遅延時間が、前記第３前シンボルシングルエンド信号と前記第１前シンボルシングルエンド信号とに応じて制御され、
前記第３遅延補償回路の遅延時間が、前記第１前シンボルシングルエンド信号と前記第２前シンボルシングルエンド信号とに応じて制御される
請求項５に記載の受信装置。
前記第１遅延補償回路の遅延時間が、前記第２前シンボルシングルエンド信号と前記第３前シンボルシングルエンド信号の排他的論理和に応じて制御される
請求項５又は６に記載の受信装置。
前記第２遅延補償回路の遅延時間が、前記第３前シンボルシングルエンド信号と前記第１前シンボルシングルエンド信号の排他的論理和に応じて制御され、
前記第３遅延補償回路の遅延時間が、前記第１前シンボルシングルエンド信号と前記第２前シンボルシングルエンド信号の排他的論理和に応じて制御される
請求項６に記載の受信装置。
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に応じて制御される
請求項１に記載の受信装置。
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差と前記第２シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差とが、第１状態と、前記第１状態における電位差の絶対値よりも電位差の絶対値が小さい第２状態のいずれにあるかに応じて制御される
請求項９に記載の受信装置。
前記第１シンボルの受信に用いられる前記第２遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第２ワイヤと前記第３ワイヤとの電位差に応じて制御され、
前記第１シンボルの受信に用いられる前記第３遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第３ワイヤと前記第１ワイヤとの電位差に応じて制御される
請求項４に記載の受信装置。
更に、
前記第１補償後シングルエンド信号を遅延して第１前シンボルシングルエンド信号を生成する第１ホールド遅延回路と、
前記第２補償後シングルエンド信号を遅延して第２前シンボルシングルエンド信号を生成する第２ホールド遅延回路と、
前記第３補償後シングルエンド信号を遅延して第３前シンボルシングルエンド信号を生成する第３ホールド遅延回路
とを備え、
前記第１遅延補償回路の遅延時間が、前記第２シングルエンド信号と、前記第３シングルエンド信号と、前記第２前シンボルシングルエンド信号と、前記第３前シンボルシングルエンド信号とに応じて制御される
請求項１１に記載の受信装置。
前記第１遅延補償回路の遅延時間が、前記第２シングルエンド信号と前記第３シングルエンド信号との排他的論理和と、前記第２前シンボルシングルエンド信号と前記第３前シンボルシングルエンド信号との排他的論理和とに応じて制御される
請求項１２に記載の受信装置。
前記第１遅延補償回路の遅延時間が、前記第２シングルエンド信号と、前記第３シングルエンド信号と、前記第２前シンボルシングルエンド信号と、前記第３前シンボルシングルエンド信号とに応じて、４つの遅延時間のうちから選択される
請求項１２又は１３に記載の受信装置。
前記第２遅延補償回路の遅延時間が、前記第３シングルエンド信号と、前記第１シングルエンド信号と、前記第３前シンボルシングルエンド信号と、前記第１前シンボルシングルエンド信号とに応じて制御され、
前記第３遅延補償回路の遅延時間が、前記第１シングルエンド信号と、前記第２シングルエンド信号と、前記第１前シンボルシングルエンド信号と、前記第２前シンボルシングルエンド信号とに応じて制御される
請求項１２～１４のいずれか１項に記載の受信装置。
前記第１ワイヤ、前記第２ワイヤ及び前記第３ワイヤに、ＭＩＰＩＣ－ＰＨＹ規格に準拠して生成された信号が供給される
請求項３～８、１１～１５のいずれか１項に記載の受信装置。
第１ワイヤと第２ワイヤの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバと、
前記第２ワイヤと第３ワイヤの電位差に応じた第２シングルエンド信号を出力する第２差動レシーバと、
前記第３ワイヤと前記第１ワイヤの電位差に応じた第３シングルエンド信号を出力する第３差動レシーバと、
前記第２シングルエンド信号と前記第３シングルエンド信号とに応じて前記第１ワイヤと前記第２ワイヤの電位差の状態を示す第１状態信号を生成する第１状態判別回路
とを備えた
受信装置。
前記第１状態判別回路が、前記第２シングルエンド信号と前記第３シングルエンド信号の排他的論理和に応じて前記第１状態信号を生成する
請求項１７に記載の受信装置。
更に、
前記第３シングルエンド信号と前記第１シングルエンド信号とに応じて前記第２ワイヤと前記第３ワイヤの電位差の状態を示す第２状態信号を生成する第２状態判別回路と、
前記第１シングルエンド信号と前記第２シングルエンド信号とに応じて前記第３ワイヤと前記第１ワイヤの電位差の状態を示す第３状態信号を生成する第３状態判別回路
とを備える
請求項１７又は１８に記載の受信装置。
第１ワイヤと第２ワイヤの電位差に応じて第１シングルエンド信号を出力することと、
前記第２ワイヤと第３ワイヤの電位差に応じて第２シングルエンド信号を出力することと、
前記第２ワイヤと第３ワイヤの電位差に応じて第３シングルエンド信号を出力することと、
前記第１シングルエンド信号、前記第２シングルエンド信号及び前記第３シングルエンド信号を遅延して、それぞれ第１補償後シングルエンド信号、第２補償後シングルエンド信号、第３補償後シングルエンド信号を生成することと、
前記第１補償後シングルエンド信号、前記第２補償後シングルエンド信号及び前記第３補償後シングルエンド信号に応じて再生クロック信号を生成することと、
前記再生クロック信号に同期して、前記第１補償後シングルエンド信号、前記第２補償後シングルエンド信号及び前記第３補償後シングルエンド信号をそれぞれにラッチすること
とを含み、
第１シンボルの受信における前記第１補償後シングルエンド信号の生成において前記第１シングルエンド信号に与えられる遅延時間が、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に応じて制御される
データ受信方法。