JP2016541139A - ３位相またはｎ位相アイパターンの指定 - Google Patents

３位相またはｎ位相アイパターンの指定 Download PDF

Info

Publication number
JP2016541139A
JP2016541139A JP2016520621A JP2016520621A JP2016541139A JP 2016541139 A JP2016541139 A JP 2016541139A JP 2016520621 A JP2016520621 A JP 2016520621A JP 2016520621 A JP2016520621 A JP 2016520621A JP 2016541139 A JP2016541139 A JP 2016541139A
Authority
JP
Japan
Prior art keywords
symbol
communication link
transition
symbols
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016520621A
Other languages
English (en)
Other versions
JP6420330B2 (ja
JP2016541139A5 (ja
Inventor
ジョージ・アラン・ワイリー
チュルキュ・イ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2016541139A publication Critical patent/JP2016541139A/ja
Publication of JP2016541139A5 publication Critical patent/JP2016541139A5/ja
Application granted granted Critical
Publication of JP6420330B2 publication Critical patent/JP6420330B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
    • H04L1/205—Arrangements for detecting or preventing errors in the information received using signal quality detector jitter monitoring
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
    • H04L1/206—Arrangements for detecting or preventing errors in the information received using signal quality detector for modulated signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/245—Testing correct operation by using the properties of transmission codes
    • H04L1/247—Testing correct operation by using the properties of transmission codes three-level transmission codes, e.g. ternary
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H04L25/0294—Provision for current-mode coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/20—Arrangements affording multiple use of the transmission path using different combinations of lines, e.g. phantom working

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Dc Digital Transmission (AREA)

Abstract

マルチワイヤマルチ位相通信リンクに対する試験および測定を容易にするシステム、方法および装置を説明する。情報は、N位相極性符号化シンボル内で送信され、シンボルに対応するアイパターンは、シンボルがシンボルをサンプリングするために使用されるクロックエッジに対応する各シンボルに対するトリガを用いて調整されるように生成され得る。アイパターンは、通信リンク内のセットアップ時間、および通信チャネル能力を定義する他のそのような特性の十分性を決定するために使用され得る。

Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に組み込まれる、2013年10月9日に出願された米国仮特許出願第61/888,611号、および2014年10月6日に出願された米国非仮特許出願第14/507,702号の優先権および利益を主張する。
本開示は、一般に高速データ通信インターフェースに関し、より詳細には、マルチワイヤ、多相データ通信リンクにおけるシグナリングの解析に関する。
セルラー電話など、モバイルデバイスの製造業者は、モバイルデバイスのコンポーネントを、異なる製造業者を含む様々なソースから取得し得る。たとえば、セルラー電話におけるアプリケーションプロセッサが第1の製造業者から取得され、一方、セルラー電話のディスプレイが第2の製造業者から取得されることがある。アプリケーションプロセッサおよびディスプレイまたは他のデバイスは、標準ベースのまたはプロプライエタリであり得る物理インターフェースを使用して相互接続され得る。たとえば、ディスプレイは、モバイル業界プロセッサインターフェースアライアンス(MIPI)によって指定されたディスプレイシステムインターフェース(DSI)規格に準拠するインターフェースを提供する。
マルチワイヤインターフェースでは、通信リンクの最大速度およびクロックデータリカバリ(CDR)回路の能力は、通信リンク上で搬送されるシンボル間の遷移時間、通信リンクの異なるワイヤから受信される信号間の位相シフトの変動性によって制限され得る。マルチワイヤインターフェースなどでは、異なるワイヤ上の遷移は、信号遷移時間の異なる変動を呈し得る。伝統的な試験システムおよび測定システムは、受信機において観察される複数の遷移がシンボル境界において発生するとき、および遷移時間が短い時間期間を超えて変動するとき、通信リンクを適切に特徴づけることができない場合がある。たとえば、マルチワイヤ信号内に大きい遷移時間差があると、高速デジタルストレージオシロスコープによって表示されるアイパターンにおいて、アイ開口部(eye opening)が曖昧になる場合がある。
本明細書で説明する実施形態は、マルチワイヤおよび/または多相通信リンクに対するチャネル特性の改善された試験および測定を可能にするシステム、方法および装置を提供する。たとえば、通信リンクは、複数の半導体集積回路(IC)デバイスを含むモバイル端末などの装置内に配備され得る。
本開示の一態様では、データ転送方法は、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガポイントを決定するステップと、複数のシンボルの表現を順に上に重ねあわせる画像を提供するステップとを含む。複数のシンボルに対して決定されたトリガを時間的に調整することによって、表現は、画像内に互いに対して配列され得る。各トリガは、その対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられ得る。
本開示の一態様では、トリガが決定されるシンボル境界は、各シンボルの終端において発生する。いくつかの例では、トリガが決定されるシンボル境界は、各シンボルの始端において発生し得る。第1の遷移は、複数の差動受信機のうちの1つによって出力された信号の第1のゼロ交差を含み得る。第1の遷移は、差動プローブによって作成された信号の第1のゼロ交差を含み得る。第1の遷移は、通信リンクの複数のワイヤ上で観察された電流または電圧の状態から計算された信号の第1のゼロ交差を含み得る。
本開示の一態様では、通信リンク内の2本のワイヤ間の状態における差が決定され得る。通信リンクは、Mワイヤ、N位相デコーダを含み得る。一例では、複数の差動受信機が、3ワイヤ、3位相デコーダで提供され、各差動受信機の状態は、3つ以上の電圧状態の間の遷移を識別し得る。通信リンクは、N階乗デコーダを含み得る。
本開示の一態様では、各トリガは、遅延されたバージョンのシンボルから情報をキャプチャするために使用されるサンプリングクロックのエッジと関連付けられる。画像は、アイパターンを含み得る。
本開示の一態様では、装置は、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガを決定するための手段と、複数のシンボルの表現を順に上に重ねあわせる画像を提供するための手段とを含む。複数のシンボルに対して決定されたトリガを時間的に調整することによって、表現は、画像内に互いに対して配列され得る。各トリガは、その対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられ得る。
本開示の一態様では、装置は、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガを決定することと、複数のシンボルの表現を順に上に重ねあわせる画像を提供することとを行うように構成された処理回路を含む。複数のシンボルに対して決定されたトリガを時間的に調整することによって、表現は、画像内に互いに対して配列され得る。各トリガは、その対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられ得る。
本開示の一態様では、プロセッサ可読記憶媒体は、1つまたは複数の命令を保有または維持し得、1つまたは複数の命令は、少なくとも1つの処理回路によって実行されたとき、少なくとも1つの処理回路に、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガを決定することと、複数のシンボルの表現を順に上に重ねあわせる画像を提供することとを行わせる。複数のシンボルに対して決定されたトリガを時間的に調整することによって、表現は、画像内に互いに対して配列され得る。各トリガは、その対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられ得る。
本明細書で開示するいくつかの態様に従って測定され得るICデバイス間のデータリンクを使用する装置の一例を示す図である。 本明細書で開示するいくつかの態様に従って測定され得るICデバイス間のデータリンクを使用する装置に対するシステム構成を示す図である。 N相極性データエンコーダを示す図である。 N相極性符号化インターフェースにおけるシグナリングを示す図である。 N相極性デコーダを示す図である。 MワイヤN相極性デコーダにおける遷移検出を示す図である。 MワイヤN相極性デコーダにおける遷移検出上の信号立上り時間の影響の簡略化された例を示す図である。 MワイヤN相極性デコーダにおける利用可能な状態遷移を示す状態図である。 遷移および目領域を示すアイパターンの一例を含む図である。 複数のゼロ交差がシンボル間で発生するときの、N相極性符号化におけるシンボル遷移領域の変動性を示すタイミングチャートである。 単一のゼロ交差がシンボル間で発生するときの、N相極性符号化におけるシンボル遷移領域を示すタイミングチャートである。 MワイヤN相極性デコーダにおける潜在的な遷移を示すアイパターンである。 送信クロックが位相シフト信号によって変調されるときの、MワイヤN位相極性通信リンクに対するシンボル遷移および目領域を示すアイパターンである。 送信クロックが位相シフト信号によって変調される場合の、MワイヤN位相極性デコーダにおけるシンボル遷移および目領域のいくつかの態様を示すアイパターンである。 本明細書で開示するいくつかの態様に従って適合されたMワイヤN相極性通信リンクに対するアイパターンの第1の例を示す図である。 本明細書で開示するいくつかの態様に従って適合されたMワイヤN相極性通信リンクに対するアイパターンの第2の例を示す図である。 本明細書で開示するいくつかの態様に従って最適化されたマルチシンボルアイパターンに対するアイパターンの一例を示す図である。 本明細書で開示するいくつかの態様に従って適合され得る処理回路を使用する装置の一例を示すブロック図である。 本明細書で開示するいくつかの態様による、MワイヤN相極性信号を説明するアイパターンを生成するための方法のフローチャートである。 本明細書で開示するいくつかの態様による、アイパターンを生成するように構成された装置の一例を示す図である。 本明細書で開示するいくつかの態様による、アイパターンを生成するように構成された試験装置の一例を示す図である。
次に、様々な態様について図面を参照して説明する。以下の説明では、説明の目的で、1つまたは複数の態様の完全な理解をもたらすために多数の具体的な詳細を記載する。しかしながら、そのような態様が、これらの特定の詳細がなくても実施され得ることは、明らかである。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどのコンピュータ関連エンティティを含むものとする。たとえば、構成要素は、そうであることに限らないが、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行ファイル、実行中のスレッド、プログラム、および/またはコンピュータであり得る。例示として、コンピューティングデバイス上で動作するアプリケーションとコンピューティングデバイスの両方が、構成要素であってもよい。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在してもよく、構成要素は、1つのコンピュータに局在化され、かつ/または2つ以上のコンピュータ間で分散されてもよい。加えて、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読媒体から実行してもよい。構成要素は、たとえば、局所的システム内、分散システム内、および/または、インターネットなどのネットワークを越えた所の別の構成要素と相互に作用する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号によるなど、局所的および/または遠隔の処理を介して、信号によって他のシステムと通信してもよい。
その上、「または」という用語は、排他的な「または」よりもむしろ包括的な「または」を意味するものとする。すなわち、別段の規定がない限り、または文脈から明白でない限り、「XはAまたはBを使用する」という句は、自然な包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを使用する」という句は、以下の例のいずれかによって満たされる。XはAを用いる。XはBを用いる。またはXはAとBの両方を用いる。さらに、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段の規定がない限り、または単数形を示すことが文脈から明白でない限り、概して「1つもしくは複数」を意味するものと解釈すべきである。
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、電気製品、自動車用電子機器、アビオニクスシステムなど、装置のサブ構成要素を含み得る電子デバイス間に配備される通信リンクに対して適用可能であり得る。図1は、ICデバイス間の通信リンクを使用する装置の簡略化された例を示す。装置100は、処理回路102に動作可能に結合された通信トランシーバ106を含み得る。一例では、装置100は、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークとRFトランシーバ106を介して通信するワイヤレス通信デバイスを含み得る。処理回路102は、特定用途向けIC(ASIC)108および/または1つまたは複数の他のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102のプロセッサによって実行され得る命令および処理回路102によって操作され得るデータを維持し得るメモリ112などのプロセッサ可読ストレージを含み得、および/またはそれに結合され得る。処理回路102のいくつかの機能は、オペレーティングシステムと、メモリデバイス112など、記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤとのうちの1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュメモリカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成し動作させるために使用される動作パラメータおよび他の情報を保持するように構成され得るローカルデータベース114にアクセスするか、またはそれを含むことができる。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つもしくは複数を使用して実装され得る。処理回路102はまた、アンテナ122、ディスプレイ124などの外部デバイス、キーパッド126、ボタン、ロッカーまたはスライダースイッチ128などのオペレータ制御、および/または他の構成要素に動作可能に結合され得る。
図2は、ワイヤレスモバイルデバイス、携帯電話、モバイルコンピューティングシステム、ワイヤレス電話、ノートブックコンピュータ、タブレットコンピューティングデバイス、メディアプレーヤ、ゲーミングデバイス、アプライアンス、ウェアラブルコンピューティングデバイスなどの装置200のいくつかの態様を示すブロック概略図である。装置200は、通信リンク220を介してデータならびに制御情報を交換する複数のICデバイス202および230を含み得る。通信リンク220を使用して、互いに極近傍に配置されるか、または装置200の物理的に異なる部分に配置されるICデバイス202および230を接続することができる。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられ得る。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクション内に配置され得、一方、第2のICデバイス230は、フリップフォンのディスプレイセクション内に配置され得る。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
通信リンク220は、複数のチャネル222、224および226を含み得る。1つもしくは複数のチャネル226は、双方向性であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および/または224は、一方向性であってよい。通信リンク220は、一方向により高い帯域幅を提供する非対称性であってよい。一例では、第1の通信チャネル222は順方向リンク222と呼ばれることがあり、一方、第2の通信チャネル224は逆方向リンク224と呼ばれることがある。ICデバイス202および230の両方が通信リンク222上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたは送信機として指定され得、一方、第2のICデバイス230はクライアントシステムまたは受信機として指定され得る。一例では、順方向リンク222は、第1のICデバイス202から第2のICデバイス230にデータを通信するときにより高いデータレートで動作し得、一方、逆方向リンク224は、第2のICデバイス230から第1のICデバイス202にデータを通信するときより低いデータレートで動作し得る。
ICデバイス202および230は、処理回路、コンピューティング回路、または他の回路に設けられ得るプロセッサ206、236を各々含み得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行するように適合され得、一方、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートするように構成され得、カメラコントローラ234を使用してカメラまたはビデオの入力デバイスの動作を制御し得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、全地球測位システム、バイオメトリクス認識システム、動きセンサー、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令とデータとを維持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236およびその対応する記憶媒体208、238、ならびに他のモジュールおよび回路の間の通信は、1つまたは複数のバス212および242によって、それぞれ、容易にされ得る。
逆方向リンク224は、順方向リンク222と同じ様式で動作され得、順方向リンク222および逆方向リンク224は、同等の速度または異なる速度で送信することが可能であり、ここで速度は、データレート(またはデータ転送レート)および/または送信機クロックレートとして表され得る。順方向および逆方向のデータレートは、アプリケーションに応じて桁が実質的に同じであるかまたは桁が異なることがある。いくつかのアプリケーションでは、単一の双方向リンク226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向リンク222および/または逆方向リンク224は、たとえば、順方向リンク222および逆方向リンク224が同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、工業規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間でデータ情報、制御情報、コマンド情報および他の情報を通信するように動作され得る。
工業規格は、アプリケーション固有であってよい。一例では、MIPI規格は、アプリケーションプロセッサICデバイス202と、モバイルデバイス内のカメラまたはディスプレイをサポートするICデバイス230との間の同期インターフェース仕様(D-PHY)を含む物理レイヤインターフェースを定義する。D-PHY仕様は、モバイルデバイスに対するMIPI仕様に準拠する製品の動作特性を支配する。D-PHYインターフェースは、モバイルデバイス内でコンポーネント202と230との間を相互接続する柔軟で、低コストで、高速のシリアルインターフェースを使用してデータ転送をサポートし得る。これらのインターフェースは、電磁干渉(EMI)問題を回避するためにスローエッジを有する比較的低いビットレートをもたらす相補型金属酸化物半導体(CMOS)パラレルバスを含み得る。
図2の通信リンク220は、(M本のワイヤとして示す)複数の信号ワイヤを含むワイヤ接続バスとして実装され得る。M本のワイヤは、N相符号化データを、たとえばディスプレイインターフェースなど、高速のデジタルインターフェースで運ぶように構成され得る。M本のワイヤは、チャネル222、224および/または226のうちの1つまたは複数のN相極性符号化を容易にし得る。物理レイヤドライバ210および240は、通信リンク220上で送信するためのN相極性符号化データシンボルを生成する、および/または通信リンク220から受信されたN相極性符号化データシンボルを復号するように構成または適合され得る。N相極性符号化の使用では、たとえば、N相極性符号化データリンク220においてより少ないドライバがアクティブになるので、高速データ転送がもたらされ、他のインターフェースの電力の半分以下を消費し得る。
N相極性符号化デバイス210および/または240は、一般に、通信リンク220上の遷移当たり複数ビットを符号化し得る。一例では、3相符号化および極性符号化の組合せは、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する、フレームバッファなしで毎秒80フレームのLCDドライバICの、ワイドビデオグラフィックスアレイ(WVGA)をサポートするために使用され得る。
図3は、図2に示す通信リンク220のいくつかの態様を実装するために使用され得る、MワイヤN相極性エンコーダ300の簡略化された例を示すブロック概略図である。例では、MワイヤN相極性エンコーダ300は、M=3ワイヤおよびN=3相シグナリングを使用して情報を送信するように構成される。3ワイヤ3相符号化の例は、単に、本発明のいくつかの態様の説明を簡素化するために選択されているにすぎない。3ワイヤ3相エンコーダに対して開示される原理および技法は、MワイヤN相極性エンコーダおよびデコーダの他の構成に適用され得る。
MワイヤN相極性符号化方式におけるM本のワイヤの各々について定義されるシグナリング状態は、非駆動状態、正駆動状態、および負駆動状態を含み得る。3ワイヤ3相極性符号化方式では、信号ワイヤ310a、310bおよび/もしくは310cのうちの2つの間の電圧差を提供することによって、ならびに/または2つの信号ワイヤ310a、310bおよび/もしくは310cにおいて異なる方向に電流が流れるように、直列に接続された信号ワイヤ310a、310bおよび/もしくは310cのうちの2つを通る電流を駆動することによって、正駆動状態および負駆動状態が得られ得る。一例では、非駆動状態は、信号ワイヤ310a、310bまたは310cのドライバの出力を高インピーダンスモードにすることによって実現され得る。別の例では、非駆動状態は、駆動された信号ワイヤ310a、310bおよび/または310cにおいて提供される正の電圧レベルと負の電圧レベルとの間の実質的に中間にある電圧レベルを「非駆動の」信号ワイヤ310a、310bまたは310cが受動的または能動的に帯びるようにすることによって、信号ワイヤ310a、310bまたは310cにおいて得られ得る。一般に、非駆動信号ワイヤ310a、310bまたは310cを有意な電流は流れない。3ワイヤ3相極性符号化方式のために定義されたシグナリング状態は、電圧または電流の状態を表し得る3つのシグナリング状態{+1, 0, -1}を使用して示され得る。一例では、3つの状態{+1, 0, -1}は、3つの電圧レベル+V、0、-Vを表し得る。別の例では、3つの状態{+1, 0, -1}は、3つの電圧レベル+V、+V/2、0を表し得る。別の例では、3つの状態{+1, 0, -1}は、I、0、-Iの電流を表し得る。
3ワイヤ3相極性エンコーダは、コネクタ/ワイヤ310a、310bおよび310cのシグナリング状態を制御するために、1組のドライバ308を使用し得る。ドライバ308は、ユニットレベルの電流モードまたは電圧モードドライバとして実装され得る。各ドライバ308は、対応するコネクタ310a、310bまたは310cのシグナリング状態を決定する1組の信号316a、316bまたは316cを受信することができる。図示の例では、ドライバ308の各々は、対応するコネクタ310a、310bまたは310cのための4つの可能な状態を定義する1対の信号316a、316bまたは316cを受信する。別の例では、各ドライバ308は、対応するコネクタ310a、310bまたは310cのための8つの可能な状態を定義する1組の3つの信号を受信することができる。
MワイヤN相極性符号化方式における送信されたシンボル間隔ごとに、少なくとも1つの信号ワイヤ310a、310bまたは310cは非駆動状態(0のシグナリング状態)であり、受信機に流れる電流の合計がゼロに等しいように、正駆動(+1のシグナリング状態)の信号ワイヤ310a、310bまたは310cの数は、負駆動(-1のシグナリング状態)の信号ワイヤ310a、310bまたは310cの数に等しい。前に送信されたシンボルと次に送信されたシンボルとの間の各シンボル遷移で、少なくとも1つの信号ワイヤ310a、310bまたは310cのシグナリング状態は変化する。少なくとも1つの信号ワイヤ310a、310bおよび/または310cのシグナリング状態が連続的なシンボルの各対の間で変化するとき、受信機は、遷移に基づいて受信クロックを確実に生成することができる。
動作中、マッパー302は、入力データ310を受信し、1組のシンボル312にマッピングすることができる。示された3ワイヤ3相の例では、1組のシンボルは7つの3ビットシンボルを含み、入力データ310の16ビットワードがシンボルの各組に符号化され得る。3ビットシンボルの各ビットは、1つのシンボル間隔の間の信号ワイヤ310a、310bおよび310cの1つの状態を定義する。シンボル312のシーケンスは、シンボル314のタイミングシーケンスを提供するパラレル・シリアル変換器304を使用してシリアル化され得、各シンボルが3ワイヤ310a、310bおよび310cのシグナリング状態を定義する。シンボル314のシーケンスは、一般的に、シンボル間隔を画定するために、送信クロックを使用して時間が計られ、それによって、各シンボル間隔で単一のシンボルが送信される。3ワイヤ相エンコーダ306は、マッパーによって作成された7シンボル314のシーケンスを一回に1シンボルとして受信し、各シンボル間隔の間に各信号ワイヤ310a、310bおよび310cの状態を計算する。3ワイヤエンコーダ306は、電流入力シンボル314と信号ワイヤ310a、310bおよび310cの前の状態とに基づいて信号ワイヤ310a、310bおよび310cの状態を選択する。
MワイヤN相符号化の使用では、ビット数が複数のシンボルに符号化されることが可能になる。データビットの非整数は、各シンボルに符号化され得る。3ワイヤ3相システムの例では、同時に駆動され得る2ワイヤに3つの利用可能な組合せが存在し、駆動されるワイヤペアに極性の2つの可能な組合せが存在し、6つの可能な状態が得られる。信号ワイヤ310a、310bおよび310cのシグナリング状態は、シンボル間の各遷移で変わり、したがって、6つの状態のうちの5つは、すべての遷移で利用可能である。言い換えれば、受信機が信頼できる受信クロックを生成できるようにするために、少なくとも1つのワイヤの状態が各遷移で変わり、電流のシグナリング状態が与えられると、各遷移で利用可能な5つの可能なシグナリング状態がある。5つの状態に対して、log2(5)≒2.32ビットが、シンボルごとに符号化され得る。したがって、マッパーは、16ビットワードを受容し、それを7シンボルに変換することができる。なぜなら、シンボル当たり2.32ビットを搬送する7シンボルは16.24ビットを符号化し得るからである。言い換えれば、5つの状態を符号化する7つのシンボルの組合せは、57(78,125)の順列を有する。したがって、7シンボルは、16バイナリビットの216(65,536)の順列を符号化するために使用され得る。
図4は、3相変調データ符号化方式を使用して符号化された信号についてのタイミングチャート400の一例を含む図である。データ符号化方式は、円形状態図450によって示される。情報は、たとえば、ワイヤまたはコネクタ310a、310b、310cの各々のシグナリング状態が、状態図450によって定義される3つの位相状態S1、S2、S3のうちの1つと一致する場合に、シグナリング状態のシーケンスに符号化され得る。各状態は、120°位相偏移によって他の状態から分離され得る。一例では、データは、シンボル間の各遷移において、ワイヤまたはコネクタ310a、310b、310c上の位相状態の回転の方向に符号化され得る。信号における位相状態は、時計回りの方向452、452'または反時計回りの方向454、454'に回転することができる。たとえば、時計回りの方向452、452'では、位相状態は、S1からS2、S2からS3、およびS3からS1への遷移のうちの1つまたは複数を含むシーケンスで進み得る。反時計回りの方向454、454'では、位相状態は、S1からS3、S3からS2、およびS2からS1への遷移のうちの1つまたは複数を含むシーケンスで進み得る。3つのワイヤ310a、310bおよび310cは、同じ信号の異なる位相偏移バージョンを運び、ここでは、バージョンは、互いに対して120度位相偏移される。各シグナリング状態は、ワイヤもしくはコネクタ上の異なる電圧レベル、および/またはワイヤもしくはコネクタを通る電流の流れの方向として表され得る。3ワイヤシステムにおけるシグナリング状態のシーケンスの各々の間、各ワイヤ310a、310bおよび310cは、他のワイヤとは異なるシグナリング状態にある。3つ以上のワイヤ310a、310bおよび310cが3相符号化システムで使用されるとき、2つ以上のワイヤ310a、310bおよび/または310cは、各シグナリング間隔で同じシグナリング状態にあり得るが、各状態は、シグナリング間隔ごとに少なくとも1つのワイヤ310a、310bおよび/または310cに存在する。
情報は、各位相遷移410での回転の方向に符号化され得、3相信号は、シグナリング状態ごとに方向を変え得る。非駆動ワイヤ310a、310bまたは310cは、回転の方向に関係なく、回転する3相信号におけるすべてのシグナリング状態で変わるので、位相遷移の前後でどのワイヤ310a、310bおよび/または310cが「0」状態(たとえば、非駆動状態)であるかを考慮することによって、回転の方向が決定され得る。
符号化方式はまた、アクティブに駆動される2つの導体310a、310bおよび/または310cの極性408に、情報を符号化し得る。3ワイヤ実装で任意の時に、導体310a、310b、310cのちょうど2つは、反対方向の電流および/または電圧差で駆動される。単純な実装では、データ412は、1ビットが位相遷移410の方向に符号化され、第2のビットが現在の状態の極性408で符号化される、2ビット値412を使用して符号化され得る。
タイミングチャート400は、位相回転方向と極性の両方を使用したデータの符号化を示す。曲線402、404および406は、複数の位相状態について、それぞれ3つのワイヤ310a、310bおよび310c上で運ばれる信号に関する。最初に、位相遷移410は時計回りの方向であり、最上位ビットは、バイナリ「1」に設定され、その後、最上位ビットのバイナリ「0」によって表されるように、位相遷移410の回転が時間414に反時計回り方向に切り替わる。最下位ビットは、各状態の信号の極性408を反映する。
いくつかの例では、符号化方式は、2つのアクティブに駆動される導体310a、310bおよび/または310cの極性408の変化において情報を符号化することができる。一例では、「1」の値を有するビットは、2つのシンボル間隔の間の極性408に変化ありとして符号化されてよく、一方で、「0」の値を有するビットは、2つのシンボル間隔の間の極性408に変化なしとして符号化されてよい。デコーダは、回転の方向における変化および極性における変化を検出することによって、シンボル間の境界におけるデータを復号するように構成され得る。データが、図4の例における2つのシンボル間隔の間の極性の変化において符号化される場合、示された一連の符号化値412は、シーケンス{11,10,10,11,10,01,01,01,01,01,01,01}によって置き換えられ得る。
本明細書で開示するいくつかの態様によれば、データの1つのビットが、3ワイヤ3相符号化システムにおける回転または位相変化に符号化され得、追加のビットが、2つの駆動ワイヤの極性に、または前のワイヤ状態において使用された極性と比較される駆動ワイヤの極性の変化に符号化され得る。追加の情報は、現在の状態から可能な状態のうちのいずれかへの遷移を可能にすることによって、3ワイヤ3相符号化システムの各遷移に符号化する。位相ごとに3つの回転位相および2つの極性が与えられると、3ワイヤ3相符号化システムにおいて6つの状態が利用可能である。したがって、任意の現在の状態からの遷移に5つの状態が利用可能である。したがって、シンボル(遷移)当たり符号化されたlog2(5)≒2.32ビットが存在し得、マッパー302は16ビットワードを受容し、それを7シンボルのシーケンスに符号化することができる。
N相データ転送は、バスなどの通信媒体内に設けられる4つ以上のワイヤを使用し得る。同時に駆動され得る追加の信号ワイヤの使用では、状態と極性とのより多くの組合せがもたらされ、状態間の各遷移においてデータのより多くのビットが符号化されることが可能になる。このことは、システムのスループットを著しく改善し、データビットを送信するために複数の差動ペアを使用する手法を上回って電力消費を低減する一方で、増加した帯域幅を提供する。
一例では、エンコーダは、各状態に対して駆動される2つのワイヤペアを有する6つのワイヤを使用してシンボルを送信し得る。6つのワイヤは、A〜Fにラベル付けされ得、それにより、ある状態では、ワイヤAおよびFが正に、ワイヤBおよびEが負に駆動され、CおよびDが駆動されない(または電流を流さない)。6つのワイヤに対して、
Figure 2016541139
のアクティブに駆動されるワイヤの可能な組合せと、
Figure 2016541139
の各位相状態に対する極性の異なる組合せとが存在し得る。
アクティブに駆動されるワイヤの15の異なる組合せは、
Figure 2016541139
駆動される4ワイヤのうち、2つのワイヤの可能な組合せが正に駆動される(そして他の2つは負でなければならない)。極性の組合せは、以下を含み得る。
Figure 2016541139
したがって、異なる状態の総数は、15×6=90として計算され得る。シンボル間の遷移を保証するために、任意の現在の状態から89の状態が利用可能であり、各シンボルに符号化され得るビット数は、シンボル当たりlog2(89)≒6.47ビットとして計算され得る。この例では、5×6.47=32.35ビットであるので、32ビットワードは、マッパーによって5つのシンボルに符号化され得る。
任意のサイズのバスに対して駆動され得るワイヤの組合せの数に対する一般式は、バス内のワイヤの数および同時に駆動されるワイヤの数の関数として:
Figure 2016541139
駆動されるワイヤに対する極性の組合せの数に対する式は:
Figure 2016541139
シンボル当たりのビットの数は:
Figure 2016541139
図5は、3ワイヤ3相デコーダの簡略化された例のいくつかの態様を示すブロック概略図500である。差動受信機502およびワイヤ状態デコーダ504は、互いに対して、3つの信号ワイヤ310a、310bおよび310cの状態のデジタル表現を提供し、前のシンボル期間における3つの信号ワイヤ310a、310bおよび310cのシグナリング状態と比較した3つの信号ワイヤ310a、310bおよび310cのシグナリング状態の変化を検出するように構成される。シンボル期間の間の3つの信号ワイヤ310a、310bおよび310cのシグナリング状態のデジタル表現は、生のシンボルと呼ばれ得る。デマッパー508によって処理されるべき1組の7つのシンボル516を得るために、一連の7つの連続的な生のシンボル514は、シリアル・パラレル変換器506によって組み立てられる。デマッパー508は、出力データ520を提供するためにFIFO510でバッファリングされ得る16ビットの出力データ518を生成する。
動作中、ワイヤ状態デコーダ504は、ワイヤ310a、310bおよび310cにおいて受信される信号から一連のシンボル514を抽出することができる。シンボル514は、本明細書で開示されるように、ワイヤ310a、310bおよび310cにおいて受信される信号の極性と位相回転との組合せ、または位相の変化として表され得るシグナリング状態に基づいて復号される。ワイヤ状態デコーダは、ワイヤ310a、310bおよび310cからシンボルを確実にキャプチャするために使用され得るクロック526を抽出するCDR524を含み得る。CDR524は、連続的なシンボル間隔の間の各境界でワイヤ310a、310bおよび/または310cのうちの少なくとも1つにおける遷移の発生に基づいてクロック526を生成するように構成され得る。CDR524は、すべてのワイヤ310a、310bおよび310cの時間を安定させることができ、それによって、現在のシンボルが復号のために高信頼にキャプチャされ得ることを確実にするために、クロック526のエッジを遅延させることができる。
CDR524によって使用される遅延は、同じシンボル境界において複数のエッジの影響をマスキングするのに十分な時間期間を許容するように構成され得、複数のエッジは、差動受信機502のうちの異なる差動受信機によって異なる時刻に生成される。これらの複数のエッジは、いくつかの状態遷移が異なる差動受信機502に、互いに対して時間的に分離されるエッジを生成させるときに起こり得る。CDR524は、すべての可能なエッジが発生する時まで、シンボル境界において最初に発生するエッジに対する反応を遅延させる遅延要素を含み得る。CDR524は、シンボル境界において最初に発生するエッジに応答して、シンボル境界における遅延期間を開始し、遅延期間が経過するまでシンボル境界の後で発生する他のエッジを無視することができる。
CDR524の構成要素の性能の変動は、複数のエッジ間の遅延に影響を及ぼすと予想され得る。CDR524の構成要素の性能のこれらの変動は、最悪のケースの状態を考慮するCDR524についての遅延を構成することによって対処され得る。性能の変動は、たとえば、電力、電圧、および温度(PVT)の状態の変化によって生じ得る。遅延の持続時間は、通信リンクの性能に影響を及ぼすことがあり、通信リンク内で使用され得る最大クロック周波数を制限することがある。構成された遅延が短すぎる場合、単一のシンボルのために複数のクロックパルスが作成され得、これは、送信機と受信機との間の同期の損失をもたらし得る。遅延が長すぎる場合、シンボル時間は重複し得、それによって、クロックリカバリ回路は、故障するか、2つのシンボル間隔に単一のパルスを生成する。
図6は、3ワイヤ3相デコーダにおけるクロック生成のいくつかの態様を示すブロック概略図600を含む。1組の差動受信機602a、602bおよび602cは、3つの信号ワイヤ310a、310bおよび310cの各々のシグナリング状態を、3つのワイヤ310a、310bおよび310cの別のもののシグナリング状態と比較する。図示の例では、第1の差動受信機602aは、ワイヤ310aおよび310bのシグナリング状態を比較し、第2の差動受信機602bは、ワイヤ310bおよび310cの状態を比較し、第3の差動受信機602cは、ワイヤ310aおよび310cの状態を比較する。本明細書で説明するように、ワイヤ310a、310bおよび310cのうちの少なくとも1つのシグナリング状態は、各シンボル境界で変化する。したがって、差動受信機602a、602bおよび602cのうちの少なくとも1つの出力が各シンボル間隔の終わりに変化するとき、状態変化検出回路604は、シグナリング状態の変化の発生を検出することができる。
シグナリング状態遷移の中には、単一の差動受信機602a、602bまたは602cによって検出可能であり得るものもあり、他のシグナリング状態遷移の中には、差動受信機602a、602bおよび/または602cのうちの2つ以上によって検出されるものもあり得る。一例では、2つのワイヤのシグナリング状態は、シンボル遷移の後変化しない可能性があり、対応する差動受信機602a、602bまたは602cの出力も、シンボル遷移の後変化しない可能性がある。別の例では、1対のワイヤ602a、602bおよび/または602cにおける両方のワイヤは、第1の時間間隔において同じ第1の状態であり得、両方のワイヤは、第2の時間間隔において同じ第2の状態であり得、対応する差動受信機602a、602bまたは602cの出力は、位相遷移の後変化しない可能性がある。したがって、クロック発生回路606は、シグナリング状態遷移がいつ発生したかを決定するために、すべての差動受信機602a、602bおよび602cの出力を監視するシグナリング状態変化検出回路および論理604を含み得る。クロック発生回路は、検出されたシグナリング状態遷移に基づいて、受信クロック608を生成し得る。
異なるワイヤ310a、310bおよび/または310c上のシグナリング状態の変化は、異なる時に発生し得るかまたは検出され得る。シグナリング状態変化の検出のタイミングは、発生したシグナリング状態変化のタイプに従って変わり得る。この変動性の結果は、図6に提供される簡略タイミング図650に図示される。シグナリング状態変化検出回路604および/または差動受信機602a、602bおよび602cの出力を表すマーカー622、624および626は、説明の明快さのために、異なる高さが割り当てられている。マーカー622、624および626の相対的な高さは、クロック発生もしくはデータ復号のために使用される電圧もしくは電流レベル、極性または重み付け値との特定の関係を有していない。タイミングチャート650は、3つのワイヤ310a、310bおよび310c上で送信されるシンボルに関連した遷移のタイミングの影響を示す。タイミングチャート650において、いくつかのシンボル間の遷移は、シンボルがその間に確実にキャプチャされ得る、可変のキャプチャウィンドウ630a、630b、630c、630d、630e、630fおよび/または630g(まとめて、シンボルキャプチャウィンドウ630)をもたらし得る。検出されたシグナリング状態変化の数、およびそれらの相対的タイミングは、クロック信号608上のジッタをもたらし得る。
図7に表される単純な例700に示されるように、シンボルキャプチャウィンドウ630および関連するジッタのサイズの変動性は、部分的にワイヤ310a、310bおよび310cの電気的特性によってもたらされ得る。遷移時間は、信号立上りまたは立下り時間の変動性および/または製造プロセストレランスによってもたらされた検出回路の変動性、電圧および電流源ならびに動作温度の変動および安定性によって影響を受け得る。遷移時間の大きい変動性は、3相シグナリングにおける異なる電圧または電流レベルの存在に起因し得る。簡略化された「電圧レベル」の例は図7に表されており、これは、単一ワイヤ310a、310bまたは310cの遷移時間を示す。第1のシンボル(Symn)702は、時間722に終わるシンボル間隔で送信され得、第2のシンボル(Symn+1)704は、時間724に終わるシンボル間隔で送信され得、第3のシンボル(Symn+2)706は、時間726に終わるシンボル間隔で送信され得、そのとき、第4のシンボル(Symn+3)708の送信が始まる。ワイヤ310a、310bまたは310cの電圧がしきい値電圧718および/または720に達するのにかかる時間に起因する第1の遅延712の後、第1のシンボル702によって決定される状態から第2のシンボル704に対応する状態への遷移が検出され得る。しきい値電圧は、ワイヤ310a、310bまたは310cの状態を決定するために使用され得る。ワイヤ310a、310bまたは310cの電圧がしきい値電圧718および/または720のうちの1つに達するのにかかる時間に起因する第2の遅延714の後、第2のシンボル704によって決定される状態から第3のシンボル706の状態への遷移が検出され得る。ワイヤ310a、310bまたは310cの電圧がしきい値電圧718および/または720に達するのにかかる時間に起因する第3の遅延716の後、第3のシンボル706によって決定される状態から第4のシンボル708の状態への遷移が検出され得る。
図示のように、第3の遅延716は、第1の遅延712よりも短い可能性があり、第2の遅延714は、最長の遅延であり得る。状態0が非駆動状態であるので、第2の遅延714は、最長の遅延であり得、ワイヤ310a、310bまたは310cにおける電圧は、しきい値720の方にゆっくりドリフトし得るのに対して、第1の遅延712および第2の遅延716は、ワイヤ310a、310bまたは310cがそれぞれ-1および+1の状態に能動的に引っ張られる遷移に関連する。
図8は、3ワイヤ3相通信リンクの一例における6つの可能な位相極性状態および30の可能な状態遷移を示す状態図800である。状態図800における可能な状態802、804、806、812、814および816は、図4の図450に示される状態を含む。例示的な状態要素820に示されるように、状態図800における各状態802、804、806、812、814および816は、それぞれワイヤ310a、310bおよび310c上で送信される信号A、BおよびCのシグナリング状態を示すフィールド822、ならびに差動受信機(図6に表される差動受信機602a、602b、602cなど)によるワイヤ電圧の減算の結果を示すフィールド824を含む。たとえば、状態802では、(+x)ワイヤA=+1、ワイヤB=-1、およびワイヤC=0であり、差動受信機602a(A-B)=+2、差動受信機602b(B-C)=-1、および差動受信機602c(C-A)=+1の出力をもたらす。状態図によって図示するように、状態変化検出回路604によって行われる遷移決定は、-2、-1、0、+1および+2電圧状態を含む、差動受信機602a、602b、および602cによって生成される5つの可能なレベルに基づく。
アイパターンまたはアイダイアグラムは、多くのデータ間隔波形が重なり合って表示されるデジタルデータ信号の時間領域表示である。トリガは、表示される信号の開始点として働き、トリガは、シンボル送信時間に対応し得る、データの1単位間隔(UI)に関連する周波数に等しい固定された繰返し時間期間において発生し得る。1UIを含む重複信号部分の各々の開始点は、一般的に、トリガによって制御される。アイパターンは、受信されるべきベースバンド信号に対するチャネル雑音およびシンボル間干渉(ISI)の影響を評価するための有用なツールを提供する。
図9は、単一のUIに対応するシンボル間隔902を含む複数のシンボル間隔のオーバーレイとして生成されたアイパターン900を示す。信号遷移領域904は、可変の信号立上り時間が信頼できる復号を防止する、2つのシンボル間の境界における不確実性の時間期間を表す。状態情報は、シンボルが安定しており、確実に受信され、復号され得る時間期間を表す「アイ開口部」内のアイマスク906によって画定される領域において確実に決定され得る。アイマスク906は、ゼロ交差が発生しない領域をすっかり覆い、アイマスクは、第1の信号のゼロ交差に続くUI境界における後続のゼロ交差の影響による複数のクロッキングを防止するために、デコーダによって使用される。
信号の周期的サンプリングおよび表示の概念は、受信されたデータ内に現れる頻発する遷移を使用して受信されたデータタイミング信号を再生成するクロックデータリカバリ回路を使用するシステムの設計、適合および構成の間に有用である。パラレル・シリアル変換器/直並列変換器(SERDES)技術に基づく通信システムは、アイパターン900内の「アイ」の開きに基づいてデータを確実にリカバリする能力を判断するための根拠としてアイパターン900が使用され得るシステムの一例である。
従来のアイパターン900に対するトリガポイント910は、すべてのキャプチャされた波形が、理想的なシンボル境界時間に対してすべての低から高および高から低への遷移の相対的時間オフセット908を示すビューを表示するために重複するようにキャプチャされ、表示される各波形の開始時間を定義し得る。理想的なシンボル境界は、ゼロ送信クロックジッタおよびゼロISIを有する受信信号に対する中点908の交差として画定され得る。理想的なシンボル境界点は、「1UI」間隔902の終端点である。
3ワイヤ3位相エンコーダなど、MワイヤN相符号化システムは、あらゆるシンボル境界において少なくとも1つの遷移を有する信号を符号化し、受信機は、それらの保証された遷移を使用してクロックをリカバリすることができる。受信機は、シンボル境界における第1の信号遷移の直前に信頼できるデータを要求し得、同じく、同じシンボル境界と相関する複数の遷移の発生を確実にマスキングすることが可能でなければならない。複数の受信機の遷移は、Mワイヤ(たとえば、3本組のワイヤ)上で搬送される信号間の立上りおよび立下り時間におけるわずかな差によって、ならびに受信された信号ペアの組合せ(たとえば、図6の差動受信機602a、602bおよび602cのA-B、B-CおよびC-A出力)の間の信号伝搬時間におけるわずかな差によって発生し得る。
図10および図11は、第1の状態から第2の状態への遷移、およびシグナリング性能を改善するために適用され得るタイミング調整の簡略化された例を表すタイミングチャート1000および1100を提供する。タイミングチャート1000および1100は、複数の受信機出力遷移が、3本組のワイヤの3つの信号間の立上りおよび立下り時間におけるわずかな差によって、ならびに受信された信号ペアの組合せ(たとえば、A-B、B-CおよびC-A)の間の信号伝搬時間におけるわずかな差によって各UI境界において発生し得る、3ワイヤ3位相通信リンクの一例に関連する。これを説明するために、図10および図11に示す信号は、位相ジッタまたはISIを持たないことが仮定されている。ワイヤの初期状態は、別の駆動状態、または非駆動状態への可能な遷移を含む、駆動状態とすることができる。ワイヤの初期状態は、駆動状態への可能な遷移を含む、非駆動状態とすることができる。
図10に関して、タイミングチャート1002、1012および1022は、1組のチャート1050に示す信号遷移の前後に差動受信機602a、602bおよび602cにおいて測定可能な信号ワイヤ310a、310bおよび310c(それぞれ、信号A、BおよびC)の間の差を示す。図10および図11に示す例では、-1状態が0ボルトの電圧レベルで表され、+1状態が正電圧(+V)で表され、それによってゼロ交差が+V/2ボルトにおいて発生する。多くの例では、1組の差動受信機602a、602bおよび602cは、2本の信号ワイヤ310a、310bおよび310cに対する異なる組合せを比較することによって遷移をキャプチャするように構成され得る。一例では、これらの差動受信機602a、602bおよび602cは、それらのそれぞれの入力電圧の差を(たとえば、引き算によって)決定することによって出力を作成するように構成され得る。クロックは、差動受信機602a、602bおよび602cのうちの1つまたは複数の出力のゼロ交差に基づいて生成され得る。ゼロ交差は、信号が、+1状態を表す電圧と-1状態を表す電圧との間の電圧範囲内の中点における電圧によって表される0状態を通って遷移するときに発生し得る。一例では、ゼロ交差は、-1状態が負電圧(-V)で表され、+1状態が正電圧(+V)で表されるときに0ボルトにおいて発生する。
図10を参照すると、タイミングチャート1002および1052は、シンボル(+x)802からシンボル(-x)812(図8参照)への遷移に関係し、信号Aは+1状態から-1状態に遷移し、信号Bは-1状態から+1状態に遷移し、信号Cは0状態のままである。したがって、差動受信機602aは、AB遷移1006前の+2差、およびAB遷移1006後の-2差を測定し得、差動受信機602bおよび602cは、それぞれ、BCおよびCA遷移1004前の-1差、およびBCおよびCA遷移1004後の+1差を測定し得る。この例では、BCおよびCAの遷移1004および1006の両方は、ゼロ交差を有する。ゼロ交差は、両遷移が駆動状態に向かうので、時間的な極近傍1010において発生し得る。
タイミングチャート1012および1054は、シンボル(+x)802からシンボル(+y)804への遷移に関係し、信号Aは、+1状態から0状態に遷移し、信号Bは、-1状態から+1状態に遷移し、信号Cは、0状態から-1状態に遷移する。したがって、差動受信機602aは、AB遷移1016前の+2差、およびAB遷移1016後の-1差を測定し得、差動受信機602bは、BC遷移1014前の-1差、およびBC遷移1014後の+2差を測定し得、差動受信機602cは、CA「非遷移」1018によって-1差のままとすることができる。この例では、BCおよびABの遷移1014および1016の両方は、ゼロ交差を有する。これらのゼロ交差は、かなりの時間間隔1020によって分離され得る。BC遷移1014が最終の駆動状態を有する2つの信号を伴い、AB遷移1016が最終の非駆動状態を有する1つの信号に関するので、差が発生し得る。
タイミングチャート1022および1056は、シンボル(+x)802からシンボル(+z)806への遷移に関係し、信号Aは、+1状態から-1状態に遷移し、信号Bは、-1状態から0状態に遷移し、信号Cは、0状態から+1状態に遷移する。したがって、差動受信機602aは、AB遷移1026前の+2差、およびAB遷移1026後の-1差を測定し得、差動受信機602bは、BC非遷移1028の前後の-1差を測定し得、ならびに差動受信機602cは、CA遷移1024前の-1差、およびCA遷移1024後の+2差を測定し得る。この例では、CAおよびABの遷移1024および1026は、ゼロ交差を有する。これらのゼロ交差は、かなりの時間期間1030によって分離され得、差は、CA遷移1024がいずれも最終の駆動状態を有する信号AおよびCを伴い、AB遷移1026が最終の非駆動状態を有する1つの信号(B信号)を伴うことに起因する場合がある。
ゼロ交差の間の時間間隔1010、1020および1030は、状態の異なる組合せの間の遷移時間における差によって生じる場合がある。一般的に、駆動状態への遷移に対する遷移時間は、非駆動状態への遷移より短い。立上り時間における増加または減少された差を生み出す他の回路実装形態が、使用されてもよい。たとえば、差動受信機602a、602bおよび602cの入力における信号の相対的時間関係は、ゼロ状態が非駆動レベルではなく駆動レベルにあるとき、または非駆動信号ワイヤがプルアップおよび/またはプルダウン抵抗によって終端処理される場合に影響を受ける場合がある。したがって、受信機入力において受信された信号に対して、異なるタイミング関係が予測され得る。
図10に示す例は、3つの状態遷移+xから-x、+xから+yおよび+xから+zに対する遷移のアライメントを説明し、タイミングチャート1052、1054および1056に示すように、ゼロ交差は、信号ワイヤ310a、310bおよび310cのうちの少なくとも2本において発生する。これらの3つの状態遷移において発生する条件は、図8に示す30の可能な状態遷移のうちの18において存在し得る。
図11のタイミングチャート1102および1152は、第1のシンボル(+x)802から第2のシンボル(-y)814への遷移に関係し、信号Aは、+1状態から0状態に(たとえば、非駆動状態に)遷移し、信号Bは、遷移を通して-1状態において不変であり、信号Cは、0状態から+1状態に遷移する。したがって、差動受信機602aは、AB遷移1104前の+2差、およびAB遷移1104後の+1差を測定し得、差動受信機602bは、BC遷移1110前の-1差、およびBC遷移1110後の-2差を測定し得、差動受信機602cは、CA遷移1106前の-1差、およびCA遷移1106後の+1差を測定し得る。この例では、1つの差動受信機602cだけが、ゼロ交差を有する出力を作成する。
タイミングチャート1122および1154は、第1のシンボル(+x)802から第2のシンボル(-z)816への遷移に関係し、信号Aは、+1状態のままであり、信号Bは、-1状態から0状態に遷移し、信号Cは、0状態から-1状態に遷移する。したがって、差動受信機602aは、AB遷移1124前の+2差、およびAB遷移1124後の+1差を測定し得、差動受信機602bは、BC遷移1126前の-1差、およびBC遷移1126後の+1差を測定し得、差動受信機602cは、CA遷移1130前の-1差、およびCA遷移1130後の-2差を測定し得る。この例では、1つの差動受信機602bだけが、ゼロ交差を有する出力を作成する。
図12は、3位相信号に対して生成されたアイパターン1200の一例を示す。アイパターン1200は、複数のシンボル間隔1202のオーバーレイから生成され得る。アイパターン1200は、固定された、および/またはシンボルに無関係のトリガ1230を使用して作成され得る。アイパターン1200は、一般的なN位相ドライバ回路によって使用される複数の電圧レベルに起因する場合がある増加した数の電圧レベル1220、1222、1224、1226、1228を含む。本例では、アイパターン1200は、差動受信機602a、602bおよび602cに与えられる3ワイヤ3位相符号化信号における可能な遷移を表し得る。3つの電圧レベルは、差動受信機602a、602bおよび602cに、正極と負極の両方に対する強レベル1226、1228および弱レベル1222、1224を生成させることができる。一般的に、ワイヤ310a、310bおよび310cの1本だけが任意のシンボルにおいて非駆動であり、差動受信機602a、602bおよび602cは、0状態(ここでは0ボルト)出力を作成しない。強レベルおよび弱レベルと関連付けられる電圧は、0ボルトレベルに対して均等に離間される必要はない。たとえば、弱レベル1222、1224は、非駆動信号ワイヤ310a、310bおよび310cによって到達される電圧レベルを含み得る電圧の比較を表す。3つの信号のペアのすべては、同時にデータが受信デバイスにおいてキャプチャされると見なされるので、アイパターン1200は、差動受信機602a、602bおよび602cによって作成された波形を重複させることが一般に有用である従来の手法を反映する。差動受信機602a、602bおよび602cによって作成された波形は、信号のペアの3つの比較(A-B、B-CおよびC-A)を表す。
3位相デコーダにおいて使用されるドライバ、受信機および他のデバイスは、3本のワイヤから受信された信号間に相対遅延をもたらし得る異なるスイッチング特性を呈し得る。3本組のワイヤ310a、310bおよび310cの3つの信号間の立上りおよび立下り時間におけるわずかな差によって、ならびに310a、310bおよび310cから受信された信号のペアの組合せの間の信号伝搬時間におけるわずかな差によって、複数の受信機出力遷移は、UI境界1208および/または1214の各々において観察され得る。アイパターン1200は、立上りおよび立下り時間における差異を、UI境界1208および1214の各々の付近の遷移における相対遅延1206としてキャプチャし得る。立上りおよび立下り時間における差異は、3位相ドライバの異なる特性による場合がある。立上りおよび立下り時間における差はまた、シンボル間隔時間1202の有効な短縮または延長に起因する場合がある。
信号遷移領域1204は、可変の信号立上り時間が信頼できる復号を防止する不確実性の時間期間を表す。状態情報は、シンボルが安定しており、確実に受信され、復号され得る時間期間を表す「アイ開口部」1206において確実に決定され得る。一例では、アイ開口部1206は、信号遷移領域1204の端部1212で開始し、シンボル間隔1202の終端1214で終わるように決定され得る。図12に表される例では、アイ開口部1206は、信号遷移領域1204の端部1212で開始し、コネクタ310a、310b、310cのシグナリング状態、および/または次のシンボルを反映するために3つの差動受信機602a、602bおよび602cの出力が変化し始めた時間1216に終わるように決定され得る。
N相符号化のために構成される通信リンク220の最大速度は、アイ開口部1206の受信信号と比較して、信号遷移領域1204の持続時間によって制限され得る。シンボル間隔1202の最小期間は、たとえば、図5に示されるデコーダ500におけるCDR回路524に関連する、または図6のクロック発生回路606における厳しい設計マージンによって制約され得る。異なるシグナリング状態遷移は、2つ以上のワイヤ310a、310bおよび/または310cに対応する信号遷移時間の異なる変動に関連付けられ得、それによって、受信デバイスにおける差動受信機602a、602bおよび602cの出力は、差動受信機602a、602bおよび602cへの入力310a、310b、310cが変わり始めるシンボル境界1208に関して異なる時におよび/またはレートで変わる。遅延要素は、差動受信機602a、602bおよび602cのうちの2つ以上の出力において受信された信号遷移時間内に可能な大きい変動を収容するために、CDR回路524内に設けられ得る。遅延要素は、図6に示す状態変化検出回路604および/またはクロック発生回路606のうちの1つまたは複数の中に設けられ得る。一例では、遅延要素は、遷移領域時間1204を超える最小遅延期間を有し得る。この遅延要素によって提供される最大遅延時間は、アイ開口部1206の終端1216を超えて延びないない可能性がある。いくつかの例では、遅延要素によって提供される最大遅延時間は、時間1214における次のシンボル間隔の開始を超えて延びないない可能性がある。より速いデータレートで、アイ開口部1206は、シンボル間隔1202と比較して小さくなり得、シンボル遷移の変動性の影響は、最大シンボル送信レートを決定し得る。
可能な最小の信号遷移時間および可能な最大の遷移時間が単一のシンボル遷移の間に発生する可能性は低いので、任意の単一の遷移の持続時間は、信号遷移領域(tΔJ)1204のフルレンジに及びそうにない。一例では、信号遷移領域1204は、差動受信機602a、602bまたは602cの出力で検出される最初のゼロ交差1210の時間によって制限され得、すべての可能なシンボル遷移について、最後のゼロ交差1212の時間は、差動受信機602a、602bまたは602cの出力で検出され得る。差動受信機602a、602bおよび602cの出力において観察される遷移時間は、コネクタおよび/またはワイヤ310a、310bおよび310cにおける電圧が、送信機内のドライバ308の1つまたは複数の入力における変化の後にシグナリング状態に到達するのにかかる時間に対応し得る。
可能な最長の遷移時間は、信号ワイヤおよび/またはコネクタ310a、310bもしくは310cの特性、ならびに関係する状態遷移のタイプによって決定され得る。一例では、可能な最長の遷移時間は、1つまたは複数の信号の立上りまたは立下り時間によって決定され得る。立上りまたは立下り時間は、元のおよび/または最終の状態の性質および電圧レベルによって決定され得る。一般に、可能な最長の遷移時間は、能動的な駆動状態と非駆動状態との間の遷移に対応する。
シンボル間隔1202に対する遷移領域1204についてのtΔJの高値は、CDR回路524またはクロック発生回路606に関連した設計の問題の増加をもたらし得る。たとえば、クロック発生回路606は、3つの差動受信機602a、602bおよび602cの出力の第1のゼロ交差によってトリガされる遅延要素またはタイマーを使用し得る。3つの差動受信機602a、602bおよび602cすべての出力の状態は、差動受信機602a、602bおよび602cのすべてが、遷移領域の終端1212によって定義され得るそれらの最終の状態に達するまで、安全にサンプリングされない場合がある。したがって、タイマーは、好ましくは、遷移領域1204の端部1212の直後に期限切れになり得、その時、クロック発生回路606は、3つの差動受信機602a、602bおよび602cの出力をサンプリングするために使用されるクロックエッジを出力することができる。
いくつかのデバイスでは、CDR回路524における遅延要素は、製造プロセス、回路供給電圧、およびダイ温度における変動(PVT変動)によって悩まされる可能性があり、著しく変わる遅延を起こす可能性がある。そのようなシステムでは、CDR回路524の公称の動作状態は、一般に、最悪のケースのPVTの影響下でさえ、遷移領域1204の端部1212の後、および次のシンボルに対する遷移領域の開始1216の前にクロックエッジが発生することを確実にするために、アイ開口部1206の途中のどこかでクロックエッジを生成するために計画的に設定される。問題は、遷移領域1204がアイ開口部1206と比較して大きいとき、アイ開口部1206内でのクロックエッジを保証するCDR回路524を設計する際に起こり得る。たとえば、典型的な遅延要素は、すべてのPVT状態の2倍変化する遅延値を生成し得、アイ開口部1206は、調整不可能な遅延値が選択され得るように、遷移領域1204よりも大きくなければならない。
いくつかの例では、遷移領域1204の持続時間は、送信回路(図3参照)の1つまたは複数のドライバ308への入力の変化と受信機(図5参照)内の差動受信機502の出力において観測または予測される対応する遷移との間の最大タイミングに基づいて計算され得る。他の例では、修正された遷移領域1216は、すべてのシンボル遷移に対して、受信機502のうちの1つの出力における最初の遷移の時間1208とその他の受信機502の出力における最後の遷移の時間1214との間の最大の差として、受信機502の出力において決定され得る。
図13は、固定されたトリガポイント1310を使用してキャプチャされた3ワイヤ3位相信号に対する従来のアイパターン1304に対する位相ジッタの影響を示す図1300である。受信機において受信された第1のシンボル(n=6)1302に対するアイパターン1302は、「1UI」シンボル間隔1314を有し得る。前のシンボルに対するサンプリングポイント1306は、第1のシンボル1302への遷移の開始に対して画定され得る。位相変動の影響は、一連のシンボル(n=0〜n=12)1312の中で観察され得る。1つのUIから次のUIまでの遷移ポイントの移動は、たとえば、送信クロックジッタによるUIの長さの小さい変化に起因する場合がある。図示の例では、位相シフトは、概して正弦曲線として特徴づけられ、組み合わされた一連のシンボル1312に対するアイパターン1304は、各シンボルに対して利用可能なアイ開口部1310に対してかなり縮小されたアイ開口部1316を示す。
図示の例では、アイパターン1304に対するランダムなジッタの影響は、UIレートの1/24の周波数において変調されるリンク送信クロック周波数に由来する。UI1314内の最大の差は、平均(A)からの偏差の振幅および変調の全サイクル内のUI1314の数として決定され得る。一例では、最大の偏差は、
peak_deviation_in_one_UI=A*sin(2π/UI_per_cycle)
として計算され得る。
図13に示す例では、UI1314の持続時間は、約8.25センチメートルの距離としてグラフで表され、一方、サイクル内のピーク偏差は、約1.75センチメートルにおいてグラフで表され得る。差異の各サイクル内に24UIが存在し、A=1.75/8.25=0.2121UIである。
peak_deviation_in_one_UI=0.2121*sin(2π/24)=0.0549。
したがって、一例では、シンボル間のピーク偏差は、UI1314の約5.5%である。理想的なトリガポイント1310に対するサイクルごとのUI1314の開始1308および終了1308'の位相におけるこの変化の累積効果は、利用可能なシンボル当たりのアイ開口部1310に対して、アイ開口部1316はかなりの量が閉じることを引き起こす。利用可能なシンボル当たりのアイ開口部1310は、クロック信号のジッタによって従来のアイパターンにおいて提示される開き1316より、各シンボル1312に対してかなり大きい場合がある。MワイヤN相通信リンク内のクロックエッジは、各シンボル1312に対して無関係に生成されてよく、サンプルポイント1306は、完全なシンボル当たりのアイ開口部1310を利用する方式でそのような無関係に生成されたクロックから導出され得る。本例では、データは、シンボル遷移1308および/または1308'において検出された第1のエッジの発生の少し前に設けられたサンプルポイント1306においてサンプリングされ得る。
UI境界1308および1308'の各々の付近の複数の受信機遷移の概念が、送信機クロックの位相ジッタおよびISIと組み合わされると、動作中に3位相受信機が、信号を確実にキャプチャするためにシンボル当たりのアイ開口部1310において十分すぎるほどのタイミングマージンを有し得るとしても、アイ開口部1316は、ほとんど、またはさらには完全に閉じられたように見える場合がある。実際のタイミングマージンは、一般的に、シンボル1302に無関係なトリガ1310に基づくのではなく、あらゆるシンボル境界1308および1308'における信号遷移から導出される3位相のリカバリされたクロックに基づくことができ、したがって、シンボル当たりのアイ開口部1310に対するサイクルごとの影響だけが重要である。
図14は、N位相デコーダによって生成されたデータキャプチャポイント1410においてまたは付近でトリガされた3位相アイパターンを示すタイミングチャート1400を提供する。データキャプチャポイント1410は、受信機によって検出されるUI境界1408'における第1の遷移の前の時間におけるある瞬間に発生する。3位相アイパターンは、差動受信機602a、602bおよび602cの3つの波形(A-B、B-CおよびC-A)のいずれかの第1のゼロ交差に基づいて決定されるデータキャプチャポイント1410と調整および/または同期されてよく、ゼロ交差は、UI境界1408および/または1408'において発生する。図示のように、トリガポイント1410は、図10に示すtΔJの間隔1010、1020および1030の左側の左側にある。
UI1402は、差動ゼロ信号レベルを通過する(ゼロ交差)1つまたは複数の差動信号遷移による開始と終了とにおいて境界づけられる。3位相システムにおいて、これらの差動波形A-B、B-C、およびC-Aは、すべて一緒であると見なされる。時間窓W-11404は、信号差がUI1402の開始においてゼロ交差を有する(すなわち、中点1410と交差する)領域を画定し、時間窓W01406は、信号差がUI1402の終端においてゼロ交差を有する領域である。時間窓W01406内でゼロ交差を有するグループA-B、B-C、およびC-Aの第1の信号差は、トリガポイント1410を画定する。アイパターンは、全波形のトリガポイント1410が、表示されたアイパターン内で同時点に調整される複数のUI期間の時間領域波形を重複させることによって作成される。トリガポイントは、差動受信機602a、602bおよび602cの出力のデータサンプリングポイント、第1の検出された遷移および/または第1のゼロ交差として設定され得る。
一般的に、N位相クロックリカバリ回路およびデータサンプリング回路は、サイクルごとのイベントに対してのみ感知可能であり、従来のアイパターン表示は紛らわしい情報を与える可能性がある。たとえば、データ信号の各個別のサイクルまたはUI1402が、UI境界1408および/または1408'をマークするデータ信号の第1の遷移の直前にデータをサンプリングするために大量のタイミングマージンを有するときでさえ、アイが、完全に閉じられているように見える場合がある。クロックリカバリ回路は、UI境界1408および/または1408'付近の第1の遷移の直前にキャプチャポイント1410をもたらすサンプルクロックを生成し得るので、3相クロックリカバリ回路およびデータキャプチャ回路は、この閉眼によってほとんど影響を受けない。SERDESベースシステムに対する従来のデータキャプチャ回路は、クロックをリカバリするためにPLLを使用し得、一般に、キャプチャは、アイ開口部の中央において発生することを必要とする。しかしながら、3相データキャプチャ回路およびデータサンプリング回路は、理想的な瞬間に受信されたデータをサンプリングするために、境界1408および1408'の各々においてサンプリングポイント1410を調整し得、そのことで、データキャプチャ回路に対する、大きいまたは最適化されたデータセットアップ時間がもたらされる。リカバリ回路は、UI境界1408および/または1408'における第1のエッジを検出し、同じUI境界1408および/または1408'付近の後続の受信機遷移をマスキングするように遅延回路をトリガすることだけを必要とする。
本明細書で開示するN位相アイパターンは、N位相信号のデータサンプリングおよびクロックリカバリマージンの観察のために使用され得る。開示されるN位相アイパターンは、データサンプリング回路に利用可能なタイミングマージンおよびクロックリカバリ回路におけるタイミングマスクに必要な遅延の量を観察するために、クロックリカバリ回路およびデータキャプチャ回路の挙動を模倣する。この開示されるN位相アイパターンの定義は、機器のユーザが見て解釈できる、新しいタイプのアイパターンを表示するためにN位相テスト機器によって使用され得る。本開示のために、開示されるN位相アイパターンのいくつかの態様は、3位相符号化通信リンクに関して説明される。4ワイヤ以上を使用する通信リンクに対応するためのN位相アイパターンは、アイパターン内に5レベル以上を有し得る。しかしながら、本明細書で説明するいくつかの原理および態様は、UI境界における第1のゼロ交差遷移のタイミングおよびキャプチャに関するそれらの原理および態様を含み、第1のゼロ交差遷移をトリガとして使用することは、4ワイヤ以上を使用する通信リンクにおいて等しく適用可能である。
図15は、本明細書で開示するいくつかの態様による、3位相アイパターン1504の例1500を示す。アイパターン1504は、図13の従来のアイパターン1304としてプロットされた波形と同じ波形に対応する。アイパターン1504は、本明細書で説明する3位相アイパターンアルゴリズムを使用してプロットされ、かなり大きいアイ開口部1508を示す。例1500では、アイパターン1504はトリガを使用して生成されてよく、サンプリングクロック1506は、N位相デコーダによって使用され、UI1514の終端において第1の遷移が発生する少し前に生成され得る。いくつかの例では、アイパターン1504は、サンプリングポイント1506においてではなく、UI1514の終端における第1の遷移1510上に調整され得る。サンプリングポイント1506に基づくトリガリングは、データキャプチャ回路の動作を考慮するときに便利な時間基準を提供し得るので、図15に示されている。アイパターン1504は、N位相受信機内のデータサンプリング回路に提示されるデータセットアップ時間の真の表現を提供する。
図16は、本明細書で開示するいくつかの態様に従って生成された3位相アイパターン1604の一例を示す図1600である。アイパターン1604は、UI1614の開始における第1の信号のゼロ交差1610から導出されるトリガを使用して一連のシンボル1612に対するシンボル間隔1614を重ねあわせてよく、波形の残りの部分はトリガポイントに続いて表示される。いくつかの例では、アイパターン1604は、前のUIにおけるサンプリングデータに対して計算またはさもなければ生成されたサンプリングポイント1606から導出されるトリガを使用して、一連のシンボル1612に対するシンボル間隔1614を重ねあわせ得る。この形態の表示では、クロックリカバリ回路におけるクロック遅延マスクのためにアイ開口部1608によって与えられる時間マージンを観察することが可能である。このクロック遅延マスクは、第1の信号のゼロ交差1610に続く、UI境界における後続のゼロ交差の影響をマスキングすることによって複数のクロッキングを防止するために使用され得る。
図17は、本明細書で開示するいくつかの態様に従って生成された、マルチシンボルの3位相アイパターン1700の一例を示す。マルチシンボルの3位相アイパターン1700は、各シンボルペアの第1のシンボル1704と第2のシンボル1706との間の第1の信号のゼロ交差1702から導出されるトリガを使用して、一連の連続シンボルペアに対するシンボル間隔を重ねあわせ得る。マルチシンボルの3位相アイパターン1700は、図15および図16に示すアイパターンの2つの形態を組み合わせる。したがって、トリガポイント1702の前のアイ開口部1708およびトリガポイント1702に続くアイ開口部1710は、同時に観察され得る。この二重アイ構成は、「サングラスパターン」と呼ばれる場合がある。
本開示で提示する例は、主に、3ワイヤ3位相通信リンクに関するが、説明する技法、アルゴリズム、回路および方法は、他の符号化方式に適用可能であり、アイパターンは、たとえば、MワイヤN相およびN階乗(N!)に対して生成され得る。いくつかの例では、アルゴリズムは、これらの異なる符号化方式に対して使用されるクロック発生回路およびデータサンプリング回路にマッチするように拡張および/または適合され得る。たとえば、本開示のいくつかの態様によるアルゴリズムおよび回路は、波形内により多数のレベル強度が存在する中でトリガポイントを画定する第1の信号のゼロ交差を識別するように適合され得る。一例では、アルゴリズムおよび回路は、N位相波形の中で、複数のバージョンの強±1状態、複数のバージョンの弱±1状態、ならびに弱0状態および強0状態を収容するように適合され得る。
図18は、本明細書において開示する1つまたは複数の機能を実行するように構成され得る処理回路1802を利用する装置のためのハードウェア実施態様の簡略化された例を示す概念図1800である。本開示の様々な態様によれば、本明細書で開示する要素、または要素の任意の部分、または要素の任意の組合せは、処理回路1802を使用して実装することができる。処理回路1802は、ハードウェアモジュールとソフトウェアモジュールの何らかの組合せによって制御される1つまたは複数のプロセッサ1804を含むことができる。プロセッサ1804の例には、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、状態機械、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明される様々な機能を実行するように構成された他の適切なハードウェアが含まれる。1つまたは複数のプロセッサ1804は、特定の機能を実行し、ソフトウェアモジュール1816のうちの1つによって構成され、増強され、または制御され得る専用プロセッサを含み得る。1つまたは複数のプロセッサ1804は、初期化の間ロードされるソフトウェアモジュール1816の組合せによって構成され得、動作の間、1つまたは複数のソフトウェアモジュール1816のロードまたはアンロードを行うことによってさらに構成され得る。
図示の例では、処理回路1802は、バス1810によって概略的に表されるバスアーキテクチャを用いて実装されてもよい。バス1810は、処理回路1802の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスならびにブリッジを含み得る。バス1810は、1つまたは複数のプロセッサ1804およびストレージ1806を含む様々な回路を結びつける。ストレージ1806は、メモリデバイスおよび大容量ストレージデバイスを含む場合があり、本明細書ではコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれる場合がある。バス1810は、様々な他の回路、たとえばタイミングソース、タイマー、周辺機器、電圧調整器、および電動管理回路をリンクすることもできる。バスインターフェース1808は、バス1810と1つまたは複数のトランシーバ1812との間のインターフェースを提供することができる。トランシーバ1812は、処理回路によってサポートされる各ネットワーク技術に提供されてもよい。いくつかの例では、複数のネットワーク技術が、トランシーバ1812にみられる回路または処理モジュールの一部またはすべてを共有していてもよい。各トランシーバ1812は、送信媒体を通して様々な他の装置と通信するための手段を提供する。装置の性質に応じて、ユーザインターフェース1818(たとえば、キーパッド、ディスプレイ、スピーカ、マイクロホン、ジョイスティック)も設けられてもよく、直接またはバスインターフェース1808を介して、バス1810に通信可能に結合され得る。
プロセッサ1804は、バス1810の管理、およびストレージ1806を含むコンピュータ可読媒体に記憶されたソフトウェアの実行を含み得る全体的な処理に関与し得る。この点で、処理回路1802は、プロセッサ1804を含み、本明細書で開示する方法、機能および技法のうちの任意のものを実装するために使用され得る。ストレージ1806は、ソフトウェアを実行するとき、プロセッサ1804によって操作されるデータを記憶するために使用され得、ソフトウェアは、本明細書で開示する方法のうちの任意のものを実装するように構成され得る。
処理回路1802における1つまたは複数のプロセッサ1804は、ソフトウェアを実行することができる。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行スレッド、プロシージャ、機能、アルゴリズムなどを意味するように広く解釈されるべきである。ソフトウェアは、コンピュータ可読の形でストレージ1806または外部コンピュータ可読媒体に常駐し得る。外部コンピュータ可読媒体および/またはストレージ1806は、非一時的コンピュータ可読媒体を含み得る。非一時的コンピュータ可読媒体は、例として、磁気記憶デバイス(たとえば、ハードディスク、フロッピー(登録商標)ディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多目的ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、取り外し可能ディスク、ならびにコンピュータがアクセスし、読み取ることができるソフトウェアおよび/または命令を保存するための任意の他の適切な媒体を含む。また、コンピュータ可読媒体および/またはストレージ1806は、例として、搬送波、伝送路、ならびに、コンピュータがアクセスし読み取ることができるソフトウェアおよび/または命令を送信するための任意の他の適切な媒体も含み得る。コンピュータ可読媒体および/またはストレージ1806は、処理回路1802の中に、プロセッサ1804の中に、または処理回路1802の外に常駐し得、または処理回路1802を含む複数のエンティティにわたって分散され得る。コンピュータ可読媒体および/またはストレージ1806は、コンピュータプログラム製品において具現化することができる。例として、コンピュータプログラム製品は、パッケージング材料内のコンピュータ可読媒体を含む場合がある。当業者は、特定の適用例および全体的なシステムに課された設計制約全体に応じて、本開示全体にわたって提示された記載の機能を最も良く実装する方法を認識されよう。
ストレージ1806は、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどにおいて維持され、および/または編成されるソフトウェアを維持することができ、これは、本明細書ではソフトウェアモジュール1816と呼ばれ得る。ソフトウェアモジュール1816の各々は、処理回路1802にインストールまたはロードされ、1つまたは複数のプロセッサ1804によって実行されると、1つまたは複数のプロセッサ1804の動作を制御する実行時画像1814に寄与する命令およびデータを含み得る。実行されると、いくつかの命令は、処理回路1802に、本明細書で説明するいくつかの方法、アルゴリズム、およびプロセスに従って機能を実行させることができる。
ソフトウェアモジュール1816のうちのいくつかは、処理回路1802の初期化の間にロードされ得、これらのソフトウェアモジュール1816は、本明細書で開示する様々な機能の性能を可能にするように処理回路1802を構成することができる。たとえば、いくつかのソフトウェアモジュール1816は、プロセッサ1804の内部デバイスおよび/または論理回路1822を構成することができ、たとえばトランシーバ1812、バスインターフェース1808、ユーザインターフェース1818、タイマー、数学的コプロセッサなどの外部デバイスへのアクセスを管理することができる。ソフトウェアモジュール1816は、割込みハンドラおよびデバイスドライバと対話する、および処理回路1802によって提供される様々なリソースへのアクセスを制御する制御プログラムおよび/またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、トランシーバ1812へのアクセス、ユーザインターフェース1818などを含み得る。
処理回路1802の1つまたは複数のプロセッサ1804は、多機能とすることができ、それによって、ソフトウェアモジュール1816のいくつかは、ロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ1804は、さらに、たとえば、ユーザインターフェース1818、トランシーバ1812、およびデバイスドライバからの入力に応答して開始される背景タスクを管理するように適合され得る。複数の機能の性能をサポートするために、1つまたは複数のプロセッサ1804は、マルチタスク環境を提供するように構成され得、それによって、複数の機能の各々は、必要または要望に応じて1つまたは複数のプロセッサ1804によってサービスされる1組のタスクとして実装される。一例では、マルチタスク環境は、異なるタスク間にプロセッサ1804の制御を渡す時分割プログラム1820を使用して実装され得、それによって、各タスクは、任意の顕著な動作の完了後、および/または、たとえば割込みなどの入力に応答して、時分割プログラム1820に1つまたは複数のプロセッサ1804の制御を戻す。タスクが1つまたは複数のプロセッサ1804の制御を有するとき、処理回路は、事実上、制御タスクに関連した機能によって対処されるために特化されている。時分割プログラム1820は、オペレーティングシステム、ラウンドロビンベースで制御を伝達するメインループ、機能の優先順位に従って1つまたは複数のプロセッサ1804の制御を割り振る機能、および/または1つまたは複数のプロセッサ1804の制御を処理機能に提供することによって、外部のイベントに答える割込み駆動メインループを含み得る。
図19は、本発明のいくつかの態様による符号化方法を示すフローチャートである。方法は、診断または試験装置によって実施され得る。ステップ1902において、デバイスは、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガを決定し得る。
ステップ1904において、デバイスは、複数のシンボルの表現を順に上に重ねあわせる画像を提供し得る。表現は、複数のシンボルに対して決定されたトリガを時間的に調整することによって画像内に互いに対して配列され得る。各トリガは、対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられ得る。
本開示の一態様では、シンボル境界は、各シンボルの終端において発生する。代替として、シンボル境界は、各シンボルの始端において発生する場合がある。第1の遷移は、受信機内の複数の差動受信機のうちの1つに対応するか、またはその1つによって出力されるように計算された、信号の第1のゼロ交差を含み得る。信号の第1のゼロ交差は、回路または差動プローブによって推定、計算または生成され得る。信号は、3つ以上の電圧状態の間で遷移し得る。通信リンク内の2本のワイヤ間の状態の差が決定され得る。通信リンクは、3ワイヤ3位相デコーダ、またはN階乗デコーダなど、MワイヤN相デコーダを含み得る。
本開示の一態様では、各トリガは、遅延されたバージョンのシンボルから情報をキャプチャするために使用されるサンプリングクロックのエッジと関連付けられ得る。画像は、アイパターンを含み得る。
図20は、処理回路2002を利用する装置2000のためのハードウェア実施態様の一例を示す概念図である。この例において、処理システム2002は、バス2016によって全体的に表されるバスアーキテクチャを用いて実現することができる。バス2016は、処理回路2002の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスならびにブリッジを含むことができる。バス2016は、プロセッサ2012によって全体的に表される1つまたは複数のプロセッサと、プロセッサ可読記憶媒体2014によって全体的に表されるコンピュータ可読媒体とを含む種々の回路を互いにリンクする。バス2016は、タイミングソース、タイマー、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできる。バスインターフェース2018は、バス2016とユーザインターフェース2022との間のインターフェースを与え得る。装置の性質に応じて、ユーザインターフェース2022は、キーパッド、ディスプレイ、スピーカ、マイクロホン、ジョイスティック、ならびにユーザインターフェースデバイスおよび/またはシステムとの通信をサポートすることおよび/または可能にすることができる。いくつかの実施形態では、トランシーバ2020は、直接、またはバスインターフェース回路2018を介して、バス2016に結合され得る。トランシーバ2020は、伝送媒体を介して様々な他の装置と通信するための手段を提供するインターフェースを含む場合がある。1つまたは複数のクロック発生回路またはモジュールは、処理回路2002内に設けられるか、あるいは処理回路2002および/または1つもしくは複数のプロセッサ2012によって制御される場合がある。一例では、クロック発生回路またはモジュールは、1つもしくは複数の水晶発振器、1つもしくは複数の位相ロックループデバイス、および/または、他のそのようなデバイスもしくは回路を含む場合がある。
プロセッサ2012は、バス2016の管理と、プロセッサ可読記憶媒体2014に記憶されたソフトウェアの実行を含む全体的な処理とに関して責任を担う。ソフトウェアは、プロセッサ2012によって実行されるとき、処理回路2002に、任意の特定の装置に対して上記で説明した種々の機能を実行させる。プロセッサ可読記憶媒体2014は、ソフトウェアを実行するときにプロセッサ2012によって操作されるデータを記憶するために用いることができる。
一構成では、処理回路2002は、通信リンクから逐次受信された複数のシンボルの各々に対するシンボル境界における第1の遷移に対応するトリガを決定するためのモジュールおよび/または回路2004と、複数のシンボルの表現をアイパターン内で順に上に重ねあわせる画像を生成して提供するためのモジュールおよび/または回路2006と、画像を表示するためのプレゼンテーションモジュールおよび/または回路2008とを含み得る。装置2000は、1組のコネクタまたはワイヤ2024から受信された信号を受信、監視および/または処理するように構成または適合されたモジュールおよび/または回路2010を付加的に設けられる場合がある。一例では、信号を受信、監視および/または処理するためのモジュールおよび/または回路2010は、たとえば、図6に示すクロック発生回路において示すように、1組のコネクタまたはワイヤ2024から受信された信号の組合せの間の差を決定するように構成された比較回路を含み得る。
一例では、前述の処理回路は、高速デジタルストレージオシロスコープ内に設けられてよく、そのオシロスコープは、処理回路2002の1つまたは複数のプロセッサ2012によって実行され得るさらなるソフトウェアモジュールを含んでよい。1つまたは複数のプロセッサ2012によって実行されるとき、ソフトウェアモジュールは、処理回路に、1つまたは複数のアイパターン1504、1604、1700を生成させ得る。たとえば、1つのアイパターン1604を作成するために、高速デジタルストレージオシロスコープは、ワイヤ310a、310b、310c上で測定された電圧A、BおよびCの多くのサンプルをキャプチャして、高速波形ストレージに記憶することができる。高速デジタルストレージオシロスコープは、A-B、B-C、C-Aの値を計算し、各UI境界における第1のゼロ交差を発見するように構成され得る。アイパターン1504、1604および/または1700は、A-B、B-C、C-Aの波形の各セグメントを、時間的に調整されたトリガポイントを用いた重複として表示することによって作成され得る。
図21は、本明細書で開示するいくつかの態様による、N位相通信信号に対するアイパターンを生成して表示するように構成され得る高速デジタルストレージオシロスコープなど、試験装置および/または測定装置の簡略化された例を示すブロック図2100である。装置は、複数の遷移が1受信機において観察されるときの、従来の試験および測定システムを上回る、通信リンクおよびチャネルの改善された特性を提供し得る。
試験装置および/または測定装置は、処理回路2102を含み得る。処理回路2102は、バス2120によって全体的に表されるバスアーキテクチャを用いて実現することができる。バス2120は、処理回路2102の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスならびにブリッジを含み得る。バス2120は、プロセッサ2116、高速サンプルメモリ2106、1つまたは複数のモジュールまたは回路2108、ライン入力回路2112、およびコンピュータ可読記憶媒体2118によって表される1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクさせる。バス2120は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
プロセッサ2116は、マイクロプロセッサ、コントローラ、デジタル信号プロセッサ、シーケンサ、状態機械などを含み得る。プロセッサ2116は、コンピュータ可読記憶媒体2118上に記憶されたソフトウェアの実行を含む全般的な処理を受け持つ。ソフトウェアは、プロセッサ2116によって実行されるとき、処理回路2102に任意の特定の装置の上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体2118は、ソフトウェアを実行するときにプロセッサ2116によって操作されるデータを記憶するために使用されてもよい。処理回路2102は、モジュール2106および2108のうちの少なくとも1つをさらに含む。1つまたは複数のモジュール2108は、コンピュータ可読記憶媒体2118に存在する/記憶される、プロセッサ2116内で動作しているソフトウェアモジュール、プロセッサ2116に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せとすることができる。
一構成では、ライン入力回路2112は、通信リンク2104からの信号を受信して処理することができる。入力は、2つ以上のワイヤに対して異なる信号を生成する異なるプローブを使用して受信され得る。ライン入力回路2112は、通信リンク2104のワイヤの電圧または電流をデジタル化することおよび/または測定することができる。処理回路は、ワイヤのペア間の差電圧を含め、ワイヤの様々な性質を計算するように構成され得る。シンボル境界における第1の遷移に対応するトリガは、通信リンクから逐次受信された複数のシンボルの各々に対して決定され得る。処理回路は、複数のシンボルの表現をアイパターンの中に順に上に重ねあわせる画像を生成および提供するための手段2108を含み得る。表示および/または印刷の管理モジュールまたは回路2108は、現在のシンボルの前または後ろに置かれるサンプリングポイントまたは第1の遷移の上に画像を選択的に生成し得る。表示および/または印刷の管理モジュールまたは回路2108は、たとえば、図17に示すサングラス画像を選択的に生成し得る。
一例では、高速デジタルストレージオシロスコープは、1つまたは複数のアイパターン1504、1604、1700を生成するように構成されたハードウェアモジュールおよびソフトウェアモジュールの組合せを含み得る。たとえば、1つのアイパターン1604を作成するために、高速デジタルストレージオシロスコープは、ワイヤ310a、310b、310c(図6参照)上で測定された電圧A、BおよびCの多くのサンプルをキャプチャし、高速波形ストレージ内に記憶することができる。高速デジタルストレージオシロスコープは、A-B、B-C、C-Aの値を計算し、各UI境界における第1のゼロ交差を発見するように構成され得る。アイパターン1504、1604および/または1700は、A-B、B-CおよびC-Aの波形の各セグメントを、時間的に調整されたトリガポイントを用いた重複として表示することによって作成され得る。
開示されたプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成され得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
前述の説明は、当業者が本明細書に説明された様々な態様を実施することを可能にするように与えられる。これらの態様の様々な修正形態は、当業者に容易に明らかになり、本明細書に定められた一般的な原理は、他の態様に適用することができる。したがって、特許請求の範囲は本明細書に示された態様に限定されるものではなく、文言通りの特許請求の範囲に整合するすべての範囲を与えられるべきであり、単数の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「1つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつかの」という用語は1つまたは複数を指す。当業者に知られているまたは後で知られることになる、本開示全体にわたって説明した様々な態様の要素の構造的および機能的なすべての均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書で開示する内容は、そのような開示が特許請求の範囲で明記されているかどうかにかかわりなく、公に供することは意図されていない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100 装置
102 処理回路
106 通信トランシーバ
108 特定用途向けIC(ASIC)
110 アプリケーションプログラミングインターフェース(API)
112 メモリ
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 スライダースイッチ
200 装置
202 ICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
214 アンテナ
220 通信リンク
222 チャネル
224 チャネル
226 チャネル
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
300 MワイヤN相極性エンコーダ
302 マッパー
304 パラレル・シリアル変換器
306 Mワイヤ相エンコーダ
308 ドライバ
310a、310b、310c ワイヤまたはコネクタ、信号ワイヤ
310 コネクタ
312 シンボル
314 電流入力シンボル
316a、316b、316c 信号
400 タイミングチャート
402 曲線
404 曲線
406 曲線
408 極性
410 位相遷移
412 データ
414 時間
450 円形状態図
452、452' 時計回りの方向
454、454' 反時計回りの方向
500 デコーダ
502 差動受信機
504 ワイヤ状態デコーダ
506 シリアル・パラレル変換器
508 デマッパー
510 FIFO
514 シンボル
516 シンボル
518 出力データ
520 出力データ
524 CDR、CDR回路
526 クロック
602a 第1の差動受信機、差動受信機
602b 第2の差動受信機、差動受信機
602c 第3の差動受信機、差動受信機
604 状態変化検出回路
606 クロック発生回路
608 受信クロック
622 マーカー
624 マーカー
626 マーカー
630 シンボルキャプチャウィンドウ
630a、630b、630c、630d、630e、630f、630g 可変のキャプチャウィンドウ
650 タイミングチャート
700 例
702 第1のシンボル(Symn)
704 第2のシンボル(Symn+1)
706 第3のシンボル(Symn+2)
708 第4のシンボル(Symn+3)
712 第1の遅延
714 第2の遅延
716 第3の遅延
718 しきい値電圧
720 しきい値電圧
722 時間
724 時間
726 時間
800 状態図
802 状態、シンボル(+x)
804 状態、シンボル(+y)
806 状態、シンボル(+z)
812 状態、シンボル(-x)
814 状態、シンボル(-y)
816 状態、シンボル(-z)
820 状態要素
822 シグナリング状態を示すフィールド
824 ワイヤ電圧の減算の結果を示すフィールド
900 アイパターン
902 シンボル間隔
904 信号遷移領域
906 アイマスク
908 相対的時間オフセット、中点
910 トリガポイント
1000 タイミングチャート
1002 タイミングチャート
1004 BCおよびCA遷移
1006 AB遷移
1010 時間的な極近傍、時間間隔
1012 タイミングチャート
1014 BC遷移
1016 AB遷移
1018 CA非遷移
1020 時間間隔
1022 タイミングチャート
1024 CA遷移
1026 AB遷移
1028 BC非遷移
1030 時間期間
1050 1組のチャート
1052 タイミングチャート
1054 タイミングチャート
1056 タイミングチャート
1100 タイミングチャート
1102 タイミングチャート
1104 AB遷移
1106 CA遷移
1110 BC遷移
1122 タイミングチャート
1124 AB遷移
1126 BC遷移
1130 CA遷移
1152 タイミングチャート
1154 タイミングチャート
1200 アイパターン
1202 シンボル間隔時間、シンボル間隔
1204 信号遷移領域、遷移領域時間
1206 相対遅延、アイ開口部
1208 単位間隔(UI)境界
1212 遷移領域の終端
1214 UI境界
1216 時間、終端、開始、遷移領域
1220 電圧レベル
1222 電圧レベル、弱レベル
1224 電圧レベル、弱レベル
1226 電圧レベル、強レベル
1228 電圧レベル、強レベル
1230 トリガ
1300 位相ジッタの影響を示す図
1302 アイパターン、第1のシンボル
1304 従来のアイパターン、シンボル1312に対するアイパターン
1306 サンプリングポイント
1308 UI1314の開始
1308' UI1314の終了
1310 トリガポイント、アイ開口部、シンボル当たりのアイ開口部
1312 一連のシンボル
1314 シンボル間隔
1316 アイ開口部
1400 タイミングチャート
1402 UI
1404 時間窓
1406 時間窓
1408 UI境界
1408' UI境界
1410 データキャプチャポイント、トリガポイント、中点
1500 例
1504 3位相アイパターン
1506 サンプリングクロック
1508 アイ開口部
1510 第1の遷移
1514 UI
1600 図
1604 3位相アイパターン
1606 サンプリングポイント
1608 アイ開口部
1610 第1の信号のゼロ交差
1612 一連のシンボル
1614 UI
1700 マルチシンボルの3位相アイパターン
1702 第1の信号のゼロ交差
1704 第1のシンボル
1706 第2のシンボル
1708 アイ開口部
1710 アイ開口部
1800 概念図
1802 処理回路
1804 プロセッサ
1806 ストレージ
1808 バスインターフェース
1810 バス
1812 トランシーバ
1814 実行時画像
1816 ソフトウェアモジュール
1818 ユーザインターフェース
1820 時分割プログラム
1822 論理回路
2000 装置
2002 処理回路
2004 モジュールおよび/または回路
2006 モジュールおよび/または回路
2008 モジュールおよび/または回路
2010 モジュールおよび/または回路
2012 プロセッサ
2014 プロセッサ可読記憶媒体
2016 バス
2018 バスインターフェース
2020 トランシーバ
2022 ユーザインターフェース
2100 ブロック図
2102 処理回路
2104 通信リンク
2106 高速サンプルメモリ
2108 モジュールまたは回路
2112 ライン入力回路
2116 プロセッサ
2118 コンピュータ可読記憶媒体
2120 バス

Claims (30)

  1. 通信リンクを解析するための方法であって、
    前記通信リンクから受信された複数のシンボルの各々に対するシンボル境界において第1に発生する遷移に対応するトリガを決定するステップと、
    前記複数のシンボルの重ねあわせた表現を含む画像を生成するステップとを含み、前記表現が、前記複数のシンボルに対応するトリガを時間的に調整することによって前記画像内で互いに対して配列され、
    前記トリガの各々が、対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられる、方法。
  2. 前記シンボル境界が、前記各シンボルの終端において発生する、請求項1に記載の方法。
  3. 前記シンボル境界が、前記各シンボルの始端において発生する、請求項1に記載の方法。
  4. 前記画像を生成するステップが、
    一連の連続シンボルペア内の各シンボルペアの第1のシンボルと第2のシンボルとの間で発生する第1の信号のゼロ交差から導出されるトリガを使用して前記一連の連続シンボルペアの表現を重ねあわせるステップと、
    前記重ねあわせた表現に基づいてアイパターンを生成するステップとを含む、請求項1に記載の方法。
  5. 前記第1に発生する遷移が、前記通信リンク内の2本のワイヤの状態の間の差を表す差信号内のゼロ交差に対応する、請求項1に記載の方法。
  6. 前記ゼロ交差が、複数の差信号内で第1に発生するゼロ交差であり、各差信号が、前記通信リンクの2本のワイヤの状態の間で測定された差を表す、請求項5に記載の方法。
  7. 前記通信リンクが、MワイヤN相通信リンクまたはN階乗通信リンクを含む、請求項5に記載の方法。
  8. 前記通信リンクが、3ワイヤ3位相通信リンクを含む、請求項5に記載の方法。
  9. 各トリガが、データが前記シンボルの遅延バージョンにおけるサンプリングに対して利用可能であるサンプリングポイントと関連付けられる、請求項1に記載の方法。
  10. 前記通信リンクから受信された複数のシンボルの各々に対するシンボル境界において第1に発生する遷移に対応するトリガを決定するための手段と、
    前記複数のシンボルの重ねあわせた表現を含む画像を生成するための手段とを含み、前記表現が、前記複数のシンボルに対応するトリガを時間的に調整することによって前記画像内で互いに対して配列され、
    前記トリガの各々が、対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられる、装置。
  11. 前記シンボル境界が、前記各シンボルの終端において発生する、請求項10に記載の装置。
  12. 前記画像を生成するための前記手段が、一連の連続シンボルペア内の各シンボルペアの第1のシンボルと第2のシンボルとの間で発生する第1の信号のゼロ交差から導出されるトリガを使用して前記一連の連続シンボルペアの表現を重ねあわせるように構成される、請求項10に記載の装置。
  13. 前記第1に発生する遷移が、前記通信リンク内の2本のワイヤの状態の間の差を表す差信号内のゼロ交差に対応する、請求項10に記載の装置。
  14. 前記ゼロ交差が、前記通信リンクの異なるワイヤのペアに対応する複数の差信号内で第1に発生するゼロ交差である、請求項13に記載の装置。
  15. 各トリガが、データが前記シンボルの遅延バージョンにおけるサンプリングに対して利用可能であるサンプリングポイントと関連付けられる、請求項10に記載の装置。
  16. 通信リンクから受信された複数のシンボルの各々に対するシンボル境界において第1に発生する遷移に対応するトリガを決定することと、
    前記複数のシンボルの重ねあわせた表現を含む画像を生成することとを行うように構成された処理回路を備え、前記表現が、前記複数のシンボルに対応するトリガを時間的に調整することによって前記画像内で互いに対して配列され、
    前記トリガの各々が、対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられる、装置。
  17. 前記シンボル境界が、前記各シンボルの終端において発生する、請求項16に記載の装置。
  18. 前記処理回路が、
    一連の連続シンボルペア内の各シンボルペアの第1のシンボルと第2のシンボルとの間で発生する第1の信号のゼロ交差から導出されるトリガを使用して前記一連の連続シンボルペアの表現を重ねあわせることと、
    前記重ねあわせた表現に基づいてアイパターンを生成することとを行うように構成される、請求項16に記載の装置。
  19. 前記第1に発生する遷移が、前記通信リンク内の2本のワイヤの状態の間の差を表す差信号内のゼロ交差に対応する、請求項16に記載の装置。
  20. 前記ゼロ交差が、前記通信リンクの異なるワイヤのペアに対応する複数の差信号内で第1に発生するゼロ交差である、請求項19に記載の装置。
  21. 各トリガが、データが前記シンボルの遅延バージョンにおけるサンプリングに対して利用可能であるサンプリングポイントと関連付けられる、請求項16に記載の装置。
  22. 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されたときに、前記少なくとも1つの処理回路に、
    通信リンクから受信された複数のシンボルの各々に対するシンボル境界において第1に発生する遷移に対応するトリガを決定することと、
    前記複数のシンボルの重ねあわせた表現を含む画像を生成することとを行わせ、前記表現が、前記複数のシンボルに対応するトリガを時間的に調整することによって前記画像内で互いに対して配列され、
    前記トリガの各々が、対応するシンボル内で通信されたデータをキャプチャするために使用されるサンプリングクロックと関連付けられる、プロセッサ可読記憶媒体。
  23. 前記シンボル境界が、前記各シンボルの終端において発生する、請求項22に記載の記憶媒体。
  24. 前記シンボル境界が、前記各シンボルの始端において発生する、請求項22に記載の記憶媒体。
  25. 前記命令が、前記少なくとも1つの処理回路に、
    一連の連続シンボルペア内の各シンボルペアの第1のシンボルと第2のシンボルとの間で発生する第1の信号のゼロ交差から導出されるトリガを使用して前記一連の連続シンボルペアの表現を重ねあわせることと、
    前記重ねあわせた表現に基づいてアイパターンを生成することとを行わせる、請求項22に記載の記憶媒体。
  26. 前記第1に発生する遷移が、前記通信リンク内の2本のワイヤの状態の間の差を表す差信号内のゼロ交差に対応する、請求項22に記載の記憶媒体。
  27. 前記ゼロ交差が、複数の差信号内で第1に発生するゼロ交差であり、各差信号が、前記通信リンクの2本のワイヤの状態の間で測定された差を表す、請求項26に記載の記憶媒体。
  28. 前記通信リンクが、MワイヤN相通信リンクまたはN階乗通信リンクを含む、請求項26に記載の記憶媒体。
  29. 前記通信リンクが、3ワイヤ3位相通信リンクを含む、請求項26に記載の記憶媒体。
  30. 各トリガが、データが前記シンボルの遅延バージョンにおけるサンプリングに対して利用可能であるサンプリングポイントと関連付けられる、請求項22に記載の記憶媒体。
JP2016520621A 2013-10-09 2014-10-07 ３位相またはｎ位相アイパターンの指定 Expired - Fee Related JP6420330B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361888611P 2013-10-09 2013-10-09
US61/888,611 2013-10-09
US14/507,702 2014-10-06
US14/507,702 US9215063B2 (en) 2013-10-09 2014-10-06 Specifying a 3-phase or N-phase eye pattern
PCT/US2014/059548 WO2015054297A1 (en) 2013-10-09 2014-10-07 Eye pattern triggering based on symbol transition

Publications (3)

Publication Number Publication Date
JP2016541139A true JP2016541139A (ja) 2016-12-28
JP2016541139A5 JP2016541139A5 (ja) 2017-10-26
JP6420330B2 JP6420330B2 (ja) 2018-11-07

Family

ID=52776947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016520621A Expired - Fee Related JP6420330B2 (ja) 2013-10-09 2014-10-07 ３位相またはｎ位相アイパターンの指定

Country Status (6)

Country Link
US (1) US9215063B2 (ja)
EP (1) EP3055942A1 (ja)
JP (1) JP6420330B2 (ja)
KR (1) KR20160067990A (ja)
CN (1) CN105723644A (ja)
WO (1) WO2015054297A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019153921A (ja) * 2018-03-02 2019-09-12 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法
JP2022092012A (ja) * 2018-03-02 2022-06-21 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9313058B2 (en) 2013-03-07 2016-04-12 Qualcomm Incorporated Compact and fast N-factorial single data rate clock and data recovery circuits
US9374216B2 (en) 2013-03-20 2016-06-21 Qualcomm Incorporated Multi-wire open-drain link with data symbol transition based clocking
US9363071B2 (en) 2013-03-07 2016-06-07 Qualcomm Incorporated Circuit to recover a clock signal from multiple wire data signals that changes state every state cycle and is immune to data inter-lane skew as well as data state transition glitches
US9735948B2 (en) 2013-10-03 2017-08-15 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9203599B2 (en) 2014-04-10 2015-12-01 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9755818B2 (en) 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
TWI752898B (zh) * 2014-03-25 2022-01-21 日商新力股份有限公司 發訊裝置及通訊系統
US9264218B2 (en) * 2014-06-10 2016-02-16 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Rising and falling edge detection and re-assembly for high speed serial data communications
US9450848B1 (en) * 2014-08-27 2016-09-20 Marvell International Ltd. Methods and apparatus for adjusting a phase of a transmitted signal based on an evaluation of an eye opening in an eye diagram
US9479148B2 (en) 2015-02-26 2016-10-25 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Serial data signal edge detection
US9553635B1 (en) 2015-07-24 2017-01-24 Qualcomm Incorporated Time based equalization for a C-PHY 3-phase transmitter
US9496879B1 (en) * 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
JP2018048947A (ja) * 2016-09-23 2018-03-29 株式会社Ｊｖｃケンウッド ケーブル評価装置およびケーブル評価用プログラム
US10033519B2 (en) * 2016-11-10 2018-07-24 Qualcomm Incorporated C-PHY half-rate clock and data recovery adaptive edge tracking
KR102629185B1 (ko) * 2016-12-07 2024-01-24 에스케이하이닉스 주식회사 데이터 통신을 위한 수신기
TW201830940A (zh) * 2017-02-08 2018-08-16 陳淑玲 三線式傳輸的穿戴裝置
CN107807867B (zh) * 2017-09-29 2020-09-25 曙光信息产业(北京)有限公司 测试通信链路稳定性的方法及装置
US10313068B1 (en) * 2018-04-24 2019-06-04 Qualcomm Incorporated Signal monitoring and measurement for a multi-wire, multi-phase interface
US10263766B1 (en) 2018-06-11 2019-04-16 Qualcomm Incorporated Independent pair 3-phase eye sampling circuit
US11424905B1 (en) * 2019-09-20 2022-08-23 Astera Labs, Inc. Retimer with mesochronous intra-lane path controllers
KR102367086B1 (ko) * 2020-09-24 2022-02-24 인하대학교 산학협력단 이진 검색 방식 적응형 문턱전압 및 등화 제어 블록이 구현된 10Gbps PAM4 수신기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040131113A1 (en) * 2003-01-08 2004-07-08 Yong Rao Zero crossing method of symbol rate and timing estimation
JP2006133218A (ja) * 2004-09-24 2006-05-25 Tektronix Inc パターン識別方法
WO2007125963A1 (ja) * 2006-04-27 2007-11-08 Panasonic Corporation 多重差動伝送システム
JP2009060489A (ja) * 2007-09-03 2009-03-19 Panasonic Corp 信号送信機、信号受信機及び多重差動伝送システム

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3349830B2 (ja) * 1994-07-29 2002-11-25 沖電気工業株式会社 クロック発生回路
US6493868B1 (en) 1998-11-02 2002-12-10 Texas Instruments Incorporated Integrated development tool
US6918069B2 (en) 2002-04-16 2005-07-12 Cisco Technology, Inc. Optimum threshold for FEC transponders
US9112815B2 (en) * 2012-06-15 2015-08-18 Qualcomm Incorporated Three-phase-polarity safe reverse link shutdown
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9711041B2 (en) * 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8848810B2 (en) * 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
US8274311B2 (en) * 2009-02-27 2012-09-25 Yonghua Liu Data transmission system and method
US20140112401A1 (en) * 2012-06-15 2014-04-24 Qualcomm Incorporated 3dynamic configuration of an n-phase polarity data communications link
US8996740B2 (en) * 2012-06-29 2015-03-31 Qualcomm Incorporated N-phase polarity output pin mode multiplexer
US9172426B2 (en) * 2013-03-07 2015-10-27 Qualcomm Incorporated Voltage mode driver circuit for N-phase systems
US9130735B2 (en) * 2013-07-22 2015-09-08 Qualcomm Incorporated Multi-phase clock generation method
US9137008B2 (en) * 2013-07-23 2015-09-15 Qualcomm Incorporated Three phase clock recovery delay calibration
US9369237B2 (en) * 2013-08-08 2016-06-14 Qualcomm Incorporated Run-length detection and correction
US9276731B2 (en) * 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040131113A1 (en) * 2003-01-08 2004-07-08 Yong Rao Zero crossing method of symbol rate and timing estimation
JP2006133218A (ja) * 2004-09-24 2006-05-25 Tektronix Inc パターン識別方法
WO2007125963A1 (ja) * 2006-04-27 2007-11-08 Panasonic Corporation 多重差動伝送システム
JP2009060489A (ja) * 2007-09-03 2009-03-19 Panasonic Corp 信号送信機、信号受信機及び多重差動伝送システム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019153921A (ja) * 2018-03-02 2019-09-12 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法
JP7058146B2 (ja) 2018-03-02 2022-04-21 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法
JP2022092012A (ja) * 2018-03-02 2022-06-21 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法
JP7324896B2 (ja) 2018-03-02 2023-08-10 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法

Also Published As

Publication number Publication date
US20150098538A1 (en) 2015-04-09
WO2015054297A1 (en) 2015-04-16
JP6420330B2 (ja) 2018-11-07
US9215063B2 (en) 2015-12-15
EP3055942A1 (en) 2016-08-17
KR20160067990A (ko) 2016-06-14
CN105723644A (zh) 2016-06-29

Similar Documents

Publication Publication Date Title
JP6420330B2 (ja) ３位相またはｎ位相アイパターンの指定
JP6568247B2 (ja) Ｎ相信号遷移アライメント
JP7258199B2 (ja) 多相クロックデータ復元回路較正
JP6876681B2 (ja) ３相インターフェース用の多相クロックデータ復元
JP6000499B2 (ja) ３相クロック復元遅延較正
CN109644020B (zh) 用于自适应均衡、自适应边沿跟踪以及延迟校准的c-phy训练码型
CN107852382B (zh) 用于c-phy 3相发射机的基于时间的均衡
TWI678073B (zh) 用於多線多相介面中的時鐘資料恢復的校準模式和工作循環失真校正
JP2016538747A (ja) Ｐｈｙの変更を最小限に抑えかつプロトコルを変更せずにｍｉｐｉ ｄ−ｐｈｙリンクレートを向上させるための方法
WO2019209409A1 (en) Signal monitoring and measurement for a multi-wire, multi-phase interface
WO2019212629A1 (en) Multiphase clock data recovery with adaptive tracking for a multi-wire, multi-phase interface
KR102420905B1 (ko) 차세대 c-phy 인터페이스들을 위한 개방-루프, 초고속, 하프-레이트 클록 및 데이터 복구
CN115462039B (zh) C-phy接口中的单位间隔抖动改进

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170912

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180914

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181011

R150 Certificate of patent or registration of utility model

Ref document number: 6420330

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees