JP2017527162A - スイッチングジッタを低減する装置及び方法 - Google Patents

Abstract

チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減する装置及び方法が記載されている。装置は、対応する各ワイヤ上の少なくとも３つのデータ信号のスイッチングパターンを検出し、そのスイッチングパターンに基づいて、これら少なくとも３つのデータ信号の遅延を適応的に変化させるパターン依存遅延回路を含むことができる。その装置は、さらに、そのパターン依存遅延回路に結合され、それら少なくとも３つのデータ信号を送信する送信機を含むことができる。

Description

本願は、２０１４年７月８日に出願された「APPARATUS AND METHODS FOR REDUCING SWITCHING JITTER」と題する米国特許出願第１４／３２５８３７号を優先権主張し、その全てについては参照により本開示に援用される。

本開示は、概して、電子回路に関する。より詳細には、本開示は、非限定的に、データ回路におけるスイッチングジッタを低減する装置及び方法に関する。

モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）アライアンスのチャネル物理層（Ｃ−ＰＨＹ）は、ディスプレイやカメラを含む周辺機器に接続するための限られた帯域幅でのチャネルにおいて高いスループットパフォーマンスを提供する、高速なシリアルインタフェース仕様である。Ｃ−ＰＨＹは、３つのワイヤセット（set of three wires）にわたって、シンボル当たりで高いビット数（例えば、１シンボル当たり２．２８ビット）を搬送する３フェーズシンボル符号化に基づいている。Ｃ−ＰＨＹは、ワイヤの３つの状態、例えば、低、中及び高を用いてデータを符号化及び復号化することで、データレートを上げることができる。Ｃ−ＰＨＹは、また、ジッタ追跡の利点を提供することができる。例えば、クロックは、データトランザクションの全ての周期に組み込まれているので、たった周期から周期への（cycle-to-cycle）ジッタでも受信機に影響を与えることができる。しかし、Ｃ−ＰＨＹは、本来的には、異なるスイッチングステージのうちのスイッチングに関連した固有のジッタを示す。

本開示の実施形態は、下記に与える詳細な説明及び本開示の種々の実施形態の添付の図面からより十分に理解される。しかし、それらは、本開示を特定の実施形態に限定するものと受け取るべきでなく、説明及び理解のためだけのものである。
図１は、本開示の観点を組み込み、種々の実施形態に従う、スイッチングジッタを低減する例示のシステムアーキテクチャ図である。 図２は、本開示の観点を組み込み、種々の実施形態に従う、種々のスイッチングパターンの概略図である。 図３は、本開示の観点を組み込み、種々の実施形態に従う、スイッチングジッタを低減する例示のデバイスの概略図である。 図４は、本開示の観点を組み込み、種々の実施形態に従う、例示の装置のよって実行可能な例示のスイッチングジッタ低減処理のフロー図である。 図５は、本開示の観点を組み込み、種々の実施形態に従う、送信機でのスイッチングジッタ低減に関連した例示の波形を示すプロットセットである。 図６は、本開示の観点を組み込み、種々の実施形態に従う、チャネルでのスイッチングジッタ低減に関連した例示の波形を示すプロットセットである。 図７は、種々の実施形態に従う、開示された実施形態を実装するのに好適な例示のコンピュータデバイスを示すブロック図である。

実施形態は、スイッチングジッタを低減する装置及び方法を記載する。一つの実施形態においては、装置は、対応する各ワイヤ上での少なくとも３つのデータ信号のスイッチングパターンを検出し、その検出されたスイッチングパターンに基づいて、これら少なくとも３つのデータ信号の遅延を適応的に変化させるパターン依存遅延回路を含むことができる。その装置は、さらに、そのパターン依存遅延回路に結合され、それら少なくとも３つのデータ信号を送信する送信機を含むことができる。他の技術的効果は、ここに説明される種々の実施形態から明らかとなるものである。

次の説明においては、多数の詳細が、本開示の実施形態のより完全な説明を提供するために述べられる。しかし、当業者にとっては、本開示の実施形態は、これら特定の詳細がなくとも実装されることができることは明らかであるものである。他の具体例において、周知の構造及びデバイスは、詳細にではなく、ブロック図の形式で示される。本開示の実施形態を分かりにくくするのを避けるためである。

実施形態の対応する図面において、信号は線で表されることに留意する。いくつかの線はより太く、より構成する信号パスを示す、及び／又は一つ以上の端での矢印を有し、主な情報フロー方向を示す。そのような指示は、限定することを意図していない。むしろ、それらの線は、一つ以上の例示の実施形態に関連して用いられて、回路又は論理ユニットの理解をより簡単に促進する。設計の必要性又はプリファレンスによって示されるように、任意の表された信号は、一方向に伝搬する一つ以上の信号を現に含むことができ、任意の好適なタイプの信号スキームで実装されることができる。

明細書全体及び特許請求の範囲において、文言「接続された（connected）」は、何ら中間デバイスを有することなく、接続されているものの間の直接的な電気接続を意味する。文言「結合された（coupled）」は、接続されているものの間の直接的な電気接続又は、一つ以上のパッシブ又はアクティブな中間デバイスを通じた間接的な接続を意味する。文言「回路（circuit）」は、互いに協働するように配され、所望の機能を提供する一つ以上のパッシブ及び／又はアクティブなコンポーネントを意味する。文言「信号」は、少なくとも一つの電流信号、電圧信号又はデータ／クロック信号を意味する。「一つ（a、an及びthe）」の意味は、複数の参照を含む。「おける（in）」の意味は、「おける（in）」及び「上（on）」を含む。

文言「実質的に（substantially）」、「近接した（close）」、「大体（approximately）」、「近い（near）」及び「約（about）」は、概して、目標値の＋／−２０％以内にあることを示す。文言「スケーリング（scaling）」は、概して、一つのプロセス技術から他のプロセス技術へ設計（概念及びレイアウト）を変換すること示す。文言「スケーリング（scaling）」は、また、概して、レイアウト及びデバイスを同じ技術ノード内にダウンサイジングすることも示す。文言「スケーリング（scaling）」は、また、他のパラメータ、例えば、電力供給レベルに対する信号周波数を調整する（例えば、遅くする）ことを示す。

特筆されない限り、順序の形容詞「第一（first）」、「第二（second）」及び「第三（third）」等は、類似のオブジェクトの異なるインスタンスが参照されたことのみを示し、そのように記載されたオブジェクトが、所与のシーケンスで、一時的に、空間的に、順序で、その他やり方であると示唆することを意図していない。

実施形態を目的として、トランジスタは、金属酸化物半導体（ＭＯＳ）トランジスタであり、これは、ドレイン、ソース、ゲート及びバルク端子を含む。トランジスタは、また、トリゲート（Tri-Gate）及びフィンフェット（FinFet）トランジスタ、ゲートオールアラウンドシリンドリカルトランジスタ（Gate All Around Cylindrical Transistor）又はカーボンナノチューブ又はスピントロニクスデバイス等の、トランジスタの機能を実装する他のデバイスを含む。ソース及びドレイン端子は、同一性の端子であることができ、ここでは相互変換可能に用いられることができる。当業者は、他のトランジスタ、例えば、バイポーラジャンクション（bipolar junction）トランジスタ（ＢＪＴ）が本願の範囲を逸脱することなく用いられることができると理解するものである。文言「ＭＮ」は、Ｎ型のトランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴ等）を示し、文言「ＭＰ」は、Ｐ型のトランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴ等）を示す。

図１は、本開示の観点を組み込み、種々の実施形態に従う、スイッチングジッタを低減するコンピューティングシステム１００を示す。一つの実施形態においては、コンピューティングシステム１００は、送信機１１４（Ｔｘ）を有するデバイス１１０と、受信機１２２（Ｒｘ）を有するデバイス１２０と、デバイス１１０と１２０との間のポイントからポイントへのレーン相互接続を形成す３つの送信ラインＴＬ１〜ＴＬ３（ＴＬ）と、を含む。実施形態においては、デバイス１１０は、複数の三つの信号Ａ、Ｂ及びＣをそれぞれ受信し、それら三つの信号の遅延バージョンをＴｘ１１４に通過させることができるパターン依存遅延回路１１２（ＰＤＤＣ）を含むことができる。ＰＤＤＣ１１２によって提供された遅延は、それら三つの信号の検出されたスイッチパターンに依存することができる。

種々の実施形態において、Ｔｘ１１４は、送信ラインＴＬ１、ＴＬ２及びＴＬ３にわたって、三つの信号Ａ、Ｂ及びＣ（例えば、ＰＤＤＣ１１２から受信するような、三つの信号Ａ、Ｂ及びＣの遅延バージョン）をＲｘ１２２にそれぞれ送信することができる。Ｒｘ１２２の入力での三つのＴＬ（つまり、ＴＬ１、ＴＬ２及びＴＬ３）の電圧レベルは、それぞれＶ_Ａ、Ｖ_Ｂ及びＶ_Ｃである。ここで、電圧レベルＶ_Ａ、Ｖ_Ｂ及びＶ_Ｃは、また、それぞれ、相互変換可能に信号Ａ、Ｂ及びＣとして呼ばれるものである。

実施形態において、コンピューティングシステム６００は、チャネルレート制限がファクタであるモバイル用途に好適な、高速で、レート効率のよいＰＨＹを定義するＣ−ＰＨＹ仕様に互換性があることができる。実施形態において、３フェーズシンボル符号化技術がデバイス１１０及び１２０で用いられて、３つのワイヤ送信ラインＴＬ１〜ＴＬ３にわたって、シンボル当たり大体２．２８ビットを搬送することができる。実施形態において、Ｔｘ１１４及びＲｘ１２２は１秒当たり２．５ギガシンボルのレートで通信することができる。ここでの実施形態は、Ｃ−ＰＨＹシグナリングに関連して説明されているが、実施形態は、３つ以上の送信ライン及び３つ以上の論理状態を採用する任意の好適な通信プロトコルで用いられることができるのは明らかである。

いくつかの実施形態においては、デバイス１１０は、カメラ又はディスプレイを含むことができ、デバイス１２０は、ホストモバイルデバイスであることができる。実施形態において、デバイス１１０は、マスタであり、デバイス１２０は、マスタとスレーブとの同期接続にあるスレーブであることができる。デバイス１１０は、高速データ信号を提供することができ、主なデータソースであることができ、デバイス１２０は、そこからデータ信号を受信することができる（例えば、メインデータシンク）。

デバイス１１０からデバイス１２０へのデータ通信の方向は順方向として示されることができる。いくつかの実施形態においては、デバイス１１０と１２０との間のポイントからポイントへのレーン相互接続は、両方向レーンであることができる。デバイス１１０と１２０との間のポイントからポイントへのレーン相互接続は、例えば、デバイス１１０からデバイス１２０への、高速データトラフィックのための高速シグナリングモードを提供することができる。さらに、デバイス１１０と１２０との間のポイントからポイントまでのレーン相互接続は、例えば、デバイス１２０からデバイス１１０への制御信号の送信などの、制御目的のための低出力シグナリングモードを提供する。いくつかの実施形態においては、デバイス１１０と１２０との間のポイントからポイントへのレーン相互接続は、単一方向レーンであり、順方向での通信のみをサポートする。

実施形態において、ＰＤＤＣ１１２は、信号をＴｘ１１４に送信する前に、パターン依存遅延（ＰＤＤ）ライン技術を用いて、３つの信号Ａ、Ｂ及びＣに関連付けられた固有のスイッチジッタを低減するのに用いられることができる。このようにして、デバイス１１０でのスイッチングジッタは低減されることができる。結果として、アイマージン（eye margin）は、デバイス１２０で改善されることができる。

図２は、本開示の観点を組み込み、種々の実施形態に従う、スイッチングパターン２１０、２１２、２２０、２２２、２３０、２４０、２４２、２５０及び２５２を示す概念図である。任意の他の図の要素と同じ符号（又は名称）を有する図２の要素は、説明されたものと同様なやり方で動作する、又は機能することができるが、そのようには限定されない。実施形態を分かりにくくしないようにするため、以前に述べられた要素及び特徴は繰り返されない可能性がある。

実施形態において、データは、対応する各ワイヤ上で駆動された信号Ａ、Ｂ及びＣの３つの状態、例えば、低、中及び高を用いて符号化され、復号化されることができる。例えば、３つのワイヤのうちの２つは反対のレベルに駆動されることができ、３つ目のワイヤが中レベルに終結されるようにすることができる。クロックリカバリを簡潔にするため、クロックタイミングは各シンボルに符号化されることができ、ワイヤ上に駆動された電圧の組み合わせが各シンボルで変更されることを必要とする。

３つのワイヤがそれぞれ異なる電圧を搬送するとき、６つの可能性のあるワイヤ状態がある。ここで、ワイヤ状態は、レーンの３つのラインで駆動された信号レベルの組み合わせである。高速ユニットインターバル（ＵＩ）中は、６つの可能性のあるワイヤ状態のうちの一つがレーンに駆動され、レーンの３つのラインのそれぞれが、３つの信号レベル、例えば、低、中及び高の一つに駆動される。実施形態において、レーンの３つのラインのそれぞれが、所与の時間で異なる信号レベルに駆動されることができる。このため、３つのラインのそれぞれでの異なる信号レベルでの６つの可能性のあるワイヤ状態は同時にあり得る。任意の所与のワイヤ状態からは、次のワイヤ状態について５つの可能性のある移行があることができる。

図２に示されるように、本実施形態においては、信号Ａ、Ｂ及びＣについての開始ワイヤ状態は、それぞれ、高、中及び低である。例えば、信号Ａ、Ｂ及びＣの電圧は、それぞれ、３／４Ｖ、１／２Ｖ及び１／４Ｖである。ここで、Ｖは、電圧の単位を表すことができる。各ユニットインターバル（ＵＩ）においては、信号Ａ、Ｂ及びＣの電圧は、３／４Ｖ、１／２Ｖ及び１／４Ｖの間で切り替わることができる。

図１に関連して、ＰＤＤＣ１１２を用いないと、次のワイヤ状態への５つの可能性のある移行は、図２のパターン２１０、２２０、２３０、２４０及び２５０により示される。パターン２１０においては、次のワイヤ状態は、Ａ、Ｂ及びＣについて、それぞれ、高、低及び中である。パターン２２０においては、次のワイヤ状態は、Ａ、Ｂ及びＣについて、それぞれ、中、高及び低である。パターン２３０においては、次のワイヤ状態は、Ａ、Ｂ及びＣについて、それぞれ、低、中及び高である。パターン２４０においては、次のワイヤ状態は、Ａ、Ｂ及びＣについて、それぞれ、中、低及び高である。パターン２５０においては、次のワイヤ状態は、Ａ、Ｂ及びＣについて、それぞれ、低、高及び中である。

種々の実施形態においては、パターン２１２、２２２、２３２、２４２及び２５２が、ＰＤＤＣ１１２が用いられたときの次のワイヤ状態への５つの可能性のある移行を示している。分かるように、パターン２１０、２２０及び２３０は固有のスイッチングジッタには関連付けられていない。ゆえに、信号Ａ、Ｂ及びＣは、図１に関連して、任意の信号について何ら遅延を導入せずに、ＰＤＤＣ１１２を通過することができる。ゆえに、２１２、２２２及び２３２のパターンは、図１に関連して、ＰＤＤＣ１１２を通過した後でも、それぞれ、２１０、２２０及び２３０のパターンと実質的に同一のままである。

しかし、パターン２４０及び２５０は、示されているように、固有のスイッチングジッタに遭遇する。例えば、パターン２４０に関して、ＡＢ、ＢＣ及びＣＡスイッチングの不整合性が、性質上、ＡＢ、ＢＣ及びＣＡのスイッチング不確実性を導入する。信号を駆動するドライバがよりゆっくりしたスルーレートを有する場合、スイッチングジッタはさらに増幅される可能性がある。実施形態において、ＰＤＤＣ１１２は信号Ａ、Ｂ及びＣにパターン依存遅延を導入することで、スイッチングジッタを低減する。パターン２４０の場合においては、短い遅延（short delay）が信号Ａに導入されることができ、通常の遅延（medium delay）が信号Ｂに導入されることができ、長い遅延（long delay）が信号Ｃに導入されることができる。パターン２５０の場合においては、スイッチングジッタが低減されることができるように、大きくなった長さに応じて適切な遅延が信号Ｃ、Ａ及びＢに導入されることができる。示されているように、ＰＤＤＣ１１２によって信号Ａ、Ｂ及びＣについて適切な遅延を導入した後は、スイッチングパターン２４２及び２５２は、実質的にそれぞれ低減されたスイッチングジッタを有する。

他の実施形態においては、信号Ａ、Ｂ及びＣについての開始ワイヤ状態は、図２に示されたものと異なっていることができるが、例えば、各信号がその前の電圧レベルとは異なる電圧レベルに切り替わるとき等、スイッチングジッタはいくつかのスイッチングパターンにおいて依然として存在する。詳細には、信号Ａ、Ｂ及びＣが（高、低、中）から（中、高、低）に、（高、低、中）から（低、中、高）に、（中、低、高）から（高、中、低）に、（中、低、高）から（低、高、中）に、（中、高、低）から（高、低、中）に、（中、高、低）から（低、中、高）に、（低、高、中）から（高、中、低）に、（低、高、中）から（中、低、高）に、（低、中、高）から（高、低、中）に、又は（低、中、高）から（中、高、低）に切り替わることができる。これらの場合において、例えば、図１に関連して、ＰＤＤＣ１１２によりパターン依存遅延を提供した後は、スイッチングジッタは低減されることができる。本開示における教示により強化されると、スイッチングジッタがデータをレーン（例えば、ＴＬ１〜ＴＬ３）に送信する前に低減されることができ、アイマージンがさらに、受信機に対してオープンになることができる。

図３は、本開示の観点を組み込んだ、種々の実施形態に従う、Ｃ−ＰＨＹスイッチングジッタを低減する例示のデバイスの概略図である。任意の他の図の要素と同じ符号（又は名称）を有する図３の要素は、説明されたものと同様なやり方で動作する、又は機能することができるが、そのようには限定されない。実施形態を分かりにくくしないようにするため、以前に述べられた要素及び特徴は繰り返されない可能性がある。

実施形態において、パターン依存遅延回路（ＰＤＤＣ）３００は、信号Ａ、Ｂ及びＣに関連付けられたスイッチングパターンを検出するパターン検出器３１０を含むことができる。パターン検出器３１０は、信号Ａ、Ｂ又はＣのそれぞれに関連付けられた論理状態を検出することができる。例として、高、中及び低の論理状態は、それぞれ、３／４Ｖ、１／２Ｖ及び１／４Ｖの電圧に関連付けられている。ここで、Ｖは、電圧の単位を表すことができる。実施形態において、信号Ａ、Ｂ又はＣは、それぞれ、高、中、低等の少なくとも３つの異なる論理状態を有することができる。信号は、一つの論理状態から他の論理状態に切り替わることができる。

パターン検出器３１０は、対応する各ワイヤ上での少なくとも３つのデータ信号のスイッチングパターンを検出することができる。いくつかの実施形態においては、パターン検出器３１０は、対応する各ワイヤ上での、前の論理状態のメモリと、現在の論理状態の認識を有することができる。ゆえに、パターン検出器３１０は、データ信号の、前の論理状態および現在の論理状態に基づいて、スイッチングパターンを検出することができる。例として、図２に関連して、パターン検出器３１０は、信号Ａ、Ｂ及びＣの、前の論理状態（高、中、低）及び現在の論理状態（中、低、高）に基づいて、パターン２４０を検出することができる。

ＰＤＤＣ３００は、また、遅延モジュール３３０を含むことができ、検出されたスイッチングパターンに基づいて、信号Ａ、Ｂ及びＣの遅延を変更する。いくつかの実施形態においては、パターン検出器３１０が、信号がそれぞれ、同じ期間中に状態移行を受けていると検出したときは、パターン検出器３１０は、信号Ａ、Ｂ及びＣの遅延を変更する遅延モジュール３３０に一つ以上の制御信号を送信することができる。例として、図２に関連して、パターン検出器３１０は、パターン２５０におけるそれぞれの信号が、状態移行を受けていることを検出することができる。例えば、信号Ａは高から低に切り替わり、信号Ｂは中から高に切り替わり、信号Ｃは低から中に切り替わる。この場合、制御信号が遅延モジュール３３０を作動させて、それぞれの信号について異なる遅延を生じさせる。

実施形態において、ＤＣ３３１、３３３及び３３５等の、多数の遅延コントローラ（ＤＣ）を含むことができる。遅延モジュールは、また、ＣＤ３３１、３３３及び３３５にそれぞれ結合されたサンプラ３３２、３３４、３３６等の、多数のサンプラを含むことができる。実施形態において、ＣＤ３３１、３３３及び３３５は、それぞれ、サンプラ３３２、３３４及び３３６と対となっていることができ、対応する各ワイヤに遅延を生じさせる。例として、クロック３２０から共通クロック信号を受信することができ、例えば、パターン検出器３１０から受信した制御信号に基づいて、遅延をクロック信号に付加することができる。それに続いて、遅延されたクロック信号は、サンプラ３３２がやがて後ほどデータをサンプルするように制御する、つまり、信号Ａに遅延を追加する。

実施形態において、ＰＤＤＣ３００は、検出されたスイッチングパターンに基づいて、信号Ａ、Ｂ及びＣの遅延を適応的に変化させることができる。ＰＤＤＣ３００は、図２に関連して、パターン２４０及び２５０等の、いくつかのスイッチングパターンに関連付けられたスイッチングジッタを低減することができる。いくつかの実施形態において、低減されたスイッチングジッタを備えたデータ信号は、さらに、Ｔｘ３４２、Ｔｘ３４４、Ｔｘ３４６等の送信機によって、受信機に送信されることができる。実施形態において、ＰＤＤＣ３００は、Ｃ−ＰＨＹスイッチングジッタを低減するのに用いられることができる。そのような場合、Ｔｘ３４２、Ｔｘ３４４及びＴｘ３４６は、ＭＩＰＩのＣ−ＰＨＹ準拠の送信機であることができる。

図４は、本開示の観点を組み込み、種々の実施形態に従う、例示の装置によって実行可能な例示のＣ−ＰＨＹスイッチングジッタ低減処理のフロー図である。示されるように、処理４００は、図１〜３に開示された任意の構造を備えたデバイスによって行われることができ、本開示の一つ以上の実施形態を実装する。

実施形態において、処理４００のブロック４１０では、対応する各ワイヤ上での複数のデータ信号のスイッチングパターンが、例えばパターン検出器３１０によって検出されることができる。実施形態においては、データ信号は、少なくとも異なる電圧レベルに表現されるように、少なくとも３つの論理状態を有することができ、従って、データ信号の論理状態は、電圧レベルに基づいて検出されることができる。実施形態において、複数のデータ信号の、前の論理状態と現在の論理状態とに基づいたスイッチングパターンが、例えば、図２に関連して説明されたように、検出されることができる。

次に、ブロック４２０では、複数のデータ信号の一つ以上についての遅延が、例えば、遅延モジュール３３０によって検出されたスイッチングパターンに基づいて、パターン依存遅延ライン技術を用いて導入されることができる。いくつかの実施形態においては、検出されたスイッチングパターンは、前の論理状態から異なる論理状態に切り替わるデータ信号を含む。この場合、適切な遅延が導入されて、検出されたスイッチングパターンに基づいたデータ信号はスイッチングジッタを低減する。例として、異なる遅延長さが異なる信号に導入されることができる。結果として、複数のデータ信号についてのスイッチングタイミングは、スイッチングジッタが低減されるような遅延に基づいて調整さえることができる。

次に、ブロック４３０において、複数のデータ信号が、例えば、Ｔｘ３４２、Ｔｘ３４４及びＴｘ３４６によって送信されることができる。このようにして、送信側でのスイッチングジッタは低減されることができる。結果として、アイマージンは受信側で改善されることができる。

図５は、本開示の観点を組み込み、種々の実施形態に従う、送信機でのＣ−ＰＨＹスイッチングジッタに関連した例示の波形を示すプロットセットである。プロット５１０は、パターン依存遅延を適用することなく、送信機で測定された例示の波形を示す。一方、プロット５２０は、パターン依存遅延を適用した後の、送信機で測定された例示の波形を示す。

本実施形態においては、約３ピコファラッド（ｐｆ）の総パッドキャパシタンス（Ｃｐａｄ）及び１秒当たり２．５ギガサンプルの動作周波数が用いられてアイマージンを分析する。この場合において、チャネルマージンは、約０．２ユニットインターバル（ＵＩ）（例えば、約８０ペタセカンド（ｐｓ））、送信機タイミング量（budget）は、約０．３ＵＩ(例えば、約１２０ｐｓ)である。示されているように、総マージンの０．１５ＵＩ以上が、プロット５１０において固有のスイッチングジッタにより消費されている。一方で、プロット５２０においてスイッチングジッタ５２２は、送信機でのパターン依存遅延を適用した後、最小化されている。

図６は、本開示の観点を組み込み、種々の実施形態に従う、チャネルでのＣ−ＰＨＹスイッチングジッタ低減に関連した例示の波形を示すプロットセットである。実施形態において、プロット６１０及び６２０は、損失の多い（lossy）チャネルと通じて、受信機に到着したＣ−ＰＨＹシグナリングについて測定された波形を示す。Ｃ−ＰＨＹのためのチャネルの基本単位は、３つのワイヤセットである。

プロット６１０は、パターン依存遅延を適用することなく、チャネルで測定された例示の波形を示す。一方、プロット６２０は、パターン依存遅延を適用した後の、送信機で測定された例示の波形を示す。ゆえに、プロット６１０はＰＤＤなしのベースラインリード（baseline read）である一方で、プロット６２０はスイッチングジッタ低減のための本開示の観点を組み込む。本実施形態において、プロット６１０及び６２０について使用された差分チャネル損失は、約−２．４デシベル（ｄＢ）である。

実施形態において、固有のスイッチングジッタは、性質上、チャネルを通じて増幅される可能性があり、アイマージンはチャネル損失がローパスフィルタとして動作されるため、アイマージンが実質的に悪化される可能性がある。このため、プロット６１０は、悪化したアイマージン６１２を示す。上記に述べられたようにいくつかの既知のパターンについてのスイッチングタイミングがＰＤＤに基づいて調整された場合、送信機からのスイッチングジッタは、アイマージンが受信機で劇的に改善されることができるように最小化されることができる。つまり、プロット６２０は、改善されたアイマージン６２２によって示されるように、ＰＤＤを用いたプラットフォームマージン改善を示す。

図７は、種々の実施形態に従う、図１〜６に関連して説明された設計原理のいずれかで開示された実施形態を実装するのに好適な例示のコンピュータシステム７００を示すブロック図である。一つの実施形態において、コンピュータシステム７００は、コンピューティングタブレット、携帯電話又はスマートフォン、ワイヤレスイネイブルドｅ−リーダ、その他の無線モバイルデバイス等のモバイルコンピューティングデバイスを表す。所定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがコンピューティングシステム７００内に示されているわけではないと理解されるものである。

示されているように、コンピュータシステム７００は、電源管理７２０と、多数のプロセッサ又はプロセッサコア７１０と、システムメモリ７３０と、プロセッサ読み取り可能で、プロセッサ実行可能な命令７８０を記憶した不揮発性メモリ（ＮＶＭ）／ストレージ７４０と、スイッチングジッタを低減する少なくとも一つの構造を有するＩ／Ｏコントローラ７５０、これに類似する回路３００又はＰＤＤＣ１１２と、通信インタフェース７６０と、を含むことができる。本願においては、特許請求の範囲を含めて、「プロセッサ」及び「プロセッサコア」は、文脈で明示的にそうではないことを明示していない限り、同義語とみなされることができる。任意の他の図の要素と同じ符号（又は名称）を有する図７の要素は、説明されたものと同様なやり方で動作する、又は機能することができるが、そのようには限定されない。

一つの実施形態においては、プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、その他の処理手段等の一つ以上の物理的デバイスを含むことができる。プロセッサ７１０により行われる処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含むことができる。処理動作は、人間のユーザ又は他のデバイスとの入出力（Ｉ／Ｏ）に関連した動作、電源管理に関連した動作及びコンピューティングシステム７００を他のデバイに接続するのに関連した動作を含むことができる。処理動作は、また、音響Ｉ／Ｏ及び／又はディスプレイＩ／Ｏに関連した動作を含むことができる。

一つ以上のＮＶＭ／ストレージ７４０及び／又はシステムメモリ７３０は、有形の、非一時的なコンピュータ読み取り可能ストレージデバイス（ディスケット、ハードドライブ、コンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）、ハードウェアストレージユニット、フラッシュメモリ、フェイズチェンジメモリ（ＰＣＭ）、ソリッドステートドライブ（ＳＳＤ）メモリ等）を含むことができる。ＮＶＭ／ストレージ７４０及び／又はシステムメモリ７３０に記憶された命令７８０は、一つ以上のプロセッサ７１０によって実行可能であることができる。命令７８０は、図４に関連して示されるように、スイッチングジッタ低減動作を可能にする、又は不能にする特定の命令を含むことができる。

コンピュータシステム７００は、また、Ｉ／Ｏコントローラ７５０を介してコンピュータシステム７００に結合される入出力デバイス（図示せず）を含むことができる。Ｉ／Ｏコントローラ７５０は、そこを通じてユーザがシステムと相互作用することができる、コンピューティングシステム７００に接続する追加的なデバイスのための接続ポイントを示す。例えば、Ｉ／Ｏコントローラ７５０を介してコンピュータシステム７００に結合されることのできる種々のデバイスは、マイクロフォンデバイス、スピーカ若しくはステレオシステム、動作システム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又はカードリーダ若しくは他のデバイス等の特定アプリケーションで用いるための他のＩ／Ｏデバイスを含むことができる。種々の実施形態においては、Ｉ／Ｏコントローラ７５０は、Ｃ−ＰＨＹ仕様と互換性のある高速なシリアルインタフェースを含むことができ、それにより、ディスプレイやカメラを含む周辺機器に接続するための限られた帯域幅でのチャネルにおいて高いスループットパフォーマンスを提供することができる。これらの実施形態において、Ｉ／Ｏコントローラ７５０は、図１に関連したＰＤＤＣ１１２又は図３に関連した回路３００のような回路を含むことができる。このため、Ｃ−ＰＨＹ固有のスイッチングジッタは、本開示で述べられたようなパターン依存遅延ライン技術を用いることで低減されることができる。

実施形態において、通信インタフェース７６０は、一つ以上のネットワークにわたって及び／又は他の好適なデバイスを用いてコンピューティングシステム７００が通信するためのインタフェースを提供することができる。通信インタフェース７６０は、ネットワークアダプタ、一つ以上のアンテナ、無線インタフェース等の任意の好適なハードウェア及び／又はファームウェアを含むことができる。種々の実施形態において、通信インタフェース７６０は、コンピューティングシステム７００のためのインタフェースを含み、ニアフィールドコミュニケーション（ＮＦＣ）、光学通信、他のデバイスと直接的に（例えば、中間なしで）通信するその他の類似する技術を用いる。種々の実施形態においては、通信インタフェース７６０は、無線通信技術、例えば、ワイドバンドコードデイビジョンマルチプルアクセス（ＷＣＤＭＡ）（登録商標）、グローバルシステムフォモバイルコミュニケーション（ＧＳＭ）（登録商標）、ロングタームエボリューション（ＬＴＥ）、ＷｉＦｉ、ブルートゥース（Bluetooth）（登録商標）、ジグビー（Zigbee）等と相互動作することができる。

図７の種々の要素は、一つ以上のバスを表すシステムバス７７０を介して互いに結合されていることができる。複数のバスの場合には、それらは、一つ以上のブリッジ（図示せず）によりブリッジされることができる。データは、Ｉ／Ｏコントローラ７５０を通じて、システムバス７７０を通過する、例えば、出力端子とプロセッサ７１０との間を通過することができる。

システムメモリ７３０は及びＮＶＭ／ストレージ７４０は、ワーキングコピー及び一つ以上のオペレーティングシステム、ファームウェアモジュール又はドライバ、アプリケーション等を実装するプログラミング命令の恒久的なコピーを記憶すると採用されるが、ここではまとめて命令７８０として示される。実施形態においては、命令７８０は、本開示で説明されたパターン依存遅延ライン技術を用いてＣ−ＰＨＹスイッチングジッタを低減する論理を含むことができる。プログラミング命令の恒久的なコピーは、工場内又はフィールド内で恒久的なストレージ、又は、例えば、コンパクトディスク（ＣＤ）又は（配布サーバから（図示せず））通信インタフェース７６０と通じた配布媒体（図示せず）に置かれることができる。

いくつかの実施形態においては、少なくとも一つのプロセッサ７１０は、Ｉ／Ｏコントローラ７５０とともにパッケージ化されることができる。いくつかの実施形態においては、少なくとも一つのプロセッサ７１０は、構造１１２／３００を有するＩ／Ｏコントローラ７５０とともにパッケージ化されることができ、システムインパッケージ（ＳｉＰ）を形成する。いくつかの実施形態においては、少なくとも一つのプロセッサ７１０は構造１１２／３００を有するＩ／Ｏコントローラ７５０と同一のダイに統合されることができる。いくつかの実施形態においては、少なくとも一つのプロセッサ７１０は、構造１１２／３００を有するＩ／Ｏコントローラ７５０と同一のダイに統合されることができ、システムオンチップ（ＳｏＣ）を形成する。

種々の実施形態によれば、システム７００の示された一つ以上のコンポーネント及び／又は他の要素は、キーボード、ＬＣＤスクリーン、不揮発性メモリポート、複数のアンテナ、グラフィクスプロセッサ、アプリケーションプロセッサ、スピーカ又は、カメラを含めた、その他の関連したモバイルデバイス要素を含むことができる。コンピュータシステム７００の種々の要素の残りの構成要素は、知られており、したがって、さらに詳細には説明しない。

示された実施形態の上記の説明は、要約書に説明されたものを含めて、排他的であることや、開示されたまさにその形式に限られることを意図していない。特定の実施形態及び例は説明することを目的としてここでは記載されており、種々の修正が可能である。例えば、上記に説明された種々の実施形態における所定の要素の構成及び接続は、図１〜７に関連した教示から逸脱することなく修正されることができる。これらの及び他の修正は、上記の詳細な説明の観点からなされることができる。次に続く特許請求の範囲で用いられた文言は、明細書に開示された特定の実施形態に限られるように解釈されるべきではない。

明細書において、「ある実施形態（an emdobiment）」、「一つの実施形態（one embodiment）」、「いくつかの実施形態（some embodiments）」又は「他の実施形態（other embodiments）」への言及は、実施形態に関連して説明された特定の特徴、構造又は特性が少なくともいくつかの実施形態に含まれており、必ずしも全ての実施形態に含まれているわけではないことを意味する。「ある実施形態」、「一つの実施形態」又は「いくつかの実施形態」が多く登場するが、必ずしも全て同一の実施形態を示しているわけではない。コンポーネント、特徴、構造又は特性が「できる（may）」、「かもしれない（might）」又は「可能である（could）」が含まれているように、明細書で述べられている場合、その特定のコンポーネント、特徴、構造又は特性が含まれていることを要しない。明細書又は特許請求の範囲が「ある（a、an）」要素を言及する場合、それは、必ずしもたった一つの要素があることを意味しない。明細書又は特許請求の範囲が「追加的な（additional）」要素を言及した場合でも、追加的な要素が一つよりも多くあることを排除しない。

さらに、特定の特徴、構造、機能又は特性は、一つ以上の実施形態において任意の好適なやり方で組み合わせられることができる。例えば、第一実施形態は第二実施形態に、その二つの実施形態で関連付けられた特定の特徴、構造、機能又は特性が相互に排他的にでないものはどれについても組み合わせられることができる。

本開示は、特定の実施形態に関連して説明されたが、前述の説明に照らすと、そのような実施形態の多くの代替物、修正物及びバリーエーションは当業者には明らかなものである。例えば、他のメモリアーキテクチャ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が開示された実施形態を用いることができる。開示の実施形態は、添付の特許請求の範囲の範囲内となるように、そのような代替物、修正物及びバリーションの全てを包含することを意図している。

追加的に、周知の集積回路（ＩＣ）チップへの電力／グラウンド接続及び他のコンポーネントは、図示及び説明のため、表された図面に示されることもできるし、示されないこともでき、開示を分かりにくくしないようにしている。さらに、本開示を分かりにくくするの避けるため、また、ブロック図アレンジメントの実装に関しての詳細は、本開示が実装されるプラットフォームに高く依存するという事実から、アレンジメントはブロック図で示されることができる（つまり、そのような詳細が、当業者の範囲にとっては十分であるというべきである）。特定の詳細（例えば、回路）が、本開示の例示の実施形態を説明するために明記されているが、本開示は、これらの特定の詳細なしに、又はそのバリーエーションを有して実施されることができることが当業者には明らかであるべきである。ゆえに、本説明は、限定ではなく例示とみなされるものである。

次の例は、さらなる実施形態に関連する。例における詳細は、一つ以上の実施形態においてどこででも用いられることができる。また、ここに記載された装置の全ての任意の特徴は、方法又はプロセスに関して実装されることができる。

例１は、スイッチングジッタを低減する装置であって、パターン依存遅延回路を含むことができる。そのパターン依存遅延回路は、さらに、対応する各ワイヤ上での少なくとも３つのデータ信号のスイッチングパターンを検出するパターン検出器と、そのパターン検出器に結合され、検出されたそのスイッチングパターンに基づいて、その少なくとも３つのデータ信号の遅延を適応的に変化させる遅延モジュールと、を含むことができる。この装置は、さらに、そのパターン依存遅延回路に結合され、その少なくとも３つのデータ信号を送信する送信機と、を含むことができる。

例２は、例１の主題を含むことができ、さらに、その少なくとも３つのデータ信号の各データ信号は、少なくとも３つの論理状態に切り替わる、ことを特定することができる。

例３は、例２の主題を含むことができ、さらに、その少なくとも３つのデータ信号は、異なる論理状態にある、ことを特定することができる
例４は、例１〜３のいずれか一つの主題を含むことができ、さらに、そのパターン検出器は、その少なくとも３つのデータ信号の以前の論理状態及び現在の論理状態に基づいて、そのスイッチングパターンを検出する、ことを特定することができる
例５は、例１〜４のいずれか一つの主題を含むことができ、さらに、そのパターン検出器が、その少なくとも３つのデータ信号がそれぞれ、同じ期間中に状態移行を受けていると検出したときは、そのパターン検出器は、一つ以上の制御信号をその遅延モジュールに送信して、その少なくとも３つのデータ信号の遅延を変更する、ことを特定することができる。

例６は、例１〜５のいずれか一つの主題を含むことができ、さらに、その遅延モジュールは、その少なくとも３つのデータ信号の各々に対して、異なる遅延を引き起こすものである、ことを特定することができる。

例７は、例１〜６のいずれか一つの主題を含むことができ、さらに、その遅延モジュールは、複数の遅延コントローラと、複数のサンプラと、を含み、各遅延コントローラは、個別のサンプラと対となっており、その少なくとも３つのデータ信号の各データ信号の遅延を引き起こす、ことを特定することができる。

例８は、例１〜７のいずれか一つの主題を含むことができ、さらに、そのパターン依存遅延回路は、その送信機がその少なくとも３つのデータ信号を送信する前に、その少なくとも３つのデータ信号の遅延を適応的に変化させるものであり、その少なくとも３つのデータ信号に関連付けられたスイッチングジッタを低減する、ことを特定することができる。

例９は、例１〜８のいずれか一つの主題を含むことができ、さらに、そのパターン依存遅延回路は、チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減するものである、ことを特定することができる。

例１０は、例１〜９のいずれか一つの主題を含むことができ、さらに、その送信機は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ−ＰＨＹ）準拠の送信機である、ことを特定することができる。

例１１は、スイッチングジッタを低減するシステムであって、プロセッサと、そのプロセッサに結合され、そのプロセッサによって処理されたデータを出力するコントローラと、を含むことができる。このシステムは、さらに、そのコントローラに結合され、少なくとも３つのデータ信号を用いてそのデータを送信する送信機であって、この少なくとも３つのデータ信号の各データ信号は、少なくとも３つの論理状態に切り替わる、送信機と、その送信機に結合され、その少なくとも３つのデータ信号のスイッチングパターンを検出し、検出されたこのスイッチングパターンに基づいて、スイッチングジッタを適応的に低減するパターン依存遅延回路と、を含むことができる。

例１２は、例１１の主題を含むことができ、さらに、その送信機がその少なくとも３つのデータ信号を送信する前に、そのパターン依存遅延回路は、その少なくとも３つのデータ信号の遅延を変更することによって、Ｃ−ＰＨＹスイッチングジッタを低減するものである、ことを特定することができる。

例１３は、例１１又は１２の主題を含むことができ、さらに、その送信機は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ−ＰＨＹ）準拠の送信機である、ことを特定することができる。

例１４は、スイッチングジッタを低減する方法であって、対応する各ワイヤ上での複数のデータ信号のスイッチングパターンを検出する工程と、検出されたそのスイッチングパターンに基づいて、その複数のデータ信号の一つ又は複数の遅延を生じさせる工程と、その複数のデータ信号を送信する工程と、を含むことができる。

例１５は、例１４の主題を含むことができ、さらに、その検出する工程は、その複数のデータ信号の個々のデータ信号の論理状態を検出する工程を含み、この論理状態は、少なくとも３つの可能性のある論理状態の一つである、ことを特定することができる。

例１６は、例１４又は１５の主題を含むことができ、さらに、その検出する工程は、その複数のデータ信号の以前の論理状態及び現在の論理状態に基づいて、そのスイッチングパターンを検出する工程を含む、ことを特定することができる。

例１７は、例１４〜１６のいずれか一つの主題を含むことができ、さらに、その遅延を生じさせる工程は、その複数のデータ信号の各々が前の論理状態とは異なる論理状態にスイッチすることを検出するのに応じたものである、ことを特定することができる。

例１８は、例１４〜１７のいずれか一つの主題を含むことができ、さらに、その生じさせる工程は、そのスイッチングパターンに基づいて、その複数のデータ信号の各々の遅延を変更する工程を含む、ことを特定することができる。

例１９は、例１４〜１８のいずれ一つの主題を含むことができ、さらに、その生じさせる工程は、そのスイッチングパターンに基づいて、その複数のデータ信号の各々に異なる遅延を生じさせる工程を含む、ことを特定することができる。

例２０は、例１４〜１９のいずれか一つの主題を含むことができ、さらに、その生じさせる工程は、Ｃ−ＰＨＹスイッチングジッタを低減する工程を含む、ことを特定することができる。

例２１は、例２０の主題を含むことができ、さらに、その生じさせる工程は、その遅延に基づいて、その複数のデータ信号についてのスイッチングタイミングを調整することによって、そのＣ−ＰＨＹスイッチングジッタを低減する、ことを特定することができる。

例２２は、例１４〜２１のいずれか一つのの主題を含むことができ、さらに、その送信する工程は、ＭＩＰＩのＣ−ＰＨＹ準拠のその複数のデータ信号を送信する工程を含む、ことを特定することができる。

要約書が提供され、これにより、読者が技術的開示内容の性質及び要点を確認することができる。その要約書は、特許請求の範囲の範囲又は意味を限定するのには用いられないとの理解で提出されている。次の特許請求の範囲は、ここに発明の詳細な説明に援用されて、各請求項はそれぞれ別個の実施形態としてそれ自身存在する。

Claims (22)

1. スイッチングジッタを低減する装置であって、
   パターン依存遅延回路と、
   送信機と、を含み、
   前記パターン依存遅延回路は、
   対応する各ワイヤ上での少なくとも３つのデータ信号から成るスイッチングパターンを検出するパターン検出器と、
   前記パターン検出器に結合され、検出された前記スイッチングパターンに基づいて、前記少なくとも３つのデータ信号の遅延を適応的に変化させる遅延モジュールと、を含み、
   前記送信機は、前記パターン依存遅延回路に結合され、前記少なくとも３つのデータ信号を送信する、装置。
2. 前記少なくとも３つのデータ信号の各データ信号は、少なくとも３つの論理状態に切り替わる、請求項１に記載の装置。
3. 前記少なくとも３つのデータ信号は、異なる論理状態にある、請求項２に記載の装置。
4. 前記パターン検出器は、前記少なくとも３つのデータ信号の以前の論理状態及び現在の論理状態に基づいて、前記スイッチングパターンを検出する、請求項１から３のいずれか一項に記載の装置。
5. 前記パターン検出器が、前記少なくとも３つのデータ信号がそれぞれ、同じ期間中に状態移行を受けていると検出したときは、前記パターン検出器は、一つ以上の制御信号を前記遅延モジュールに送信して、前記少なくとも３つのデータ信号の遅延を変更する、請求項１に記載の装置。
6. 前記遅延モジュールは、前記少なくとも３つのデータ信号の各々に対して、異なる遅延を引き起こすものである、請求項１に記載の装置。
7. 前記遅延モジュールは、複数の遅延コントローラと、複数のサンプラと、を含み、
   各遅延コントローラは、個別のサンプラと対となっており、前記少なくとも３つのデータ信号の各データ信号の遅延を引き起こす、請求項１に記載の装置。
8. 前記パターン依存遅延回路は、前記送信機が前記少なくとも３つのデータ信号を送信する前に、前記少なくとも３つのデータ信号の遅延を適応的に変化させるものであり、前記少なくとも３つのデータ信号に関連付けられたスイッチングジッタを低減する、請求項１に記載の装置。
9. 前記パターン依存遅延回路は、チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減するものである、請求項１に記載の装置。
10. 前記送信機は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ−ＰＨＹ）準拠の送信機である、請求項１に記載の装置。
11. スイッチングジッタを低減するシステムであって、
    プロセッサと、
    前記プロセッサに結合され、前記プロセッサによって処理されたデータを出力するコントローラと、
    前記コントローラに結合され、少なくとも３つのデータ信号を用いて前記データを送信する送信機であって、該少なくとも３つのデータ信号の各データ信号は、少なくとも３つの論理状態に切り替わる、送信機と、
    前記送信機に結合され、前記少なくとも３つのデータ信号のスイッチングパターンを検出し、検出された該スイッチングパターンに基づいて、スイッチングジッタを適応的に低減するパターン依存遅延回路と、
    を含むシステム。
12. 前記送信機が前記少なくとも３つのデータ信号を送信する前に、前記パターン依存遅延回路は、前記少なくとも３つのデータ信号の遅延を変更することによって、チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減するものである、請求項１１に記載のシステム。
13. 前記送信機は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ−ＰＨＹ）準拠の送信機である、請求項１１又は１２に記載のシステム。
14. スイッチングジッタを低減する方法であって、
    対応する各ワイヤ上での複数のデータ信号から成るスイッチングパターンを検出する工程と、
    検出された前記スイッチングパターンに基づいて、前記複数のデータ信号の一つ又は複数の遅延を生じさせる工程と、
    前記複数のデータ信号を送信する工程と、を含む方法。
15. 前記検出する工程は、前記複数のデータ信号の個々のデータ信号の論理状態を検出する工程を含み、該論理状態は、少なくとも３つの可能性のある論理状態の一つである、請求項１４に記載の方法。
16. 前記検出する工程は、前記複数のデータ信号の以前の論理状態及び現在の論理状態に基づいて、前記スイッチングパターンを検出する工程を含む、請求項１４又は１５に記載の方法。
17. 前記遅延を生じさせる工程は、前記複数のデータ信号の各々が前の論理状態とは異なる論理状態にスイッチすることを検出するのに応じたものである、請求項１４又は１５に記載の方法。
18. 前記生じさせる工程は、前記スイッチングパターンに基づいて、前記複数のデータ信号の各々の遅延を変更する工程を含む、請求項１４に記載の方法。
19. 前記生じさせる工程は、前記スイッチングパターンに基づいて、前記複数のデータ信号の各々に異なる遅延を生じさせる工程を含む、請求項１４に記載の方法。
20. 前記生じさせる工程は、チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減する工程を含む、請求項１４に記載の方法。
21. 前記生じさせる工程は、前記遅延に基づいて、前記複数のデータ信号についてのスイッチングタイミングを調整することによって、前記チャネル物理層（Ｃ−ＰＨＹ）スイッチングジッタを低減する、請求項２０に記載の方法。
22. 前記送信する工程は、ＭＩＰＩのチャネル物理層（Ｃ−ＰＨＹ）準拠の前記複数のデータ信号を送信する工程を含む、請求項１４に記載の方法。

Images