CN110971539A - 一种mipi c-phy的信号处理系统及方法 - Google Patents
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Abstract
本发明公开了一种MIPI C‑PHY的信号处理系统及方法，其中系统包括FPGA单元、时钟单元、信号接收器，所述FPGA单元的输入端输入MIPI C‑PHY的3‑wire信号；所述时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；所述FPGA单元对接收到的3‑wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。本发明的优点在于：通过对信号分别进行延时使得3‑wire信号的A、B、C信号做出延时后达到同时进行逻辑状态变换实现同步输出的目的，从而减少信号抖动，维持信号品质，使得显示效果更佳。
Description
技术领域
本发明涉及信号处理领域，特别涉及一种MIPI C-PHY的信号处理系统及方法。
背景技术
MIPI联盟，即移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。由其确定的通信接口标准被用于主机和外围设备之间的通信。MIPI C-PHY是近年来满足高分辨率的显示模块的驱动而新规定的高速通信接口，其使用三条信号线来进行通信，三条信号线分别传输高、中、低三值信号，时钟信号被埋入到三值信号中。C-PHY的三值信号在逻辑状态变换时存在固有抖动使信号品质下降。从而影响显示效果。因此，在MIPIC-PHY接收端减小逻辑状态变换时产生的抖动存在技术上的需求。
发明内容
本发明的目的在于克服现有技术的不足，提供一种MIPI C-PHY的信号处理系统及方法，用于减少在信号抖动，维持信号品质。
为了实现上述目的，本发明采用的技术方案为：一种MIPI C-PHY的信号处理系统，包括FPGA单元、时钟单元、信号接收器，所述FPGA单元的输入端输入MIPI C-PHY的3-wire信号；所述时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；所述FPGA单元对接收到的3-wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。
所述FPGA单元通过计数器计数来计算对3-wire信号的延时时间。
所述FPGA通过分别控制3-wire信号中的每一路信号的延时时间来控制3-wire信号的状态变换时间。
一种MIPI C-PHY的信号处理系统的处理方法，FPGA接收到3-wire信号，其中3-wire信号为一个MIPI C-PHY端口的三个线路中的其中一个线路对应的信号，3-wire信号包括A、B、C三个信号；
对接收到的3-wire信号进行分析，确定A、B、C三个信号所需的延时时间；
对A、B、C三个信号做相对应的延时时间后输出。
FPGA通过输出延时分别作用在3-wire信号中的A、B、C三个信号，从而使得A、B、C三个信号延时后进行状态切换的时间一致。
所述FPGA通过分别检测A、B、C三个信号的对应状态变换的时刻，通过对A、B、C三个信号分别进行延时使得三个信号A、B、C的高低逻辑状态的变换在同一时间。
本发明的优点在于：通过对信号分别进行延时使得3-wire信号的A、B、C信号做出延时后达到同时进行逻辑状态变换实现同步输出的目的，从而减少信号抖动，维持信号品质，使得显示效果更佳。
附图说明
下面对本发明说明书各幅附图表达的内容及图中的标记作简要说明：
图1为现有技术MIPI C-PHY信号切换抖动波形示意图；
图2为FPGA控制延时后减小信号抖动示意图；
图3为本发明MIPI C-PHY接收器信号切换防抖动示意框图
图4为本发明计数器延时的工作原理时序；
图5为本发明延时结构示意图。
具体实施方式
下面对照附图，通过对最优实施例的描述，对本发明的具体实施方式作进一步详细的说明。
本发明为一种减小逻辑状态变换时产生抖动的方法，主要目的是在逻辑状态变换时减小信号抖动，维持信号品质，使显示效果更优化。包括时钟单元；FPGA单元；C-PHY信号接收器。时钟单元用来提供FPGA的工作时钟，提供最小时钟单元。FPGA单元接收A/B/C 3-wire信号，通过计数使信号做相应的延迟，达到同步输出的目的。C-PHY信号接收器接收3-wire数据进行decode后送到显示屏进行显示，具体包括：
一种MIPI C-PHY的信号处理系统，包括FPGA单元、时钟单元、信号接收器，FPGA单元的输入端输入MIPI C-PHY的3-wire信号；时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；FPGA单元对接收到的3-wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。
其中，FPGA单元通过计数器计数来计算对3-wire信号的延时时间。FPGA通过分别控制3-wire信号中的每一路信号的延时时间来控制3-wire信号的状态变换时间，从而实现在延时后信号切换的时间为同一时间保持一致，减少不一致造成的信号抖动。
信号处理的方法包括：FPGA接收到3-wire信号，其中3-wire信号为一个MIPI C-PHY端口的三个线路中的其中一个线路对应的信号，3-wire信号包括A、B、C三个信号；对接收到的3-wire信号进行分析，确定A、B、C三个信号所需的延时时间；然后根据各自的延时时间分别对A、B、C三个信号做相对应的延时时间后输出。FPGA通过输出延时分别作用在3-wire信号中的A、B、C三个信号，从而使得A、B、C三个信号延时后进行状态切换的时间一致，避免信号在状态切换时时间不一致造成的信号抖动干扰。
FPGA通过分别检测A、B、C三个信号的对应状态变换的时刻，通过对A、B、C三个信号分别进行延时使得三个信号A、B、C的高低逻辑状态的变换在同一时间。由于接收到的3-wire信号都对应一个标准时间点，在该时刻为标准的状态变换时刻，但是经常会出现各种原因造成的提前或延后变换从而造成状态切换时间不一致，造成信号抖动。FPGA通过检测A、B、C三个信号的状态变换的时间点，分别延时时间a、b、c使得在延时时间a、b、c后状态变换的时刻一致。通过调整a、b、c三者的大小实现在状态变换前增加延时，从而使得三者的延时时刻在同一时间点。
如图1-5中，对本发明的各种实施方式进行说明。在相对应的附图中，以线来表示信号。线上的箭头指示信息流动方向。以使更加容易理解电路单元的信号走向。
图1示出了MIPI C-PHY信号切换抖动波形示意图。MIPI C-PHY的1port由3lanes组成，1lane传输A、B、C三个信号，A、B、C三个信号为三个电压等级信号VHIGH,VMID,VLOW，且三个电压等级信号两两不同，因此MIPI C-PHY信号电平的组合存在6个线状态。实施例示出了4个线状态(State1、State2、State3、State4)，发生3个到下一线状态的转换。
在State1(A、B、C信号分别为高、中、低)中，下一线状态的A、B、C信号变为中、低、高。在State2(A、B、C信号分别为中、低、高)中，下一线状态的A、B、C信号变为高、中、低。在State3(A、B、C信号分别为高、中、低)中，下一线状态的A、B、C信号变为低、高、中。
在以上发生的从State1到State2、State2到State3、State3到State4，都存在切换抖动。如State1中的AB、BC、CA切换时间不一致，导致下一线状态的信号不确定性。
图2示出了FPGA控制后减小信号抖动示意图。FPGA单元接收3-wire信号，采用更快的时钟，通过计数器输出一定的延时到A、B、C 3-wire信号上。从而减小A、B、C信号切换抖动。如在State1中，通过多数计数输出长延时作用在A信号上，通过少数计数输出短延时作用在B信号上，通过中等计数输出中等延时作用在C信号上。加入一定的延时后，使其切换抖动减小。
图3示出了MIPI C-PHY接收器信号切换防抖动示意框图。FPGA单元接收A、B、C 3-wire信号，并检测信号A、B、C相对应的逻辑状态(3/4V为高逻辑状态，1/2V为中等逻辑状态，1/4V为低逻辑状态，其中，V为电压电平)。时钟单元提供FPGA的工作时钟，通过计数器计数，使信号做相应的延迟。并及时的传送到3-wire Receiver。
图4和图5示出了基于FPGA的信号延时设计方案。A、B、C 3-wire信号的高低变换作为触发信号分别控制延时输出。当信号从低变换到高时使能计数器Counter1开始计数，当计数器的计数值等于预置延迟时间时，延迟输出1输出，同时计数器清零。当信号从高变换到低时，计数器Counter2开始计数，直到计数器值等于预置的延迟值，延迟输出2输出，同时计数器清零。
显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，均在本发明的保护范围之内。
Claims (6)
1.一种MIPI C-PHY的信号处理系统，其特征在于：包括FPGA单元、时钟单元、信号接收器，所述FPGA单元的输入端输入MIPI C-PHY的3-wire信号；所述时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；所述FPGA单元对接收到的3-wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。
2.如权利要求1所述的一种MIPI C-PHY的信号处理系统，其特征在于：所述FPGA单元通过计数器计数来计算对3-wire信号的延时时间。
3.如权利要求2所述的一种MIPI C-PHY的信号处理系统，其特征在于：所述FPGA通过分别控制3-wire信号中的每一路信号的延时时间来控制3-wire信号的状态变换时间。
4.如权利要求1-3任一所述的一种MIPI C-PHY的信号处理系统的处理方法，其特征在于：
FPGA接收到3-wire信号，其中3-wire信号为一个MIPI C-PHY端口的三个线路中的其中一个线路对应的信号，3-wire信号包括A、B、C三个信号；
对接收到的3-wire信号进行分析，确定A、B、C三个信号所需的延时时间；
对A、B、C三个信号做相对应的延时时间后输出。
5.如权利要求4所述的一种MIPI C-PHY的信号处理系统的处理方法，其特征在于：FPGA通过输出延时分别作用在3-wire信号中的A、B、C三个信号，从而使得A、B、C三个信号延时后进行状态切换的时间一致。
6.如权利要求4或5所述的一种MIPI C-PHY的信号处理系统的处理方法，其特征在于：所述FPGA通过分别检测A、B、C三个信号的对应状态变换的时刻，通过对A、B、C三个信号分别进行延时使得三个信号A、B、C的高低逻辑状态的变换在同一时间。
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