CN106385251A - 时钟数据恢复电路 - Google Patents

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刘慜
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Abstract

本发明提供了一种时钟数据恢复电路，所述时钟数据恢复电路包括脉冲检测电路和采样电路，脉冲检测电路用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；采样电路用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。本发明利用三相信号本身携带时钟信息的特性，通过对移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合恢复时钟信号，进而利用恢复的时钟信号对数据进行采样实现数据的恢复。整个时钟数据恢复电路结构简单，优化了恢复数据和时钟的抖动性能。

Description

时钟数据恢复电路
技术领域
本发明涉及通信技术领域，特别涉及一种时钟数据恢复电路。
背景技术
随着人们的需求和各种便携式移动设备数量的不断增加，通信链路上的数据传输量成指数倍增长，这对有线通信系统尤其是数据传输的速度、可靠性要求急剧升高。因此，作为数据传输设备和设施的核心，高速串行通信技术需要在速度、功耗和可靠性上有大幅提高。时钟数据恢复电路作为高速串行通信接收端最重要的部分，决定了整个系统接收端时钟的质量和恢复数据的抖动和误码率。
目前，高速串行数据接口有多种规范协议，其中一些规范协议要求高速串行接口的发送端利用不同的传输线同时发送数据信息和时钟，在高速串行接口的接收端利用发送端发送的时钟对接收的数据信息进行采样，就可以达到数据的传输和同步的目。例如移动产业处理器接口D类物理层协议，其就要求移动产业处理器接口D类物理层协议的发送端既发送数据又发送时钟，移动产业处理器接口D类物理层协议的接收器就可以利用收到的时钟对收到的数据进行直接采样，完成了数据传输和同步的功能。另有一些规范协议要求高速串行接口的发送端可以不直接发送时钟，但必须在发送的数据信息中隐含着时钟信息，在高速串行接口的接收端利用时钟数据恢复电路进行时钟的恢复和数据的采样，以达到数据传输和同步的目的。
通用的时钟数据恢复电路是利用接收端本地的锁相环(PLL)产生的多相位时钟对接收到的数据进行过采样，通过算法判断接收的数据和本地时钟的相位关系，进而调整采样时钟的相位，从而达到数据精确采样和同步的目的。此方法由于需要锁相环和算法数字电路，功耗大，设计复杂，并不适合于每种高速串行接口规范协议。本发明基于减小功耗和设计复杂度，针对移动产业处理器接口C类物理层协议规范，特别设计了一款时钟数据恢复电路，达到功耗，面积，设计复杂度，实际需求的折中考虑。
MIPI联盟，即移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。MIPI(移动产业处理器接口)是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范，为有效提高带宽和降低功耗而服务。MIPI自定义了D-PHY(D类物理层协议)、M-PHY(M类物理层协议)和C-PHY(C类物理层协议)三种电路规范。其中，C-PHY使用三相信号技术通过在传输的数据中嵌入时钟的方式传输数据，和D-PHY相比，在相同码元率下，C-PHY可以传递2.28倍的数据，由此可见，C-PHY可在低功耗的前提下实现高数据吞吐量。对应的，需要设计一种时钟数据恢复(CDR)电路恢复时钟及数据，由于C-PHY使用的是三相信号技术传输数据，现有的数据时钟恢复电路仍然无法满足三相的需求，故寻求一种时钟数据电路可以实现C-PHY的时钟数据恢复功能成为当务之急。
发明内容
本发明的目的在于提供一种时钟数据恢复电路，弥补了现有技术中没有实现C-PHY的时钟数据恢复电路的历史空白。
为解决上述技术问题，本发明提供一种时钟数据恢复电路，适用于移动产业处理器接口C类物理层协议的接收端，所述移动产业处理器接口C类物理层协议的接收端包括三个差分接收器，所述时钟数据恢复电路包括：
脉冲检测电路，用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；
采样电路，用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。
可选的，在所述的时钟数据恢复电路中，所述脉冲检测电路包括：三个子脉冲检测电路和一个整合电路，每个子脉冲检测电路对一个差分接收器输出的信号进行脉冲检测；所述整合电路对所述三个子脉冲检测电路输出的脉冲检测结果进行整合，以获得恢复的时钟信号。
可选的，在所述的时钟数据恢复电路中，所述整合电路为一或非门。
可选的，在所述的时钟数据恢复电路中，所述子脉冲检测电路包括：异或门及与所述异或门输入端连接的延迟元件。
可选的，在所述的时钟数据恢复电路中，所述延迟元件的延迟时间等于所述异或门输出的信号的脉冲宽度。
可选的，在所述的时钟数据恢复电路中，所述异或门的两个输入端接入的信号为：与所述子脉冲检测电路对应的差分接收器输出的信号和与所述子脉冲检测电路对应的差分接收器输出的信号经过所述延迟元件处理后输出的信号。
可选的，在所述的时钟数据恢复电路中，所述采样电路包括三个触发器和三个延迟补偿电路，每个触发器对应一个差分接收器及一个延迟补偿电路，所述延迟补偿电路用于对差分接收器输出的信号进行数据的延迟补偿。
可选的，在所述的时钟数据恢复电路中，每个触发器的两个输入端接入的信号为：与所述触发器对应的差分接收器输出的信号经过延迟补偿电路处理后输出的信号和所述恢复的时钟信号。
可选的，在所述的时钟数据恢复电路中，每个差分接收器均包括正输入端和负输入端，若所述正输入端的输入电压高于所述负输入端的输入电压，则输出逻辑1；反之，则输出逻辑0。
在本发明所提供的时钟数据恢复电路中，所述时钟数据恢复电路包括脉冲检测电路和采样电路，脉冲检测电路用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；采样电路用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。本发明利用三相信号本身携带时钟信息的特性，通过对移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合恢复时钟信号，进而利用恢复的时钟信号对数据进行采样实现数据的恢复。整个时钟数据恢复电路结构简单，优化了恢复数据和时钟的抖动性能。
附图说明
图1是本发明一实施例中时钟数据恢复电路的结构示意图；
图2是本发明一实施例中时钟数据恢复电路的时序原理图；
图3是本发明一实施例中三相数据叠加图与恢复的时钟信号关系的时序图；
图4是本发明一实施例中异或门的结构示意图；
图5是本发明一实施例中延迟元件和/或延迟补偿电路的结构示意图；
图6是本发明一实施例中在最慢工艺下的仿真结果图；
图7是本发明一实施例中在最快工艺下的仿真结果图。
具体实施方式
以下结合附图和具体实施例对本发明提出的时钟数据恢复电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，其为本发明的时钟数据恢复电路的结构示意图。如图1所示，所述时钟数据恢复电路，适用于移动产业处理器接口(MIPI)的C类物理层协议(C-PHY)的接收端，所述移动产业处理器接口C类物理层协议的接收端包括三个差分接收器，所述时钟数据恢复电路包括：脉冲检测电路和采样电路；其中，脉冲检测电路用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；所述采样电路基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。
本实施例中，所述脉冲检测电路包括：三个子脉冲检测电路和一个整合电路，每个子脉冲检测电路对一个差分接收器输出的信号进行脉冲检测；所述整合电路对所述三个子脉冲检测电路输出的脉冲检测结果进行整合，以获得恢复的时钟信号。其中，所述整合电路为一或非门NOR；所述子脉冲检测电路包括：异或门XOR及与所述异或门XOR输入端连接的延迟元件；所述采样电路包括三个触发器DFF和三个延迟补偿电路，每个触发器DFF对应一个差分接收器及一个延迟补偿电路，所述延迟补偿电路用于对差分接收器输出的信号进行数据的延迟补偿，每个触发器的两个输入端接入的信号为：与所述触发器对应的差分接收器输出的信号经过延迟补偿电路处理后输出的信号和所述恢复的时钟信号。
具体的，请参考图1及图2，所述移动产业处理器接口C类物理层协议采用三个引脚A、B、C传输信号，三个差分接收器按照AB、BC、CA的引脚顺序进行信号接收，换言之，三个引脚传送了三个差分信号。对于每个差分接收器均包括正输入端和负输入端，若所述正输入端的输入电压高于所述负输入端的输入电压，则输出逻辑信号为1；反之，则输出逻辑信号为0。三个差分接收器输出的信号分别为d_ab、d_bc、d_ca，输出信号d_ab、d_bc、d_ca的一路直接送到异或门XOR的输入，输出信号d_ab、d_bc、d_ca的另一路均通过延迟元件后(分别为d_ab_dly、d_bc_dly、d_ca_dly)再送到异或门XOR的输入，换言之，每个异或门XOR的两个输入端接入的信号分别为：与所述子脉冲检测电路对应的差分接收器输出的信号和与所述子脉冲检测电路对应的差分接收器输出的信号经过所述延迟元件处理后输出的信号。根据异或门XOR的逻辑原理，只要数据发生转换(例如逻辑1变为逻辑0或者逻辑0变为逻辑1)，则输出一个脉冲，对应图1中的三个脉冲信号，分别为ck_ab、ck_bc、ck_ca。
对于C类物理层协议的三相技术而言，时钟信息是嵌入在传输的数据中的，而该三项技术的编码方式保证了在每个比特流至少有一个差分接收器存在数据的转换，因此，对异或门XOR输出的三个脉冲信号ck_ab、ck_bc、ck_ca进行或非处理，即可恢复时钟信号rcv_clk。后续再利用时钟信号rcv_clk对所述三个差分接收器输出的信号进行数据采样以恢复其接收信号的数据。具体的，三个差分接收器输出的信号分别通过三个延迟补偿电路进行数据的延迟补偿，延迟补偿后的信号分别为d_ab_m、d_bc_m、d_ca_m，利用时钟信号rcv_clk分别对d_ab_m、d_bc_m、d_ca_m进行采样，采样结果分别为rcv_d_ab、rcv_d_bc、rcv_d_ca。
请继续参考图2及图3，信号流从引脚A流到引脚B，从引脚B流到引脚C，从引脚C流到引脚A，或者，反向信号从引脚B流到引脚A，从引脚C流到引脚B，从引脚A流到引脚C转换，可以形成六种状态，这六种状态均可在各自的码元率下传输数据。由于ISI、信号传输路径不匹配，电路不匹配，电源噪声和其他因素的影响，三个差分接收器不同时输出信号，即输出信号d_ab、d_bc、d_ca三者的转换不在同一时刻，因此存在时间偏差Tj，为了降低时间偏差Tj对恢复时钟信号精准度的影响，延迟元件的延迟时间Tdelay设定必须满足以下两个条件：1)Tdelay>Tj，即避免在恢复时钟信号rcv_clk中产生毛刺；2)Tdelay<Tclk-Tj，即确保恢复的时钟信号对数据进行采样是有足够的保持时间。
如图3所示，Ts是数据采样的建立时间裕量，即rcv_clk上升沿之前最近的数据转换至rcv_clk的上升沿之间的时间，Th是数据采样的保持时间裕量，即rcv_clk的上升沿至下一最早数据转换之间的时间。根据电路原理可知，延迟元件的延迟时间Tdelay等于Ts，即所述延迟元件的延迟时间等于所述异或门输出的信号的脉冲宽度。
为了提高异或门的精准度，将本发明的异或门的结构设计为对称结构。具体如图4所示，本实施例中异或门主要包括：第一反相器inv1、第二图反相器inv2、第一传输门passgate1、第二传输门passgate2、第一与非门nand1、第二与非门nand2、第三与非门nand3，第一反相器inv1和第一传输门passgate1分别与所述第一与非门nand1的两个接入端连接，第二图反相器inv2和第二传输门passgate2分别与所述第二与非门nand2的两个接入端连接，第一与非门nand1的输出端和第二与非门nand2的输出端分别与第三与非门nand3的两个接入端连接。为了较好的理解本实施例中异或门的工作原理，下面以信号d_ab为例进行阐述，d_ab被发送至第一反相器inv1和第二传输门passgate2，信号d_ab经过延迟元件后输出的信号d_ab_dly被发送至第二反相器inv2和第一传输门passgate1，最终第三与非门nand3输出脉冲检测结果ck_ab。本发明的异或门结构包括但不局限于图4所示的结构，只要满足精准度的需求即可。
如图5所示，本实施例中的所述延迟元件和/或延迟补偿电路的结构呈直线型，主要包括若干反相器(inv)和若干电阻器(res)，相邻两个反相器之间串联有一电阻器。采用如图5所示结构的或非门，相比使用仅由反相器串联而成的与非门而言，工艺偏差更小，提高了延迟器件的延迟精准度。其主要原因在于，电阻器对工艺制程偏差的敏感度相比反相器对工艺制程偏差的灵敏度较低，从而降低了本实施例中的串联与非门整体的灵敏度，降低了工艺偏差。本发明包括但不局限于图5所示的结构，只要可以实现延迟元件的性能即可，图5所示的延迟元件和/或延迟补偿电路的结构为优选的实施方案。
图6是最慢工艺制程下的仿真结果图，因此产生的脉冲宽度最宽，图6中Ts＝610ps，Th＝392ps。图7是最快工艺制程下的仿真结果图，因此产生的脉冲宽度最窄，图7中Ts＝288ps，Th＝705ps。通过图6和图7可以明显的获知工艺制程偏差对于时钟数据恢复电路的影响较大，本发明在考虑工艺制程偏差下的限制条件为：1)Tdelay(min)>Tj；2)Tdelay(max)<Tclk-Tj。
综上，在本发明所提供的时钟数据恢复电路中，所述时钟数据恢复电路包括脉冲检测电路和采样电路，脉冲检测电路用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；采样电路用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。本发明利用三相信号本身携带时钟信息的特性，通过对移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合恢复时钟信号，进而利用恢复的时钟信号对数据进行采样实现数据的恢复。整个时钟数据恢复电路结构简单，优化了恢复数据和时钟的抖动性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种时钟数据恢复电路，适用于移动产业处理器接口C类物理层协议的接收端，所述移动产业处理器接口C类物理层协议的接收端包括三个差分接收器，其特征在于，所述时钟数据恢复电路包括：
脉冲检测电路，用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；
采样电路，用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。
2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述脉冲检测电路包括：三个子脉冲检测电路和一个整合电路，每个子脉冲检测电路对一个差分接收器输出的信号进行脉冲检测；所述整合电路对所述三个子脉冲检测电路输出的脉冲检测结果进行整合，以获得恢复的时钟信号。
3.如权利要求2所述的时钟数据恢复电路，其特征在于，所述整合电路为一或非门。
4.如权利要求2所述的时钟数据恢复电路，其特征在于，所述子脉冲检测电路包括：异或门及与所述异或门输入端连接的延迟元件。
5.如权利要求4所述的时钟数据恢复电路，其特征在于，所述延迟元件的延迟时间等于所述异或门输出的信号的脉冲宽度。
6.如权利要求5所述的时钟数据恢复电路，其特征在于，所述异或门的两个输入端接入的信号为：与所述子脉冲检测电路对应的差分接收器输出的信号和与所述子脉冲检测电路对应的差分接收器输出的信号经过所述延迟元件处理后输出的信号。
7.如权利要求1所述的时钟数据恢复电路，其特征在于，所述采样电路包括三个触发器和三个延迟补偿电路，每个触发器对应一个差分接收器及一个延迟补偿电路，所述延迟补偿电路用于对差分接收器输出的信号进行数据的延迟补偿。
8.如权利要求7所述的时钟数据恢复电路，其特征在于，每个触发器的两个输入端接入的信号为：与所述触发器对应的差分接收器输出的信号经过延迟补偿电路处理后输出的信号和所述恢复的时钟信号。
9.如权利要求1所述的时钟数据恢复电路，其特征在于，每个差分接收器均包括正输入端和负输入端，若所述正输入端的输入电压高于所述负输入端的输入电压，则输出逻辑1；反之，则输出逻辑0。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109239676A (zh) * 2018-08-24 2019-01-18 瑞达微（北京）科技有限责任公司 一种调频连续波产生装置
CN109412558A (zh) * 2018-12-29 2019-03-01 灿芯半导体(上海)有限公司 一种mipi中消除随机码抖动噪声的发送电路
CN109905120A (zh) * 2017-12-08 2019-06-18 武汉精立电子技术有限公司 一种基于cml电路产生c_phy信号的装置
CN110971539A (zh) * 2019-11-27 2020-04-07 安徽熙泰智能科技有限公司 一种mipi c-phy的信号处理系统及方法
CN111934667A (zh) * 2020-08-10 2020-11-13 上海川土微电子有限公司 一种用于隔离采样系统的数据恢复电路
WO2021237509A1 (zh) * 2020-05-27 2021-12-02 深圳市汇顶科技股份有限公司 时钟数据恢复电路、处理芯片及电子设备
WO2023231461A1 (zh) * 2022-05-31 2023-12-07 华为技术有限公司 芯片和计算机设备
CN117573597A (zh) * 2024-01-15 2024-02-20 广东高云半导体科技股份有限公司 一种数据恢复电路及方法
CN113886315B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种时钟数据恢复系统、芯片及时钟数据恢复方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104202136A (zh) * 2007-03-02 2014-12-10 高通股份有限公司 三相极性编码串行接口
CN105027490A (zh) * 2013-03-07 2015-11-04 高通股份有限公司 用于多个线数据信号的时钟恢复电路
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准
CN105393237A (zh) * 2013-07-22 2016-03-09 高通股份有限公司 多相位时钟生成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104202136A (zh) * 2007-03-02 2014-12-10 高通股份有限公司 三相极性编码串行接口
CN105027490A (zh) * 2013-03-07 2015-11-04 高通股份有限公司 用于多个线数据信号的时钟恢复电路
CN105393237A (zh) * 2013-07-22 2016-03-09 高通股份有限公司 多相位时钟生成方法
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109905120A (zh) * 2017-12-08 2019-06-18 武汉精立电子技术有限公司 一种基于cml电路产生c_phy信号的装置
CN109905120B (zh) * 2017-12-08 2024-04-09 武汉精立电子技术有限公司 一种基于cml电路产生c_phy信号的装置
CN109239676A (zh) * 2018-08-24 2019-01-18 瑞达微（北京）科技有限责任公司 一种调频连续波产生装置
CN109412558B (zh) * 2018-12-29 2023-09-05 灿芯半导体(上海)股份有限公司 一种mipi中消除随机码抖动噪声的发送电路
CN109412558A (zh) * 2018-12-29 2019-03-01 灿芯半导体(上海)有限公司 一种mipi中消除随机码抖动噪声的发送电路
CN110971539A (zh) * 2019-11-27 2020-04-07 安徽熙泰智能科技有限公司 一种mipi c-phy的信号处理系统及方法
WO2021237509A1 (zh) * 2020-05-27 2021-12-02 深圳市汇顶科技股份有限公司 时钟数据恢复电路、处理芯片及电子设备
CN111934667B (zh) * 2020-08-10 2024-03-22 上海川土微电子有限公司 一种用于隔离采样系统的数据恢复电路
CN111934667A (zh) * 2020-08-10 2020-11-13 上海川土微电子有限公司 一种用于隔离采样系统的数据恢复电路
CN113886315B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种时钟数据恢复系统、芯片及时钟数据恢复方法
WO2023231461A1 (zh) * 2022-05-31 2023-12-07 华为技术有限公司 芯片和计算机设备
CN117573597A (zh) * 2024-01-15 2024-02-20 广东高云半导体科技股份有限公司 一种数据恢复电路及方法
CN117573597B (zh) * 2024-01-15 2024-05-14 广东高云半导体科技股份有限公司 一种数据恢复电路及方法

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