CN109239676A - 一种调频连续波产生装置 - Google Patents
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Abstract
本发明实施例提供一种调频连续波产生装置，该装置包括：压控振荡器用于产生设定频率的信号；分频器用于对压控振荡器产生的信号进行分频；计数器用于鉴别参考相位的整数部分；时间数字转换器用于鉴别参考相位的小数部分；微分器用于根据参考相位获得量化的频率信息；波形发生器用于产生频率控制字，并与量化的频率信息做差获得频率偏差信息；数字滤波器对频率偏差信号滤波；电流型数字模拟转换器和积分电容用于产生压控振荡器的控制电压；压控振荡器根据控制电压产生振荡信号；倍频器将振荡信号的频率翻倍，以获得实际工作频段的振荡信号。本发明利用鉴别连续的两个高频时钟上升沿之间的时间差来获取信号周期的机制彻底避免了时间失配的问题。
Description
技术领域
本发明实施例涉及雷达技术领域，尤其涉及一种调频连续波产生装置。
背景技术
在调频连续波(简称FMCW)雷达系统中，各种斜率的三角波与锯齿波是最常用的线性调频信号。混合型数字锁相环具有灵活配置环路带宽的能力，同时又不需要复杂的校准模块，是最适合用来产生各种斜率三角波和锯齿波线性调频信号的。
但是传统的数字锁相环中要求时间数字转换器(time-to-digital converter,简称TDC)在获取信号周期信息时保证其延时链上升沿延时和下降沿延时相同，由于PVT的偏差，这种时间失配一定存在。时间失配会极大地恶化锁相环的性能。
发明内容
针对上述问题，本发明实施例提供一种调频连续波产生装置。
本发明实施例提供一种调频连续波产生装置，包括：波形产生器、混合型数字锁相环和倍频器，其中，所述混合型数字锁相环包括压控振荡器、分频器、计数器、时间数字转换器、微分器、数字滤波器、电流数模转换器和积分器；
所述压控振荡器用于产生设定频率的信号；
所述分频器用于对所述压控振荡器产生的信号进行分频，生成分频信号；
所述计数器用于鉴别参考相位的整数部分，所述参考相位以所述分频信号的周期为量化单位进行量化；
所述时间数字转换器用于鉴别所述参考相位的小数部分，并将所述参考相位的小数部分解码输出；
所述微分器用于根据所述参考相位获得量化的频率信息，所述参考相位通过所述参考相位的整数部分和所述参考相位的小数部分相加得到；
所述波形发生器用于产生频率控制字，以使得量化的频率信息与所述频率控制字做差，获得频率偏差信息；
所述频率偏差信息经过所述数字滤波器、所述电流数模转换器和所述积分器，最后产生控制电压；
所述压控振荡器根据所述控制电压产生目标振荡信号；
所述倍频器用于翻倍所述目标振荡信号的频率，以获得实际工作频段的目标振荡信号。
本发明实施例提供的调频连续波产生装置，基于一个超宽带鉴相范围的时间数字转换器的混合型数字锁相环，利用鉴别连续的两个高频时钟上升沿之间的时间差来获取信号周期的机制彻底避免了时间失配的问题，大大提高了产生调频信号的性能，本发明实施例在这个混合型数字锁相环的基础上，结合波形发生器模块和倍频器，构建了一个完整的调频连续波信号产生装置。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一种调频连续波产生装置的结构示意图；
图2为本发明实施例中分频信号周期计算示意图；
图3为本发明实施例中延时单元的结构示意图；
图4为本发明实施例中的时间数字转换器电路和延时校准电路的示意图；
图5为本发明实施例中整个校准模块的具体电路示意图；
图6为本发明实施例中解码方案的示意图；
图7为本发明实施例中的毛刺产生机制的示意图；
图8为本发明实施例中的重定时结构示意图；
图9为本发明实施例中毛刺消除机制工作的时序图；
图10为本发明实施例中无除法器的频率误差检测模块的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例一种调频连续波产生装置的结构示意图，如图1所示，该装置包括：波形产生器、混合型数字锁相环和倍频器，其中，所述混合型数字锁相环包括压控振荡器、分频器、计数器、时间数字转换器、微分器、数字滤波器、电流数模转换器和积分器；
所述压控振荡器用于产生设定频率的信号；
所述分频器用于对所述压控振荡器产生的信号进行分频，生成分频信号；
所述计数器用于鉴别参考相位的整数部分，所述参考相位以所述分频信号的周期为量化单位进行量化；
所述时间数字转换器用于鉴别所述参考相位的小数部分，并将所述参考相位的小数部分解码输出；
所述微分器用于根据所述参考相位获得量化的频率信息，所述参考相位通过所述参考相位的整数部分和所述参考相位的小数部分相加得到；
所述波形发生器用于产生频率控制字，以使得量化的频率信息与所述频率控制字做差，获得频率偏差信息；
所述频率偏差信息经过所述数字滤波器、所述电流数模转换器和所述积分器，最后产生控制电压；
所述压控振荡器根据所述控制电压产生目标振荡信号；
所述倍频器用于翻倍所述目标振荡信号的频率，以获得实际工作频段的目标振荡信号。
本发明实施例采用一个数字编程的可配的波形发生器，它可以输出各种不同的线性斜坡，可以自由组成不同斜率的三角波、锯齿波、常数值以及多斜率的不对称波形。同时波形发生器在每个斜坡段的起始时间段还能输出一个脉冲信号，脉冲信号宽度同样可配，用于屏蔽调频连续波的斜率突变处的偏差信号。
其中，压控振荡器(voltage-controlled oscillator,简称VCO)产生频率在38.5-GHz附近的信号，该信号被一连串的分频器32分频，产生分频信号(div)。分频信号被送入高频计数器和时间数字转换器，参考时钟用于同步采样，参考时钟将被div时钟重采样。计数器将输出以分频信号div周期为量化单位的量化的参考信号ref相位信息整数部分，时间数字转换器(time-to-digital converter,简称TDC)结果经过解码之后将输出量化的参考信号ref相位信息的小数部分。
相位信息合并后经过微分将得到量化的频率信息，量化的频率信息与波形发生器产生的频率控制字(frequency command word,简称FCW)做差，从而得到频率偏差信息。频率偏差经过数字滤波，经过一个电流数模转换器(current DAC)输出电流给片外的积分电容，再经过片外的抗混叠RC滤波产生VCO的控制电压。
最后，压控振荡器产生的信号将进入一个倍频器，倍频器的具体倍频倍数与振荡器的工作频率以及最终需要输出的工作频段相关，当振荡器工作在38.5GHz频率附近时，选用一个乘2倍频器可以产生77GHz附近的输出信号。
本发明实施例提供的调频连续波产生装置，基于一个超宽带鉴相范围的时间数字转换器的混合型数字锁相环，利用鉴别连续的两个高频时钟上升沿之间的时间差来获取信号周期的机制彻底避免了时间失配的问题，大大提高了产生调频信号的性能，本发明实施例在这个混合型数字锁相环的基础上，结合波形发生器模块和倍频器，构建了一个完整的调频连续波信号产生装置。
在上述实施例的基础上，优选地，所述装置采用两段式的电流型数字模拟转换器。
本发明中的混合型数字锁相环与全数字锁相环的主要不同之处就是混合型数字锁相环利用电流DAC、积分电容和VCO的组合替代了全数字锁相环中的数控振荡器(digitally-controlled oscillator,简称DCO)。
电流DAC输出的电流大小代表了调频连续波的斜率，因此在调频连续波的斜率范围需求很宽时要求电流DAC的输出范围也必须很宽。
本发明实施例使用一种两段式的电流DAC，低bit段的DAC精确设计，采用温度计编码的方式减小失配，用于产生普通三角波的斜率；高bit段的DAC的最小输出电流与低bit段DAC的最大输出电流相同，匹配要求低，粗略设计，用于产生锯齿波中快速上升与快速下降的极大斜率所需要的大电流。这种DAC架构极大地节省了芯片面积。
图2为本发明实施例中分频信号周期计算示意图，如图2所示，本发明为了避免TDC延时链中上升沿延时与下降沿延时的时间失配问题，采用了鉴别连续的两个div上升沿之间时间差来获取div周期的方法。
在上述实施例的基础上，优选地，所述混合型数字锁相环通过鉴别连续的两个分频信号上升沿之间的时间差来获取分频信号周期
具体地，所述混合型数字锁相环采用超带宽鉴别范围的时间数字转换器。
为了满足在一次采样中鉴别连续的两个div上升沿的要求，本发明采用了拥有宽鉴别范围的Vernier TDC结构。TDC中有两条延时链，分为X轴延时链和Y轴延时链。
图3为本发明实施例中延时单元的结构示意图，如图3所示，显示一个延时单元由一组级联的反相器构成，两级反相器之间连有7bits控制的电容阵列，电容阵列可调节的最小单位延时为0.5ps，X轴延时可设置为98ps-162ps，Y轴延时可设置为88ps-152ps。
图4为本发明实施例中的时间数字转换器和延时校准电路的示意图，如图4所示，X轴延时链有29级延时单元，Y轴延时链有13级延时单元，Y轴延时单元延时必须是X轴延时单元延时的12/13，Y轴延时单元的延时默认值设为120ps，X轴延时单元的延时默认值设为130ps。这样使得TDC的时间分辨率为10ps。又在两条延时链之间构建一个13*29的D触发器阵列。锁相环在正常工作模式下，TDC的快延时链中通过高频时钟div信号，慢延时链通过参考时钟ref信号。
每个X轴延时单元的输出都连接对应列的13个D触发器的时钟端口，每个Y轴延时单元的输出都连接对应行的29个D触发器的输入数据端口。D触发器阵列有233个有效的输出端口，即Q0-Q232。以i为输出Qi对应的下标，记：k代表i/13的整数商，j＝i-k*13，j代表i/13的余数。则Qi对应的坐标位置为(j+13*k,j)。
于是，TDC的鉴别范围达到10ps*233＝2.33ns，完全能够覆盖住div(频率在1.22GHz附近)的两个周期，从而保证一次采样中可以鉴别连续的两个div上升沿。没有输出的D触发器用作虚拟模块(Dummy)保证每级延时单元的负载相同。
由于Y轴延时单元延时与X轴延时单元延时必须满足一定比例(在本发明中是12/13，根据Vernier TDC的配置不同也可以是其他比例)，所以延时的校准是必不可少的。
校准电路与Vernier TDC的连接关系如图4所示。在校准模式下，快延时链和慢延时链都通过参考时钟ref，慢延时链的延时被设定成固定值，而快延时链的延时由校准电路控制逻辑输出的延时控制字控制。
Vernier TDC中D触发器阵列的(9,10)，(10,11)，(11,12)，(0,0)，(1,1)，(2,2)，五个坐标位置处D触发器的输出被视为从高位到低位的6bits二进制码，输入到一个解码器(此解码器不同于后文中TDC输出连接的解码器)，解码器输出为-3到3的十进制有符号数。解码器输入输出的对照表如表1所示。
表1
| 解码器输入(bit5～bit0) | 输出 |
| 000000 | -3 |
| 000001 | -2 |
| 000011 | -1 |
| 000111 | -1 |
| 001111 | 1 |
| 011111 | 2 |
| 111111 | 3 |
| Default(其余情况) | 0 |
解码器的输出被IIR滤波器滤波，IIR滤波器的输出在校准完成时将会稳定下来趋于一个定值，此时解码器的输入将在000111与001111之间切换。而控制逻辑则是一个简单的存储器和开关，用于保持输出的控制字，在校准完成后这控制字被强制锁定。
图5为本发明实施例中整个校准模块的具体电路示意图，如图5所示，校准过程中开关1接到解码器2，校准完成后开关1接到常数0，IIR滤波器由一个1/4的增益因子和累加器构成，增益1/4的取值与解码器的输出值大小设置挂钩，是为了保证环路稳定，也可以取其他合适的值。开关2可以选择对延时进行手动控制或自动校准，开关2接手动控制字时对延时进行手动控制，开关2接IIR滤波器的输出时输出自动校准结果。
解码器的输入为Q<0:232>，输出为tr1和tr2，tr1和tr2分别代表采样信号上升沿(采样沿，也可以是下降沿)与被采样信号连续两个上升沿之间的量化时间差。
TDC的输出一共有233bits，因为实际的TDC电路存在非线性特征，所以这233bits数据中可能存在不真实的或错误的毛刺信息，比如某一段数据为00010111，第一个1就是错误的毛刺信息。本解码方案首先对这233bits数据进行滤除毛刺的预处理。
预处理按照Q<232:0>的顺序，Q<232>为最高位，对于每一位的数据，如果某位是0则该位的预处理的输出还是0；如果某位是1，则对其之前的高位的连续4位做判断，其前4位必须也都为1则这一位的预处理输出才是1，否则该位的预处理输出为0。
对于数据Q<0:232>，解码时Q<0>是最左边的一位，所以01跳变沿(二进制码按从左到右的顺序，从0跳变到1)不会受到预处理的影响，而10跳变沿(二进制码按从左到右的顺序，从1跳变到0)会移动，但是在本发明中，数字锁相环只鉴别采样沿与被采样信号的上升沿之间的时间差，所以10跳变沿不会被使用，整个系统性能不会受到预处理的影响。
宽鉴相范围的时间数字转换器需要一个高性能的解码器，而利用普通逻辑电路构成的解码器会消耗很多面积和功耗，本发明提出一种可以应用于宽鉴相范围时间数字转换器的解码器，消耗的资源少得多。该解码机制不光可以应用在本发明提出的数字锁相环和时间数字转换器中，也可以应用在其他类型的数字锁相环和时间数字转换器中。
图6为本发明实施例中解码方案的示意图，如图6所示，是对Q<0:232>解码，01跳变沿与10跳变沿是以Q<0>为最左边一位(也即最高位)为鉴别基准的。如图6所示，将这233bits的数据分为5段，第0段到第4段，第0段的输入数据是Q<0:46>，第1段的输入数据是Q<47:93>，第2段的输入数据是Q<94:140>，第3段的输入数据是Q<141:187>，第4段的输入数据是Q<188:232>，每一段只鉴别第一个01跳变沿。
每一段内鉴别01跳变沿的具体方法是利用组合逻辑对从左至右的二进制码的个数计数，直到遇到第一次从0变为1的二进制码，然后将计数结果加上此段二进制码之前数段二进制码的总码数，最终输出的就是本段01跳变沿的鉴别结果，第0段到第4段的鉴别结果分别记为n0-n4。
每一段数据分别处理时，还会有一个单独的输出标记信号，记为sig，每一段都有一个sig，sig一共5位，记为sig<0:4>，当某段内鉴别到01跳变沿时该段的sig就置1，否则该段的sig为0。锁相环工作的频段和本发明所设置的TDC延时，保证了一定会有至少两个01跳变沿存在于Q<0:232>中，且每一段解码数据中，只能存在1个或者0个01跳变沿。
最终利用sig<0:4>来决定输出哪几段的跳变沿鉴别结果，在sig<0:4>出现全0，只有一个1，以及11000、01100、00110、00011等6种一定是错误的情况时，tr1与tr2分别输出默认值116和233；而其余正常情况则输出sig为1的靠前的两段的鉴别结果，例如sig<0:4>为11101时tr1和tr2输出n0和n1的结果。
数字锁相环中分频器输出信号(div)输入至高速计数器(counter)以及时间数字转换器中时，由于版图布局不可避免的偏差以及采样时间的不完全同步，会使div进入counter和TDC的时刻有一个偏差。这个偏差会导致相位误差检测器的输出产生一个毛刺(Glitch)，毛刺将会恶化数字锁相环的性能。
图7为本发明实施例中的毛刺产生机制的示意图，如图7所示，TDC其后的译码器输出的小数部分相位与counter输出的整数部分相位之间由于PVT差异存在一个时间偏差，在两者直接相加获得完整的相位信息时会周期性出现毛刺。
Counter的输出值都是被重定时之后的时钟CKR采样之后才与TDC的输出值相加的，本发明在重定时中引入重定时边沿选择机制，保证在小数相位跳变的时刻周围与小数相位相加的整数相位是一个定值，然后在小数相位与整数相位不匹配的区域(Skipregion)加入补偿信号(将整体相位值减1)，从而完全地消除毛刺。
传统的数字锁相环鉴相过程中，由于版图偏差、采样时间不能完全同步等问题，锁相环中相位误差检测器(由计数器和时间数字转换器构成)的输出会产生一个毛刺(Glitch)，毛刺将会恶化数字锁相环的性能，而现有的去除毛刺的方案都无法完全地消除毛刺或引入其他问题。本发明提出一种基于重定时采样边沿选择的机制，可以完全避免这种毛刺现象，提高数字锁相环的性能。
图8为本发明实施例中的重定时结构示意图(包含毛刺消除机制)，如图8所示，利用D触发器(DFF)，参考时钟ref分别被div的上升沿和下降沿采样，被div下降沿采样的结果将被div的上升沿再次采样。然后两路采样的结果进入一个选择器MUX，选择信号selectsignal将决定选择TDC的哪一路输出作为计数器的采样时钟CKR。选择信号来自于TDC的输出，是1/4个div量化周期处的TDC输出点。
当选择信号为0且小数相位大于0.5时，补偿信号Skip signal输出为1。计数器输出被CKR采样之后作为整数相位与解码器输出的小数相位相加，然后其输出减去补偿信号作为最终的输出相位信号。
图9为本发明实施例中毛刺消除机制工作的时序图，如图9所示，选择信号的周期与div相同，相位落后div 1/4个周期，在div上升沿附近选择信号为0，在div下降沿附近选择信号为1。所以，如果ref上升沿落在div上升沿附近的半周期内，选择信号为0，重定时输出的CKR将为div下降沿(即下一个div上升沿)采样的结果；如果ref上升沿落在div下降沿附近，选择信号为1，重定时输出的CKR将为div上升沿采样的结果。与此同时，counter的输出将被延时，以此保证CKR能够稳定对counter输出采样。
当ref上升沿落在选择信号为0且小数相位大于0.5的区域时，小数相位将与下一周期的counter输出(cnt2)相加，同时减去1，以此消除了毛刺。而在同一个选择信号的周期里，当ref上升沿落在选择信号为0但是小数相位小于0.5的区域，或者ref上升沿落在选择信号为1的区域，小数相位都将与cnt2相加，但补偿信号为0。其他周期都满足相同的规律。最终输出相位呈现完好的线性特征。
传统以时间数字转换器和计数器作为鉴相模块的数字锁相环中，其鉴相机制里存在一个除法器，而且为了提高数字锁相环的性能，除法器的分母和输出值通常位数比较多，这样的除法器在CMOS工艺中将占用极大的面积，对于整个芯片而言除法器是一个很大的负担。
在传统的数字锁相环中，TDC及解码器输出的只是参考时钟ref与div的上升沿之差tr[k]，以及div的量化周期Tv[k]，为了获得小数部分的相位信息，需要进行如公式1所示的运算，需要使用除法器来实现：
经过微分操作将得到频率信息的小数部分ε[k]，
图10为本发明实施例中频率误差检测模块的结构示意图，如图10所示，本发明为了避免除法器的使用，采用了图10所示的频率误差检测模块的结构。首先将中的分母移动到主环路中，即数字滤波器之前，相应的，FCW[k]和cnt[k]-cnt[k-1]都需要相应地乘上该分母Tv[k]·Tv[k-1]，从而保证环路传输函数不变。然后将主环路上变化的替换成固定的常数从而去掉了除法器。
Tve是预估的div的量化周期值，作为一个乘数因子，在系统中设置成可配的。去除除法器之后，整个环路的传输函数G′(s)相当于在原来的环路传输函数G(s)上乘了一个变化的因子如下面的公式所示：
这个变化的因子只会对环路带宽有些许影响，这种影响非常小，是可以忽略的，数字锁相环的整体性能没有受到任何影响。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种调频连续波产生装置，其特征在于，包括：波形产生器、混合型数字锁相环和倍频器，其中，所述混合型数字锁相环包括压控振荡器、分频器、计数器、时间数字转换器、微分器、数字滤波器、电流数模转换器和积分器；
所述压控振荡器用于产生设定频率的信号；
所述分频器用于对所述压控振荡器产生的信号进行分频，生成分频信号；
所述计数器用于鉴别参考相位的整数部分，所述参考相位以所述分频信号的周期为量化单位进行量化；
所述时间数字转换器用于鉴别所述参考相位的小数部分，并将所述参考相位的小数部分解码输出；
所述微分器用于根据所述参考相位获得量化的频率信息，所述参考相位通过所述参考相位的整数部分和所述参考相位的小数部分相加得到；
所述波形发生器用于产生频率控制字，以使得量化的频率信息与所述频率控制字做差，获得频率偏差信息；
所述频率偏差信息经过所述数字滤波器、所述电流数模转换器和所述积分器，最后产生控制电压；
所述压控振荡器根据所述控制电压产生目标振荡信号；
所述倍频器用于翻倍所述目标振荡信号的频率，以获得实际工作频段的目标振荡信号。
2.根据权利要求1所述装置，其特征在于，所述混合型数字锁相环采用两段式的电流型数字模拟转换器。
3.根据权利要求1所述装置，其特征在于，所述混合型数字锁相环通过鉴别连续的两个分频信号上升沿之间的时间差来获取分频信号周期。
4.根据权利要求1所述装置，其特征在于，所述混合型数字锁相环中采用具有采样边沿选择机制的重定时结构来避免所述混合数字锁相环中出现的毛刺。
5.根据权利要求3所述装置，其特征在于，所述混合型数字锁相环采用超带宽鉴别范围的时间数字转换器。
6.根据权利要求5所述装置，其特征在于，所述时间数字转换器为Vernier型结构，包括两条延时链，所述两条延时链的延时单元的延时之比为定值，若所述延时之比为12/13，纵轴延时链设置13个单元，横轴延时链设置29个单元，则输出有233位，记i为输出Qi对应的下标，i取值0-232，记k为i/13的整数商，j代表i/13的余数，则Qi对应的坐标位置为(j+13*k,j)。
7.根据权利要求5所述装置，其特征在于，所述时间数字转换器中的每个延时单元均包括一个可调节的电容阵列，所述时间数字转换器的两条延时链的采样和保持相位信息的器件为D触发器。
8.根据权利要求7所述装置，其特征在于，还包括：解码模块和自动校准模块，所述解码模块用于将所述时间数字转换器输出的二进制码解码，然后输出时钟上升沿之间时间差的量化信息，所述校准模块用于对所述时间数字转换器的平衡点附近输出的6位二进制码进行解码，并对解码结果进行滤波，滤波后的解码结果被用来控制延时链的延时，所述时间数字转换器的平衡点是指两条延时链延时相等处的输出点。
9.根据权利要求4所述装置，其特征在于，还包括：重定时模块，所述重定时模块利用1/4个分频信号量化周期处的时间数字转换器的输出信号作为选择信号。
10.根据权利要求1所述装置，其特征在于，所述混合型数字锁相环将变化的分母移到主环路中，同时将所述计数器的微分值与所述频率控制字都乘上该分母，然后将主环路上的该分母用一个常数值代替。
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