JP2019536325A - 高い精度でデジタル制御可能な発振器 - Google Patents
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Abstract
Description
第2のフリップフロップチェーンは、入力信号のロー期間中にアクティブである。この構成により、個々のフリップフロップに関する周波数要件が緩和され、これは、各フリップフロップが、半周波数で動作しさえすればよいためである。
fdco=N1・N・fxtal
ΔΦ=Δfstep*T_xtal=Δfstep*N*Δtpulse
と書くことができる。
Δf’=Δfstep*Δtpulse/T_xtal=Δfstep/N
によって与えられる。
DNL=σ(ADPLL)/Δtpulse
によって与えられ、ここで、σ(ADPLL)は、ジッタ内で表現されるADPLLのノイズである。最先端のCMOSリソグラフィおよびRF ADPLL用途の場合、σ(ADPLL)=250fs〜500fsおよびΔtpulse=250psにより、
DNL=(1〜2)*10e−3LSB
の値が与えられる。
Res_max=ΔfDCO/N、ここで、N=T_xtal/T_DCO
である。
例として、時間窓T_xtalを長さΔtpulseの10個の異なるインパルスによって完全に満たすことができ、端数デジタル制御ワード22fが4であり、すなわち、この窓内に4個の異なるパルスを収める必要があることを考慮すると、
このコードを表すために
1≦x≦N
で満たすことができ、ここで、Nは第2の分周器16bの分周比である。
1≦x≦N
を、コードxを表すT_xtal窓内のΔtpulseインパルスの位置に、時間窓T_xtal内のΔtpulseパルスの相対距離を最大化するようにマッピングすることにより決定される。パルスは、Δtpulseパルスの相対距離を最大化するように時間窓T_xtal内に分散され、すなわち、インパルスは、時間窓T_xtal内に等間隔で配置される。この状態は、DCOシステム内でより少ない位相量子化ノイズをもたらす。
X(i)<==>P(x(i))*Δtpulse
があり、
ここで、X(i)は、サンプリングステップiでの端数デジタル制御ワード22fである。
N=Txtal/Δtpulse=(第1の周波数分割されたフィードバック信号25/周波数分割されたフィードバック信号26)である。
2 発振器
3 シグマデルタ変調器
4 分周器
10 全デジタル式ループ
11 入力信号生成器
12 位相検出器
13 ループフィルタ
14 誤差信号パルス列変調器
15 発振器
16 分周器
16a 第1の分周器
16b 第2の分周器
20 入力信号、基準信号
21 誤差信号
22 デジタル制御ワード
22f 端数デジタル制御ワード
22i 整数デジタル制御ワード
23 デジタルパルス列
24 出力信号、DCO信号
25 第1の周波数分割された信号
26 周波数分割されたフィードバック信号
140 入力信号変調器
141 加算器
142 加算器
143 加算器
144 加算器
145 加算器
146 加算器
150 フリップフロップチェーン
151 フリップフロップ
152 フリップフロップ
153 フリップフロップ
154 フリップフロップ
155 フリップフロップ
156 フリップフロップ
160 遅延要素
161 遅延要素
162 遅延要素
163 遅延要素
164 遅延要素
180 フリップフロップチェーン
181 フリップフロップチェーン
182 比較器
183 比較器
184 比較器
185 比較器
186 比較器
fDCO 出力信号
fΔΣ 分周信号
Nf 入力周波数
Ni 入力コード
Nx 差分信号
Tref 周期
Claims (15)
- 入力信号(20)に位相ロックされた出力信号(24)を生成するように構成された発振器(10)であって、
発振器入力信号(23、22i)に基づいて前記出力信号(24)を生成するように構成された制御された発振器(15)と、
前記出力信号(24)の周波数を分割し、周波数分割されたフィードバック信号(26)をもたらすように構成された分周器(16)と、
前記周波数分割されたフィードバック信号(26)および前記入力信号(20)に基づいて誤差信号(21)を生成するように構成された位相検出器(12)と、
前記誤差信号(21)または前記入力信号(20)に基づいて前記誤差信号から導出された信号(22)のパルス列変調を行うことにより、前記発振器入力信号(23、22i)を生成するように構成された誤差信号パルス列変調器(14)と
を備える発振器(10)。 - 前記発振器(10)は、前記誤差信号(21)のローパスフィルタリングを行い、フィルタリングされた誤差信号(22)をもたらすように構成されたループフィルタ(13)をさらに備え、
前記誤差信号パルス列変調器(14)は、前記フィルタリングされた誤差信号(22)のパルス列変調を行うことにより、前記発振器入力信号(23、22i)を生成するように構成される、
請求項1に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、前記入力信号(20)の前記周期内でN−x個のギャップによって隔てられたx個のパルスとして前記発振器入力信号(23、22i)を生成するように構成され、
Nは、前記入力信号(20)の1周期内のパルスおよびギャップのためのスロットの数であり、
前記誤差信号パルス列変調器(14)は、前記誤差信号(21)または前記誤差信号から導出された信号(22)に見合う前記x個のパルスを設定するように構成される、
請求項1または2に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、
前記入力信号(20)の前記周期にわたって前記パルスを等間隔で配置するように、かつ
前記入力信号(20)の前記周期にわたって前記ギャップを等間隔で配置するように
構成される、請求項3に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、
等しい第1の時間を全てのパルスに設定するように、かつ
等しい第2の時間を全てのギャップに設定するように
構成される、請求項3または4に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、
N個の変調器出力信号のうちx個がハイであり、
前記変調器出力信号のうちN−x個がローであり、
x/Nが、前記誤差信号(21)または前記誤差信号から導出された前記信号(22)に見合うように、
N個の前記変調器出力信号を生成するように構成された入力信号変調器(140)を備え、
前記誤差信号パルス列変調器(14)は、前記発振器入力信号(23、22i)を生成するように構成される、請求項1〜5のいずれか一項に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、フリップフロップチェーン(150)を備え、
前記フリップフロップチェーン(150)は、N個のフリップフロップ(151、152、153、154、155、156)を備え、
前記入力信号(20)は、前記フリップフロップチェーン(150)内の第1のフリップフロップ(151)のイネーブル入力に供給され、
前記フリップフロップチェーン(150)のN個の前記フリップフロップ(151、152、153、154、155、156)は、各フリップフロップ(151、152、153、154、155、156)の反転出力が、前記フリップフロップチェーン(150)内の次のフリップフロップ(151、152、153、154、155、156)のイネーブル入力に接続されるように配置される、
請求項6に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、第1のフリップフロップチェーン(180)および第2のフリップフロップチェーン(181)を備え、
前記第1のフリップフロップチェーン(180)は、N/2個のフリップフロップを備え、
前記第2のフリップフロップチェーン(181)は、N/2個のフリップフロップを備え、
前記入力信号(20)は、前記第1のフリップフロップチェーン(180)内の第1のフリップフロップのイネーブル入力および前記第2のフリップフロップチェーン(181)内の第1のフリップフロップに供給され、
前記第1のフリップフロップチェーン(180)のN/2個の前記フリップフロップは、各フリップフロップの反転出力が、前記第1のフリップフロップチェーン(180)内の次のフリップフロップのイネーブル入力に接続されるように配置され、
前記第2のフリップフロップチェーン(181)のN/2個の前記フリップフロップは、各フリップフロップの反転出力が、前記第2のフリップフロップチェーン(181)内の次のフリップフロップのイネーブル入力に接続されるように配置され、
前記第1のフリップフロップチェーン(180)は、前記入力信号(20)のハイ期間中にアクティブであり、
前記第2のフリップフロップチェーン(181)は、前記入力信号(20)のロー期間中にアクティブである、
請求項6に記載の発振器(10)。 - 前記誤差信号パルス列変調器(14)は、
各フリップフロップ(151、152、153、154、155、156)の前記出力を前記変調器出力信号の1つで重み付け、重み付けされたN個のフリップフロップ出力信号をもたらすように構成された重み付けユニット(141、142、143、144、145、146)を備える、
請求項7または8に記載の発振器(10)。 - 前記重み付けユニット(141、142、143、144、145、146)は、前記重み付けされたフリップフロップ出力信号を加算し、前記発振器入力信号(23、22i)をもたらすように構成される、
請求項9に記載の発振器(10)。 - 前記フリップフロップのクロック入力に、前記出力信号(24)から導出されたクロック信号(25)が供給される、
請求項7から10のいずれか一項に記載の発振器(10)。 - 前記分周器(16)は、前記出力信号(24)の周波数を分割し、第1の周波数分割された信号(25)をもたらすように構成された第1の分周器(16a)を備え、
前記分周器(16)は、前記第1の周波数分割された信号(25)の周波数を分割し、前記周波数分割されたフィードバック信号(26)をもたらすように構成された第2の分周器(16b)を備え、
前記第1の周波数分割された信号(25)は前記クロック信号である、
請求項11に記載の発振器(10)。 - 前記入力信号(20)、前記出力信号(24)、前記発振器入力信号(23、22i)、前記周波数分割されたフィードバック信号(26)、前記誤差信号(21)、および前記誤差信号から導出された前記信号(22)は、デジタル信号であり、
前記制御可能な発振器は、デジタル制御可能な発振器(15)である、
請求項1から12のいずれか一項に記載の発振器(10)。 - 前記入力信号(20)の周波数は少なくとも、前記出力信号(24)の1/10、好ましくは1/100、最も好ましくは1/1000よりも低い、
請求項1から13のいずれか一項に記載の発振器。 - 入力信号(20)に位相ロックされた出力信号(24)を生成するための方法であって、
制御された発振器(15)によって、発振器入力信号(23、22i)に基づいて前記出力信号(24)を生成するステップ(203)と、
分周器(16)によって、周波数分割されたフィードバック信号(26)をもたらすように、前記出力信号(24)の周波数を分割するステップ(204)と、
位相検出器(12)によって、前記周波数分割されたフィードバック信号(26)および前記入力信号(20)に基づいて誤差信号(21)を生成するステップ(201)と、
誤差信号パルス列変調器(14)によって、前記誤差信号(21)または前記入力信号(20)に基づいて前記誤差信号から導出された信号(22)のパルス列変調を行うことにより、前記発振器入力信号(23、22i)を生成するステップ(202)と
を含む方法。
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