JP6110036B2 - デルタシグマ変調を用いた信号の誤り訂正方法及び装置 - Google Patents

Description

本出願は、一般に周波数合成器に関し、特に、数値制御発振器において誤り訂正された信号を生成するための方法及び装置に関する。

ダイレクトデジタル合成器（ＤＤＳ）は、様々な容易に調整できる周波数での一連の波形を単一の周波数が固定された基準発振器から生成できる数値発振器の類である。しかしながら、基準発振器は、例えばＧＰＳ又は他のそのような規格化されたタイムベース基準などにより与えられる絶対的なタイムベースに対する精度誤り及び安定性誤りに常に晒される。ＤＤＳ１０の一例の簡略化されたブロック図を示す図１を参照する。ＤＤＳ１０は、この例では圧電水晶発振器として示される基準クロック発振器１２を備える。ＤＤＳ１０は数値制御発振器（ＮＣＯ）１４を備える。この特定の例において、ＤＤＳ１０は、アナログ出力信号をもたらす目的でデジタル−アナログ変換器（ＤＡＣ）１６及びローパスフィルタ（ＬＰＦ）１８を備えるが、他の例では、ＮＣＯ１４から出力されるデジタル信号がアナログ変換を伴うことなく使用されてもよい。ＮＣＯ１４は、所定周波数の発振器タイミング信号を基準発振器１２から受けて、選択された周波数の所望の波形（多くの実施形態では正弦波形）を有するデジタル信号を形成する。

所定周波数の発振器信号を生成するために使用される基準発振器１２は、しばしば、圧電水晶発振器である。圧電水晶発振器は、振動している水晶（石英など）の機械的な共振を使用して、非常に正確な周波数を有する信号を形成する。水晶発振器の使用は、水晶の形状及び取り付けに基づき、正確な周波数の電気信号をもたらす際のそれらの安定性に起因して望ましい。水晶発振器は、正確さ及び安定性を有するが、時として温度などの環境的要因によって引き起こされ且つ時として水晶の経年劣化に起因して引き起こされる短期ドリフト及び長期ドリフトを生じ易い。短期ドリフト及び長期ドリフトは、ＮＣＯ１４で使用される生成されたクロック信号の位相及び／又は周波数に影響を及ぼす。これは、水晶発振器の公称動作周波数の相対的な周波数オフセットをもたらす。幾つかの実施形態では、基準発振器１２が圧電発振器以外のタイミング源であってもよい。ほぼ全てのタイミング源は、幾らかの大きさの精度及び安定性のドリフトに見舞われる。基準発振器からの発振器信号における誤りは、ＮＣＯ１４によりもたらされる信号の位相及び／又は周波数における誤りを直接にもたらす。

基準発振器からの信号の誤りに起因するダイレクトデジタル合成器により生成される信号の出力誤りを訂正するために様々な方法が使用されてきた。一例として、水晶発振器の場合には、電圧の入力によって水晶共振キャパシタンス負荷が調整できてもよい。水晶キャパシタンスの調整は、ドリフト誤りを相殺し或いは部分的に補償する場合がある。他の例において、基準発振器からの発振器信号における誤りの影響は、一定のオフセットを用いて周波数ワードを変えることによって、すなわち、数値制御発振器で使用されるステップサイズを調整することによってＮＣＯ内で修正されてもよい。残念ながら、これらの現在の方法は、過度に複雑である及び／又はドリフト誤りを調整するために必要な細粒精度を欠く場合がある。

ここで、一例として、本出願の実施形態の例を示す添付図面を参照する。

ダイレクトデジタル合成器の簡略ブロック図を示す。

ダイレクトデジタル合成器で使用される数値制御発振器の部分ブロック図を示す。

本出願の１つの態様に係る数値制御発振器の１つの例の簡略ブロック図を示す。

数値制御発振器の一例を誤り測定回路と共にブロック図形態で示す。

共通の基準発振器と誤り測定回路とを共有する複数のＤＤＳを有するシステムの一例の図を示す。 数値制御発振器の他の例を誤り測定回路と共にブロック図形態で示す。

基準発振器の長期位相ドリフトを補償するための方法、装置、及び、システムについて説明する。基準発振器は、例えば数値制御発振器内などでデジタル出力信号を生成する際に使用されてもよい。方法は、外部タイムベースと比較して発振器信号の位相誤りを決定し、デルタ−シグマ誤りビットストリームを生成するために位相誤りをデルタ−シグマ変調し、変調位相増分値を形成するために、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引き、誤り訂正された出力デジタル信号を生成するために変調位相増分値を位相アキュムレータに加えることを含む。デルタ−シグマに基づく誤り訂正方法は、乗算器の使用を回避する。異なる出力周波数に設定される複数の数値制御発振器においては、同じ基準発振器により駆動される場合には、同じデルタ−シグマ誤り信号を使用できる。

１つの態様において、本出願は、数値制御発振器において誤り訂正されたタイミング信号を生成するための方法を開示し、数値制御発振器は発振器信号によりクロック周期でクロックされる位相アキュムレータを備える。方法は、各クロック周期において、誤り訂正ステップサイズを形成するために、位相増分値を所定ビットシフト分だけシフトさせ、符号付き誤り訂正ステップサイズをもたらすためにデルタ−シグマ変調誤り信号に基づいて符号を誤り訂正ステップサイズに加え、変調位相増分値をもたらすために符号付き誤り訂正ステップサイズを位相増分値に加えることによって、蓄積された位相増分値に基づいて変調位相増分値を生成することを含む。方法は、各クロック周期において、更新された出力値を形成するために、位相アキュムレータにおいて変調位相増分値を出力値に加えることを更に含み、更新された出力値は、その後、位相アキュムレータに蓄積される。

別の態様において、本出願は、数値制御発振器において水晶発振器の長期位相ドリフトを修正するための方法を開示し、数値制御発振器は、位相増分値を有するとともに、水晶発振器からの発振器信号によりクロック周期でクロックされる位相アキュムレータを備える。方法は、外部タイムベースと比較して発振器信号の位相誤りを決定し、デルタ−シグマ誤りビットストリームを生成するために位相誤りをデルタ−シグマ変調し、変調位相増分値を形成するために、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引き、誤り訂正された出力デジタル信号を生成するために変調位相増分値を位相アキュムレータに加えることを含む。

更なる態様において、本出願は、基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成するためのシステムを開示し、発振器は、発振器周波数で発振器信号を出力する。システムは、位相増分値を記憶するメモリ要素と、発振器周波数でクロックされる位相アキュムレータと、外部タイムベースと比較して発振器信号の位相誤りを決定するための誤り測定回路と、位相誤りを変調してデルタ−シグマ誤りビットストリームをもたらすためのデルタ−シグマ変調器と、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引いて、変調位相増分値を形成するための誤り訂正回路とを備える。変調位相増分値は、誤り訂正されたデジタル信号を生成するために各クロック周期において位相アキュムレータに加えられる。

更なる他の態様において、本出願は、基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成するための数値制御発振器を開示し、発振器は、発振器周波数で発振器信号を出力する。数値制御発振器は、位相増分値を記憶するメモリ要素と、誤り訂正ステップサイズを形成するために位相増分値を所定ビットシフト分だけシフトさせるためのビットシフタであって、符号付き誤り訂正ステップサイズをもたらすために、誤り訂正ステップサイズには、デルタ−シグマ変調誤り信号に基づいて符号が与えられる、ビットシフタ、及び、位相増分値と符号付き誤り訂正ステップサイズとの合計から変調位相増分値をもたらすための加算器を備える誤り訂正回路と、変調位相増分値を出力値に加えて出力値を更新して記憶するために発振器周波数でクロックされる位相アキュムレータであって、更新された出力値が誤り訂正されたデジタル信号である、位相アキュムレータとを備える。

１つの態様において、本出願は、乗算器を必要とすることなく数値制御発振器において長期ドリフトを修正するための方法及び装置を開示する。別の態様において、本出願は、異なる設定周波数を有するとともに同じ基準発振器により駆動される複数の数値制御発振器における長期ドリフトを共通の誤り測定回路を用いて修正するための方法及び装置を開示する。

本出願の他の態様及び特徴は、以下の実施例の説明を添付の図と併せて精査することにより当業者によって理解され得る。

典型的な数値制御発振器１４の部分ブロック図を示す図２を最初に参照する。この例において、数値制御発振器１４は、位相増分レジスタ２０と、位相アキュムレータ２２とを備える。位相増分レジスタ２０は位相増分／ステップサイズを記憶する。位相アキュムレータ２２は、基準発振器からの発振器信号などのクロック信号によってクロックされる。基準発振器は、ある場合には水晶発振器であってもよい。位相アキュムレータ２２の出力は、それに対して各クロック周期で位相増分が加えられるようにフィードバックされる。実際には、位相増分が一定に保たれるときには、位相アキュムレータ２２の出力が線形デジタルランプである。位相アキュムレータ２２がオーバーフローすると、数値ラップアラウンドは、クロック信号の周波数の関数である周期性と位相アキュムレータ２２のビット幅ｗの累乗に対して×２で与えられる大きさとを有するデジタル鋸歯波形へと効果的に変換する出力信号をもたらす。

数値制御発振器１４のこの例はデジタル波形発生器を更に含み、該デジタル波形発生器は、この例では、位相−振幅変換器（ＰＡＣ）２４として示される。ＰＡＣ２４は、位相アキュムレータ２２からの出力信号に基づいて設定される周波数を伴う出力デジタル信号（正弦波）を生成するように構成される。ある場合には、ＰＡＣ２４がルックアップテーブルを使用して実装されてもよい。

位相アキュムレータをクロックするために使用される基準発振器信号におけるドリフト誤りが、位相アキュムレータからの出力信号の結果として生じる位相に直接に影響を及ぼすことが理解され得る。

以下、本出願の１つの態様にしたがって、水晶発振器などの精度が低い基準の不完全な発振器信号に起因する誤りを補償するために精度が高い供給源（例えば、ＧＰＳ又はＩＲＩＧ Ｂ）から導き出される誤り訂正を適用する新規な数値制御発振器について説明する。説明される誤り訂正方法及び誤り訂正装置は、誤り信号のデルタ−シグマ変調の使用によってステップサイズに対する細かい増分調整が可能である。好適には、誤り信号のデルタ−シグマ変調は、乗算を要することなく位相増分を変更するために使用されてもよい。位相増分は、デルタ−シグマ変調誤り信号にしたがって位相増分のシフトされたバージョンを選択的に加える或いは差し引くことによって調整される。また、幾つかの実施形態では、複数のＮＣＯが同じ基準発振器信号及びデルタ−シグマ誤り訂正信号を共有し、それにより、成分数を減らしてもよい。マルチチャネルの実施形態では、各ＮＣＯが互いに依存せずにそれ自体の望ましい周波数に設定されてもよい。

ここで、誤り訂正された数値制御発振器（ＮＣＯ）１００の１つの実施形態の例の簡略化されたブロック図を示す図３を参照する。この例のＮＣＯ１００は、マルチビット周波数ワードを記憶するように構成される周波数ワードレジスタ１０２を備える。マルチビット周波数ワードは、ＮＣＯ１００で用いるようになっている位相増分ステップサイズである。マルチビット周波数ワードの選択は、以下で更に説明されるように、ＮＣＯ１００の出力周波数を決定する。本明細書中では、用語「周波数ワード」及び「位相増分」が置き換え可能に使用されてもよい。

ＮＣＯ１００は、位相増分レジスタ１２０、位相アキュムレータ１２２、及び、ＰＡＣ１２４を更に備える。誤り訂正回路１１０は、周波数ワードレジスタ１０２からマルチビット周波数ワードを読み取って、デルタ−シグマ変調器（ＤＳＭ）１０４によってサンプリングされる高精度誤り信号ｋ_ｅに基づいて誤り訂正のための軽微な位相増分調整を行なう。修正された周波数ワードは位相増分レジスタ１２０に取り込まれる。したがって、誤り訂正回路１１０は、必要に応じて各クロック周期で（例えば発振器周波数で）周波数ワードを調整してもよく、また、各クロック周期で新たな変調修正周波数ワードを位相増分レジスタ１２０に取り込み、それにより、位相アキュムレータ１２２の各クロッキングで使用される修正されたステップサイズ増分をもたらしてもよい。以下、誤り訂正回路１１０について詳しく説明する。

周波数ワードレジスタ１０２は、バイナリワードを記憶できる標準的なメモリレジスタであってもよい。簡単な実施形態では、周波数ワードレジスタ１０２が固定された所定のバイナリワードを含んでもよい。他の実施形態において、ＮＣＯ１００は、所望の周波数を時々変えることができるＤＤＳ内又は他の装置内に実装されてもよい。したがって、周波数ワードレジスタ１０２は、マルチビット周波数ワードを変えるために書き込み信号（シリアル又はパラレル）によって上書き可能にされ得る。幾つかの実施において、ＮＣＯ１００は、汎用コンピュータ又は他の処理装置におけるソフトウェアに実装されてもよく、その場合、周波数ワードレジスタ１０２は、プロセッサにアクセスできるメモリの割り当てであってもよい。メモリは、処理装置と一体であってもよく、或いは、処理装置とは物理的に別個であってもよい。別個のデジタルチップ実施形態では、ある場合に、周波数ワードレジスタ１０２がスタンドアロン集積回路であってもよい。幾つかの他のケースでは、周波数ワードレジスタ１０２が、ＮＣＯ１００の構成要素のうちの１つ以上、ＮＣＯ１００全体、又は、ＮＣＯ１００及び更なるデジタル信号処理要素を備えるＩＣパッケージ内に組み込まれてもよい。当業者であれば分かるように、周波数ワードレジスタ１０２の想定し得る実施に関する先の解説は、本出願中に記載される他のレジスタに当てはまる。したがって、本明細書中で使用される用語「レジスタ」は、スタンドアロンデジタルＩＣレジスタに対する実施の性質を限定しようとするものではなく、ＮＣＯ１００の他の構成要素と一体であってもよいバイナリデータを記憶できる広範囲のメモリ要素を含んでもよい。また、用語「ワード」は、周波数が特定数のビットを有することを示唆しようとするものではない。ワードサイズは、８，１６，２４，３２又は６４ビットの典型的なＣＰＵサイズを含んでもよく、或いは、ＦＰＧＡ構造又はＡＳＩＣ構造において容易に実施される２の累乗でない（ｎｏｎ−ｐｏｗｅｒ−ｏｆ−ｔｗｏ）ワードサイズを含む任意のビット長の他の変形を含んでもよい。後述するように、そのような最小レジスタサイズは、ＮＣＯ１００内の周波数ワードレジスタ１０２又は他のレジスタにより出力される周波数に関して所定の精度を得るために望ましい場合がある。

誤り訂正回路１１０は、例えばＧＰＳタイミング基準の信号などの高精度位相ロック信号から誤り信号ｋ_ｅをサンプリングするデルタ−シグマ変調器（ＤＳＭ）１０４を備える。この例では、ＤＳＭ１０４が誤り訂正回路１１０の一部として例示される。他の例において、ＤＳＭ１０４は、１つ以上のＮＣＯ１００を備える更に広範な装置内に実装されてもよい。ＤＳＭ１０４は、高精度供給源に位相ロックされる発振器周波数に基づいて信号の位相における誤りをパルス密度符号化する１ビット信号（バイナリ０，１で符号化される±１）であるＤＳＭ誤り信号１０６，ｋ_ｄを出力する。更に以下では、誤り信号ｋ_ｅを得るための回路の一例について説明する。

誤り訂正回路１１０は、周波数ワードレジスタ１０２からマルチビット周波数ワードを読み取ってｂビットの右ビットシフトを適用するビットシフタ１１２を備える。結果として生じるシフトされた周波数ワードが誤り訂正ステップサイズである。論理右シフトは算術右シフトにわたって十分である。これは、シフトされている周波数ワードレジスタに符号が付けられてないからである。このシフトされた値には、その後、ＤＳＭ誤り信号１０６が乗じられる。しかしながら、シングルビットＤＳＭ出力が簡単な条件付き加算又は減算に合わせて解かれるため、実際の乗算は必要とされない。つまり、ハードウェアで実装されようとソフトウェアで実装されようと、ＤＳＭ誤り信号１０６と誤り訂正ステップサイズとの「乗算」の結果は、ＤＳＭ誤り信号１０６に応じて、誤り訂正ステップサイズをプラス又はマイナスにして、すなわち、誤り訂正ステップサイズの符号を条件付きで変化させて、符号付き誤り訂正ステップサイズ１０８をもたらすようになっている。符号付き誤り訂正ステップサイズ１０８は、その後、位相増分レジスタ１２０に記憶するための変調位相増分値１１４をもたらすために周波数ワードレジスタ１０２から周波数ワードに対して加えられる。ＤＳＭ誤り信号１０６は、シングルビットＤＳＭストリームのバイナリ値（０又は１）に応じた条件付き加算又は減算と見なされ得る。シフト、条件付き符号変更、及び、加算演算は、ソフトウェアによる方法、標準的なＩＣ構成要素（例えば、ビットシフタ、個別論理構成要素等）、ハードワイヤードシフト等を備える実施形態に応じた多くの方法で実施されてもよい。

ＤＳＭ１０４からのＤＳＭ誤り信号１０６のビットストリームは、基準発振器から生成される信号の位相中で測定される誤りｋ_ｅを符号化する１ビット信号であり、高精度タイムベースと比較される。１つの例において、基準発振器信号は、高精度タイムベースと同じ周波数でタイミング信号をもたらすように構成される発振器駆動のＮＣＯ（図示せず）をクロックするために使用される。１つの例において、高精度タイムベースは例えば１ＨｚのＧＰＳ信号を含んでもよく、また、発振器駆動のＮＣＯは、１Ｈｚなどの同じ周波数に設定されてもよい。基準発振器信号における任意の誤りは、発振器駆動のＮＣＯからの出力タイミング信号において位相誤り又は周波数誤りをもたらす。誤り測定は、発振器駆動のＮＣＯのタイミング信号と外部タイムベース信号との間の位相比較（例えば、位相ロックループ）に基づいてもよい。位相比較は、１つの実施形態では、位相ロックループとして、短期変化をフィルタ除去して長期安定性を抽出するように構成されてもよい。１つの例において、外部タイムベース信号は、原子時計によって駆動されるＧＰＳ信号を含んでもよく、また、他の例において、タイムベースは、ＩＲＩＧ Ｂ又は他の高精度タイミング基準源であってもよい。外部タイムベース信号は、短期ジッター又はノイズを有してもよいが、長期にわたる出力信号に関して正確な位相誤り測定を可能にする安定した長期周波数を有してもよい。

ＤＳＭ誤り信号１０６は、クロック周期ごとにマルチビット周波数ワードに対して適用されるプラス又はマイナスの誤り訂正ステップサイズ１０８をもたらし、それにより、各クロック周期で、位相増分が誤り訂正ステップサイズ１０８分だけ上又は下にシフトされる（名目上は、マルチビット周波数ワードに基づくステップサイズ）。ＤＳＭ誤り信号１０６中に符号化される位相誤りは、＋１又は−１ビット発生の相対数、したがって、位相増分値の増大又は減少の発生の相対数に相当する。

更に図３を参照すると、ＮＣＯ１００は、位相アキュムレータ１２２の入力信号に基づいて周波数と位相とを有する所望の形状のデジタル波形を生成するためのＰＡＣ１２４を更に含んでもよい。

ＮＣＯ１００にとって望ましい精度は、位相アキュムレータ１２２のためのサイズを選択するために使用されてもよい。レジスタのサイズ（幅）がｗで示される。レジスタが各サイクルでｎだけ増分されれば、

によってラップアラウンド周期が与えられる。

ｆ_ｏｓｃが発振器信号の周波数、すなわち、レジスタが増分する周波数（例えば、ＮＣＯ１００のためのクロック周波数）であれば、レジスタラップアラウンドの結果として生じるｆ_ｃｙｃは

である。

目標精度が定められてもよい。例えば、１つの例では、所望の精度が２４時間ごとに６μｓ内となるようになっていてもよく、これは６９．４４×１０^−１２の数値的精度に対応する。

所望の精度に基づいて、また、発振器周波数が例えば１２５ＭＨｚであるとすると、幅は、ｆ_ｃｙｃ／ｎを所望の精度に設定することによって以下のように決定されてもよい。

したがって、この例では、所望の精度を得るために必要とされる最小レジスタ幅は６１ビットである。その後、ｗのアキュムレータサイズを有するＮＣＯにとって望ましい設定周波数ｆ_ｓｅｔを得るための位相増分ステップサイズＰ_ｓｔｅｐが

によって決定される。

基準クロック信号を生成する外部発振器は、様々な想定し得る発振器から選択されてもよい。例えば、少なくとも幾つかの実施形態の例において、外部発振器は、水晶発振器（ＸＯ）、温度制御型発振器（ＴＣＸＯ）、又は、恒温槽型水晶発振器（ＯＣＸＯ）であってもよい。特定のタイプの発振器は、一連の異なる特性（例えば周波数、出力レベル、ノイズレベル、位相ドリフトなど）を更に含んでもよい。

実施形態の一例において、予期される或いは推定される長期誤りは、発振器の特定の経年劣化ドリフト（すなわち、発振器信号の長期位相ドリフト）に基づいて決定されてもよい。発振器信号の経年劣化ドリフトは、特定の発振器の製造業者により与えられる所定の値である。例えば、原型的なＯＣＸＯ発振器の場合、経年劣化ドリフトは、±３×１０^−８／年として、すなわち、３０十億分率（ｐｐｂ）として定められてもよい。比較により、ＧＰＳ時間の精度は、±１×１０^−１３であり、毎年ドリフトしない。

経年劣化ドリフトは、通常、毎年定められる。ある場合には、多くの年数（例えば１０〜２０年）にわたってＮＣＯ１００の誤り訂正能力を経年劣化ドリフトに基づかせることが望ましい場合がある。例えば、典型的なＯＣＸＯ発振器が±３×１０^−８／年の長期ドリフトを有する場合には、２０年の期間にわたる経年劣化ドリフト（±３×１０^−８×２０）を完全に補償するためにＮＣＯが最大±６×１０^−７の修正範囲に対応できるようにすることが望ましい場合がある。使用される年数、及び、ドリフトのための近似は、実施及び設計の検討事項に応じて変化してもよい。

望ましい修正範囲ｅが決定された後、修正範囲が以下のようにＮＣＯ周波数値に関連付けられてもよい。

修正された位相増分値が以下のように表わされてもよい。

この方程式において、位相増分ステップ修正は、２シフトの累乗Ｐ_ｓｔｅｐにｋ_ｅのパラメータのデルタ−シグマ変調されたバージョンであるｋ_ｄを乗じたものとして表わされる。パラメータｋ_ｅは、発振器信号と外部タイムベースとの間の位相誤りである。特に、位相増分値の修正は、乗算ではなく加算又は減算に至るまで解く。言い換えると、発振器信号の長期ドリフトを補償するための誤り訂正は、高価な乗算演算を要することなく実施され得る。

誤り訂正ステップサイズ（Ｐ_ｓｔｅｐ／２^ｂ）を決定するために、位相増分値をシフトするようになっている適切なビット数ｂが決定される。ビットシフトｂが所望の修正範囲ｅに関連付けられてもよい。適切なビットシフトｂを見出すための一組の関係の一例が以下に示されるが、本出願はこの例に限定されず、特定の実施形態に適したビットシフトｂを決定するために他の手法が使用されてもよい。

水晶の近似ドリフト誤りとドリフトが生じ得る年数（この例のシナリオでは２０年）とに基づいて所望の修正範囲ｅが決定されたこと、及び、±６×１０^−７の値が得られたことを思い起こされたい。この実施形態において、ビットシフトは、以下のように長期修正範囲のための推定値を使用して決定される。

端数を切り捨てると、２０年ドリフトを補償するために必要な細かい調整を行なうために２０ビットのシフトが必要とされる場合がある。ＤＳＭ信号は誤り訂正回路１１０内で使用されるようになっているため、幾つかのタイプの実施では、変調の不安定を避けるため、入力が±０．５（使用されるＤＳＭアーキテクチャ及びアルゴリズムに依存する）だけ境界付けられてもよい。そうである場合、ビットシフトのサイズは、公称±１．０に対して拘束される半分のスケールの振幅に相当するように１〜１９だけ減少されてもよい。なお、予期される修正範囲が小さければ小さいほど（すなわち、ドリフトが小さければ小さいほど）、そのような小さいドリフトを修正するための僅かな調整を行なうために必要とされるビットシフトは大きくなる。言い換えると、基準クロック信号がより正確であると予期されればされるほど、誤り訂正回路１１０で修正を行なうための誤り信号が小さくなる。

実際のビットシフトが整数値であるのに対し、特定の修正範囲を実現するのに望ましいｂの計算が実数をもたらしたことが分かる。したがって、整数ビットシフトは、望ましい修正範囲として定められた異なる最大修正範囲をもたらす。前述の例は、０．５／２^１９又は９．５４×１０^−７になる以下のような最大修正範囲をもたらす。

言い換えると、この例では、位相増分レジスタに記憶するための各サイクルで計算される変調位相増分がＰ_ｓｔｅｐ（１±９．５４×１０^−７）であり、この場合、±演算子はＤＳＭ誤り訂正信号に依存する。

所定の出力設定周波数及び発振器周波数にとって望ましい精度に基づくレジスタ幅ｗの前述の選択は、周波数ワード（すなわち、位相増分Ｐ_ｓｔｅｐ）がｂビット分だけシフトされるときに依然としてゼロでない誤り訂正信号をもたらすように十分に大きいことを確保するのに役立つ。位相増分ワードサイズがビットシフトｂと比べて十分に大きくない場合には、シフト演算のために抽出されるワードの一部が残りのビットの全ての、ゼロへのシフトをもたらしてもよく、そのようにすると、異なるチャネルが異なるビットを使用する場合には、修正が全く行なわれないか或いは十分な修正が行なわれないことが分かる。

更に図３を参照すると、ＮＣＯ１００によって行なわれるプロセスが１つ以上の発振器（例えばクロック）サイクル内で行なわれるのが分かる。例えば、符号付き誤り訂正ステップサイズ１０８を加算する演算、位相増分レジスタ１２０内への変調誤り訂正位相増分値１１４の記憶、及び、位相アキュムレータ１２２の更新はそれぞれ、この例では、ｆ_ｏｓｃの周波数の発振器クロック信号によってクロックされる。実施形態の少なくとも幾つかの例では、ＮＣＯ１００を通じた伝搬遅延が３つのクロック周期である。

少なくとも１つの意味において、デルタ−シグマ変調誤り信号ｋ_ｄに応じてプラス又はマイナスである誤り訂正ステップサイズを伴う位相増分値の変調は、位相ディザリングと見なされてもよい。

ここで、誤り測定回路１５０と共に、この場合にはダイレクトデジタル合成器（ＤＤＳ）１４０として使用されるようになっているＮＣＯのブロック図の一例をブロック図形態で示す図４を参照する。この実施形態におけるＤＳＭ１０４は、ＤＤＳ１４０の外側にあるように描かれるが、幾つかの実施形態ではＤＤＳ１４０の一部として描くことができる。この例における基準発振器は、周波数ｆ_ｏｓｃの発振器クロック信号を出力する圧電水晶発振器１４２である。

ＤＤＳ１４０は、位相増分／ステップサイズをバイナリ形式で含むＰｓｔｅｐとして符号が付された周波数ワードレジスタ１０２を備える。ＤＤＳ１４０はビットシフタ１１２を更に含み、また、誤り訂正ステップサイズ１０８の条件付き加算／減算は、ＤＳＭ１０４からの入力ＤＳＭ信号ｋ_ｄに基づく。この例の形態において、変調誤り訂正位相増分値１１４は、位相増分レジスタ１２０内に事前に記憶されることなく位相アキュムレータ１２２へ供給される。ＤＤＳ１４０の構成要素は、発振器１４２の周波数ｆ_ｏｓｃでクロックされる。

誤り測定回路１５０は、水晶発振器１４２の出力と外部タイムベース１５６とを比較するように構成される。外部タイムベース１５６は、例えばＧＰＳ信号、ＩＲＩＧ−Ｂ信号、又は、他のそのようなタイミング源などの長期高精度時間信号であってもよい。２つの時間源を比較するために、水晶発振器の出力は、外部タイムベース１５６と同じ公称周波数を有する信号を形成するために使用される。１つの特定の例において、これは、ＧＰＳ受信器からの１Ｈｚ信号であってもよい。他の実施形態では他の周波数が使用されてもよい。周波数ｆ_ｏｓｃの発振器出力は、外部タイムベース１５６の周波数と同じであるようになっている周波数ｆ_１の信号（この実施形態ではデジタル）を生成するように構成されるＮＣＯ１５２を駆動させるために使用される。ＮＣＯ１５２の出力及び外部タイムベース１５６からの信号は、発振器で生成される信号ｆ_１と外部タイムベース信号との間の長期位相誤りを検出するために、例えば位相ロックループ（ＰＬＬ）１５４又は同様のもの等によって位相比較される。１５８で示されるこの誤りｋ_ｅは、水晶の実際の出力周波数及びその公称動作周波数における長期ドリフト誤りを反映する。その誤りｋ_ｅは、その後、周波数ｆ_ｏｓｃの変調ビットストリームＤＳＭ誤り信号ｋ_ｄを生成するためにＤＳＭ１０４へ入力される。

明確のため、図４には、誤り測定回路１５０がＤＤＳ１４０とは別個であるように示される。しかしながら、幾つかの実施形態では、別のＤＤＳ回路内の構成要素を再現するのではなく、ＮＣＯ１５２内で正弦波信号を生成するために誤り測定回路１５０内のＮＣＯ１５２がＤＤＳ１４０を使用してもよい。図６は、ＤＤＳ１４０がＮＣＯ１５２内で使用される実施形態の一例をブロック図形態で示す。この例では、例えば正弦ルックアップテーブル２０２又は任意の同様の機構を使用してＮＣＯ１５２内で正弦波信号を生成するためにＤＤＳ１４０の出力ｆ_ｓｅｔ又はｆ_ｏｕｔが使用されることに気付く。正弦波信号は、その後、誤りｋ_ｅを測定するためにＰＬＬ１５４へ入力される。正弦ルックアップテーブル２０２は、発振器によりその公称周波数で駆動されるときに外部タイムベース１５６の周波数の正弦波信号をもたらすように構成される。

ここで、共通の基準発振器１４２と誤り測定回路１５０とを共有する複数のＤＤＳ１４０（１４０ａ，１４０ｂ，．．．１４０ｎとして符号が個別に付される）を備えるシステム３００の一例を示す図５を参照する。特に、各ＤＤＳ１４０を駆動させるために同じ水晶基準発振器１４２が使用され、ＤＤＳ１４０のそれぞれは、任意の他のＤＤＳ１４０に関連付けられない位相増分ステップサイズを伴って構成されてもよく、それにより、各ＤＤＳ１４０は、システム３００内の他のＤＤＳ１４０の周波数に関連付けられない周波数を有する信号をもたらすことができる。また、システム３００内の全てのＤＤＳ１４０における発振器ドリフトを修正するために１つの誤り測定回路１５０だけを使用すれば済むことに気付く。同じＤＳＭ誤り信号ｋ_ｄが各ＤＤＳ１４０へ入力され、この場合、ＤＳＭ誤り信号は、そのＤＤＳ１４０の誤り訂正ステップサイズの位相増分値からの条件付き加算／減算（そのＤＤＳ１４０のシフトされた位相増分値に基づく）を推し進めるために使用される。

他の実施形態では、ハードウェアを節約するために、様々なＤＤＳ１４０のための位相増分値を記憶するための周波数ワードバンクなどのマルチチャネルハードウェアを使用してＤＤＳ１４０が実装される。

本明細書中に記載されるＮＣＯ回路又はＤＤＳ回路がハードウェア及びソフトウェア構成要素（例えば、他のタイプのビットシフタ、加算器、インバータ等）、１つ以上のマイクロプロセッサ又はマイクロコントローラ（例えば、ＮＣＯ又はＤＤＳの全体の動作を制御するため、及び、ビットシフタ、加算器、インバータ等と協働して前述したプロセスを実行するため）を備える他の構成要素を備えてもよいのが分かる。

前述の装置は、一部がハードウェアで実装され且つ一部がソフトウェアで実装されてもよいことが理解され得る。幾つかの実施形態では、実装が１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含んでもよい。幾つかの実施形態では、実装が１つ以上の特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。位相検出及びループフィルタがハードウェア、ソフトウェア、又は、これらの組み合わせであってもよい。特定のハードウェア構成要素の選択は、コスト、速度、動作環境等に基づいてもよい。そのような構成要素の選択及びプログラミングは、本明細書中で与えられる詳細な説明を考慮する当業者の理解の範囲内である。

更なる他の態様において、本出願は、プロセッサにより実行されるときに前述したプロセスのうちの任意の１つ以上を実行するようにプロセッサを設定するコンピュータ実行可能命令が記憶されて成る持続性コンピュータ可読媒体を開示する。

前述した実施形態の特定の適合及び変更を行なうことができる。したがって、前述の実施形態は、例示的であって限定的でないとみなされる。

Claims (22)

1. 発振器信号によりクロック周期でクロックされる位相アキュムレータを備えた数値制御発振器において誤り訂正されたタイミング信号を生成する方法であって、
   各クロック周期において、
   誤り訂正ステップサイズを形成するために、位相増分値を所定ビットシフト分だけシフトさせ、
   符号付き誤り訂正ステップサイズをもたらすためにデルタ−シグマ変調誤り信号に基づいて前記誤り訂正ステップサイズに符号を加え、
   前記変調位相増分値をもたらすために前記符号付き誤り訂正ステップサイズを前記位相増分値に加えることによって、
   蓄積された位相増分値に基づいて変調位相増分値を生成するステップと、
   各クロック周期において、更新された出力値を形成するために、前記位相アキュムレータにおいて前記変調位相増分値を出力値に加え、前記更新された出力値が、その後、前記位相アキュムレータに蓄積されるステップと、を備える方法。
2. 変調位相増分値を生成する前記ステップが乗算を必要としない請求項１に記載の方法。
3. 前記デルタ−シグマ変調誤り信号が、外部タイムベースと比べて前記発振器信号における誤り測定値をパルス密度変調するバイナリビットストリームを備える請求項１に記載の方法。
4. 符号を加える前記ステップが、前記デルタ−シグマ変調誤り信号のバイナリ値に応じて前記誤り訂正ステップサイズをプラス又はマイナスにするステップを備える請求項３に記載の方法。
5. 誤り測定値をもたらすために前記発振器信号と外部タイムベースとを比較し、
   前記デルタ−シグマ変調誤り信号をもたらすために前記誤り測定値をデルタ−シグマ変調することにより、
   前記デルタ−シグマ変調誤り信号を生成するステップを含む請求項１に記載の方法。
6. 比較する前記ステップが、前記発振器信号を使用して前記外部タイムベースと同じ周波数のタイミング信号を生成するステップと、前記タイミング信号と前記外部タイムベースとを位相ロックループで比較するステップと、を備える請求項５に記載の方法。
7. 水晶発振器が前記発振器信号をもたらす請求項１に記載の方法。
8. 位相増分値を有するとともに水晶発振器からの発振器信号によりクロック周期でクロックされる位相アキュムレータを備えた数値制御発振器において前記水晶発振器の長期位相ドリフトを修正する方法であって、
   外部タイムベースと比較して前記発振器信号における位相誤りを決定するステップと、
   デルタ−シグマ誤りビットストリームを生成するために前記位相誤りをデルタ−シグマ変調するステップと、
   変調位相増分値を形成するために、前記デルタ−シグマ誤りビットストリームに基づいて各クロック周期において前記位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引くステップと、
   誤り訂正された出力デジタル信号を生成するために前記変調位相増分値を前記位相アキュムレータに加えるステップと、を備える方法。
9. 前記条件付きで加え或いは差し引くステップが乗算を必要としない請求項８に記載の方法。
10. 前記方法が乗算を要することなく実施される請求項９に記載の方法。
11. 条件付きで加え或いは差し引く前記ステップが、前記誤り訂正ステップサイズの符号を設定するステップと、符号付き誤り訂正ステップサイズを前記位相増分値に加えるステップと、を備える請求項８に記載の方法。
12. 前記位相誤りを決定するステップが、
    前記発振器信号を使用して前記外部タイムベースと同じ周波数のタイミング信号を生成するステップと、
    前記位相誤りを決定するために前記タイミング信号と前記外部タイムベースとを位相ロックループで比較するステップと、を備える請求項８に記載の方法。
13. 発振器周波数で発振器信号を出力する基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成するシステムであって、
    位相増分値を記憶するメモリ要素と、
    前記発振器周波数でクロックされる位相アキュムレータと、
    外部タイムベースと比較して前記発振器信号の位相誤りを決定するための誤り測定回路と、
    前記位相誤りを変調してデルタ−シグマ誤りビットストリームをもたらすためのデルタ−シグマ変調器と、
    前記デルタ−シグマ誤りビットストリームに基づいて各クロック周期において前記位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引いて、変調位相増分値を形成するための誤り訂正回路と、を備え、
    前記変調位相増分値が、誤り訂正されたデジタル信号を生成するために各クロック周期において前記位相アキュムレータに加えられるシステム。
14. 複数の前記位相増分値及び対応する前記位相アキュムレータと、対応する前記誤り訂正ステップサイズを有する対応する前記誤り訂正回路とを備え、前記各誤り訂正回路は、共通のデルタ−シグマ誤りビットストリームを受けて、その対応する誤り訂正ステップサイズをその対応する位相増分値から条件付きで加える、又は差し引く請求項１３に記載のシステム。
15. 前記複数の位相増分値のそれぞれ及びそれらのそれぞれの対応する前記位相アキュムレータと対応する前記誤り訂正回路とが別個の数値制御発振器を備え、各数値制御発振器がそのそれぞれの誤り訂正デジタル信号をもたらす請求項１４に記載のシステム。
16. 前記各数値制御発振器が乗算器を伴うことなく実装される請求項１５に記載のシステム。
17. 前記誤り訂正回路が、前記誤り訂正ステップサイズを生成するために前記位相増分値をシフトさせるためのビットシフタを備える請求項１３に記載のシステム。
18. 発振器周波数で発振器信号を出力する基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成する数値制御発振器であって、
    位相増分値を記憶するメモリ要素と、
    誤り訂正ステップサイズを形成するために前記位相増分値を所定ビットシフト分だけシフトし、符号付き誤り訂正ステップサイズをもたらすために、前記誤り訂正ステップサイズには、デルタ−シグマ変調誤り信号に基づいて符号が与えられるビットシフタ、及び、
    前記位相増分値と前記符号付き誤り訂正ステップサイズとの合計から変調位相増分値をもたらす加算器
    を備える誤り訂正回路と、
    前記変調位相増分値を出力値に加えて出力値を更新して記憶するために前記発振器周波数でクロックされ、更新された前記出力値が誤り訂正されたデジタル信号である位相アキュムレータと、を備える数値制御発振器。
19. 前記誤り訂正回路が乗算器を含まない請求項１８に記載の数値制御発振器。
20. 前記誤り訂正回路が、前記発振器信号と前記外部タイムベースとの間の誤り測定値を受けるためのデルタ−シグマ変調器を含み、前記デルタ−シグマ誤り信号は、前記誤り測定値をパルス密度変調するバイナリビットストリームを備える請求項１８に記載の数値制御発振器。
21. 前記誤り訂正回路が、前記デルタ−シグマ変調誤り信号のバイナリ値に応じて前記誤り訂正ステップサイズをプラス又はマイナスにする条件付き論理要素を備える請求項２０に記載の数値制御発振器。
22. 前記発振器信号をもたらすための水晶発振器を備える請求項１８に記載の数値制御発振器。

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