CN110199481B - 具有高精度的数字可控振荡器 - Google Patents

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Abstract

本发明提供了一种振荡器(10)。所述振荡器(10)用于产生锁相到输入信号(20)的输出信号(24)。所述振荡器(10)包括受控振荡器(15)，用于基于振荡器输入信号(23、22i)产生所述输出信号(24)。此外，所述振荡器(10)包括分频器(16)，用于划分所述输出信号(24)的频率，从而产生分频反馈信号(26)。另外，所述振荡器(10)包括检相器(12)，用于基于所述分频反馈信号(26)和所述输入信号(20)产生误差信号(21)。并且，所述振荡器(10)包括误差信号脉冲串调制器(14)，用于通过基于所述输入信号(20)执行所述误差信号(21)的或来源于所述误差信号的信号(22)的脉冲串调制来产生所述振荡器输入信号(23、22i)。

Description

具有高精度的数字可控振荡器
技术领域
本发明涉及一种数字可控振荡器，其可以以非常小的频率步长和高精度调谐到特定频率。
背景技术
用于频率合成器的数字可控振荡器(Digitally Controllable Oscillator，DCO)需要在DCO输出处进行精细的频率步进。振荡器包括变抗器(可变电抗器)，变抗器可以实施为压敏电容器，该压敏电容器的电容取决于控制电压。在高级CMOS光刻中可行的最佳变抗器步长大小是大约数十个attofarad。可惜该值对于射频(Radio Frequency，RF)标准来说仍然太粗糙。
在一种示例性方案中，使用Sigma-Delta调制技术和/或复杂模拟电容分压器结构来提高分辨率、降低量化噪声并增强DCO中的时均频率分辨率ΔfDCO。
图1示出了示例性振荡器1。振荡器1包括可控振荡器2，其连接到分频器4和Sigma-Delta调制器3。可控振荡器2具有输入码Ni和差信号Nx。Sigma-Delta调制器3具有输入频率Nf和已分频率信号fΔ∑，fΔ∑由分频器4基于可控振荡器2提供的输出信号fDCO产生。
在图2中，示出了Sigma-Delta调制器1的调制时序。
频率分辨率可通过高速SD抖动增强。输入码Ni以参考时钟频率fref更新，并且在整个周期Tref中都是活动的。可控振荡器2的频率分辨率是ΔfDCO。该频率步长产生了量化相位噪声，通过以下方程式给出：
Figure BDA0002035798840000021
其中，ΔfDCO是DCO的频率分辨率，Δf是偏移频率，fREF是DCO码更新频率，其甚至具有最佳变抗器分辨率，产生的相位噪声对于无线应用来说通常会太高。
使用SD抖动会使分辨率如下提高：
Figure BDA0002035798840000022
其中fdither是抖动频率，通过fdiher＝1/TΔΣ给出。fdiher比fREF＝1/TREF高得多，如从图2所见，并且
Figure BDA0002035798840000023
ΣΔ变抗器抖动将变抗器量化噪声能量移至RF输出处的高频偏移。典型ΣΔ调制器的实现达成了需要充分的抖动随机化与不违背DCO相位噪声频谱之间的平衡。为了获得这种结果，具有多位输入码的二阶或更高阶多级噪声整形(multistage noise shaping，MASH)sigma-delta调制器(sigma-delta modulator，SDM)可以产生足够好的分辨率。但是实施这种抖动方案会在DCO输出频谱中产生不良杂波。这些杂波因变抗器和DCO中的时序失配而进一步削减。
或者，可使用电容分压器结构。存在多个电容设备嵌入在复杂电容结构中，该复杂电容结构通过以下方式与其它等效结构并行：等效电容低于使用的有效电容。为了实现精细频率步长，需要使用一种复杂模拟架构。通过使用该结构，可以通过使用电容分压器结构内的最小大小电容器按以下方式来获得较好的频率分辨率：电容的等效步长低于所用技术提供的值。
由于在精细与粗糙结构之间重新产生完全匹配的固有困难，精细结构的全范围应通过以下方式设计为大于粗糙结构的单个元件：DCO在输出处无频率宽度缺失。为了使精细结构的动态范围与粗糙结构的单个元件匹配，需要采用复杂的校准算法。可使用水平切片量化——变抗器码在fREF信号的每个上升沿处改变，并且针对输入周期TREF保持不变。如前所述，该拓扑需要在数字部分实施一种复杂的校准算法。
为了使精细范围完整地覆盖粗糙LSB，精细结构的动态范围必须大于粗糙结构的LSB。然后，必须使用精确校准来实现精细结构相对于粗糙结构的完美、准确的频率覆盖。该结构的一个问题是很难准确地将精细电容组结构的动态范围与粗糙电容组结构的LSB进行匹配，因为它们是不同类型的设备得出的模拟量。实际上，结构匹配导致不可能实现大量应用需要的精准度等级。出于这一原因，在精细结构中，通过以下方式选择M个等级：它们完全覆盖粗糙结构的LSB。
该拓扑需要精细结构相对于粗糙结构LSB的校准。然而采用的校准算法相当复杂。
因此，实施这种分压效应所需的特定拓扑的复杂性以及不同类型的模拟部件的使用使得系统对失配敏感并且需要在数字部分实施复杂的校准算法以将每种结构的动态范围与其它结构进行匹配并减轻损伤。此外，在模拟域中很难获得量化等级与电容步长ΔC之间的准确匹配，因此校准从不可以在DCO频率的全范围优化。此外，在产生的性能图中，固有失配引起了杂波。
发明内容
因此，本发明的一个目的是提供具有非常精细的步进的数字可控振荡器，其易于生产并且无需复杂校准。
所述目的通过针对装置的权利要求1的特征来解决。附属权利要求包含进一步的发展。
根据本发明的第一方面，提供了一种振荡器。所述振荡器用于产生输出信号，所述输出信号锁相到输入信号。所述振荡器包括受控振荡器，用于基于振荡器输入信号产生所述输出信号。此外，所述振荡器包括分频器，用于划分所述输出信号的频率，从而产生分频反馈信号。另外，所述振荡器包括检相器，用于基于所述分频反馈信号和所述输入信号产生误差信号。另外，所述振荡器包括误差信号脉冲串调制器，用于通过基于所述输入信号执行所述误差信号的或来源于所述误差信号的信号的脉冲串调制来产生所述振荡器输入信号。通过执行所述脉冲串调制，有可能以高精度实现所述振荡器的非常精细的步进。
根据所述第一方面的第一实施形式，所述振荡器还包括环路滤波器，用于执行所述误差信号的低通滤波，从而产生滤波误差信号。所述误差信号脉冲串调制器用于通过执行所述滤波误差信号的脉冲串调制来产生所述振荡器输入信号。这进一步提高了所述振荡器的精度。
根据所述第一方面或所述第一实施形式的第二实施形式，所述误差信号脉冲串调制器用于将所述振荡器输入信号作为在所述输入信号的周期中由N-x个间隙分隔的x个脉冲而产生。N是所述输入信号的一个周期中的脉冲时隙和间隙的数量。然后，所述误差信号脉冲串调制器用于设置与所述误差信号或来源于所述误差信号的信号成正比的所述脉冲数量x。因此，有可能非常准确地控制所述振荡器输出信号。
根据前一实施形式的又一实施形式，所述误差信号脉冲串调制器用于在所述输入信号周期中均等地分隔所述脉冲并且在所述输入信号周期中均等地分隔所述间隙。因此可以实现输出信号精度的进一步提升。
根据前述两种实施形式中的任一者的又一实施形式，所述误差信号脉冲串调制器用于为所有脉冲设置均等的第一时间段并且为所有间隙设置均等的第二时间段。因此实现了所述误差信号脉冲串调制器的一种非常简单的实施方式。
根据所述第一方面或任一前述实施形式的又一实施形式，所述误差信号脉冲串调制器包括输入信号调制器，用于产生N个调制器输出信号，使得所述N个调制器输出信号中的x个为高，所述调制器输出信号中的N-x个为低，并且x/N与所述误差信号或来源于所述误差信号的所述信号成正比，所述误差信号脉冲串调制器用于从所述误差信号或来源于所述误差信号的所述信号产生所述振荡器输入信号。因此实现了所述脉冲串调制器的一种特别简单的实施方式。
根据前一实施形式的第一实施形式，所述误差信号脉冲串调制器包括触发器链，其中所述触发器链包括N个触发器。所述输入信号被提供给所述触发器链中的第一触发器的启动输入。对所述触发器链中的所述N个触发器进行排列，以便每个触发器的反向输出连接到所述触发器链中的后一触发器的启动输入。这确保所述脉冲串调制器的构造特别简单。
根据关于前一实施形式的一种替代性实施形式，所述误差信号脉冲串调制器包括第一触发器链和第二触发器链，其中所述第一触发器链和所述第二触发器链各自包括N/2个触发器。所述输入信号被提供给所述第一触发器链中的第一触发器的启动输入以及所述第二触发器链中的第一触发器的启动输入。对所述第一触发器链中的所述N/2个触发器进行排列，以便每个触发器的反向输出连接到所述第一触发器链中的后一触发器的启动输入。对所述第二触发器链中的所述N/2个触发器进行排列，以便每个触发器的反向输出连接到所述第二触发器链中的后一触发器的启动输入。所述第一触发器链在所述输入信号的高周期中是活动的，所述第二触发器链在所述输入信号的低周期中是活动的。这种构造降低了关于单个触发器的频率要求，因为每个触发器仅须以半频进行操作。
根据前述两种替代实施形式的又一实施形式，所述误差信号脉冲串调制器包括加权单元，用于将每个触发器的所述输出与所述调制器输出信号中的一个进行加权，从而产生N个加权触发器输出信号。这支持所述误差信号脉冲串调制器的一种简单构造。
根据前一实施形式的又一实施形式，所述加权单元用于增加所述加权触发器输出信号，从而产生所述振荡器输入信号。这也支持所述误差信号脉冲串调制器的一种非常简单的构造。
根据前述四种实施形式的又一实施形式，所述触发器的时钟输入具有来源于所述输出信号的时钟信号。这支持特别准确的同步操作。
根据前一实施形式的又一实施形式，所述分频器包括第一分频器，用于划分所述输出信号的所述频率，从而产生第一分频信号。所述分频器还包括第二分频器，用于划分所述第一分频信号的频率，从而产生所述分频反馈信号。所述第一分频信号是所述时钟信号。这支持非常简单地产生所述时钟信号。
根据所述第一方面或任一前述实施形式的又一实施形式，所述输入信号、所述输出信号、所述振荡器输入信号、所述分频反馈信号、所述误差信号和来源于所述误差信号的所述信号是数字信号。所述可控振荡器是数字可控振荡器。这支持所述振荡器的一种简单构造。
根据所述第一方面或任一前述实施形式的又一实施形式，所述输入信号的所述频率至少比所述输出信号低10倍，优选地100倍，最优选地1000倍。这支持所述振荡器的一种非常简单的构造，因为关于位于所述振荡器之前的部件的频率要求较低。
根据本发明的第二方面，提供了一种用于产生锁相到输入信号的输出信号的方法。所述方法包括：受控振荡器基于振荡器输入信号产生所述输出信号；分频器划分所述输出信号的频率，从而产生分频反馈信号；检相器基于所述分频反馈信号和所述输入信号产生误差信号；误差信号脉冲串调制器通过基于所述输入信号执行所述误差信号的或来源于所述误差信号的信号的脉冲串调制来产生所述振荡器输入信号。这支持非常简单、准确地产生所述输出信号。
根据所述第二方面的第一实施形式，执行所述误差信号的低通滤波，从而产生滤波误差信号。所述振荡器输入信号通过执行所述滤波误差信号的脉冲串调制来产生。这进一步提高了所述振荡器的精度。
根据所述第二方面或所述第二方面的所述第一实施形式的第二实施形式，所述振荡器输入信号作为在所述输入信号的周期中由N-x个间隙分隔的x个脉冲而产生。N是所述输入信号的一个周期中的脉冲时隙和间隙的数量。所述脉冲数量x设置为与所述误差信号或来源于所述误差信号的信号成正比。因此，有可能非常准确地控制所述振荡器输出信号。
根据前一实施形式的又一实施形式，所述脉冲在所述输入信号周期中均等地分隔，所述间隙在所述输入信号周期中均等地分隔。因此可以实现输出信号精度的进一步提升。
根据前述两种实施形式的又一实施形式，为所有脉冲设置相同的第一时间段并且为所有间隙设置相同的第二时间段。因此实现了所述误差信号脉冲串调制器的一种非常简单的实施方式。
根据所述第二方面或任一前述实施形式的又一实施形式，产生N个调制器输出信号，使得所述N个调制器输出信号中的x个为高，所述调制器输出信号中的N-x个为低，并且x/N与所述误差信号或来源于所述误差信号的所述信号成正比，所述振荡器输入信号是从所述误差信号或来源于所述误差信号的所述信号得到的。因此实现了所述脉冲串调制器的一种特别简单的实施方式。
根据前一实施形式的又一实施形式，所述输入信号被提供给触发器链中的第一触发器的启动输入，所述触发器链包括N个触发器，对所述触发器链中的所述N个触发器进行排列，以便每个触发器的反向输出连接到所述触发器链中的后一触发器的启动输入。这确保所述脉冲串调制器的构造特别简单。
根据前一实施形式的替代性实施形式，所述输入信号被提供给第一触发器链中的第一触发器的启动输入以及第二触发器链中的第一触发器的启动输入。每个所述触发器链包括N/2个触发器。对所述第一触发器链和所述第二触发器链中的所述N/2个触发器进行排列，以便每个触发器的反向输出连接到所述相应触发器链中的后一触发器的启动输入。所述第一触发器链在所述输入信号的高周期中是活动的，所述第二触发器链在所述输入信号的低周期中是活动的。这种构造降低了关于单个触发器的频率要求，因为每个触发器仅须以半频进行操作。
根据前述两种实施形式的又一实施形式，执行每个触发器的所述输出与调制器输出信号的加权，从而产生N个加权触发器输出信号。这支持所述误差信号脉冲串调制器的一种简单构造。
根据前一实施形式的又一实施形式，将所述加权触发器输出信号相加，从而产生所述振荡器输入信号。这也支持所述误差信号脉冲串调制器的一种非常简单的构造。
根据前述四种实施形式的又一实施形式，所述触发器的时钟输入具有来源于所述输出信号的时钟信号。这支持特别准确的同步操作。
根据前一实施形式的又一实施形式，所述分频在两个步骤中执行。在第一步骤中，执行分频，从而产生第一分频信号。在第二步骤中，执行所述第一分频信号的第二分频，从而产生所述分频反馈信号。在这种情况下，所述第一分频信号是所述时钟信号。这支持非常简单地产生所述时钟信号。
根据所述第二方面或所述第二方面的任一实施形式的又一实施形式，所述输入信号、所述输出信号、所述振荡器输入信号、所述分频反馈信号、所述误差信号和来源于所述误差信号的所述信号是数字信号。所述可控振荡器是数字可控振荡器。这支持所述振荡器的一种简单构造。
根据所述第二方面或所述第二方面的任一实施形式的又一实施形式，所述输入信号的所述频率至少比所述输出信号低10倍，优选地100倍，最优选地1000倍。这支持所述振荡器的一种非常简单的构造，因为关于位于所述振荡器之前的部件的频率要求较低。
一般而言，需要注意的是，本申请中描述的所有装置、设备、元件、单元和构件可以通过软件或硬件元件或其任意类型的组合实施。此外，设备可以是处理器或可以包括处理器，其中本申请描述的元件、单元和构件的功能可以在一个或多个处理器中实施。本申请中描述的各种实体执行的所有步骤和所描述的将由各种实体执行的功能旨在表明各个实体适于或用于执行各自的步骤和功能。即使在下文描述或特定实施例中，由一般实体执行的具体功能或步骤没有体现在执行该具体步骤或功能的那个实体的具体详细元件的描述中，技术人员也应清楚，这些方法和功能可以在各个软件或硬件元件或其任意类型的组合中实施。
附图说明
下文相对于本发明的实施例且参考附图详细阐述本发明，在附图中
图1所示为示例性振荡器；
图2所示为图1的示例性振荡器的一个参考信号周期中的时序；
图3所示为根据本发明第一方面的振荡器的第一实施例；
图4a所示为脉宽调制方案中的示例性调制；
图4b所示为如根据本发明第一方面的振荡器所使用的调制；
图5所示为根据本发明第一方面的振荡器的第二实施例的细节；
图6所示为根据本发明第一方面的不同实施例的振荡器中不同信号的时序；
图7所示为作为本发明第一方面第三实施例的一部分的数字调制器的功能细节；
图8所示为本发明第一方面第四实施例的细节；
图9所示为本发明第二方面的一实施例。
具体实施方式
首先，已结合图1和图2描述示例性振荡器的功能。在下文中，结合图3至图4b示出本发明第一方面的一实施例的一般功能。结合图5至图8描述本发明第一方面的不同实施例的进一步细节。最后结合图9描述本发明第二方面的一实施例的功能。不同附图中的相似实体和参考编号已部分省略。
在图3中，在全数字锁相环(all digital phase locked loop，ADPLL 10)中示出了根据本发明第一方面的数字可控振荡器15的第一实施例。ADPLL10从输入信号源或输入信号发生器11接收输入信号。输入信号被提供给检相器12，检相器12可连接到环路滤波器13。检相器12可选地通过环路滤波器13连接到误差信号脉冲串调制器14，误差信号脉冲串调制器14连接到受控振荡器15。此外，受控振荡器15连接到分频器16，分频器16在这种情况下可实行为第一分频器16a和第二分频器16b。第一分频器16a的输出端连接到误差信号脉冲串调制器14并连接到第二分频器16b的输入端。第二分频器16b的输出端连接到检相器12。此外，输入信号发生器11连接到误差信号脉冲串调制器14。
输入信号发生器11产生输入信号20并将其提供给检相器12和误差信号脉冲串调制器14。检相器12此外还具有来自分频器16的分频反馈信号26。检相器12执行相位检测，从而基于分频反馈信号26和输入信号20产生误差信号21。误差信号21被提供给环路滤波器13，环路滤波器13执行误差信号21的低通滤波，从而产生数字控制字22。数字控制字22由整数数字控制字(22i)的整数部分和分数数字控制字(22f)的分数部分组成。整数数字控制字22i直接提供给DCO输入，而分数数字控制字22f提供给误差信号脉冲串调制器14。误差信号脉冲串调制器14通过基于由输入信号发生器11输出的输入信号20执行分数数字控制字22f的脉冲串调制来产生数字脉冲串23。具体来说，每个调制串的时间窗口的时长通过输入信号20的周期来指定。DCO15输入是整数数字控制字22i和数字脉冲串23。关于误差信号脉冲串调制器14的功能，参见关于图4a至图8的阐述。产生的数字脉冲串23被提供给受控振荡器15，受控振荡器15基于整数数字控制字22i和数字脉冲串23产生输出信号24。此外，输出信号24被提供给分频器16，分频器16执行分频，从而产生分频反馈信号26。在此处所示的实施例中，第一分频器16a产生第一分频信号25，第一分频信号25也被提供给误差信号脉冲串调制器14并且在那里被用作时钟信号。第一分频反馈信号25还被提供给第二分频器16b，第二分频器16b执行第二分频，从而产生分频反馈信号26。
使用第一分频器将DCO的输出频率降低到第二分频器可以管理的水平。第一分频器16a的分频系数N1比第二分频器16b的分频系数N小得多。N1可以是例如2或3或4。第二分频器具有一个较高的分频系数，其可例如为250或500。以上示例仅用于说明目的，应当清楚，可选择任何分频系数，其中N1＜＜N(例如，N至少比N1大一个或两个数量级)。
分频器16的总分频系数是N*N1，以便使PLL的输出信号频率为晶体的参考频率fxtal(输入信号发生器11产生的信号的频率)的合理倍数：
fdco＝N1·N·fxtal。
输出通过可选分频器反馈回系统的输入端，从而产生负反馈回路。如果输出相位漂移，则误差信号会增加，从而在相反方向驱动DCO相位以便减少误差。这样，输出相位被锁定到称为输入信号20(XTAL，信号1)的另一输入处的相位。假设最初DCO振荡器15大约处于N*N1频率，如参考信号20一样。如果始于振荡器15的相位落到参考信号20的相位之后，则数字检相器12改变DCO振荡器15的数字输入控制以便其加速。同样地，如果相位爬到参考信号20之前，则检相器12改变数字输入控制以便使DCO振荡器15减速。因为最初DCO振荡器15可以远离参考信号20频率，所以实际的数字检相器12还可对应频率差。数字检相器12将DCO信号24(在分频系数1/N和1/N1之后)的相位与输入周期信号20的相位进行比较并调整DCO振荡器15以保持相位匹配。将输出信号24复归输入信号20以进行比较称为反馈回路，因为输出向输入“反馈”，形成回路。在锁步中保持输入和输出相位还意味着保持输入频率和分频输出频率相同。
当ADPLL处于锁情况下时，输入信号20(Xtal，信号1)和反馈信号26正好相等，输入信号20(XTAL，信号1)的上升沿与反馈信号26对齐。如果认为反馈信号是通过分频系数N从第一反馈信号25得到的，则始终满足以下条件：输入信号20(信号1，T_window)的一个周期正好包含第一分频信号25(信号2)的N个周期。这产生了我们在垂直切片操作中寻求的准确匹配。
该方法利用PLL锁定属性来产生给定频率步长的部分多重性。DCO电容的变化ΔC产生了DCO输出频率fout中的频率变化Δfstep。这一变化产生了量化相位步长Δφ＝Δfstep*T_xtal，其中，T_xtal是周期，Δfstep在该周期中是活动的。SDM技术以高频率传播Δfstep量化噪声。分压器电容技术使用已知的模拟技术产生相等的ΔC’量化值。然后，有可能通过DAC满足关系式ΔC＝N_dac*ΔC’，因而满足Δf_step＝N_dac*Δf’，其中N_dac是DAC的数字输入码。Δf’是与值ΔC’的电容变化相关的DCO的频率步长，或者换言之，是时间窗口Txtal内的频率步长，Δf_step是与值ΔC的电容变化相关的频率步长。由于通常存在的模拟损伤，方程式ΔC＝N_dac*ΔC’会不准确，这导致Δf_step≠N_dac*Δf’。
根据关系式Δφ＝Δfstep*T_xtal，如果T_xtal被分割为时长为Δtpulse的N个时隙，使得N*Δtpulse＝T_xtal，则有可能如下编写：
Δφ＝Δfstep*T_xtal＝Δfstep*N*Δtpulse。
该方程式显示有可能在不使用‘模拟’参数ΔC和ΔC’的变化的情况下获得量化相位步长Δφ，其中ΔC和ΔC’产生Δfstep或Δf’的变化。相反，量化相位步长通过参数T_xtal的等效离散化来获得。最小量Δtpulse在ADPLL中呈现为DCO的输出，或者可以从同一DCO频率以简单的分频器结构得到。
如果认为Δtpulse是从DCO输出频率得到的且T_xtal是用作ADPLL参考时钟的晶体振荡器的周期，则精确匹配N*Δtpulse＝T_xtal对于ADPLL的锁情况来说是固有的。
根据方程式Δφ＝Δfstep*N*Δtpulse，有可能确定等价Δf’。具体来说，可以计算Δφ’，在仅应用时长为Δtpulse的1个脉冲(N＝1)时，Δφ’是相位步长。因此，根据方程式Δφ’＝Δfstep*Δtpulse，有可能推导出时间窗口Txtal内的相等平均频率步长Δf’。这可以通过将Δφ’除以Txtal来计算。因此，Δf’通过下式给出：
Δf’＝Δfstep*Δtpulse/T_xtal＝Δfstep/N。
该关系式显示，已知基本频率步长Δfstep，有可能通过时间量化而非模拟电容量化来获得其部分细分。
以这种方式产生的Δtpulse的精度支持具有非常高的分辨率和关于Δtpulse目标值的精确度。
通过该方法，积分非线性(Integral non-linearity，INL)和微分非线性(Differential non-Linearity，DNL)从模拟ΔC失配问题移至Δtpulse与T_xtal匹配。
INL和DNL从模拟电容移至通过比值Δtpulse/T_xtal定义的数字整数显著提高了性能。实际上，在这种情况下，微分非线性通过下式给出：
DNL＝σ(ADPLL)/Δtpulse
其中σ(ADPLL)是ADPLL的噪声，以抖动表示。在高级CMOS光刻中且对于RF ADPLL应用，σ(ADPLL)＝250fs～500fs且Δtpulse＝250ps给出以下值：
DNL＝(1～2)*10e-3LSB。
鉴于模拟域中的最佳可实现值在0.5LSB的范围中，相对于传统方法的性能提升较高。此外，实现了高度线性关系。并且频率的满标值始终等于Δfstep，因此无需任何的复杂校准算法。所提议的系统产生等距分隔为窗口T_xtal的Δtpulse个脉冲的非常准确的量。
本发明的理念是通过误差信号脉冲串调制器14基于分数数字控制字22f产生数字脉冲串23。误差信号脉冲串调制器14在整个窗口Txtal上均匀地分布所产生的数字脉冲串的脉冲。这些脉冲置于窗口Txtal中，以便尽可能远离彼此。
在使用简单的脉宽编码调制(Pulse Width Code Modulation，PWM)时照常将这些脉冲分组在一起会引入噪声，因为所有被分组的脉冲的噪声会累加起来。所提议的方案根据分数数字控制字22f在该窗口中产生一种等距脉冲的模式。这样，频率步长ΔfDCO所产生的瞬时相位误差降至其最小值。此外，脉冲在数字域中产生。这支持通过一种较简单的方式来实施本理念。在有利增强中，所提议的实施方式可使用SD(Delta Sigma)调制以进一步对量化噪声进行整形。这样做的主要益处是通过时间窗口Txtal的精确离散化在数字域中获得分数值。因此，该技术可以实现的精度远高于基于物理或电子量级的或者与很难实施的模拟部件匹配有关的分辨率的技术可实现的精度。
在图4a中，示出了传统脉宽调制与图4b所示的根据本发明的示例性脉冲串调制的比较。在x轴，示出了能够以脉冲或间隙填充的若干时隙。显示不同调制值F的图在彼此上方示出。
显然，在脉宽调制中，与输入信号对应的脉冲全部分组在一起。因此，已调信号的全部能量在窗口开始时被集中到单个脉冲中。剩余窗口为空。另一方面，当使用脉冲串调制时，能量通过使用若干脉冲在整个窗口上传播。所有脉冲都具有相同的宽度。所有的间隙也具有相同的宽度。
所提议的方法的另一方面是使用误差信号脉冲串调制器14，误差信号脉冲串调制器14使用DCO的输出或者使用通过分频电路(图3中的模块16a)连接到DCO输出的信号以产生时长为Δtpulse的定义明确的脉冲。宽度窗口T_xtal被分割为N个相等时隙，每个时隙可以由长度为Δtpulse的脉冲来填充，其中N是第二分频器16b的分频系数。这些脉冲的数量依赖于想要实现的频率步长大小ΔfDCO的值。最大可实现分辨率为：
Res_max＝ΔfDCO/N，其中N＝T_xtal/T_DCO
误差信号脉冲串调制器14填充T_xtal窗口中的时隙，使得所填充的时隙的数量等于分数数字控制字22f。为窗口内的每个脉冲分配定义明确的且唯一的时隙位置。通常，对于值为x的给定分数数字控制字22f和窗口T_xtal中的N个不同可用位置，其中N对应第二分频器16b的分频系数，可以如下计算可用来表示代码的时隙位置的数量：
例如，如果认为时间窗口T_xtal可以由长度为Δtpulse的10个不同脉冲填满，并且分数数字控制字22f为4，即，该窗口内必须放置4个不同的脉冲，则：
Figure BDA0002035798840000171
可用不同的时隙位置来表示该代码。对我们而言，在时间窗口T_xtal中有N个不同的位置，并且可以使用值x来填充时间窗口
1≤x≤N
其中N是第二分频器16b的分频系数。
可以确定产生的噪声较少的配置。给出数字输入码与T_xtal窗口内的时隙位置之间的一对一关系。数字输入码给出我们想要在系统中激活的Δtpulse个脉冲的数量的表示。活动的Δtpulse个脉冲的时隙位置通过数字码x到T_xtal窗口中Δtpulse个脉冲中的表示代码x的位置的映射来确定，
1≤x≤N
以便将时间窗口T_xtal中的Δtpulse个脉冲的相对距离最大化。脉冲在时间窗口T_xtal中以这种方式传播以将Δtpulse个脉冲的相对距离最大化，即，脉冲在时间窗口T_xtal内等距分隔。该情况在DCO系统中产生的相位量化噪声较少。
此外，通过将活动的Δtpulse个脉冲之间的相对距离最大化，量化相位噪声减到最少。数字输入x的值与T_xtal窗口内的Δtpulse个时隙的时隙位置P之间存在完全一对一关系P(x)：
X(i)<＝＝>P(x(i))*Δtpulse，
其中X(i)是采样步长为i的分数数字控制字22f。
误差信号脉冲串调制器14产生函数P(x(i))，P(x(i))完整地定义时隙位置和T_xtal窗口内的Δtpulse个脉冲的数量。例如，环路滤波器，如图3中的数字环路滤波器13，输出值为I的整数数字控制字22i和值为F的分数数字控制字22f，其中F是要编码的分数部分，I是整数部分。
假设须表示以下值F＝2、F＝3、F＝5。根据先前在时间窗口T_xtal被分为N＝10个时隙的情况下说明的那样，不同代码在时间窗口T_xtal中分别通过2个脉冲、3个脉冲和5个脉冲来表示。这些脉冲的存在将表示部分代码，但同时将在系统中增加一些量化噪声。
在使用PWM的情况下(参见图4a)，相位量化噪声最大可能是因为脉冲全部分组在时间窗口T_xtal的开始处，且与0.2、0.3和0.5代码信息有关的频率步长信息全部同时增加。在根据本发明的实施方式中，根据一对一关系P(x(i))拆分脉冲时长，使得各脉冲在时间窗口T_xtal上传播，从而使脉冲等距分隔且脉冲之间的距离最大。这样，时间窗口T_xtal上的噪声量化累积可以最小化(图4b)。虽然已参考将脉冲之间的距离最大化的关系描绘以上实施例，该关系降低了噪声，但是还可使用其它一对一关系。例如，脉冲可两个两个地分组，组之间的距离可以最大化；或者，时间窗口可划分为两个或更多部分，同一部分内的脉冲或脉冲组之间的距离可以最大化。根据每种不同方案，噪声将处于不同频率范围。这样，本发明可以应用于不同的情况和标准。
调制方案在时间窗口T_xtal内的Δtpulse个活动脉冲上产生一种定义明确的模式(脉冲串)，该模式具有最小的量化相位噪声。因此，系统可以利用SDM技术来力争使噪声量化最小。
在图5中，示出了本发明第一方面的振荡器的又一实施例。尤其是在这里，描绘了误差信号脉冲串调制器14的一种实施方式。脉冲串调制器14包括输入信号调制器140和触发器链150，该触发器链包括多个触发器151-156。触发器151-156中的每一个包括一个启动输入。将输入信号20提供给触发器链150中的第一触发器151的第一启动输入。每个触发器包括输出Q和反向输出
Figure BDA0002035798840000191
触发器151-155中的反向输出连接到触发器链150中的各自的后一触发器152-156的启动输入。
将第一分频信号25通过一系列延迟元件160-164提供给触发器链150中的触发器151-156的时钟信号输入，从而使触发器151-156中的每一个以定义脉冲时序的略有不同延迟的版本接收时钟信号。触发器151-156的输出端连接到加权单元，加权单元包括多个加法器141-146，它们以加权方式将触发器151-156的输出信号相加，从而产生数字脉冲串23。
通常，本理念实施为N个相同触发器的级联，其中N对应第二分频器16b的分频系数。在系统的输入端处，存在与输入信号20(T_clock，信号1)的上升沿同步的脉冲Δt_pulse。输入信号20的上升沿启动过程并使脉冲作为行进波经过触发器链。触发器的数量是：
N＝Txtal/Δtpulse＝(第一分频反馈信号25/分频反馈信号26)。
输入信号调制器140产生直接连接到应用于系统的输入数字字的窗口地图。这样，在低频时钟信号的一个周期中，可控振荡器15的输入端仅在特定时间位置中看到行进的脉冲。输入信号调制器140在输入数字码的值与脉冲Δtpulse的位置之间产生一对一映射。触发器151-156的反向输出使缓冲区对于输入信号调制器140输出Δtpulse经过触发器链150并且在可控振荡器的控制下产生脉冲串来说是透明的。
输入量的位置可以是确定的，即，输入码xi的窗口位置可以始终相同或者可以在窗口中置乱以利用Sigma-Delta调制并对量化噪声进行整形。
在图6中，示出了振荡器内的多个信号。在第一行中，描绘了信号Twindow。该信号对应输入信号20。在第二行中，描绘了第一分频信号25。下面每行示出触发器链150中的触发器151-156之一的单个输出信号。在这里显而易见，触发器151-156输出(1)-输出(N)的输出信号各自进行轻微时移，使得产生的脉冲不重叠，但是每个脉冲落入一个时隙中，如图4b所示。
在图7中，突出波形生成以更好地理解原理。考虑N＝10的情况。这里，示出振荡器输入信号的两个示例。第一信号具有输入值2，而第二信号具有输入值5。因此，对于第一信号，数字码xinput＝2；对于第二信号，数字码xinput＝5。显而易见，对于第一输出信号，脉冲占用时隙1和6，而对于第二输出信号，脉冲占用时隙1、3、5、7和9。剩余时隙用间隙填充。因此，信号的能量得以均匀分布。
与SD调制相比，本质上，脉冲串调制中的量化噪声明显降低。此外，脉冲串调制产生的瞬时误差明显少于Delta Sigma调制，因为误差随着时间而扩散，而不仅仅在频率上扩散。脉冲串调制还优于脉宽调制。
T_xtal窗口内的Δtpulse个脉冲的位置作为数字码的函数如下给出：X(i)<＝＝>P(x(i))*Δtpulse。
在图8所示的替代性实施例中，使用两个触发器链180、181。触发器链180、181中的一个在微分Δtpulse的正沿同步，而另一触发器链在微分Δtpulse的负沿同步。这里，第一触发器链180包括不单独引用的多个触发器。第二触发器链181也包括不单独引用的多个触发器。触发器链180、181通过与图5的触发器链150相同的方式来建立。
这里的差异在于，第一分频信号25(信号2)连接到触发器链180、181中的所有触发器的启动端口。输入信号20(信号1)连接到触发器链180、181各自中的第一触发器的相应输入端口。对于第二触发器链181，该信号被延迟单个脉冲。此外，各触发器的输入和输出通过比较器182-186连接，这些比较器将信号进行比较，并在信号相同时输出脉冲。这些比较器182-186的输出用来替代图5的触发器的输出，并且进入用来对产生的信号进行加权和相加的加权单元。系统可以采用在不同信号同步的任意数量的并行链。
在图9中，示出了本发明第二方面的一实施例。在第一步骤200中，提供输入信号。输入信号对应图3的信号20。在第二步骤201中，检相器基于分频反馈信号和输入信号产生误差信号。误差信号对应图3的误差信号21。在第三步骤202中，误差信号脉冲串调制器通过对误差信号或来源于误差信号的信号执行脉冲串调制来产生振荡器输入信号。振荡器输入信号包括图3的数字脉冲串23和整数数字控制字22i。分频反馈信号对应图3的分频反馈信号26。误差信号相当于图3的误差信号21。来源于误差信号的信号对应图3的数字控制字22。在第四步骤203中，受控振荡器基于振荡器输入信号产生输出信号。在最后的第五步骤204中，分频器划分输出信号的频率，从而产生分频反馈信号，分频反馈信号被反馈回第二步骤201并由检相器用来产生误差信号。
所提议的方法实现了振荡器中的非常低的频率控制步长，因此使用数字调制技术实现了量化噪声非常低的DCO。无需任何校准算法，因为精确校准对于ADPLL的锁定情况来说是固有的。
该结构比常见方案要简单得多，因为其无需N个并行平等结构来在DCO内执行精细和粗糙频率步进，如在电容分压器结构中一样。频率步进通过脉冲串调制在时域中实现。这降低了复杂性以及DCO核心的设计工作量，DCO核心是ADPLL中最敏感的块。复杂性从模拟部分移至数字部分。
本发明不限于图中所示的示例。示例性实施例的特性能够以任何有利组合来使用。
本文已经结合各种实施例描述了本发明。但本领域技术人员通过实践本发明，研究附图、本发明以及所附的权利要求，能够理解并获得公开实施例的其他变体。在权利要求书中，词语“包括”不排除其它元素或步骤，“一”不排除多个。单个处理器或其他单元可以完成权利要求中描述的几个器件的功能。在仅凭某些措施被记载在通常不同的从属权利要求书中这个单纯的事实并不意味着这些措施的结合不能被有效地使用。计算机程序可存储或分发到合适的介质上，例如与其它硬件一起或者作为其它硬件的部分提供的光存储介质或者固态介质，还可以以其它形式例如通过因特网或者其它有线或无线电信系统分发。

Claims (14)

1.一种振荡器(10)，其特征在于，用于产生锁相到输入信号(20)的输出信号(24)，包括：
受控振荡器(15)，用于基于振荡器输入信号(23、22i)产生所述输出信号(24)；
分频器(16)，用于划分所述输出信号(24)的频率，从而产生分频反馈信号(26)；
检相器(12)，用于基于所述分频反馈信号(26)和所述输入信号(20)产生误差信号(21)；以及
误差信号脉冲串调制器(14)，用于通过基于所述输入信号(20)执行所述误差信号(21)的或来源于所述误差信号的信号(22)的脉冲串调制来产生所述振荡器输入信号(23、22i)；
所述误差信号脉冲串调制器(14)包括输入信号调制器(140)，用于产生N个调制器输出信号，使得：
所述N个调制器输出信号中的x个为高；
所述调制器输出信号中的N–x个为低；
x/N与所述误差信号(21)或来源于所述误差信号的所述信号(22)成正比，所述误差信号脉冲串调制器(14)用于从所述误差信号(21)或来源于所述误差信号的所述信号(22)产生所述振荡器输入信号(23、22i)。
2.根据权利要求1所述的振荡器(10)，其特征在于：
所述振荡器(10)还包括环路滤波器(13)，用于执行所述误差信号(21)的低通滤波，从而产生滤波误差信号(22)；以及
所述误差信号脉冲串调制器(14)用于通过执行所述滤波误差信号(22)的脉冲串调制来产生所述振荡器输入信号(23、22i)。
3.根据权利要求1或2所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)用于将所述振荡器输入信号(23、22i)作为在所述输入信号(20)的周期中由N-x个间隙分隔的x个脉冲而产生；
N是所述输入信号(20)的一个周期中的脉冲时隙和间隙的数量；以及
所述误差信号脉冲串调制器(14)用于设置与所述误差信号(21)或来源于所述误差信号的信号(22)成正比的所述脉冲数量x。
4.根据权利要求3所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)用于：
在所述输入信号(20)的所述周期中均等地分隔所述脉冲；以及
在所述输入信号(20)的所述周期中均等地分隔所述间隙。
5.根据权利要求3所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)用于：
为所有脉冲设置均等的第一时间段；以及
所有间隙设置均等的第二时间段。
6.根据权利要求1所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)包括触发器链(150)；
所述触发器链(150)包括N个触发器(151、152、153、154、155、156)；
所述输入信号(20)被提供给所述触发器链(150)中的第一触发器(151)的启动输入；以及
对所述触发器链(150)中的所述N个触发器(151、152、153、154、155、156)进行排列，以便每个触发器(151、152、153、154、155、156)的反向输出连接到所述触发器链(150)中的后一触发器(151、152、153、154、155、156)的启动输入。
7.根据权利要求1所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)包括第一触发器链(180)和第二触发器链(181)；
所述第一触发器链(180)包括N/2个触发器；
所述第二触发器链(181)包括N/2个触发器；
所述输入信号(20)被提供给所述第一触发器链(180)中的第一触发器的启动输入以及所述第二触发器链(181)中的第一触发器；
对所述第一触发器链(180)中的所述N/2个触发器进行排列，以便每个触发器的反向输出连接到所述第一触发器链(180)中的后一触发器的启动输入；
对所述第二触发器链(181)中的所述N/2个触发器进行排列，以便每个触发器的反向输出连接到所述第二触发器链(181)中的后一触发器的启动输入；
所述第一触发器链(180)在所述输入信号(20)的高(HIGH)周期中是活动的；以及
所述第二触发器链(181)在所述输入信号(20)的低(LOW)周期中是活动的。
8.根据权利要求6或7所述的振荡器(10)，其特征在于：
所述误差信号脉冲串调制器(14)包括加权单元(141、142、143、144、145、146)，用于：
将每个触发器(151、152、153、154、155、156)的所述输出与所述调制器输出信号中的一个进行加权，从而产生N个加权触发器输出信号。
9.根据权利要求8所述的振荡器(10)，其特征在于：
所述加权单元(141、142、143、144、145、146)用于增加所述加权触发器输出信号，从而产生所述振荡器输入信号(23、22i)。
10.根据权利要求6或7或9所述的振荡器(10)，其特征在于：
所述触发器的时钟输入具有来源于所述输出信号(24)的时钟信号(25)。
11.根据权利要求10所述的振荡器(10)，其特征在于：
所述分频器(16)包括第一分频器(16a)，用于划分所述输出信号(24)的所述频率，从而产生第一分频信号(25)；
所述分频器(16)包括第二分频器(16b)，用于划分所述第一分频信号(25)的频率，从而产生所述分频反馈信号(26)；以及
所述第一分频信号(25)是所述时钟信号。
12.根据权利要求1至2、4至7、9、11中的任一权利要求所述的振荡器(10)，其特征在于：
所述输入信号(20)、所述输出信号(24)、所述振荡器输入信号(23、22i)、所述分频反馈信号(26)、所述误差信号(21)和来源于所述误差信号的所述信号(22)是数字信号；以及
所述受控振荡器是数字可控振荡器(15)。
13.根据权利要求1至2、4至7、9、11中的任一权利要求所述的振荡器，其特征在于：
所述输入信号(20)的所述频率至少比所述输出信号(24)低10倍；或者
所述输入信号(20)的所述频率至少比所述输出信号(24)低100倍；或者
所述输入信号(20)的所述频率至少比所述输出信号(24)低1000倍。
14.一种用于产生锁相到输入信号(20)的输出信号(24)的方法，其特征在于，包括：
受控振荡器(15)基于振荡器输入信号(23、22i)产生(203)所述输出信号(24)；
分频器(16)划分(204)所述输出信号(24)的频率，从而产生分频反馈信号(26)；
检相器(12)基于所述分频反馈信号(26)和所述输入信号(20)产生(201)误差信号(21)；以及
误差信号脉冲串调制器(14)通过基于所述输入信号(20)执行所述误差信号(21)的或来源于所述误差信号的信号(22)的脉冲串调制来产生(202)所述振荡器输入信号(23、22i)；
所述误差信号脉冲串调制器(14)包括输入信号调制器(140)，用于产生N个调制器输出信号，使得：
所述N个调制器输出信号中的x个为高；
所述调制器输出信号中的N–x个为低；
x/N与所述误差信号(21)或来源于所述误差信号的所述信号(22)成正比，所述误差信号脉冲串调制器(14)用于从所述误差信号(21)或来源于所述误差信号的所述信号(22)产生所述振荡器输入信号(23、22i)。
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