JP6794541B2 - 高い精度でデジタル制御可能な発振器 - Google Patents

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Description

本出願は、非常に小さな周波数ステップおよび高い精度で特定の周波数に同調できるデジタル制御可能な発振器に関する。
周波数合成器用のデジタル制御可能な発振器（DCO：Digitally Controllable Oscillator）は、DCO出力で細かい周波数ステッピングを必要とする。発振器は、容量が制御電圧に依存する電圧依存型コンデンサとして実装できる、バラクタ（可変リアクトル）を含む。最先端のCMOSリソグラフィにおいて実現可能な最も細かいバラクタステップサイズは、数十アトファラドのオーダーである。残念ながら、この値は、無線（RF：Radio Frequency）規格にとっては依然として粗すぎる。
例示的な解決策では、分解能を向上させ、量子化ノイズを抑え、DCOにおける時間平均された周波数分解能ΔfDCOを高めるために、シグマデルタ変調技術および／または複雑なアナログ容量分割器構造が使用される。
図1には例示的な発振器1を示す。発振器1は、分周器4およびシグマデルタ変調器3に接続された、制御可能な発振器2を備える。制御可能な発振器2には、入力コードNiおよび差分信号Nxが供給される。シグマデルタ変調器3には、入力周波数Nfおよび分周信号fΔΣが供給され、分周信号は、制御可能な発振器2によって供給された出力信号fDCOに基づいて分周器4によって生成される。
図2には、シグマデルタ変調器1による変調タイミングを示す。
周波数分解能は、高速SDディザリングによって高められ得る。入力コードNiは、基準クロックレートfrefで更新され、周期Tref中有効である。制御可能な発振器2の周波数分解能はΔfDCOである。この周波数ステップは、次式で与えられる量子化位相ノイズをもたらす。
ここで、ΔfDCOはDCOの周波数分解能であり、Δfはオフセット周波数であり、fREFはDCOコード更周新周波数である。最も細かいバラクタ分解能でも、得られる位相ノイズは通常、無線用途にとって大きすぎる。
SDディザリングの使用により、分解能の増大
がもたらされる。
ここで、fditherは、ディザリングの周波数であり、fdiher＝1／TΔΣで与えられる。fdiherは、図2から分かるようにfREF＝1／TREFよりも非常に高い。
ΣΔバラクタディザリングは、バラクタ量子化ノイズエネルギーをRF出力で高周波数オフセットへと移す。典型的なΣΔ変調器の実現により、ディザリングランダム化を適切にする必要性と、DCO位相ノイズスペクトルを妨害しないこととのバランスがとられる。そのような結果を達成するために、マルチビット入力コードを有する第2のまたはより高次の多段ノイズシェーピング（MASH：multistage noise shaping）シグマデルタ変調器（SDM：sigma−delta modulator）が、十分に細かい分解能をもたらすことができる。しかし、そのようなディザリング方式の実装により、悪さをするスパーがDCO出力スペクトル中にもたらされる。これらのスパーはさらに、バラクタおよびDCO中のタイミング不一致によって劣化する。
代わりに、容量分割器構造を使用してもよい。そこでは、等価容量が有効使用容量よりも低くなるように、複数の容量デバイスが他の等価構造と平行に複雑な容量構造に埋め込まれる。細かい周波数ステップを実装するために、複雑なアナログアーキテクチャを使用する必要がある。この構造を使用することで、利用される技術によって提供される値よりも等価容量ステップが小さくなるように最小サイズのコンデンサをコンデンサ分割器構造内で使用することにより、より細かい周波数分解能が得られる。
細かい構造と粗い構造との完全な一致を再現するという内在する困難性に起因して、DCOが出力で周波数スパンを欠如しないように、細かい構造の全範囲を粗い構造の単一要素よりも大きく設計しなければならない。細かい構造のダイナミックレンジを粗い構造の単一要素に一致させるために、複雑な較正アルゴリズムを利用する必要がある。バラクタコードがfREF信号の各立ち上がりエッジで変化し、入力のTREF周期で一定に保持される、水平スライス量子化を使用してもよい。このトポロジは、前述したように、複雑な較正アルゴリズムをデジタルセクションに実装することを必要とする。
粗いLSBを細かい範囲で完全にカバーするために、細かい構造のダイナミックレンジを粗い構造のLSBよりも大きくしなければならない。そして、細かい対粗いの完全かつ精確な周波数カバーを行うために、精確な較正が必須になる。この構造の問題は、細かい容量バンク構造のダイナミックレンジを粗い容量バンク構造のLSBに精確に一致させることが非常に困難になることにあり、これは、それらが、異なる種類のデバイスによって導出されるアナログ量であるためである。実際には、構造同士の一致により、多くの用途に必要とされる精度レベルを達成することが不可能になる。この理由から、細かい構造には、粗い構造のLSBを十分にカバーするようにM個のレベルが選ばれる。
このトポロジにより、粗い構造のLSBに対して細かい構造を較正することが必要になる。けれども、利用される較正アルゴリズムは非常に複雑である。
したがって、そのような分割効果を実装するために必要とされる特定のトポロジの複雑さおよび異なる種類のアナログ部品の使用により、システムが不一致に対してデリケートになり、各構造のダイナミックレンジを他の構造に一致させるとともに障害を軽減するために、デジタルセクションに実装される複雑な較正アルゴリズムが必要になる。さらに、量子化レベルと容量ステップΔCとの間の精確な一致は、アナログ領域で得るのが非常に困難であるので、較正は、DCOの周波数の全範囲にわたって最適化可能になることはない。さらに、内在する不一致により、得られた性能図中のスパーがもたらされる。
したがって、本出願の目的は、製造が簡単であり、かつ複雑な較正を必要としない、非常に細かいステッピングを有するデジタル制御可能な発振器を提供することにある。
本目的は、装置に関する請求項1の特徴によって解決される。従属請求項はさらなる発展を含む。
本出願の第1の態様によれば、発振器が提供される。発振器は、入力信号に位相ロックされた出力信号を生成するように構成される。発振器は、発振器入力信号に基づいて出力信号を生成するように構成された制御された発振器を備える。さらに、発振器は、出力信号の周波数を分割し、周波数分割されたフィードバック信号をもたらすように構成された分周器を備える。発振器は、周波数分割されたフィードバック信号および入力信号に基づいて誤差信号を生成するように構成された位相検出器も備える。発振器は、誤差信号または入力信号に基づいて誤差信号から導出された信号のパルス列変調を行うことにより、発振器入力信号を生成するように構成された誤差信号パルス列変調器も備える。パルス列変調を行うことにより、発振器の非常に細かいステッピングを高い精度で達成することができる。
第1の態様の第1の実装形態によれば、発振器は、誤差信号のローパスフィルタリングを行い、フィルタリングされた誤差信号をもたらすように構成されたループフィルタをさらに備える。誤差信号パルス列変調器は、フィルタリングされた誤差信号のパルス列変調を行うことにより、発振器入力信号を生成するように構成される。したがって、発振器の精度がさらに高められる。
第1の態様または第1の実装形態の第2の実装形態によれば、誤差信号パルス列変調器は、入力信号の周期内でN−x個のギャップによって隔てられたx個のパルスとして発振器入力信号を生成するように構成される。Nは、入力信号の1周期内のパルスおよびギャップのためのスロットの数である。誤差信号パルス列変調器は、誤差信号または誤差信号から導出された信号に見合うパルスの数xを設定するように構成される。したがって、発振器出力信号を非常に精確に制御することができる。
前の実装形態のさらなる実装形態によれば、誤差信号パルス列変調器は、入力信号の周期にわたってパルスを等間隔で配置するように、かつ入力信号の周期にわたってギャップを等間隔で配置するように構成される。したがって、さらに高い出力信号精度を達成することができる。
前の2つの実装形態のいずれか1つのさらなる実装形態によれば、誤差信号パルス列変調器は、等しい第1の時間を全てのパルスに設定するように、かつ等しい第2の時間を全てのギャップに設定するように構成される。したがって、誤差信号パルス列変調器の非常に簡単な実装が達成される。
第1の態様または前述した実装形態のいずれかのさらなる実装形態によれば、誤差信号パルス列変調器は、N個の変調器出力信号のうちx個がハイであり、変調器出力信号のうちN−x個がローであり、x／Nが、誤差信号または誤差信号から導出された信号に見合うように、N個の変調器出力信号を生成するように構成された入力信号変調器を備え、誤差信号パルス列変調器は、発振器入力信号を生成するように構成される。したがって、パルス列変調器の特に簡単な実装が達成される。
前の実装形態の第1の実装形態によれば、誤差信号パルス列変調器は、フリップフロップチェーンを備え、フリップフロップチェーンは、N個のフリップフロップを備える。入力信号は、フリップフロップチェーン内の第1のフリップフロップのイネーブル入力に供給される。フリップフロップチェーンのN個のフリップフロップは、各フリップフロップの反転出力が、フリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される。したがって、パルス列変調器の特に簡単な構成が確保される。
前の実装形態に関する代替的な実装形態によれば、誤差信号パルス列変調器は、第1のフリップフロップチェーンおよび第2のフリップフロップチェーンを備え、第1のフリップフロップチェーンおよび第2のフリップフロップチェーンはそれぞれ、N／2個のフリップフロップを備える。入力信号は、第1のフリップフロップのイネーブル入力および第1のフリップフロップチェーンならびに第2のフリップフロップチェーン内の第1のフリップフロップのイネーブル入力に供給される。第1のフリップフロップチェーンのN／2個のフリップフロップは、各フリップフロップの反転出力が、第1のフリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される。第2のフリップフロップチェーンのN／2個のフリップフロップは、各フリップフロップの反転出力が、第2のフリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される。第1のフリップフロップチェーンは、入力信号のハイ期間中にアクティブであり、
第2のフリップフロップチェーンは、入力信号のロー期間中にアクティブである。この構成により、個々のフリップフロップに関する周波数要件が緩和され、これは、各フリップフロップが、半周波数で動作しさえすればよいためである。
前の2つの代替的な実装形態のさらなる実装形態によれば、誤差信号パルス列変調器は、各フリップフロップの出力を変調器出力信号の1つで重み付け、重み付けされたN個のフリップフロップ出力信号をもたらすように構成された重み付けユニットを備える。したがって、誤差信号パルス列変調器の簡単な構成が可能になる。
前の実装形態のさらなる実装形態によれば、重み付けユニットは、重み付けされたフリップフロップ出力信号を加算し、発振器入力信号をもたらすように構成される。したがって、また誤差信号パルス列変調器の非常に簡単な構成が可能になる。
前の4つの実装形態のさらなる実装形態によれば、フリップフロップのクロック入力に、出力信号から導出されたクロック信号が供給される。したがって、特に精確な同期動作が可能になる。
前の実装形態のさらなる実装形態によれば、分周器は、出力信号の周波数を分割し、第1の周波数分割された信号をもたらすように構成された第1の分周器を備える。分周器はさらに、第1の周波数分割された信号の周波数を分割し、周波数分割されたフィードバック信号をもたらすように構成された第2の分周器を備える。第1の周波数分割された信号はクロック信号である。したがって、クロック信号の非常に簡単な生成が可能になる。
第1の態様または前述した実装形態のいずれかのさらなる実装形態によれば、入力信号、出力信号、発振器入力信号、周波数分割されたフィードバック信号、誤差信号、および誤差信号から導出された信号は、デジタル信号である。制御可能な発振器は、制御可能なデジタル発振器である。したがって、発振器の簡単な構成が可能になる。
第1の態様または前述した実装形態のいずれかのさらなる実装形態によれば、入力信号の周波数は少なくとも、出力信号の1／10、好ましくは1／100、最も好ましくは1／1000よりも低い。したがって、発振器の非常に簡単な構成が可能になり、これは、発振器の前に位置する部品に関する周波数要件が低くなるためである。
本出願の第2の態様によれば、入力信号に位相ロックされた出力信号を生成するための方法が提供される。方法は、制御された発振器によって、発振器入力信号に基づいて出力信号を生成するステップと、分周器によって、周波数分割されたフィードバック信号をもたらすように、出力信号の周波数を分割するステップと、位相検出器によって、周波数分割されたフィードバック信号および入力信号に基づいて誤差信号を生成するステップと、誤差信号パルス列変調器によって、誤差信号または入力信号に基づいて誤差信号から導出された信号のパルス列変調を行うことにより、発振器入力信号を生成するステップとを含む。したがって、出力信号の非常に簡単かつ精確な生成が可能になる。
第2の態様の第1の実装形態によれば、フィルタリングされた誤差信号をもたらす、誤差信号のローパスフィルタリングが行われる。発振器入力信号は、フィルタリングされた誤差信号のパルス列変調を行うことによって生成される。したがって、発振器の精度がさらに高められる。
第2の態様または第2の態様の第1の実装形態の第2の実装形態によれば、発振器入力信号は、入力信号の周期内でN−x個のギャップによって隔てられたx個のパルスとして生成される。Nは、入力信号の1周期内のパルスおよびギャップのためのスロットの数である。パルスの数xは、誤差信号または誤差信号から導出された信号に見合うように設定される。したがって、発振器出力信号を非常に精確に制御することができる。
前の実装形態のさらなる実装形態によれば、パルスは、入力信号の周期にわたって等間隔で配置され、ギャップは、入力信号の周期にわたって等間隔で配置される。したがって、さらに高い出力信号精度を達成することができる。
前の2つの実装形態のさらなる実装形態によれば、同一の第1の時間が全てのパルスに設定され、同一の第2の時間が全てのギャップに設定される。したがって、誤差信号パルス列変調器の非常に簡単な実装が達成される。
第2の態様または前述した実装形態のいずれかのさらなる実装形態によれば、N個の変調器出力信号は、N個の変調器出力信号のうちx個がハイであり、変調器出力信号のうちN−x個がローであり、x／Nが、誤差信号、または誤差信号から導出され、発振器入力信号が導出される信号に見合うように生成される。したがって、パルス列変調器の特に簡単な実装が達成される。
前の実装形態のさらなる実装形態によれば、入力信号は、N個のフリップフロップを備えるフリップフロップチェーン内の第1のフリップフロップのイネーブル入力に供給され、フリップフロップチェーンのN個のフリップフロップは、各フリップフロップの反転出力が、フリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される。したがって、パルス列変調器の特に簡単な構成が確保される。
前述した実装形態の代替的な実装形態によれば、入力信号は、第1のフリップフロップチェーンの第1のフリップフロップのイネーブル入力、および第2のフリップフロップチェーン内の第1のフリップフロップのイネーブル入力に供給される。フリップフロップチェーンはそれぞれ、N／2個のフリップフロップを備える。第1のフリップフロップチェーン内および第2のフリップフロップチェーン内のN／2個のフリップフロップは、各フリップフロップの反転出力が、各フリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される。第1のフリップフロップチェーンは、入力信号のハイ期間中にアクティブであり、第2のフリップフロップチェーンは、入力信号のロー期間中にアクティブである。この構成により、個々のフリップフロップに関する周波数要件が緩和され、これは、各フリップフロップが、半周波数で動作しさえすればよいためである。
前述した2つの実装形態のさらなる実装形態によれば、N個の重み付けされたフリップフロップ出力信号をもたらす、変調器出力信号による各フリップフロップの出力の重み付けが行われる。したがって、誤差信号パルス列変調器の簡単な構成が可能になる。
前の実装形態の実装形態によれば、重み付けされたフリップフロップ出力信号は合算され、発振器入力信号をもたらす。したがって、また誤差信号パルス列変調器の非常に簡単な構成が可能になる。
前述した4つの実装形態のさらなる実装形態によれば、フリップフロップのクロック入力に、出力信号から導出されたクロック信号が供給される。したがって、特に精確な同期動作が可能になる。
前の実装形態のさらなる実装形態によれば、周波数分割は、2つのステップで行われる。第1のステップでは、第1の周波数分割された信号をもたらす周波数分割が行われる。第2のステップでは、周波数分割されたフィードバック信号をもたらす、第1の周波数分割された信号の第2の周波数分割が行われる。この場合、第1の周波数分割された信号はクロック信号である。したがって、クロック信号の非常に簡単な生成が可能になる。
第2の態様または第2の態様の実装形態のいずれかのさらなる実装形態によれば、入力信号、出力信号、発振器入力信号、周波数分割されたフィードバック信号、誤差信号、および誤差信号から導出された信号は、デジタル信号である。制御可能な発振器は、デジタル制御可能な発振器である。したがって、発振器の簡単な構成が可能になる。
第2の態様または第2の態様の実装形態のいずれかのさらなる実装形態によれば、入力信号の周波数は少なくとも、出力信号の1／10、好ましくは1／100、最も好ましくは1／1000よりも低い。したがって、発振器の非常に簡単な構成が可能になり、これは、発振器の前に位置する部品に関する周波数要件が低くなるためである。
全般的に、本出願に記載される全ての装置、デバイス、要素、ユニットおよび手段その他を、ソフトウェアもしくはハードウェア要素またはそれらの任意の種類の組合せによって実装できることに留意する必要がある。さらに、デバイスは、プロセッサであっても、プロセッサを備えてもよく、本出願に記載される要素、ユニットおよび手段の機能は、1つ以上のプロセッサに実装されてもよい。本出願に記載される各種のエンティティによって行われる全てのステップ、また各種のエンティティによって行われると記載される機能は、各エンティティが各ステップおよび各機能を行うように適合または構成されることを意味するのである。以下の説明または特定の実施形態において、一般的なエンティティによって行われるべき特定の機能またはステップが、特定のステップまたは機能を行うそのエンティティの特定の詳細な要素の説明に反映されていない場合でも、これらの方法および機能をソフトウェアもしくはハードウェア要素またはそれらの任意の種類の組合せに関して実装できることは、当業者にとって明らかであろう。
以下では、添付図面を参照して本出願の実施形態に関連して本出願を詳細に説明する。
例示的な発振器を示す。 図1の例示的な発振器における基準信号の1周期内のタイミングを示す。 本出願の第1の態様による発振器の第1の実施形態を示す。 パルス幅変調方式の例示的な変調を示す。 本出願の第1の態様による発振器によって使用される変調を示す。 本出願の第1の態様による発振器の第2の実施形態の詳細を示す。 本出願の第1の態様の様々な実施形態による発振器内の異なる信号タイミングを示す。 本出願の第1の態様の第3の実施形態の一部としてのデジタル変調器の機能の詳細を示す。 本出願の第1の態様の第4の実施形態の詳細を示す。 本出願の第2の態様の実施形態を示す。
初めに、図1および図2に沿って例示的な発振器の機能を説明した。以下では、図3から図4bに沿って本出願の第1の態様の実施形態の全般的な機能を示す。図5から図8に沿って本出願の第1の態様の異なる実施形態のさらなる詳細を説明する。最後に、図9に沿って本出願の第2の態様の実施形態の機能を説明する。異なる図中の類似の要素および参照番号を一部省略している。
図3には、位相ロックされた全デジタル式ループ（ADPLL（all digital phase locked loop）10）内にある、本出願の第1の態様によるデジタル制御可能な発振器15の第1の実施形態を示す。ADPLL10は、入力信号供給源すなわち入力信号生成器11から入力信号を受ける。入力信号は、ループフィルタ13に接続されてもよい、位相検出器12に供給される。位相検出器12は、任意選択的にループフィルタ13を通じて、制御された発振器15に接続された誤差信号パルス列変調器14に接続される。制御された発振器15はさらに、この場合のように、第1の分周器16aおよび第2の分周器16bとして実施されてもよい、分周器16に接続される。第1の分周器16aの出力が、誤差信号パルス列変調器14および第2の分周器16bの入力に接続される。第2の分周器16bの出力が位相検出器12に接続される。さらに、入力信号生成器11は、誤差信号パルス列変調器14に接続される。
入力信号生成器11は、入力信号20を生成し、それを位相検出器12および誤差信号パルス列変調器14に供給する。位相検出器12にはさらに、分周器16から周波数分割されたフィードバック信号26が供給される。位相検出器12は、位相検出を行うことで、周波数分割されたフィードバック信号26および入力信号20に基づいて誤差信号21を生成する。誤差信号21はループフィルタ13に供給され、ループフィルタは、誤差信号21のローパスフィルタリングを行い、デジタル制御ワード22をもたらす。デジタル制御ワード22は、整数部すなわち整数デジタル制御ワード（22i）と、端数部すなわち端数デジタル制御ワード（22f）とで構成される。整数デジタル制御ワード22iは、DCO入力に直接供給され、端数デジタル制御ワード22fは、誤差信号パルス列変調器14に供給される。誤差信号パルス列変調器14は、入力信号生成器11によって出力された入力信号20に基づいて端数デジタル制御ワード22fのパルス列変調を行うことにより、デジタルパルス列23を生成する。具体的に、各変調列の時間窓の継続時間が、入力信号20の周期によって特定される。DCO15の入力は、整数デジタル制御ワード22iおよびデジタルパルス列23である。誤差信号パルス列変調器14の機能に関して、図4aから図8の説明が参照される。得られたデジタルパルス列23は、整数デジタル制御ワード22iおよびデジタルパルス列23に基づいて出力信号24を生成する制御された発振器15に供給される。出力信号24はさらに、周波数分割を行い周波数分割されたフィードバック信号26をもたらす分周器16に供給される。ここに図示した実施形態において、第1の分周器16aは、第1の周波数分割された信号25を生成し、第1の周波数分割された信号は、誤差信号パルス列変調器14にも供給され、そこでクロック信号として使用される。第1の周波数分割されたフィードバック信号25は、第2の周波数分割を行い周波数分割されたフィードバック信号26をもたらす第2の分周器16bにも供給される。
第1の分周器の使用により、DCOの出力の周波数が、第2の分周器によって管理できるレベルまで低下する。第1の分周器16aの分周比N1が、第2の分周器16bの分周比Nよりも非常に小さい。N1は、例えば2、3または4とすることができる。第2の分周器は、例えば250または500でもよい、より大きな分周比を有する。上記の例は、単に例示を目的としており、任意の分周比、ここで、N1＜＜N（例えば、Nは、N1よりも少なくとも1オーダーまたは2オーダー程度大きい）を選んでもよいことは明らかであろう。
PLLの出力信号周波数を水晶の基準周波数fxtal（入力信号生成器11によって生成された信号の周波数）の有理数倍にするために、分周器16の分周比の合計がN＊N1となる。
fdco＝N1・N・fxtal
出力は、任意選択的な分周器を通じてシステムの入力にフィードバックされ、負のフィードバックループをもたらす。出力位相がずれると、誤差信号が増大し、誤差を抑えるようにDCO位相を逆方向に駆動する。よって、出力位相は、入力信号20（XTAL、信号1）と呼ばれる他の入力での位相にロックされる。最初にDCO発振器15が基準信号20と同じN＊N1周波数にあると想定する。発振器15による位相が基準信号20の位相に遅れると、デジタル位相検出器12は、速度を増すようにDCO発振器15のデジタル入力制御を変更する。同様に、位相が基準信号20を徐々に追い越すと、位相検出器12は、DCO発振器15の速度を落とすようにデジタル入力制御を変更する。最初にDCO発振器15が基準信号20の周波数から離れていることがあるので、実際のデジタル位相検出器12は周波数差に応答してもよい。デジタル位相検出器12は、DCO信号24の位相（分周比1／Nおよび1／N1の後）を入力周期信号20の位相と比較し、位相の一致を保つようにDCO発振器15を調節する。出力信号24を比較のために入力信号20の方に戻すことは、フィードバックループと呼ばれ、これは、出力が入力の方に「フィードバック」され、ループを形成するためである。入力および出力位相をロックステップに保つことは、入力周波数と分割された出力周波数とを同じに保つことも意味する。
ADPLLがロック状態にあるとき、入力信号20（Xtal、信号1）とフィードバック信号26とは正に等しく、入力信号20（XTAL、信号1）の立ち上がりエッジとフィードバック信号26の立ち上がりエッジとが揃う。フィードバック信号が分周比Nによって第1のフィードバック信号25から導出されることを考慮すると、入力信号20（信号1、T＿window）の1周期が第1の周波数分割された信号25（信号2）の正にN周期を含む状態が常に確認される。したがって、垂直スライシング動作において模索している精確な一致がもたらされる。
この手法は、所与の周波数ステップの端数多重性を生成するためにPLLロック特性を使用する。DCOの容量変化ΔCにより、DCO出力周波数foutの周波数変化Δfstepがもたらされる。この変化により、量子化位相ステップΔΦ＝Δfstep＊T＿xtalがもたらされ、ここで、T＿xtalは、Δfstepが有効である周期である。SDM技術により、高周波数のΔfstep量子化ノイズが分散される。分割器容量技術により、既知のアナログ技術によって等価なΔC’量子化値が作り出される。そして、DACにより、関係ΔC＝N＿dac＊ΔC’、よって、Δf＿step＝N＿dac＊Δf’を満たすことができ、ここで、N＿dacは、DACのデジタル入力コードである。Δf’は、値ΔC’の容量変動に関連するDCOの周波数ステップであり、言い換えれば、時間窓Txtal内の周波数ステップであり、Δf＿stepは、値ΔCの容量変動に関連する周波数ステップである。アナログ障害に起因して、概して式ΔC＝N＿dac＊ΔC’は正確ではなく、したがって、Δf＿step≠N＿dac＊Δf’となる。
ΔΦ＝Δfstep＊T＿xtalの関係より、N＊Δtpulse＝T＿xtalとなるように、T＿xtalが、継続時間ΔtpulseのN個の時間スロットにセグメント化されると、
ΔΦ＝Δfstep＊T＿xtal＝Δfstep＊N＊Δtpulse
と書くことができる。
この式は、ΔfstepまたはΔf’の変化を生じさせる「アナログ」パラメータΔCおよびΔC’の変化を使用せずに量子化位相ステップΔΦが得られることを示す。代わりに、量子化位相ステップは、パラメータT＿xtalに関する等価離散化を通じて得られる。最小量子Δtpulseは、DCO出力としてADPLL内に存在し、または、簡単な分割器構造を用いて同じDCO周波数によって導出することができる。
ΔtpulseがDCO出力周波数によって導出され、T＿xtalが、ADPLL用の基準クロックとして使用される水晶発振器周期であることを考慮すると、N＊Δtpulse＝T＿xtalの正確な一致は、ADPLLのロック状態に内在する。
式ΔΦ＝Δfstep＊N＊Δtpulseから、等価Δf’を決定することができる。具体的に、継続時間Δtpulseの1つのパルスのみが適用される（N＝1）ときの位相ステップであるΔΦ’を計算することができる。したがって、式ΔΦ’＝Δfstep＊Δtpulseから、時間窓Txtal内の等価平均周波数ステップΔf’を導出することができる。これは、ΔΦ’をTxtalで除算して計算することができる。したがって、Δf’は、
Δf’＝Δfstep＊Δtpulse／T＿xtal＝Δfstep／N
によって与えられる。
この関係は、基本周波数ステップΔfstepを仮定して、アナログ容量量子化の代わりに時間量子化を用いて基本周波数ステップの端数副分割が得られることを示す。
そのように生成されたΔtpulseの精度により、Δtpulseの目標値に関する非常に高い分解能および精密性を有することが可能になる。
この手法により、積分非線形性INL（Integral non−linearity）および差分非線形性DNL（Differential non−Linearity）が、アナログΔCの不一致問題からΔtpulseとT＿xtalとの一致に移される。
INLおよびDNLをアナログ容量から、比率Δtpulse／T＿xtalによって定義されるデジタル整数に移すことにより、性能が劇的に高められる。実際にはこの場合、微分非線形性は、
DNL＝σ（ADPLL）／Δtpulse
によって与えられ、ここで、σ（ADPLL）は、ジッタ内で表現されるADPLLのノイズである。最先端のCMOSリソグラフィおよびRF ADPLL用途の場合、σ（ADPLL）＝250fs〜500fsおよびΔtpulse＝250psにより、
DNL＝（1〜2）＊10e−3LSB
の値が与えられる。
アナログ領域において可能な最良値が0．5LSBの範囲であることを考慮すると、従来の手法に対する性能の向上は大きい。さらに、高い線形関係性が達成される。また、周波数のフルスケール値が常にΔfstepに等しいので、複雑な較正アルゴリズムが必要とされない。提案したシステムは、窓T＿xtal内に等間隔で配置されたΔtpulseパルスの非常に精確な量子を生成する。
本出願の発想は、誤差信号パルス列変調器14によって端数デジタル制御ワード22fに基づくデジタルパルス列23を生成することにある。誤差信号パルス列変調器14は、生成されたデジタルパルス列のパルスを窓Txtal全体に均質に分布させる。パルスは、できるだけ互いに離れるように窓Txtal内に配置される。
簡単なパルス幅コード変調（PWM：Pulse Width Code Modulation）を使用するときの通常どおりパルスをグループ化することにより、より多くのノイズが導入され、これは、グループ化されたパルス全てのノイズを合算するためである。提案した解決策は、端数デジタル制御ワード22fに従って、この窓内に等間隔で配置されたパルスのパターンを生成した。このようにして、周波数ステップΔfDCOによって生成された瞬間的な位相誤差が、その最小値まで抑えられる。加えて、デジタル領域でパルスが生成される。したがって、本発想をより簡単なやり方で実装することができる。有利な拡張において、提案した実装は、量子化ノイズをさらにシェーピングするためにSD（デルタシグマ）変調を使用してもよい。このことによる主な利益は、時間窓Txtalの精確な離散化によって端数値がデジタル領域で得られることである。したがって、この技術によって達成できる精度は、物理的または電気的な分解能の大きさに基づく技術、または実装が困難であるアナログ部品一致にリンクされた技術によって達成可能な精度よりも非常に高い。
図4aには、図4bに示す本出願による例示的なパルス列変調と対比して従来のパルス幅変調を示す。x軸には、パルスまたはギャップのいずれかで満たすことができるいくつかのスロットを示す。上方には、異なる変調値Fを示す図を互いに示す。
パルス幅変調において入力信号に相当するパルスが全てグループ化されることは明らかである。よって、変調信号の全エネルギーが、窓の最初の単一パルスに集中する。窓の残り部分は空である。一方、パルス列変調を使用するとき、エネルギーは、いくつかのパルスを使用して窓全体に分散する。パルスは全て同一幅である。ギャップも全て同一幅である。
提案した手法の一態様は、DCO出力または周波数分割回路（図3のモジュール16a）によってDCO出力にリンクされた信号を使用する誤差信号パルス列変調器14を使用して、継続時間Δtpulseの明確なパルスをもたらす。幅T＿xtalの窓は、N個の等しいスロットに分割され、各スロットは、長さΔtpulseのインパルスによって満たすことができ、ここで、Nは第2の分周器16bの分周比である。これらパルスの数は、実現したい周波数ステップサイズΔfDCOの値に依存する。達成可能な最大分解能は、
Res＿max＝ΔfDCO／N、ここで、N＝T＿xtal／T＿DCO
である。
誤差信号パルス列変調器14は、満たされたスロットの数が端数デジタル制御ワード22fに等しくなるように、T＿xtal窓内のスロットを満たす。明確で一意のスロット位置が、窓内の各パルスに割り当てられる。概して、値xの所与の端数デジタル制御ワード22fおよび窓T＿xtal内の利用可能な異なる位置の数N（Nは第2の分周器16bの分周比に相当する）の場合、コードを表すために利用可能なスロット位置の数を以下のように計算することができる。
例として、時間窓T＿xtalを長さΔtpulseの10個の異なるインパルスによって完全に満たすことができ、端数デジタル制御ワード22fが4であり、すなわち、この窓内に4個の異なるパルスを収める必要があることを考慮すると、
このコードを表すために
個の異なるスロット位置を利用可能である。この場合、時間窓T＿xtal内にN個の異なる位置があり、窓を値x
1≦x≦N
で満たすことができ、ここで、Nは第2の分周器16bの分周比である。
少ないノイズをもたらす構成を決定することができる。デジタル入力コードとT＿xtal窓内のスロット位置との間には、双方向の一義的関係性が与えられる。デジタル入力コードにより、システム内で有効化したいΔtpulseパルスの数の表示が与えられる。有効なΔtpulseパルスのスロット位置は、デジタルコードx
1≦x≦N
を、コードxを表すT＿xtal窓内のΔtpulseインパルスの位置に、時間窓T＿xtal内のΔtpulseパルスの相対距離を最大化するようにマッピングすることにより決定される。パルスは、Δtpulseパルスの相対距離を最大化するように時間窓T＿xtal内に分散され、すなわち、インパルスは、時間窓T＿xtal内に等間隔で配置される。この状態は、DCOシステム内でより少ない位相量子化ノイズをもたらす。
さらに、有効なΔtpulseパルス間の相対距離を最大化することにより、量子化位相ノイズは最小化される。デジタル入力xの値とT＿xtal窓内のΔtpulseパルスのスロット位置Pとの間には、十分な双方向の一義的関係性P（x）：
X（i）＜＝＝＞P（x（i））＊Δtpulse
があり、
ここで、X（i）は、サンプリングステップiでの端数デジタル制御ワード22fである。
誤差信号パルス列変調器14は、T＿xtal窓内のスロット位置およびΔtpulseパルスの数を完全に規定する関数P（x（i））をもたらす。例として、図3のデジタルループフィルタ13などのループフィルタは、値Iの整数デジタル制御ワード22iおよび値Fの端数デジタル制御ワード22fを出力し、ここで、Fは符号化される端数部であり、Iは整数部である。
次の値F＝2、F＝3およびF＝5を表す必要がある場合を仮定する。時間窓T＿xtalがN＝10のスロットに分割される場合について前述したことから、異なるコードはそれぞれ、時間窓T＿xtal内の2個のパルス、3個のパルス、および5個のパルスによって表される。これらパルスの存在は、端数コードを表すが、同時にいくらかの量子化ノイズをシステムに加える。
PWMが使用される場合（図4aを参照）には、位相に関する量子化ノイズが想定最大となり、これは、パルスが全て時間窓T＿xtalの最初にグループ化され、0．2、0．3、および0．5のコード情報にリンクされる周波数ステップ情報が全て同時に加えられるためである。本出願による実装において、パルス継続時間は、パルスが等間隔で配置され、かつパルス間の距離が最大となるように、個々のパルスが時間窓T＿xtalにわたって分散されるように、双方向の一義的関係性P（x（i））に従ってスプリットされる。このようにして、時間窓T＿xtalにわたるノイズ量子化の蓄積を最小化することができる（図4b）。パルス間の距離を最大化し、ノイズを抑える関係性を参照して上記実施形態を説明してきたが、他の双方向の一義的関係性を使用してもよい。例えば、パルスが2×2にグループ化されてもよく、グループ間の距離が最大化されてもよい、または、時間窓が2つ以上のセクションに分割されてもよく、同じセクション内のパルスもしくはパルスグループの距離が最大化されてもよい。異なる各解決策によれば、ノイズは、異なる周波数範囲に配置される。このやり方で、本出願は、異なる状況および規格に適用することができる。
本変調方式により、時間窓T＿xtal内の有効なΔtpulseパルスに関して、最小の量子化位相ノイズを有する明確なパターン（インパルス列）がもたらされる。したがって、システムは、最小ノイズ量子化を暗号化するためにSDM技術を利用することができる。
図5には、本出願の第1の態様の発振器のさらなる実施形態を示す。ここでは特に、誤差信号パルス列変調器14の実装について説明する。パルス列変調器14は、入力信号変調器140と、いくつかのフリップフロップ151〜156を備えるフリップフロップチェーン150とを備える。フリップフロップ151〜156はそれぞれ、イネーブル入力を備える。入力信号20は、フリップフロップチェーン150の第1のフリップフロップ151の第1のイネーブル入力に供給される。フリップフロップはそれぞれ、出力Qおよび反転出力Qを備える。フリップフロップ151〜155の反転出力はそれぞれ、フリップフロップチェーン150の次のフリップフロップ152〜156のイネーブル入力に接続される。
第1の周波数分割された信号25は、一連の遅延要素160〜164を通じてフリップフロップチェーン150のフリップフロップ151〜156のクロック信号入力に供給され、各フリップフロップ151〜156が、パルスのタイミングを規定する僅かに異なる遅延バージョンのクロック信号を受ける。フリップフロップ151〜156の出力は、重み付けユニットに接続され、重み付けユニットは、フリップフロップ151〜156の出力信号を、デジタルパルス列23をもたらす重み付けされたやり方で合計する、いくつかの加算器141〜146から成る。
概して、本発想は、N個の同一のフリップフロップのカスケードとして実装され、Nは第2の分周器16bの分周比に相当する。システムの入力には、入力信号20（T＿clock、信号1）の立ち上がりエッジと同期したパルスΔt＿pulseが存在する。入力信号20の立ち上がりエッジは、処理を開始させ、フリップフロップチェーンを通じてパルスを進行波として進行させる。フリップフロップの数は、
N＝Txtal／Δtpulse＝（第1の周波数分割されたフィードバック信号25／周波数分割されたフィードバック信号26）である。
入力信号変調器140は、システムに適用される入力デジタルワードに直接リンクされた窓マップを生成する。このやり方で、制御可能な発振器15の入力は、低周波数クロック信号の1周期内の特定の時間位置でのみ進行パルスを参照する。入力信号変調器140は、入力デジタルコードの値とインパルスΔtpulseの位置との間の1対1のマッピングを生成する。フリップフロップ151〜156の反転出力は、フリップフロップチェーン150を進行し、制御可能な発振器の制御でパルス列を生成する、入力信号変調器140の出力Δtpulseに対して、バッファがトランスペアレントとなることを可能にする。
入力量子の位置は、確定されたものとすることができ、すなわち、入力コードxiの窓の位置は常に同じにすることができ、またはシグマデルタ変調を利用し、量子化ノイズをシェーピングするように窓内で暗号化することができる。
図6には、発振器内のいくつかの信号を示す。第1の行には、信号Twindowを示す。この信号は入力信号20に相当する。第2の行には、第1の周波数分割された信号25を示す。後続行はそれぞれ、フリップフロップチェーン150のフリップフロップ151〜156のうちの1つの単一の出力信号を示す。ここで、フリップフロップ151〜156の出力（1）〜出力（N）の出力信号はそれぞれ、得られるパルスが、図4bに示すように、重なり合わず、スロットの1つにそれぞれ入るように、僅かに時間シフトされていることが明らかに分かる。
図7には、原理をより良く理解するために波形の生成を明確に示す。N＝10の場合について考慮する。ここで、発振器入力信号の2つの例を示す。第1の信号の入力値が2であり、第2の信号の入力値が5である。したがって、第1の信号について、デジタルコードxinput＝2であり、第2の信号について、デジタルコードxinput＝5である。第1の出力信号について、スロット1および6がパルスによって占められ、第2の出力信号について、スロット1、3、5、7、および9がパルスによって占められることが明らかに分かる。残りのスロットはギャップで満たされる。したがって、信号のエネルギーが良好に分布する。
SD変調との比較では、本質的にパルス列変調の量子化ノイズは著しく低い。さらに、パルス列変調により、デルタシグマ変調よりも著しく少ない瞬間的な誤差がもたらされ、これは、誤差が、周波数のみならず時間にも分散されるためである。パルス列変調はパルス幅変調にも勝る。
デジタルコードに応じたT＿xtal窓内のΔtpulseパルスの位置は、X（i）＜＝＝＞P（x（i））＊Δtpulseによって与えられる。
図8に示す代替的な実施形態では、2つのフリップフロップチェーン180、181が使用される。一方のフリップフロップチェーン180は、差分Δtpulseの正のエッジに同期され、他方のフリップフロップチェーンは、差分Δtpulseの負のエッジに同期される。ここで、第1のフリップフロップチェーン180は、個々に言及されないいくつかのフリップフロップを備える。第2のフリップフロップチェーン181も、個々に言及されないいくつかのフリップフロップを備える。フリップフロップチェーン180、181は、図5のフリップフロップチェーン150と同じやり方で設定される。
ここでの違いは、第1の周波数分割された信号25（信号2）がフリップフロップチェーン180、181の全てのフリップフロップのイネーブルポートに接続されることである。入力信号20（信号1）は、各フリップフロップチェーン180、181の第1のフリップフロップの各入力ポートに接続される。第2のフリップフロップチェーン181について、この信号は、単一パルスだけ遅延される。さらに、各フリップフロップの入力と出力とは、比較器182〜186によって接続され、比較器は、信号を比較し、信号が同一である場合にパルスを出力する。これら比較器182〜186の出力は、図5のフリップフロップの出力の代わりに使用され、得られた信号を重み付けて加算するために重み付けユニットに入力される。システムは、異なる信号に同期された任意の数の平行チェーンを取ることができる。
図9には、本出願の第2の態様の実施形態を示す。第1のステップ200では、入力信号が供給される。この入力信号は、図3の信号20に相当する。第2のステップ201では、位相検出器が、周波数分割されたフィードバック信号および入力信号に基づいて誤差信号を生成する。誤差信号は、図3の誤差信号21に相当する。第3のステップ202では、誤差信号パルス列変調器が、誤差信号または誤差信号から導出された信号に関するパルス列変調を行うことにより、発振器入力信号を生成する。発振器入力信号は、図3のデジタルパルス列23および整数デジタル制御ワード22iを含む。周波数分割されたフィードバック信号は、図3の周波数分割されたフィードバック信号26に相当する。誤差信号は、図3の誤差信号21と同等である。誤差信号から導出された信号は、図3のデジタル制御ワード22に相当する。第4のステップ203では、制御された発振器が、発振器入力信号に基づいて出力信号を生成する。最後の第5のステップ204では、分周器が、出力信号の周波数を分割し、周波数分割されたフィードバック信号をもたらし、周波数分割されたフィードバック信号は、第2のステップ201にフィードバックされ、誤差信号を生成するために位相検出器によって使用される。
提案した手法は、発振器内の非常に小さい周波数制御ステップを達成し、よって、デジタル変調技術を使用して量子化ノイズが非常に低いDCOを実現する。較正アルゴリズムは必要とされず、これは、正確な較正が、ADPLLのロック状態に内在するためである。
本構造は、一般的な解決策よりもはるかに簡単であり、これは、容量分割器構造の場合のように、DCO内で細かい周波数ステップおよび粗い周波数ステップを行うためにN個の平行な等しい構造を必要としないためである。周波数ステッピングは、パルス列変調によって時間領域で実現される。ADPLL内の最もデリケートなブロックであるDCOコアの複雑さおよび設計努力が抑えられる。複雑さは、アナログセクションからデジタルセクションに移される。
本出願は図に示す例に限定されない。例示的な実施形態の特徴は、任意の有利な組合せにおいて使用することができる。
本明細書中の各種の実施形態に関連して本出願を説明した。しかし、当業者は、図面、開示内容および添付請求項を研究することにより、特許請求された出願の実践に際して、開示した実施形態に対する他の変形を理解し、行うことができる。請求項中、「備える」という用語は、他の要素またはステップを除外するものではなく、不定冠詞「1つの（a）」または「1つの（an）」は、複数を除外するものではない。請求項に記載されたいくつかのアイテムの機能を、単一のプロセッサまたは他のユニットが充足してもよい。通常は特定の手段が様々な従属請求項に記載される、という事実のみによって、これらの手段の組合せを有利に使用できないことが指摘されるものではない。コンピュータプログラムが、他のハードウェアと共にまたはその一部として供給される光学記憶媒体または固体媒体などの適当な媒体において記憶／販売されてもよいが、インターネットまたは他の有線もしくは無線通信システムを介するなどして、他の形態で販売されてもよい。
1 発振器
2 発振器
3 シグマデルタ変調器
4 分周器
10 全デジタル式ループ
11 入力信号生成器
12 位相検出器
13 ループフィルタ
14 誤差信号パルス列変調器
15 発振器
16 分周器
16a 第1の分周器
16b 第2の分周器
20 入力信号、基準信号
21 誤差信号
22 デジタル制御ワード
22f 端数デジタル制御ワード
22i 整数デジタル制御ワード
23 デジタルパルス列
24 出力信号、DCO信号
25 第1の周波数分割された信号
26 周波数分割されたフィードバック信号
140 入力信号変調器
141 加算器
142 加算器
143 加算器
144 加算器
145 加算器
146 加算器
150 フリップフロップチェーン
151 フリップフロップ
152 フリップフロップ
153 フリップフロップ
154 フリップフロップ
155 フリップフロップ
156 フリップフロップ
160 遅延要素
161 遅延要素
162 遅延要素
163 遅延要素
164 遅延要素
180 フリップフロップチェーン
181 フリップフロップチェーン
182 比較器
183 比較器
184 比較器
185 比較器
186 比較器
fDCO 出力信号
fΔΣ 分周信号
Nf 入力周波数
Ni 入力コード
Nx 差分信号
Tref 周期

Claims (13)

  1. 入力信号に位相ロックされた出力信号を生成するように構成された発振器であって、
    発振器入力信号に基づいて前記出力信号を生成するように構成された制御された発振器と、
    前記出力信号の周波数を分割し、周波数分割されたフィードバック信号をもたらすように構成された分周器と、
    前記周波数分割されたフィードバック信号および前記入力信号に基づいて誤差信号を生成するように構成された位相検出器と、
    前記誤差信号または前記入力信号に基づいて前記誤差信号から導出された信号のパルス列変調を行うことにより、前記発振器入力信号を生成するように構成された誤差信号パルス列変調器と
    を備え、
    前記誤差信号パルス列変調器は、前記入力信号の周期内でN−x個のギャップによって隔てられたx個のパルスとして前記発振器入力信号を生成するように構成され、
    Nは、前記入力信号の1周期内のパルスおよびギャップのためのスロットの数であり、
    前記誤差信号パルス列変調器は、前記誤差信号または前記誤差信号から導出された信号に対応する前記x個のパルスを設定するように構成され、
    前記誤差信号パルス列変調器は、
    前記入力信号の前記周期にわたって前記パルスを等間隔で配置するように、かつ
    前記入力信号の前記周期にわたって前記ギャップを等間隔で配置するように
    構成される、
    発振器。
  2. 前記発振器は、前記誤差信号のローパスフィルタリングを行い、フィルタリングされた誤差信号をもたらすように構成されたループフィルタをさらに備え、
    前記誤差信号パルス列変調器は、前記フィルタリングされた誤差信号のパルス列変調を行うことにより、前記発振器入力信号を生成するように構成される、
    請求項1に記載の発振器。
  3. 前記誤差信号パルス列変調器は、
    等しい第1の時間を全てのパルスに設定するように、かつ
    等しい第2の時間を全てのギャップに設定するように
    構成される、請求項1または2に記載の発振器。
  4. 前記誤差信号パルス列変調器は、
    N個の変調器出力信号のうちx個がハイであり、
    前記変調器出力信号のうちN−x個がローであり、
    x／Nが、前記誤差信号または前記誤差信号から導出された前記信号に見合うように、
    N個の前記変調器出力信号を生成するように構成された入力信号変調器を備え、
    前記誤差信号パルス列変調器は、前記発振器入力信号を生成するように構成される、請求項1〜3のいずれか一項に記載の発振器。
  5. 前記誤差信号パルス列変調器は、フリップフロップチェーンを備え、
    前記フリップフロップチェーンは、N個のフリップフロップを備え、
    前記入力信号は、前記フリップフロップチェーン内の第1のフリップフロップ（151）のイネーブル入力に供給され、
    前記フリップフロップチェーンのN個の前記フリップフロップは、各フリップフロップの反転出力が、前記フリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置される、
    請求項4に記載の発振器。
  6. 前記誤差信号パルス列変調器は、第1のフリップフロップチェーンおよび第2のフリップフロップチェーンを備え、
    前記第1のフリップフロップチェーンは、N／2個のフリップフロップを備え、
    前記第2のフリップフロップチェーンは、N／2個のフリップフロップを備え、
    前記入力信号は、前記第1のフリップフロップチェーン内の第1のフリップフロップのイネーブル入力および前記第2のフリップフロップチェーン内の第1のフリップフロップに供給され、
    前記第1のフリップフロップチェーンのN／2個の前記フリップフロップは、各フリップフロップの反転出力が、前記第1のフリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置され、
    前記第2のフリップフロップチェーンのN／2個の前記フリップフロップは、各フリップフロップの反転出力が、前記第2のフリップフロップチェーン内の次のフリップフロップのイネーブル入力に接続されるように配置され、
    前記第1のフリップフロップチェーンは、前記入力信号のハイ期間中にアクティブであり、
    前記第2のフリップフロップチェーンは、前記入力信号のロー期間中にアクティブである、
    請求項4に記載の発振器。
  7. 前記誤差信号パルス列変調器は、
    各フリップフロップの前記反転出力を前記変調器出力信号の1つで重み付け、重み付けされたN個のフリップフロップ出力信号をもたらすように構成された重み付けユニットを備える、
    請求項5または6に記載の発振器。
  8. 前記重み付けユニットは、前記重み付けされたフリップフロップ出力信号を加算し、前記発振器入力信号をもたらすように構成される、
    請求項7に記載の発振器。
  9. 前記フリップフロップのクロック入力に、前記出力信号から導出されたクロック信号が供給される、
    請求項5から8のいずれか一項に記載の発振器。
  10. 前記分周器は、前記出力信号の周波数を分割し、第1の周波数分割された信号をもたらすように構成された第1の分周器を備え、
    前記分周器は、前記第1の周波数分割された信号の周波数を分割し、前記周波数分割されたフィードバック信号をもたらすように構成された第2の分周器を備え、
    前記第1の周波数分割された信号は前記クロック信号である、
    請求項9に記載の発振器。
  11. 前記入力信号、前記出力信号、前記発振器入力信号、前記周波数分割されたフィードバック信号、前記誤差信号、および前記誤差信号から導出された前記信号は、デジタル信号であり、
    前記制御された発振器は、デジタル制御可能な発振器である、
    請求項1から10のいずれか一項に記載の発振器。
  12. 前記入力信号の周波数は少なくとも、前記出力信号の1／10よりも低い、
    請求項1から11のいずれか一項に記載の発振器。
  13. 入力信号に位相ロックされた出力信号を生成するための方法であって、
    制御された発振器によって、発振器入力信号に基づいて前記出力信号を生成するステップと、
    分周器によって、周波数分割されたフィードバック信号をもたらすように、前記出力信号の周波数を分割するステップと、
    位相検出器によって、前記周波数分割されたフィードバック信号および前記入力信号に基づいて誤差信号を生成するステップと、
    誤差信号パルス列変調器によって、前記誤差信号または前記入力信号に基づいて前記誤差信号から導出された信号のパルス列変調を行うことにより、前記発振器入力信号を生成するステップと
    を含み、
    前記誤差信号パルス列変調器によって、前記入力信号の周期内でN−x個のギャップによって隔てられたx個のパルスとして前記発振器入力信号が生成され、
    Nは、前記入力信号の1周期内のパルスおよびギャップのためのスロットの数であり、
    前記誤差信号パルス列変調器によって、前記誤差信号または前記誤差信号から導出された信号に対応する前記x個のパルスが設定され、
    前記誤差信号パルス列変調器によって、
    前記入力信号の前記周期にわたって前記パルスが等間隔で配置され、かつ
    前記入力信号の前記周期にわたって前記ギャップが等間隔で配置される、
    方法。
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