CN107666320A - 带噪声整形符号的数模转换器 - Google Patents

带噪声整形符号的数模转换器 Download PDF

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Abstract

本发明描述了一种带噪声整形符号的数模转换器。一种方法，包括：选择性地启用数模转换器的多个单位元件的第一顺序的单位元件，以响应多个控制信号将带符号的数字代码转换成多个模拟信号。所述多个控制信号的单个控制信号，以及所述多个模拟信号的单个模拟信号对应于所述多个单位元件的各个单位元件。所述方法包括基于指针、带符号的数字代码的量级、以及带符号的数字代码的符号产生多个控制信号。所述方法可以包括组合多个模拟信号与相位/频率检测器的输出的模拟信号以及锁相环中的充电泵。所述带符号的数字代码可以为基于锁相环的预定差分比的误差信号。

Description

带噪声整形符号的数模转换器
技术领域
本发明涉及一种数模转换器(DAC)，并且更具体地涉及DAC的使用，以减小锁相环(PLL)中的量化误差。
背景技术
图1示出了现有技术中的模分频锁相环(analog fractional-N PLL)，其中，VCOCLK 101为非整数的多个参考时钟(REFCLK)103。小数分频器107将反馈信号(DIVOUT)108提供至鉴频鉴相器(PFD)和充电泵110，其确定REFCLK信号103的边缘和反馈信号108之间的时间差，并且基于该时间差将相位差信号提供至环滤波器119。差分值105(其被提供至小数分频器107)实时调制以实现对应于提供到delta sigma(Δ-∑)调制器逻辑111的所需的差分值 (divide value)109的平均差分值。Δ-∑调制器逻辑111基于提供至小数分频器107的差分值105和所需的差分值109之间的差而提供数字误差信号115。示出的现有技术的PLL包括数模转换器(DAC)117，其具有基于电流的输出，以将数字误差信号115转换成电流，该电流被添加到充电泵输出信号，并且被提供至环滤波器119以减小量化噪声。
尽管图1示出了模拟的PLL，但是数字控制的振荡器在PLL中已经变得习以为常。需要实现将反馈时钟和参考时钟之间的相位误差高分辨率地转换成数值。因此，需要在产生相位误差的数字呈现中的改进。
发明内容
在本发明的至少一个实施方式中，一种方法，包括：选择性地启用数模转换器的多个单位元件的第一顺序的单位元件，以响应多个控制信号将带符号的数字代码转换成多个模拟信号。所述多个控制信号的单个控制信号、以及所述多个模拟信号的单个模拟信号对应于所述多个单位元件的各个单位元件。所述方法包括基于指针、带符号的数字代码的量级、以及带符号的数字代码的符号产生多个控制信号。所述指针可具有基于紧接在前的带符号的数字代码的值。响应于作为正数字代码的紧接在前的带符号的数字代码，所述值可以为所述多个单位元件的模块化相邻使用的元件的顺序中的最后使用的元件的索引。响应于作为负数字代码的紧接在前的带符号的数字代码，所述值可以为模块化相邻于最后使用的元件的未使用的元件的索引。所述产生多个控制信号可包括：基于所述指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生更新的指针。产生所述更新的指针可以包括：响应于具有第一值的符号，基于幅度和模递增所述指针。产生所述更新的指针可以包括：响应于具有第二值的符号，基于幅度和模递减所述指针。
产生更新的指针还可包括：添加所述带符号的数字代码和所述更新的指针。所述带符号的数字代码可具有M比特，所述更新的指针可具有M比特，其中，M为大于0的整数。所述产生更新的指针还可包括：响应于通过递增或者递减产生的溢出，设定包裹信号。产生多个控制信号还可包括：将所述指针转换成第一温度计编码的信号；以及将所述更新的指针转换成所述第二温度计编码的信号；以及执行所述第一温度计编码的信号、所述第二温度计编码的信号以及所述包裹信号的异或运算(exclusive-or)，以产生多个控制信号。所述方法可以包括：将所述更新的指针存储为下一个带符号的数字代码的指针。所述方法还包括：组合所述多个模拟信号，以产生对应于所述带符号的数字代码的模拟信号。所述方法可以包括：将所述多个模拟信号与相位/频率检测器的输出以及锁相环中的充电泵组合。带符号的数字代码可为基于所述锁相环的预定差分比的误差信号。响应于所述带符号的数字代码和紧接在前的带符号的数字代码二者均为非0，并且具有相反的符号，所述第一顺序的单元元件可包括至少一个启用的单元，其同样被所述紧接在前的带符号的数字代码启用。
在本发明的至少一个实施方式中，一种设备，包括：数模转换器电路。数模转换器电路包括多个单位元件，所述单位元件被配置成以响应多个控制信号将带符号的数字代码转换成多个模拟信号；所述多个控制信号的单个控制信号，以及所述多个模拟信号的单个模拟信号对应于所述多个单位元件的各个单位元件的多个控制信号。所述设备包括控制电路，所述控制电路被配置以基于指针、带符号的数字代码的量级、以及带符号的数字代码的符号产生多个控制信号。所述指针可具有基于紧接在前的带符号的数字代码的值。响应于作为正数字代码的紧接在前的带符号的数字代码，所述值可为所述多个单位元件的模块化相邻使用的元件的顺序中的最后使用的元件的索引。响应于作为负数字代码的紧接在前的带符号的数字代码，所述值可为模块化相邻于最后使用的元件的未使用的元件的索引。所述控制电路可包括加法器，所述加法器被配置成基于所述指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生更新的指针。所述加法器可被配置成基于幅度和模递增所述指针；以及所述加法器可被配置成基于幅度和模递减所述指针。所述控制电路可包括：第一存储元件，配置成存储所述指针，第二存储元件，配置成存储更新的指针；以及第三存储元件，配置成存储包裹指示器，所述包裹指示器具有的值表示由所述加法器产生的溢出。所述控制电路可包括：响应于所述指针的第一二进制 -温度计编码器；响应于所述更新的指针的第二二进制-温度计编码器；以及异或运算，配置成基于所述第一二进制-温度计编码器的输出、所述第二二进制- 温度计编码器的输出以及所述包裹指示器产生多个控制信号。所述设备可以包括：求和节点，配置成组合多个模拟信号，以产生对应于所述带符号的数字代码的模拟信号。所述设备可以包括：锁相环。所述锁相环可包括：相位/频率检测器和充电泵；调制器电路，配置成基于所述锁相环的预定差分比，产生所述带符号的数字代码；以及组合器，配置成组合所述多个模拟信号和所述相位/ 频率检测器和充电泵的输出。响应于所述带符号的数字代码和紧接在前的带符号的数字代码二者均为非0，所述多个控制信号被配置成启用所述多个单位元件的至少一个单位元件，其同样被所述紧接在前的带符号的数字代码启用。
在本发明的至少一个实施方式中，一种带噪声整形符号的数模转换器，包括用于响应于多个控制信号产生对应于带符号的数字代码的噪声整形模拟信号的装置。所述带噪声整形符号的数模转换器包括用于基于指针、带符号的数字代码的量级、以及带符号的数字代码的符号产生多个控制信号的装置。
附图说明
通过参考附图，可以更容易理解本发明，并且其目的、特征和优点对于本领域的技术人员将显而易见。
图1示出了具有传统的鉴频鉴相器(PFD)和充电泵的现有技术的框图，利用电流DAC，量化噪声删除了分配锁相环。
图2示出了利用用于删除的电容器DAC，量化噪声删除模拟分配锁相环的框图。
图3示出了利用电容器DAC、数字非线性量化噪声删除、以及刺激删除，量化噪声删除数字分频数字锁相环的实施方式的框图。
图4A示出了具有N个单位电容器连同耦合电容器的电容器DAC、以及可选择的预充电到参考电压或者地面的能力以用于基于电阻器的充电泵的实施方式。
图4B示出了与图4A的实施方式相关的时间图。
图4C示出了电容器DAC的实施方式，其显示了简化的电容器DAC结构。
图4D示出了与图4C的实施方式相关的时间图。
图4E示出了对于图4A的实施方式，作为响应于正数代码输入的时间的函数的示意性输出电压。
图4F示出了对于图4A的实施方式，作为响应于负数代码输入的时间的函数的示意性输出电压。
图4G示出了图4A或者图4C的电容器DAC的示例性数字加权平均 (DWA)动态元件匹配(DEM)操作。
图4H示出了图4A或者图4C的与本发明的至少一个实施方式一致的示例性带符号的DWA。
图4I示出了用于图4A或者图4C的与本发明的至少一个实施方式一致的示例性带符号的DWA操作的示意性控制信号产生。
图5示出了利用N个单位电容器连同耦合电容器的电容器DAC、以及可选择的预充电到参考电压或者地面的能力以用于基于电源的充电泵的实施方式。
图6A示出了相位检测器逻辑的高水平框图，包括产生用于电容器DAC 的时间控制信号。
图6B示出了与图6A的实施方式相关的时间图。
图7A示出了利用分配器的实施方式，分配器的输出频率为当PLL锁定时 4倍于参考频率，以便产生由相位检测器和电容器DAC利用的可行的信号。
图7B示出了与图7A的实施方式相关的时间图。
图8示出了作为时间-电压转换器(TVC)的PFD/充电泵的视图，其当与模式转换器(ADC)组合时产生了时间-数字转换器(TDC)结构。
图9示出了伪差分TDC的实施方式，其包括两个基于电阻器的TVC、用于量化噪声删除的两个电容器DAC、以及两个基于VCO的ADC。
图10示出了图9的两个基于VCO的ADC的另外的细节。
图11示出了伪差分TDC的实施方式，其包括两个基于电阻器的TVC、用于量化噪声删除的两个电容器DAC、以及两个基于VCO的ADC，其利用了与本发明的至少一个实施方式一致的输入参考的失调。
图12示出了利用伪差分TDC的量化噪声删除数字分频数字锁相环的实施方式的框图，其包括两个基于电阻器的TVC、用于量化噪声删除的两个电容器 DAC、以及两个基于VCO的ADC，其利用了与本发明的至少一个实施方式一致的输入参考的失调。
图13示出了经典的TDC的分辨率，其通过逆变器延迟设定。
图14示出了本文中描述的TDC的实施方式的更高的分辨率(与经典的 TDC相比)，其中，TVC中更高的增益允许对ADC分辨率的影响的减小。
图15A示出了当充电时间(t)具有2.5VCO周期的时间跨度时，在中点充电值出现的情况下，假定基于电阻器充电泵的原TDC特征。
图15B示出了夸大额TDC特征，其中，通过使用粗相位检测器，原TDC 特征的可使用的范围延展，该粗相位检测器调节相位误差特征以在-T/2到T/2 的范围内单调增大，其中，T为参考时间期间。
图16A示出了数字粗相位检测器电路的实施方式，其确定了早期相位和后期相位信号。
图16B示出了与图13的实施方式相关的时间图。
图17示出了一个实施方式，其中，图16A的粗相位检测器电路被放大，以另外感测频率误差。
图18A和图18B示出了在通过数字补偿滤波器之后，由于其被提供至数字PLL环滤波器的实施方式中，来自数字粗相位检测器和频率感测电路的输出如何用于放大或者调节TDC的输出。
不同附图中的相同的附图标记的使用表示类似或者相同的部件。
具体实施方式
描述了多种技术，该技术解决了带宽PLL相位噪声性能。一项技术利用了电容器DAC而非电流DAC以实现Δ∑量化噪声删除。第二项技术组合了基于模数转换器(ADC)的时间-电压转换器(TVC)和电压控制振荡器(VCO)以实现高性能的TDC。在TVC中，使用了基于充电泵的电阻器实现了低的闪光噪声并且避免了电流偏置电路，但是非线性出现在TDC特征中，其可以引起Δ∑量化噪声的噪声折叠。这样，第三种技术将非线性方法实施到Δ∑量化噪声删除，其利用了电容器DAC以及后ADC(即，后TDC)删除。
参考图2，而非利用图1中所示的电流DAC，PLL 200使用了用于模拟PLL 实施的电容器DAC 201。电容器DAC优于电流DAC之处在于，其实现了在给定集成电路(IC)区域内与其元件的更好的匹配，其不需要静态的功率消耗 (即，仅仅为当电容器从提供而切换到接地或者反之亦然时的动态功率消耗)，其不添加超出调压器和开关的噪声，这为电容器阵列元件(即，kT/C噪声)提供了电压参考，并且其可以在低电源电压下操作。在PLL200中，鉴频鉴相器 (PFD)和充电泵205提供对应于参考信号ref(t)和给电容器C1充电的反馈信号div(t)之间的时间差的信号，同时，信号跟踪(t)使得开关207保持打开。注意，给定固定参考频率，相位误差仅仅为参考信号ref(t)和反馈信号 (t)之间的时间差的比例因子。电容器DAC将与delta sigma调制器209相关的数字误差信号转换成与C1上的电压组合的电压。当跟踪(t)使得开关207 闭合时，提供组合电压以控制VCO 211。如通过当前的DAC方法，需要电容器DAC的增益的适当设定，如在图2中通过数字比例因子215(Kresidue)表示。当Kresidue的值利用适配调谐方法来确定时，在模拟PLL内的该调谐方法通常需要高模拟复杂性，其对于批量生产的设备来说是不理想的，因为其延长了设计时间并且在遇到温度和工艺改变时，在PLL性能方面引入了风险。
参照图3，替代了利用模拟PLL实施方式200，当利用电容器DAC 301时，另一实施方式将更数字化的实施方式用于PLL 300。在该情况下，高分辨率数模转换器(ADC)303将由PFD/充电泵电路305产生的相位(或时间)误差信号数字化。这里，PFD/充电泵305可被视为时间-电压转换器(TVC)，并且组合的TVC和ADC 303可被视为时间-数字转换器(TDC)307。噪声删除评估器(数字Δ∑调制器)310以数字的方式实施。并非将删除限制到线性方法，数字评估器计算多项式p(x)309的系数，其允许删除TDC电路307中的非线性影响。数字补偿滤波器(Comp.滤波器)311帮助消除由通过将电容器C1切换到电容器C2而产生的滤波操作的效果。由于量化噪声造成的变化减小，电容器DAC 301的使用降低了ADC 303所需的稳定状态范围，这也降低了在 ADC 303中的非线性的影响。除了由电容器DAC 301提供的模拟删除，在ADC 之后还可以使用数字删除，以进一步减小噪声。具体地说，电容器DAC删除的残留误差被计算为residue2[k]314(适当地计算)，然后，在其被输入到数字 PLL环滤波器315之前从相位信号误差中减去。后ADC删除的使用可以允许电容器301具有较低的分辨率。事实上，理想的电容器DAC分辨率应当足够高，以确保其残留误差小到可以减小或者消除ADC中的非线性的影响，但足够低从而残留误差可以充当ADC的抖动信号，以更好地扰乱其量化噪声的影响。应注意的是动态元件匹配(DEM)技术可被应用到电容器DAC元件以便降低或者最小化DAC删除操作中的电容器不匹配的影响。最后，在数字领域中的相位(或者时间)误差信号的有效性可被平衡，从而实现分数或者非分数的刺激删除，如在本文中将进一步阐述。
电容器DAC
图4A示出了电容器DAC的实施方式的另外的细节以实现分频锁相环的量化噪声删除；以及图4B示出了与图4A的实施方式相关的控制信号的时间图。相等值单位电容器(Cunit)的阵列401与耦合盖402(Cc)组合以调节信号的电压outrc(t)。包括Cc402允许Cunit电容器具有足够大的尺寸，从而可以实现所需的匹配需求。假定单位电容器的总和比Cc大得多，则C1的值根据图4A 中表示的(C1-Cc)而减小，因此，在充电期间，在节点425上看到的电容值是 C1。Cc值被选择得足够大，以提供具有足够范围的电容器DAC，以完全删除由分频锁相环内的分配器的抖动引起的量化噪声。电容器阵列由DAC控制逻辑404控制，其接收对应于与delta sigma调制器310(图3)相关的量化噪声残留[k]的信号误差[k]，其进行另外的处理(如在本文中进一步描述的)以产生误差[k]。DAC控制逻辑404将误差[k]转换成对应于电容器控制值的值 cap_val[k]，其对应于误差[k]，并且将该控制值提供给二进制-温度计代码器 408。应注意的是DAC控制逻辑404还可以包括用于动态元件匹配(DEM) 的逻辑，以便对由DAC电容器元件的不匹配而造成的量化噪声进行噪声整形。二进制-温度计代码器408将cap_val[k]转换成温度计代码，以将阵列中的用于单位电容器的每一者的一比特提供至寄存器406，其接着提供比特，以通过电压缓冲器407控制对单位电容器的充电。
图4A中示出的实施方式提供了对单位电容器预充电的能力。注意，包括耦合电容器同样允许预充电。在单位电容器的端子的每一端子而给单位电容器预充电到Vdd或者接地的能力允许仅仅通过N个单位电容器实现2N+1DAC水平。当发生预充电时，DAC控制逻辑404接收dac_pre(t)时间信号。如在图4B 中的时间图中所示，当断言ch_high(t)与dac_pre(t)信号同步(在420)时，设定寄存器406，引起了V0(t)...VN-1(t)预充电到其最大值，同时，每一单位电容器的另一例通过开关403而耦合至调制的电源电压Vreg。当在422处的dac_clk(t) 信号将用于DAC的温度计编码值记录到寄存器406中，V0(t)...VN-1(t)取得424 处显示的值，其对应于与相位或者时间误差电压组合的量化噪声校正电压。可替选地，当在426处断言ch_low(t)时，电容器单位阵列401可被预充电到地面。这使得V0(t)...VN-1(t)如428所示而预设定，以及每一单位电容器的另一例通过开关405而接地。当dac_clk(t)在430处计时时，V0(t)...VN-1(t)采取记录到寄存器406中的温度计编码值，其对应于与相位或者时间误差电压组合的量化噪声校正电压。
电容器DAC可以从相位误差中减去电压或者将电压加到相位误差，以校正量化误差。当量化误差为正时，电容器DAC需要在节点425处从相位误差中减去电压，以删除量化误差，在寄存器406中的温度计代码更新之前(在图 4F中的时间433时)，单位电容器在两个端子上被预充电到参考电压，以确定量化误差校正。当量化误差为负时，电容器DAC需要将电压加到outrc(t)(图 4A的节点425)，在寄存器406中的温度计代码更新之前(在图4E中的时间 431时)，单位电容器被预充电到地面，以确定量化误差校正。DAC控制逻辑 404基于所接收到的误差[k]信号的值来确定预充电到地面还是参考电压。
图4B的时间图示出了用于示出的实施方式的切换事件的顺序。放电(t) 信号使得在周期开始时outrc(t)(节点425)通过开关415放电。同时，在充电脉冲充电(t)之前，断言预充电信号dac_pre(t)将电容器DAC预充电到参考电压Vdd或地面。然后，充电脉冲(充电(t))根据PLL中的相位(或者时间) 误差充电outrc(t)。在充电节点425之后，通过将温度计代码记录到寄存器406 中，充电脉冲完成，电容器DAC值被更新，然后，闭合跟踪(t)开关。由于跟踪(t)开关基于相位误差而仅仅在充电outrc(t)之后闭合，然后被电容器DAC 改变，该计时方法减小或者消除了当充电(t)开关闭合时所具有的DAC瞬间影响outrc(t)的充电特征，并且还避免了不需要的瞬间行为，例如，outrc(t)节点的升高(从ADC看到的)。当充电电流与电容的比相对较高时，可以实现高的增益，从而相位差小的改变引起了outrc(t)的相对较大的改变。增益越大，在 outrc(t)节点之后的节点中越多的噪声被抑制。对于相位误差所具有的高的增益缓解了对于随后的ADC的需求。当断言跟踪(t)信号时，开关417闭合，这使得校正的相位误差被转移到outd[k]。然后，跟踪(t)信号被去断言(de-asserted) 之后，放电(t)信号变得断言以再次开始周期。总的说来，电荷转移到outd[k] 导致了待校正的相位误差电压的outd[k]电压。
在图4A的实施方式中，通过充电泵充电的电容器可以相对较小。在该情况下，如前所述，在电容器和电容器DAC之间使用耦合电容器402是有益的，以便允许电容器DAC元件的较大尺寸(以便更容易实现DAC元件的更高的匹配水平)。同样，耦合电容器允许预充电/充电操作，其针对等级的数目而使得电容器DAC的可使用范围加倍。然而，其他实施方式能够利用简化的电容器 DAC结构。图4C示出了具有简化的电容器DAC结构的实施方式。该实施方式可以适用于这样的应用，其中，通过充电泵充电的电容器足够大，从而电容器DAC元件直接地耦合至该电容器(即，不需要耦合电容器)。图4D中的时间图示出了对于示出的实施方式的切换事件的顺序。
参照图4A，通常的动态元件匹配(DEM)技术可以将电压缓冲器407的不匹配引起的非线性和单位电容器Cunit转换成噪声。然而，过采用的系统可以使用噪声整形DEM技术，其对于远离DC的不匹配的噪声整形，以增大相关的信号-噪声比。用于对不匹配的噪声整形的技术包括单个水平平均(ILA)、数据加权平均(DWA)以及区分的DWA。单个水平平均确保了每一可能DAC 代码的平均水平是目标水平。ILA技术需要另外的硬件以跟踪所有代码的数据，这可能在一些应用中在成本上不允许的。数据加权平均桶偏移通过DAC单位元件，从DAC单位元件的中断前述代码的地方开始。尽管能够简单实施，但是DAC可能引起直流输入的音调，这是不需要的。划分DWA在DAC代码的预设定上执行DWA，并且提高电路的复杂性。
图4G示出了具有8个元件的3比特DAC的操作。该不匹配εi为在产生带符号的数字编码i(不具有任何DEM)的模拟版本中的误差，即，元件1到元件i的误差之和。指针s[k]具有这样的值，该值为所使用的第k个数字代码的元件模块化相邻的顺序中使用的最后一个元件的索引，从而s[k]＝(s[k-1]+ code[k])moduloN，其中，N为DAC中的单位元件的数目。当产生第k个输出时，如有必要，使用包裹在周围的开始于s[k-1]+1的元件。例如，将数字代码5转换成模拟信号，当s[k-1]＝7时，元件8，1，2，3和4是启用的。模块N将s[k-1] 的值增加代码[k]，包裹在从元件8到元件1的周围，指针s[k]具有的值为4。如果输入数字代码繁忙且随机，不具有DWA的不匹配误差εi将白色噪声引入到模拟信号中。DAC误差[k]＝εs[k]-εs[k-1]且用于从多个单位元件中选择出单元元件的技术实现了第一顺位的噪声整形。注意，该传统的DWA技术直到多个单位元件中的每一其他单位元件已经用过至少一次才重复选择特定的单位元件。
传统的DWA需要到DAC的所有数字输入代码是正数，且指针s[k]总是相同方向上移动通过单位元件。在带符号的DAC中，相同的元件可用于产生或正或负的输出，并且DWA的应用(如前所述)在那些情况下不能实现第一顺位的噪声整形。划分的DWA技术可以将分离的划分用于正代码和负代码，但是针对某些输入可能引起伪输出。响应于在靠近采样率的一半集中的输入，例如，来自delta-sigma调制器的高通性的整形噪声，到每一划分中的输入接近直流，因此，划分DWA的技术引入了声调，同样为DWA技术的特征。
图4H示出了噪声整形、带符号的DWA技术。该技术容纳了基于带符号的数字代码误差[k]当产生更新指针s[k]时DAC的带符号的特征。该技术响应于正代码而使得指针s[k]在第一方向(例如，前)上运动，并且针对负代码，使得指针s[k]在相反方向(例如，后侧)上运动。因此，DAC误差[k]＝εs[k]-εs[k-1]，其中，s[k]＝s[k-1]+code[k]以及code[k]为带符号的数字代码，而s[k-1]为对应于紧接在前的带符号的数字代码的指针值。对于负代码，DAC使用了等于代码的量级的顺序单位元件的数目，开始于由指针s[k]表示的单位元件，并且向后移动(例如，图4F中的左侧)，与以下相反：开始于具有的索引在指针值之后的元件，并且向前移动(例如，在图4F中的右侧)。然后，更新指针定位到用于负代码的“最后一个”元件的左侧，这与用于正代码的最后一个元件相反。即，对于正数字代码，指针的值为多个单位元件的模块化相邻使用的元件的顺序中的最后使用的元件的索引。对于负数字代码，指针的值为与最后使用的元件模块化相邻的未使用的元件的索引。
图4I示出了示例性控制逻辑的操作，控制逻辑用于产生温度计编码的控制信号，该信号利用带符号的DWA技术而记录到带符号的DAC的寄存器406 中。该控制信号可选择地启用邻近的或者模块化邻近的单位元件。控制信号可存储在寄存器406中，并且被提供给电压缓冲器407。除了前述的预充电逻辑， DAC控制404包括一个或者多个存储元件和用于更新指针s[k]的组合逻辑。误差[k]信号为带符号的数字代码，其被添加到前面的指针，即指针s[k-1]，其基于前面的带符号的数字代码(误差[k-1])而产生。指针442利用前述的数字代码而产生，并且具有由前面的数字代码使用的最后的单位元件的索引的值，其表示用于误差[k]的带符号数字代码的第一元件的开始索引。更新指针444基于存储在指针442中的值和误差[k]的带符号的数字代码产生。加法器/减法器 (ADD/SUB)440利用了误差[k]的符号以确定是否将误差[k]的量级加到指针 442或者从指针442中减去误差[k]的量级，以产生更新指针444。如果误差[k] 的符号是正，则加法器/减法器440将误差[k]的量级加到指针442，以产生更新指针444。更新指针444具有多个单位元件的最后使用的元件的索引值。如果误差[k]的符号是负，则加法器/减法器440从指针442的值中减去误差[k]的量级，以产生更新指针444。更新指针444具有表示与最后使用的元件模块化相邻的未使用的元件的值。如果加法或者减法引起了溢出(overflow)(即，模块化计算包裹)，则加法器/减法器440设定包裹指示器446。如果未发生溢出(即，模块化计算不包裹)，则加法器/减法器440重新设定包裹指示器446。
二进制-温度计编码器448和二进制-温度计编码器450分别将指针442和更新指针444从二进制代码转换成温度计代码。那些温度计代码通过包裹指示器446的异或运算以产生用于带符号的DAC的N个单位元件的N个控制信号，其中，M为整数，而N＝2M(例如M＝3和N＝8或者M＝6和N＝64)。注意， DAC控制器404和二进制-温度计408仅仅是示意性的，并且其他电路可以用于将指针和带符号的数字代码转换成用于噪声整形、带符号的DAC的对应元件的多个控制信号。N控制信号被记录到寄存器406中，并且被提供到N单位元件中以产生N模拟信号。所产生的N模拟信号然后求和，例如，利用补偿电容器402，或者仅仅对节点求和，以产生模拟信号。模拟信号可与相位/频率检测器和充电泵305的输出组合，以从相位误差信号中减去电荷或者将电荷加到相位误差信号中，以校正图3的PLL中的量化误差。
响应于连续的带符号的数字代码(其可能相等地包括正和负数字代码)，相较于传统的DAC技术，前述的噪声整形、带符号的DAC技术降低了刺激和噪声的发生。响应于连续的带符号的数字代码的符号的改变，噪声整形、带符号的DAC技术重复选择至少一个单位元件，其为恰好在前面的非0的、带符号的数字代码选择。相比之下，传统的DAC技术绝不重复选择单位元件，直到每一其他单位元件已经至少使用一次。噪声整形、带符号的DAC技术需要涉及到仅仅一个指针的逻辑和存储。相比而言，传统的技术可能需要指针逻辑和指针存储以用于每一可能的数字代码或者用于单位元件的每一划分。
图5示出了这样的实施方式，在该实施方式中，当充电泵实施有电源501 而非如图4A中示出的电阻器416时，应用了电容器DAC结构。图5利用了与图4B中示出的相同的时间。利用基于充电泵的电阻器而非基于充电泵的电源的优点是，较低的闪烁噪声拐角，并且避免了偏置电流网络以设定充电泵电流。利用基于充电泵的电阻器的缺点是：当闭合充电(t)开关时显著的非线性充电特征，并且需要低噪声电压调节器以减弱提供噪声的影响。非线性的充电特征可通过执行非线性量化噪声删除而解决。低噪声电压调节器的需要同样被电容器DAC共享，并且对于很多现代的混合信号设计来说已经变为公知常识。
图6A、图6B、图7A和图7B示出了各个实施方式的多个方面，以实现用于相位(或者时间误差)检测和电容器DAC控制的各种时间信号。相位检测器和DAC控制电路(在图6A中示出)利用了启用信号，其从图7A中示出的分配器输出中产生。在示出的实施方式中，分配器701接收数字控制的振荡器 (DCO)时钟703并且输出信号(div4x(t))，当PLL处于锁定时，该信号具有的频率为4倍于参考时钟ref(t)，这简化了多个启用信号的产生(如图6A和图6B所示)。通过平衡与更好分配器频率接合的这些启用的信号，通过相对简单地实施，相位检测器逻辑(图6A中所示)能够实现各种时间控制信号。例如，在图4A中示出的实施方式中使用了的那些控制信号。
参照图6A、图6B、图7A和图7B，当en0[k]上升时，相位检测器将div4x(t) 的下一升起的边缘与参考时钟ref(t)升起的边缘比较。如图6A所示，触发器接收信号en0[k]。当en0[k]上升时，触发器输出在div4x(t)的下一升起的边缘上上升。假定放电(t)为0，引起了到AND的栅极603的其他输入较高，当触发器601的输出上升，AND栅极603的输出上升，引起了待断言的充电信号。ref(t)的上升边缘引起了充电信号不再断言。图6A中示出的逻辑是产生图4B和图6B中的输出的时间信号的实施方式。利用参考和反馈时钟和4个启用的信号，可以产生所有跟踪(t)、放电(t)和dac_pre(t)信号。提供到OR栅极605的启用信号en2[k]和en3[k]确保了放电(t)持续大约两个div4x(t)周期。图6A中示出的转换器(例如，转换器610)依赖于产生延迟，以便在控制信号之间实现非重叠区域。例如，预充电信号dac_pre(t)断言，在来自两个逆变器的延迟和在放电(t)之后的AND栅极已经被断言。注意，在实践中可能需要较长的逆变器链以实现足够宽的、非重叠区域，而该区域在面对温度和工艺改变时是稳健的。
图7A和图7B示出了实施方式，其示出了提供div4x(t)的分配器701可如何被控制。如前面所讨论的，当PLL处于锁定中时，输出信号div4x(t)4倍于参考时钟的频率。标称分配器值Nnom[k]可以例如为60.53，导致了具有值为15 的标称上的N0、N1、N2和N3。Nnom[k]为N0至N3的总和。注意，N2在示出的实施方式中为由数字Δ-∑调制器抖动的唯一值，如通过707示出的抖动所示出的。计数器709将选择的信号提供到多路转换器711以循环通过4个分割值，以选择N0-N3，其被提供给分配器701。计数器同样用于产生所启用的信号，如前面所讨论的。
高性能的时间-数字转换器
如之前所提到的，PD/充电泵电流同样可被视为时间-电压转换器(TVC)，根据充电(t)开关闭合的时间的长度，PLL的参考时钟信号ref(t)和分配器信号div(t)之间的时间误差被转化为电压。参照图8，示出的TVC实施方式为伪差分实施方式，其包括相位检测器电路801和充电泵电路802，其提供正输出(outdp)和负输出(outdm)。然后，通过利用模数转换器(ADC)803以将电压转换成数值，实现了时间-电压转换器(TDC)800，模数转换器(ADC) 803包括ADC 809和ADC 810。在图8中作为示例示出了简单的相位检测器 (PD)电路801，其产生对应于参考时钟信号的输出相位和来自分配器的反馈信号(div(t))之间的时间误差的充电(t)脉冲。注意，在用于示例性相位检测器电路801的稳定状态操作期间，参考时钟信号ref(t)边缘被假定随着div(t) 边缘的形状。伪差分结构的使用允许不期望的直流通常模式的噪声信号的减弱。
图9示出了伪差分TDC结构800的多个方面的实施方式。伪差分TDC结构800包括两个基于电阻器的充电泵901和903，用于量化噪声删除的两个电容器DAC 905和907以及模数转换器，其包括基于ADC 809和810的两个N 阶电压控制的振荡器(VCO)。基于电阻器的充电泵的使用提供了这样的优点：低1/f噪声，其通常在改进的CMOS设计中为显著问题。基于充电泵的电阻器具有较好的低频相位噪声性能，但是还具有非线性的特征，从而供应的电流的量为R1上的电压差额函数，其实时改变。可替选地，可以使用电源来替代基于电阻器的充电泵，但是电源倾向于将增大的1/f噪声引入到系统中。一旦热或者闪光噪声被引入到系统中，则其不能被去除。然而，利用信号处理技术，可以解决由基于电阻器的充电泵引起的非线性的影响，信号处理技术例如前面所提到的非线性的量化噪声。
参照图10，ADC 809和810的VCO利用转换器阶段911和915而实施为环形振荡器。通过调谐用于转换器阶段911的晶体管919和917并且调谐用于转换器阶段915的晶体管920和922来确定振荡器的频率。根据充电(t)脉冲，两个基于电阻器的充电泵电路901和903在相反的方向上对其输出进行充电。放电(t)脉冲使得节点outrcp904放电到地面，同时，节点outrcm906充电到调制的电源电压Vreg。充电泵电路901的输出直接提供到NMOS调谐晶体管917 和PMOS调谐晶体管920以调谐VCO的频率。充电泵电路903的输出直接提供到NMOS调谐晶体管922和PMOS调谐晶体管919以调谐VCO的频率。转换器链911和915设置在调谐晶体管之间，并且调谐晶体管的栅极上的电压确定了环形振荡器的频率。如图10所示，调谐晶体管的栅极信号通过正相位误差outdp[k]和负相位误差outdm[k]提供。在具有VCO的ADC中的NMOS和PMOS 调谐设备的使用允许伪差分拓扑技术，这实现了用于控制基于VCO的ADC内的环形振荡器的频率的调谐增益，这在噪声表现中提供了的优点。通过利用基于VCO的ADC的直接电源调谐，而非包括电流镜像的方法，避免了额外的电流偏置电路，对于给定的功率损耗量产生了更好的噪声性能，以及容易实现低电压操作。
注意，从TVC到基于VCO的ADC调谐设备的连接是对称的，原因在于， outdp[k]和outdm[k]中的每一者影响了NMOS和PMOS设备，其改进了ADC 中的非线性的偶数阶的删除，并且还有助于减小栅极泄露对这些节点上的影响。然而，该连接布置在很大程度上移除了来自ADC输出的outdp[k]和outdm[k] 的公共模式值的信息。幸运地是，outdp[k]和outdm[k]的公共模式值通过TVC 输出的相反的充电特征清楚地设定，并且电容器DAC输入值可被设定成具有相反的符号(如图10所示)。由于该布置导致了来自伪差分电容器DAC的公共值为0，由于不匹配导致的outdp[k]和outdm[k]的不期望的公共模式改变将不被抑制。幸运地，该不匹配引起的公共模式改变的影响是不显著的，这假定设计实践被应用以确保TDC的电路元件之间的匹配，并且合适的校准技术被采用。如图9和图10暗示的，基于VCO的ADC的使用(而非可替选的ADC 结构)提供了对整个TDC的相对较简单的实施。图10还示出了过渡计数器逻辑925，其确定出现在给定测量间隔内的基于VCO的ADC的振荡器中的出现的边缘的数目，并因此提供了各个振荡器的频率的指示。
作为操作的呈现示例，注意，导致了充电(t)信号的增大的脉冲宽度的相位误差将引起节点outdp[k]电压的增大，并且节点outdm[k]中的电压的减小(对于图10中所示的电路)。接着，节点outdp[k]电压越大，并且节点outdm[k]中的电压越小将导致ADC 809中的环形振荡器911的频率的增大，并且ADC 810 中的环形振荡器915的频率的减小。所导致的频率的改变是由于这样的事实： NMOS晶体管917的栅极上的电压越高，并且PMOS晶体管的栅极上的电压越低，导致了逆变器阶段911的增大的电流可用性，并因此更大的振荡频率。类似地，NMOS晶体管922的栅极的较低的电压，以及PMOS晶体管920的栅极上的较高的电压导致了逆变器阶段915的减小的电流可用性，并因此较低的振荡频率。对于相位误差导致了充电(t)信号的减小的脉冲宽度的情况，节点outdp[k]的电压将减少，而节点outdm[k]中的电压将增大，这导致了ADC 809 中的环形振荡器911的频率的减小以及ADC块810中的环形振荡器915的频率的增大。因此，减去基于VCO的ADC块809和810的测量到的频率值导致了与相位误差成比例的误差信号。过渡计数器925的输出提供了这样的指示：基于VCO的ADC的频率信息为数字信号。因此，如图10所示，正outtdcp[k] 信号和负outtdcm[k]信号在加法器805中被减去，以产生outtdc[k]信号，其对应于相位误差的数值。注意，在图10中，两个值被用于调谐振荡器911和915。在其他实施方式中，电压outdp[k]可被单独地使用以调谐振荡器911，并且 outdm[k]可被单独地使用以调谐振荡器915。可替选地，调谐晶体管919和920 (或者917或922)可被整体省略。注意，用在示出的各种实施方式(例如，在图9和图10中)中的电压控制的振荡器还可以通过以下方式来实施：利用中间电路将TVC的电压转换成一个或多个电流，然后，供应一个或多个电流以控制一个或多个电流控制的振荡器的频率。
为了获得伪差分结构的益处，ADC 809和ADC 810应当单独地操作，尽管ADC 809和ADC 810的VCO(各个环形振荡器911和环形振荡器915)在相同的频率范围内振荡。VCO的每一者抽取振荡电流IOSC，并且电流可从VCO 的一者注入到其他VCO。为了较小的、非0差分输入，注入电流可引起VCO 的一者注入锁定到其他VCO。即，VCO的一者耦合至其他VCO，并且VCO 以相同的频率振荡。通常来说，注入锁定和注入拉动为频率影响，这些频率影响可以在以下情况出现：当谐波振荡器被以附近的频率操作的第二振荡器干扰时。注入锁定范围大约为：
其中，fosc大约为每一VCO的中心频率，Q为VCO的品质因子，Iinj为从一个VCO到另一VCO所注入的电流的幅度，以及Iosc为由每一VCO抽取的电流。因为注入锁定，伪差分TDC 800的基于VCO的ADC的操作包括在基于VCO的ADC输入处的死区，即伪差分TDC 800不能在小的输入和0输入水平之间进行区分，这在一些实施方式中可能是灾难性的。当基于VCO的ADC具有参考输入的失调，死区不围绕0输入水平居中，而是在基于VCO的ADC 的参考输入的失调水平周围居中，并且伪差分TDC 800可能不能在来自参考输入失调水平的小的改变的输入和参考输入失调水平之间进行区分。
用于降低或者消除在基于VCO的ADC中的注入锁定引起的死区的影响的技术包括：减小注入电流，这通过物理上分离集成电路基板上的VCO(例如，环形振荡器911和环形振荡器915)的布局，以有意地分离注入电流路径。然而，由于物理分离可能增大设备的不匹配，集成电路基板上的物理分离以减小注入电流可能不能提高那些VCO的品质因子。此外，VCO的物理分离可能增大集成电路的区域和成本。用于降低或者消除在基于VCO的ADC中的注入锁定引起的死区的影响的电路技术包括：利用电压调节器设计，其增大电源注入以减小注入电流。那些电流设计技术可以大体上增大集成电路的区域和成本。此外，注意，这些物理设计技术和电路设计技术可降低两个基于VCO的ADC 之间的耦合，以缓和但是不能消除注入锁定。
参照图11，消除基于VCO的ADC中的注入锁定的反馈技术使得两个VCO 的范围彼此偏移。因为基于VCO的ADC被配置成负反馈环(例如，图3的 PLL 300)包括在基于VCO的ADC之后的至少一个集成器，负反馈环将基于 VCO的ADC的输出保持在0平均值。相应地，在基于VCO的ADC的输出处的预定数字代码的数字应用引起了基于VCO的ADC中的输入中的偏移，这有效地使得两个VCO的频率范围远离彼此，以消除注入锁定。图11示出了在基于VCO的ADC的输出处的数字偏移代码os的应用，以引起参考输入的偏移，该偏移使得两个VCO的频率范围远离彼此。如果参考输入的偏移大于ADC输入范围的一半，则两个VCO的频率范围互相排斥，而注入锁定不再可行。然而，参考输入的偏移必须为反馈环的其他元件容忍。用于消除基于VCO的ADC 中的注入锁定的参考输入的偏移技术可被应用到任何系统，在该系统中，反馈将基于VCO的ADC输入驱动到平均为0。
在至少一个实施方式中，ADC频率偏移1204存储一个或多个数值，从而组合器1206与基于VCO的ADC的输出组合。例如，求和节点1202将数字偏移代码os与基于VCO的ADC 803的一端输出信号组合。然而，组合器1206 可以利用其它等效的组合操作将数字偏移代码数字应用至负反馈环，并且可利用由ADC频率偏移1204提供的一个或多个数字偏移代码执行(例如，在求和节点1208之前，数字偏移节点os与outtdcp[k]组合；在求和节点1208之前，数字偏移节点os与outtdcm[k]组合；或者，在求和节点1208之前，第一数字偏移代码osp与outtdcp[k]组合，而第二数字偏移代码osm与outtdcm[k]组合)。
参考图12，在至少一个实施方式中，PLL 1200基于ADC 303的输出组合数字偏移代码与数字信号。该组合可以在PLL 1200的向前的路径的其他位置中执行。例如，组合器1202可包括在补偿滤波器311中，或者在之前，在之后包括，或者包括在数字环滤波器315中，以在DCO 317之前，将ADC频率偏移1204中存储的合适的数字偏移代码与向前的路径中的其他版本的数字信号组合。如前所示，并非在基于VCO的ADC的输出处引入数字偏移，而是将基于VCO的ADC电路有意不匹配到使得VCO频率范围偏移的量，然而，该实施还降低了伪差分设计的效力，这是由于缺乏互补侧之间的匹配。
数字偏移代码具有预定值，其足以引起基于VCO的ADC电路以非重叠频率范围振荡。通过相关的集成电路的特征，在生产测试或者在初始化期间，数字偏移代码可在经验上确定，并且可被存储在非易失性存储器中以后续用在目标应用中。数字偏移代码可在相关的集成电路的操作期间动态更新，尽管该更新在一些应用中非必须。
用于实现TDC的组合的TVC和基于VCO的ADC结构的特别的优点在于， ADC量化噪声(以及ADC热和闪光噪声)可以通过增大TVC中的增益而降低。如在图13和图14中表示的，减小量化噪声的影响的能力与经典的TDC 设计比较，其中，量化噪声被使用的CMOS工艺的逆变器延迟设定。图13和图14显示了与经典的TDC(图13)的解决方案与本文中描述的TDC(图11) 的比较，经典的TDC被逆变器延迟设定，而本文中描述的TDC中，TVC中的更高的增益降低ADC分辨率的影响。在图13中，Ref时钟的上升边缘确定了启用的信号的下降边缘。当ref时钟上升(在1101)，启用的信号下降(在1103) 并且计数停止(在1105)。如果ref信号由于较大的相位差而随后上升(在1107)，则启用的信号继续直到1109，并且计数继续直到1111。然而，计数值(图13 中)具有恒定的斜率，从而分辨率可仅仅通过减低TDC中的逆变器延迟而增大。在图14中，启用的信号(其对应于充电(t)信号)类似地采取这样的脉冲宽度，该脉冲宽度对应于分配器(DIV)输出的上升边缘和ref时钟之间的实时差。然而，计数值(图14中)(1120或者1122)通过以下方式确定：TVC 增益和每一阶段的基于VCO的ADC的延迟的组合的启用信号的脉冲宽度。 TVC中的较大的增益确保了在测量间隔Tmeasure上由ADC产生的计数值(其通常对应于ref时钟的期间)将在很大程度上受到提供到ADC的电压误差信号中反映的相位误差改变的影响。特别地，对于给定的相位误差的范围，较大TVC 增益将导致基于VCO的ADC中的较宽范围的频率改变，并因此导致了对于改定的相位误差的范围，更大范围的计数值，从而计数值的每一改变对应于较小的相位误差步骤尺寸。对于不同的相位误差的不同计数值反映在计数值1120 和1122中。
图10中示出的TVC中的较大的增益通过减小R1C1的值而实现，从而节点 outrcp(t)和outrcm(t)具有作为充电(t)脉冲宽度的较快的充电特征。在示意性实施方式中，电阻器R1为1k欧姆，电容C1大约为350fF，耦合电容Cc大约为 C1的1/3到1/2，且单位电容器(见图4A)大约为50fF。这些特殊值仅仅为示例，并且在具体实施方式中使用的电容器值可以基于具体实施方式和工艺技术的需要而改变。尽管较快的充电特征可以提供增大的增益，增大的TVC增益导致了通过分配器引起的量化噪声看到的较小的相位误差检测范围和较高的非线性。这样，TVC增量值的设计包括以下二者之间的折中：在降低基于VCO 的ADC的噪声的影响以实现足够的相位检测器范围以容纳噪声，以及PLL相位误差信号中的扰乱以及非线性的合理的水平以实现非线性量化噪声删除的所需表现水平。
PLL通常需要比在稳定状态操作中而较宽的相位检测区域以取得频率锁定，其仅仅需要足够大的相位检测范围以容纳噪声和干扰。一些实施方式可以通过粗相位检测器而放大原TDC特征，其仅仅在相位(或时间)误差信号的稳定状态操作范围的外部活跃。图15A示出了原TDC特征(在1201)，假定当充电(t)具有2.5DCO周期的时间跨度时，中点充电值出现的情况下的基于晶体管的充电泵。假定标称时间跨度提供足够的时间缓冲以维持对于给定期望改变的充电(t)的合理较大的最小脉冲宽度，这由于当利用第二顺序 delta-sigma调制器以控制分配器时在分配器值大约正负一个DCO周期的改变。当通过对图10中的R1C1合适选择，充电(t)的标称时间跨度被设定成长于 2.5DCO周期(或者针对基于电流的充电泵的I/C1)，Δ-∑量化噪声经受的非线性将减小，但是TVC增益也将减小。标称充电值被设定成大约为Vreg的值的一半(调制的供应电压用于基于充电(t)信号而给电容器充电)。
由于TDC结构的具体实施方式的窄范围，放大的检测方案可以是期望的，以便稳定地实现PLL的锁定情况。在其他实施方式中，由于TDC的单调特征，粗相位检测器可能是不需要的。图15B示出了在一个实施方式中该放大如何工作，从而通过将粗相位检测器输出加到数字域中的TDC输出，单调增大误差曲线在-T/2到T/2的时间误差范围内实现。如果PLL确定处于相位早期情况(时间误差Δt小于0)，则粗相位检测器输出被假定为负，从而TDC输出减小(如 1203表示的)。如果PLL确定处于相位后期情况(时间误差Δt大于TDC的稳定状态操作范围，例如，Δt大于T/4)，则粗相位检测器输出被假定为正，从而TDC输出减小(如1205表示的)。粗相位检测器输出相对于TDC输出的相对比例因子被设定成，单调增大(或者对于某些实施方式为减小)误差特征从其组合输出中实现，并且对于PLL实现了合适的设定行为。在示出的实施方式中，ref时钟的期间(T)被分成四分位，以便确定相位早期和相位后期何时出现。在0和T/4之间的四分位1207被假定为TDC的稳定状态操作范围。
图16A示出了确定相位早期和相位后期的数字粗相位检测器电路的实施方式。图16B示出了与图16A的电路相关的时间图。参照图16B，en0[k]，en1[k]， en2[k]，和en3[k]对应于div4x(t)分信号的四个相位。如前所述，div4x(t)对应于反馈信号，反馈信号的频率为当PLL处于锁定时的参考信号的频率的4倍。图16B示出了与对应于区域1207的相位ok区域1321相关的时间(见图15B)。图16A的数字粗相位检测器电路确定：相位区域是相位后期(在1323中)还是相位早期(在1325中)。注意，仅仅当PLL不处于锁定时，图16A的数字粗相位检测器电路为固有活跃的(提供了断言的phearly[k]或phlate[k]信号)。图17 示出了另一实施方式，其中，图16A的数字粗相位检测器电路被修改以包括数字计数器1401和数字Δ计数逻辑1403以感测误差。当PLL锁定时，对于每一 ref clk周期，将有4个div4x周期。大于四个div4x周期暗示了DCO频率太高，从而断言了freqhi[k]。小于四个div4x周期暗示了DCO频率太低，从而断言了 freqlo[k]。
图18A和图18B示出了这样的一个实施方式：来自数字粗相位检测和频率感测电路的输出如何用在环形滤波器中，以在其已经通过数字补偿滤波器之后，放大或者调节供应至环形滤波器的TDC的输出。图18A示出了通过基于增益KPD的信号以及phlate[k]和phearly[k]信号，在求和器1501中调节的环形滤波器输入inLF[k]。通常来说，KPD被选择成实现在-T/2to T/2的范围内的单调增大(或减小)相位误差特征(如图18B所示)。调节后的信号从求和器1501 供应至数字低通滤波器1502。此外，放大的信号给供应至求和器1503，其中，其基于增益KPD的信号以及freqhi[k]和freqlo[k]信号而被添加到信号(见图17)。图18示出了求和器1503将其输出提供至数字积累器1505，其被假定具有低通滤波器输出以产生整个环形滤波器输出outLF[k]。
用于改进图3的相位锁定环的性能的另外的技术(例如，用于产生并且利用frequency_error[k]和coarse_phase_error[k]的技术)，量化噪声删除317、以及刺激删除319被描述在Michael H.Perrott署名为发明人的、于2014年7月 31递交的、发明名称为“Time-to-Digital Converter Based on a Voltage Controlled Oscillator”的美国专利申请No.14/448,482中，(现在为于2016年2月23日公布的美国专利申请No.9,270,288)，其通过引用并入本文中。
本文中提出的对本发明的说明是示意性的，并且不旨在限制本发明的如在所附权利要求书中提出的范围。例如，尽管在本文中已经描述噪声整形、带符号的DAC技术具有特定数目和类型的单位元件，但是本领域的技术人员将理解，本文中的教导可以用在其他数目和类型的单位元件。此外，尽管在本文中已经描述噪声整形、带符号的DAC技术用在PLL应用中，本领域的技术人员将理解，本文中的教导可以用在其他应用中。在不背离所附权利要求书提出的本发明的范围的前提下，基于本文中提出的说明，可以对本文中公开的实施方式进行变化和修改。

Claims (20)

1.一种方法，包括：
选择性地启用数模转换器的多个单位元件的第一顺序的单位元件，以响应多个控制信号将带符号的数字代码转换成多个模拟信号；所述多个控制信号的单个控制信号，以及所述多个模拟信号的单个模拟信号对应于所述多个单位元件的各个单位元件，以及
基于指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生多个控制信号。
2.如权利要求1所述的方法，
其中，所述指针具有基于紧接在前的带符号的数字代码的值；
其中，响应于作为正数字代码的紧接在前的带符号的数字代码，所述值为所述多个单位元件的模块化相邻使用的元件的顺序中的最后使用的元件的索引，以及
其中，响应于作为负数字代码的紧接在前的带符号的数字代码，所述值为模块化相邻于最后使用的元件的未使用的元件的索引。
3.如权利要求1所述的方法，其中，所述产生多个控制信号包括：
基于所述指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生更新的指针。
4.如权利要求3所述的方法，其中，产生所述更新的指针包括：
响应于具有第一值的符号，基于幅度和模递增所述指针；以及
响应于具有第二值的符号，基于幅度和模递减所述指针。
5.如权利要求4所述的方法，其中，所述产生更新的指针还包括：
添加所述带符号的数字代码和所述更新的指针，所述带符号的数字代码具有M比特，所述更新的指针具有M比特，其中M为大于0的整数；以及
响应于通过递增或者递减产生的溢出，设定包裹信号。
6.如权利要求5所述的方法，其中，所述产生多个控制信号还包括：
将所述指针转换成第一温度计编码的信号；以及
将所述更新的指针转换成所述第二温度计编码的信号；以及
执行所述第一温度计编码的信号、所述第二温度计编码的信号以及所述包裹信号的异或运算，以产生多个控制信号。
7.如权利要求3、4、5或6所述的方法，还包括：
将所述更新的指针存储为下一个带符号的数字代码的指针。
8.如权利要求1、2、3、4、5或6所述的方法，还包括：
组合所述多个模拟信号，以产生对应于所述带符号的数字代码的模拟信号。
9.如权利要求1、2、3、4、5或6所述的方法，还包括：
将所述多个模拟信号与相位/频率检测器的输出以及锁相环中的充电泵组合；
其中，带符号的数字代码为基于所述锁相环的预定差分比的误差信号。
10.如权利要求1、2、3、4、5或6所述的方法，其中，响应于所述带符号的数字代码和紧接在前的带符号的数字代码二者均为非0，并且具有相反的符号，所述单元元件的第一顺序包括至少一个启用的单元，其同样被所述紧接在前的带符号的数字代码启用。
11.一种设备，包括：
数模转换器电路，包括多个单位元件，所述多个单位元件被配置成以响应多个控制信号将带符号的数字代码转换成多个模拟信号；所述多个控制信号的单个控制信号，以及所述多个模拟信号的单个模拟信号对应于所述多个单位元件的各个单位元件；以及
控制电路，所述控制电路被配置以基于指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生多个控制信号。
12.如权利要求11所述的设备，
其中，所述指针具有基于紧接在前的带符号的数字代码的值；
其中，响应于作为正数字代码的紧接在前的带符号的数字代码，所述值为所述多个单位元件的模块化相邻使用的元件的顺序中的最后使用的元件的索引，以及
其中，响应于作为负数字代码的紧接在前的带符号的数字代码，所述值为模块化相邻于最后使用的元件的未使用的元件的索引。
13.如权利要求11所述的设备，其中，所述控制电路包括加法器，所述加法器被配置成基于所述指针、所述带符号的数字代码的量级、以及所述带符号的数字代码的符号产生更新的指针。
14.如权利要求13所述的设备，其中，
所述加法器被配置成基于幅度和模使得所述指针递增；以及
所述加法器被配置成基于幅度和模使得所述指针递减。
15.如权利要求11所述的设备，其中，所述控制电路包括：
第一存储元件，配置成存储所述指针；以及
第二存储元件，配置成存储更新的指针；以及
第三存储元件，配置成存储包裹指示器，所述包裹指示器具有的值表示由所述加法器产生的溢出。
16.如权利要求11、12、13、14或15所述的设备，其中，所述控制电路包括：
响应于所述指针的第一二进制-温度计编码器；
响应于所述更新的指针的第二二进制-温度计编码器；
异或运算，配置成基于所述第一二进制-温度计编码器的输出、所述第二二进制-温度计编码器的输出以及所述包裹指示器产生多个控制信号。
17.如权利要求11、12、13、14或15所述的设备，还包括：
求和节点，配置成组合多个模拟信号，以产生对应于所述带符号的数字代码的模拟信号。
18.如权利要求11、12、13、14或15所述的设备，还包括：锁相环，所述锁相环包括：
相位/频率检测器和充电泵；
调制器电路，配置成基于所述锁相环的预定差分比，产生所述带符号的数字代码；
以及
组合器，配置成组合所述多个模拟信号和所述相位/频率检测器和充电泵的输出。
19.如权利要求11、12、13、14或15所述的设备，其中，响应于所述带符号的数字代码和紧接在前的带符号的数字代码二者均为非0，所述多个控制信号被配置成启用所述多个单位元件的至少一个单位元件，其同样被所述紧接在前的带符号的数字代码启用。
20.一种带噪声整形带符号的数模转换器，包括：
用于响应于多个控制信号产生对应于带符号的数字代码的噪声整形模拟信号的装置；以及
用于基于指针、带符号的数字代码的量级、以及带符号的数字代码的符号产生多个控制信号的装置。
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