JP2002033660A - デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法 - Google Patents
デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法Info
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- JP2002033660A JP2002033660A JP2001161413A JP2001161413A JP2002033660A JP 2002033660 A JP2002033660 A JP 2002033660A JP 2001161413 A JP2001161413 A JP 2001161413A JP 2001161413 A JP2001161413 A JP 2001161413A JP 2002033660 A JP2002033660 A JP 2002033660A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 完全デジタル制御発振器同調入力をタイムデ
ィザリングする技術を得る。 【解決手段】 完全デジタル制御発振器ＤＣＯ同調入力
をタイムディザリングする技術は、シフトレジスタ１３
０６およびシグマ−デルタ変調遅延制御に応答してＤＣ
Ｏ２００によって発生されるスプリアストーンを最小限
に抑えるマルチプレクサ１３０８を利用する。シフトレ
ジスタ１３０６は、ＤＣＯ２００出力信号によって与え
られる分割された高周波基準を介してクロックされる。
マルチプレクサ１３０８は、再クロックされＤＣＯ２０
０出力信号に同期化される周波数基準によってクロック
される。したがって、マルチプレクサ１３０８出力は、
遅延制御に応答してタイムディザリングされスイッチン
グによって生じる摂動を最小限に抑える。
ィザリングする技術を得る。 【解決手段】 完全デジタル制御発振器ＤＣＯ同調入力
をタイムディザリングする技術は、シフトレジスタ１３
０６およびシグマ−デルタ変調遅延制御に応答してＤＣ
Ｏ２００によって発生されるスプリアストーンを最小限
に抑えるマルチプレクサ１３０８を利用する。シフトレ
ジスタ１３０６は、ＤＣＯ２００出力信号によって与え
られる分割された高周波基準を介してクロックされる。
マルチプレクサ１３０８は、再クロックされＤＣＯ２０
０出力信号に同期化される周波数基準によってクロック
される。したがって、マルチプレクサ１３０８出力は、
遅延制御に応答してタイムディザリングされスイッチン
グによって生じる摂動を最小限に抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、電圧制御
発振器に関し、特に、全デジタル制御発振器（ＤＣＯ）
同調入力のタイムディザリング方法に関する。
発振器に関し、特に、全デジタル制御発振器（ＤＣＯ）
同調入力のタイムディザリング方法に関する。
【０００２】
【従来の技術】マイクロプロセッサやデジタル信号プロ
セッサ（ＤＳＰ）のような現代のＶＬＳＩ回路の動作ク
ロックレートは近年著しく高くなってきている。現在Ｇ
Ｈｚにも達するこれらのクロックレートと、ＶＬＳＩ回
路が時間をかけて実施することができる演算数の対応す
る増加とにより、ノートブックコンピュータやワイヤレ
ス電話のようなモバイルバッテリ給電システムを含む電
子計算システムの機能が劇的に増強されてきている。こ
のような高速機能を提供するためには、オンチップクロ
ック発生およびクロック回復（すなわち、シリアルビッ
トストリームからのタイミング情報の発生）も、もちろ
んこのような高周波数で作動しなければならない。
セッサ（ＤＳＰ）のような現代のＶＬＳＩ回路の動作ク
ロックレートは近年著しく高くなってきている。現在Ｇ
Ｈｚにも達するこれらのクロックレートと、ＶＬＳＩ回
路が時間をかけて実施することができる演算数の対応す
る増加とにより、ノートブックコンピュータやワイヤレ
ス電話のようなモバイルバッテリ給電システムを含む電
子計算システムの機能が劇的に増強されてきている。こ
のような高速機能を提供するためには、オンチップクロ
ック発生およびクロック回復（すなわち、シリアルビッ
トストリームからのタイミング情報の発生）も、もちろ
んこのような高周波数で作動しなければならない。
【０００３】クロック発生に関して、クロック周波数の
増加により、さまざまな集積回路間の通信における時間
的制約が一層厳しくなってきている。特に、多数の集積
回路間の同期動作およびデータ通信を利用するシステム
では、外部システムクロックと集積回路の動作を制御す
る内部クロックとの間のタイミング歪は非常に小さいマ
ージンまで低減されなければならない。
増加により、さまざまな集積回路間の通信における時間
的制約が一層厳しくなってきている。特に、多数の集積
回路間の同期動作およびデータ通信を利用するシステム
では、外部システムクロックと集積回路の動作を制御す
る内部クロックとの間のタイミング歪は非常に小さいマ
ージンまで低減されなければならない。
【０００４】従来のシステムは、一般的に、オンチップ
発生用のアナログＰＬＬとシステム基準クロックからの
内部クロック信号の同期化とを利用している。典型的な
アナログＰＬＬは、基準クロックの位相関係を内部クロ
ックと比較する位相検出器と、この位相関係に対応する
アナログ電圧を設定するチャージポンプおよびループフ
ィルタと、チャージポンプおよびループフィルタからの
アナログ電圧に応答して出力クロック信号を発生する電
圧制御発振器（ＶＣＯ）とを含んでいる。近年、デジタ
ル位相検出器がアナログチャージポンプおよびフィルタ
と組み合わせてオンチップＰＬＬに使用されており、こ
のようなＰＬＬは「デジタル」と呼ばれてきてはいる
が、もちろん、実際にはこれらのＰＬＬはハイブリッド
デジタルおよびアナログ回路である。
発生用のアナログＰＬＬとシステム基準クロックからの
内部クロック信号の同期化とを利用している。典型的な
アナログＰＬＬは、基準クロックの位相関係を内部クロ
ックと比較する位相検出器と、この位相関係に対応する
アナログ電圧を設定するチャージポンプおよびループフ
ィルタと、チャージポンプおよびループフィルタからの
アナログ電圧に応答して出力クロック信号を発生する電
圧制御発振器（ＶＣＯ）とを含んでいる。近年、デジタ
ル位相検出器がアナログチャージポンプおよびフィルタ
と組み合わせてオンチップＰＬＬに使用されており、こ
のようなＰＬＬは「デジタル」と呼ばれてきてはいる
が、もちろん、実際にはこれらのＰＬＬはハイブリッド
デジタルおよびアナログ回路である。
【０００５】近年、完全デジタルＰＬＬを開発する努力
がなされている。デジタル位相検出器との組合せにおい
て、完全デジタルＰＬＬは従来のアナログフィルタの代
わりにデジタルループフィルタを含み、また、電圧制御
発振器の代わりにデジタル制御発振器を含んでいる。理
論的には、これらの完全デジタルＰＬＬはアナログＰＬ
Ｌに比べていくつかの利点を有する。第１に、デジタル
論理はアナログ回路よりもノイズに対して遥かに強い。
第２に、アナログ部品は、デジタル同等部品には存在し
ない直流オフセットおよびドリフト現象の影響を受けや
すい。さらに、アナログＰＬＬのループダイナミクス
（loop dynamics）はプロセス技術スケーリングに極め
て敏感であるが、デジタル論理の挙動はスケーリングに
対して不変である。そのため、アナログＰＬＬを新しい
技術ノードへ移転するには、デジタルＰＬＬに要求され
るよりも遥かに重要な再設計努力が要求される。
がなされている。デジタル位相検出器との組合せにおい
て、完全デジタルＰＬＬは従来のアナログフィルタの代
わりにデジタルループフィルタを含み、また、電圧制御
発振器の代わりにデジタル制御発振器を含んでいる。理
論的には、これらの完全デジタルＰＬＬはアナログＰＬ
Ｌに比べていくつかの利点を有する。第１に、デジタル
論理はアナログ回路よりもノイズに対して遥かに強い。
第２に、アナログ部品は、デジタル同等部品には存在し
ない直流オフセットおよびドリフト現象の影響を受けや
すい。さらに、アナログＰＬＬのループダイナミクス
（loop dynamics）はプロセス技術スケーリングに極め
て敏感であるが、デジタル論理の挙動はスケーリングに
対して不変である。そのため、アナログＰＬＬを新しい
技術ノードへ移転するには、デジタルＰＬＬに要求され
るよりも遥かに重要な再設計努力が要求される。
【０００６】さらに、消費電力はバッテリ寿命に直結す
るので、消費電力は可搬型バッテリ給電コンピュータシ
ステムについて最大の関心事である。その結果、多くの
メーカは、集積回路、特に可搬型計算システムに特別に
適合された集積回路の電源電圧要求を緩和して、これら
のデバイスによって消費される電力を低減している。し
かしながら、アナログＰＬＬやハイブリッドＰＬＬのよ
うなアナログ回路に印加される電源電圧を低減しても、
これらの回路によって消費される電力は必ずしも低減さ
れないことが観察されており、場合によっては、アナロ
グ回路によって消費される電力が増加するアグレッシブ
電圧スケーリングが観察されている。したがって、アナ
ログ回路に利用できる「ヘッドルーム」が低減されてい
る場合には、アナログ回路への電源電圧を低減するとロ
バスト回路の設計が一層困難となる。
るので、消費電力は可搬型バッテリ給電コンピュータシ
ステムについて最大の関心事である。その結果、多くの
メーカは、集積回路、特に可搬型計算システムに特別に
適合された集積回路の電源電圧要求を緩和して、これら
のデバイスによって消費される電力を低減している。し
かしながら、アナログＰＬＬやハイブリッドＰＬＬのよ
うなアナログ回路に印加される電源電圧を低減しても、
これらの回路によって消費される電力は必ずしも低減さ
れないことが観察されており、場合によっては、アナロ
グ回路によって消費される電力が増加するアグレッシブ
電圧スケーリングが観察されている。したがって、アナ
ログ回路に利用できる「ヘッドルーム」が低減されてい
る場合には、アナログ回路への電源電圧を低減するとロ
バスト回路の設計が一層困難となる。
【０００７】これらの理由により、位相検出器だけでな
くループフィルタおよび可制御発振器にもデジタル技術
が使用されるＰＬＬは設計者にとって非常に魅力的であ
る。特に、上述したように、そこへ加えられるデジタル
制御語の値により制御される周波数で作動する発振器で
あるデジタル制御発振器（ＤＣＯ）を含む完全デジタル
ＰＬＬの実現は特に魅力的となっている。
くループフィルタおよび可制御発振器にもデジタル技術
が使用されるＰＬＬは設計者にとって非常に魅力的であ
る。特に、上述したように、そこへ加えられるデジタル
制御語の値により制御される周波数で作動する発振器で
あるデジタル制御発振器（ＤＣＯ）を含む完全デジタル
ＰＬＬの実現は特に魅力的となっている。
【０００８】この分野で知られているように、クロック
発生回路以外の高周波回路も完全デジタルＰＬＬの実現
により利益を得る。例えば、上述したように、クロック
回復の機能（すなわち、シリアルビットストリームから
のタイミング情報および同期化の抽出）は集積回路およ
びシステム間の高周波データ通信を行うのに広く知られ
ている。もちろん、できるだけ高い周波数でかつクロッ
ク回復回路が作動する周波数が増加し続けるようにデー
タを通信することが望ましい。さらに、ワイヤレス電話
機や可搬型コンピュータのワイヤレスモデムなどのよう
な多くのバッテリ給電システムにおいては通信は主要機
能であることを考えると、消費電力したがってクロック
回復回路を実現するのに必要な供給電圧を低減し、か
つ、その作動周波数を高めることが望ましい。このよう
に、完全デジタルＰＬＬおよびそれに関連するＤＣＯに
よって提供される多くの利点は、現代の集積回路におけ
る他の応用だけでなくクロック回復回路にとっても有利
である。しかしながら、ＤＣＯの有用性はＰＬＬ応用に
限定されない。実際に、周波数プログラマブル発振器を
必要とする任意の応用がＤＣＯの効率的な実現により利
益を受けるものと考えられる。
発生回路以外の高周波回路も完全デジタルＰＬＬの実現
により利益を得る。例えば、上述したように、クロック
回復の機能（すなわち、シリアルビットストリームから
のタイミング情報および同期化の抽出）は集積回路およ
びシステム間の高周波データ通信を行うのに広く知られ
ている。もちろん、できるだけ高い周波数でかつクロッ
ク回復回路が作動する周波数が増加し続けるようにデー
タを通信することが望ましい。さらに、ワイヤレス電話
機や可搬型コンピュータのワイヤレスモデムなどのよう
な多くのバッテリ給電システムにおいては通信は主要機
能であることを考えると、消費電力したがってクロック
回復回路を実現するのに必要な供給電圧を低減し、か
つ、その作動周波数を高めることが望ましい。このよう
に、完全デジタルＰＬＬおよびそれに関連するＤＣＯに
よって提供される多くの利点は、現代の集積回路におけ
る他の応用だけでなくクロック回復回路にとっても有利
である。しかしながら、ＤＣＯの有用性はＰＬＬ応用に
限定されない。実際に、周波数プログラマブル発振器を
必要とする任意の応用がＤＣＯの効率的な実現により利
益を受けるものと考えられる。
【０００９】ＤＣＯの基本的な機能は、２進重付けデジ
タル入力語Ｄの関数である発振周波数ｆDCOを有する出
力波形を次式のように提供することである。
タル入力語Ｄの関数である発振周波数ｆDCOを有する出
力波形を次式のように提供することである。
【数１】 典型的には、ＤＣＯ伝達関数ｆ(…)は、発振の周波数ｆ
DCOまたは周期ＴDCOがＤ（一般的には、オフセット）と
線形になるように定義される。例えば周波数が線形であ
るＤＣＯ伝達関数は典型的には次式で表わされる。
DCOまたは周期ＴDCOがＤ（一般的には、オフセット）と
線形になるように定義される。例えば周波数が線形であ
るＤＣＯ伝達関数は典型的には次式で表わされる。
【数２】 ここで、ｆoffsetは一定のオフセット周波数であり、ｆ
stepは周波数量子化ステップである。同様に、周期が線
形であるＤＣＯ伝達関数は典型的には次式で表わされ
る。
stepは周波数量子化ステップである。同様に、周期が線
形であるＤＣＯ伝達関数は典型的には次式で表わされ
る。
【数３】 ここで、Ｔoffsetは一定のオフセット周期であり、Ｔ
stepは周期量子化ステップである。ＤＣＯ周期Ｔ(Ｄ)は
量子化デジタル入力Ｄの関数であるため、ＤＣＯは連続
範囲の周波数を発生することはできず、有限数の離散周
波数を発生することはもちろん明白である。
stepは周期量子化ステップである。ＤＣＯ周期Ｔ(Ｄ)は
量子化デジタル入力Ｄの関数であるため、ＤＣＯは連続
範囲の周波数を発生することはできず、有限数の離散周
波数を発生することはもちろん明白である。
【００１０】１つの一般的タイプの従来のＤＣＯは、ダ
イナミックにプログラマブルな分周器と組み合わせた高
周波発振器を含んでいる。このタイプのＤＣＯの一例を
図１ａに示す。この例では、プログラマブル分周器２
は、高周波発振器４の出力信号ＨＦＣＬＫの周波数がＤ
ＣＯ出力信号ＣＬＫを発生するのに分割される除数値を
示すｎビットデジタル語Ｄを受信する。この従来の装置
では、周期量子化ステップＴstepしたがってタイミング
ジッタの下限は、高周波発振器４の周期に限定される。
したがって、低ジッタ動作では、発振器４は極端に高い
周波数で作動する必要があり、例えば、周期間０．２ｎ
ｓｅｃステップでは高周波発振器４およびプログラマブ
ルカウンタ２は５ＧＨｚで作動する必要がある。
イナミックにプログラマブルな分周器と組み合わせた高
周波発振器を含んでいる。このタイプのＤＣＯの一例を
図１ａに示す。この例では、プログラマブル分周器２
は、高周波発振器４の出力信号ＨＦＣＬＫの周波数がＤ
ＣＯ出力信号ＣＬＫを発生するのに分割される除数値を
示すｎビットデジタル語Ｄを受信する。この従来の装置
では、周期量子化ステップＴstepしたがってタイミング
ジッタの下限は、高周波発振器４の周期に限定される。
したがって、低ジッタ動作では、発振器４は極端に高い
周波数で作動する必要があり、例えば、周期間０．２ｎ
ｓｅｃステップでは高周波発振器４およびプログラマブ
ルカウンタ２は５ＧＨｚで作動する必要がある。
【００１１】この制限により、従来の他のＤＣＯでは、
高周波源から分周するのではなく信号を直接合成する方
法がとられている。従来の直接合成ＤＣＯの一例を図１
ｂに示し、それは可変長リング発振器として構成されて
いる。この例では、２n個の遅延段６が直列に接続され
ており、最下位段６0は、反転段であり、ラインＣＬＫ
上の出力信号を駆動する。復号器８はｎビットデジタル
制御語Ｄを２n制御線に符号する。２n制御線の各々は、
対応する段６をショートするように作動することがで
き、また、２n制御線の１つはデジタル制御語Ｄの値に
応答して表明（アサート）される。したがって、発振周
期Ｔは、リング内のこれらの遅延段６の遅延の和の２倍
となる。例えば、各段６の遅延がＴ6であるならば、リ
ング内に段６0しかないようなＤ＝０である場合には、
発振周期Ｔは２Ｔ6に等しく、また、Ｄ＝２n−１（Ｄは
最大）である場合には、２n段６の全てがリング内で接
続されるため、発振周期Ｔは２（２n）Ｔ6に等しい。し
たがって、この従来の方法では、周期量子化ステップ
（ジッタの下限を設定する）は２Ｔ6、すなわち、段６
の伝播遅延の２倍となり、それは典型的には図１ａの従
来のＤＣＯのそれを改善するものではあるが、それでも
多くの応用にとって粗すぎることがある。しかしなが
ら、段６の数は制御語Ｄのビット数と指数関係にあり、
かつ、典型的な遅延段は極めて複雑となることがあり、
段当たり２０個以上のトランジスタを必要とする実施例
さえ報告されていることを考慮すれば、図１ｂの可変遅
延リング発振器の実現に必要な集積回路チップ面積は十
分である。さらに、復号器８の複雑度もｎと指数関係に
あり、それ自体（ｎ＋６）２n程度のユニットサイズト
ランジスタを必要とする。したがって、回路の全体複雑
度は比較的大きく、ｎと共に（ｎ＋３０）２n程度変化
するチップ面積となる。したがって、このように構成さ
れた高分解能ＤＣＯはチップ面積を途方もなく大きく占
有してしまうことがある。
高周波源から分周するのではなく信号を直接合成する方
法がとられている。従来の直接合成ＤＣＯの一例を図１
ｂに示し、それは可変長リング発振器として構成されて
いる。この例では、２n個の遅延段６が直列に接続され
ており、最下位段６0は、反転段であり、ラインＣＬＫ
上の出力信号を駆動する。復号器８はｎビットデジタル
制御語Ｄを２n制御線に符号する。２n制御線の各々は、
対応する段６をショートするように作動することがで
き、また、２n制御線の１つはデジタル制御語Ｄの値に
応答して表明（アサート）される。したがって、発振周
期Ｔは、リング内のこれらの遅延段６の遅延の和の２倍
となる。例えば、各段６の遅延がＴ6であるならば、リ
ング内に段６0しかないようなＤ＝０である場合には、
発振周期Ｔは２Ｔ6に等しく、また、Ｄ＝２n−１（Ｄは
最大）である場合には、２n段６の全てがリング内で接
続されるため、発振周期Ｔは２（２n）Ｔ6に等しい。し
たがって、この従来の方法では、周期量子化ステップ
（ジッタの下限を設定する）は２Ｔ6、すなわち、段６
の伝播遅延の２倍となり、それは典型的には図１ａの従
来のＤＣＯのそれを改善するものではあるが、それでも
多くの応用にとって粗すぎることがある。しかしなが
ら、段６の数は制御語Ｄのビット数と指数関係にあり、
かつ、典型的な遅延段は極めて複雑となることがあり、
段当たり２０個以上のトランジスタを必要とする実施例
さえ報告されていることを考慮すれば、図１ｂの可変遅
延リング発振器の実現に必要な集積回路チップ面積は十
分である。さらに、復号器８の複雑度もｎと指数関係に
あり、それ自体（ｎ＋６）２n程度のユニットサイズト
ランジスタを必要とする。したがって、回路の全体複雑
度は比較的大きく、ｎと共に（ｎ＋３０）２n程度変化
するチップ面積となる。したがって、このように構成さ
れた高分解能ＤＣＯはチップ面積を途方もなく大きく占
有してしまうことがある。
【００１２】デジタルＰＬＬを実現する別の公知の方法
がジェー・ダニング等の論文“An All-Digital Phase-L
ocked Loop with 50-Cycle Lock Time Suitable for Hi
gh-Performance Microprocessors”, J. Solid State C
irc. (IEEE, 1995年4月), 第412-422頁に記載されてい
る。この従来の方法によれば、８段電流枯渇（current-
starved）リング発振器の動作により所望する出力周波
数が直接合成され、このような１つの段を図１ｃに示
し、各反転遅延段は並列２進重付けトランジスタ９のプ
ルアップ脚と並列２進重付けトランジスタ１１のプルダ
ウン脚とを含んでいる。各トランジスタ９I，１１Iは制
御語ｄの対応するビットｄIによってターンオンされ、
また、スイッチングトランジスタ９I，１１IはラインＩ
Ｎおよび共通ドレインノードの駆動ラインＯＵＴの状態
によって制御される。容認できる周波数分解能はこの方
法に従って得られるが、このＰＬＬを実現するのに必要
な集積回路チップの量は極端に大きい。２i倍だけ重み
付けされたＮＭＯＳ各トランジスタ１１Iは、一般的
に、並列な２i個の最小サイズトランジスタ１１0として
実現されるため、図１ｃに示すような遅延段のユニット
サイズＮＭＯＳトランジスタ１１0の数は２（２n）−１
となる。ＰＭＯＳトランジスタ９が対応するＮＭＯＳト
ランジスタ１１の２倍のサイズであるものとすると、図
１ｃの遅延段を実現するのに必要なユニットサイズトラ
ンジスタの総数は次のようになる。
がジェー・ダニング等の論文“An All-Digital Phase-L
ocked Loop with 50-Cycle Lock Time Suitable for Hi
gh-Performance Microprocessors”, J. Solid State C
irc. (IEEE, 1995年4月), 第412-422頁に記載されてい
る。この従来の方法によれば、８段電流枯渇（current-
starved）リング発振器の動作により所望する出力周波
数が直接合成され、このような１つの段を図１ｃに示
し、各反転遅延段は並列２進重付けトランジスタ９のプ
ルアップ脚と並列２進重付けトランジスタ１１のプルダ
ウン脚とを含んでいる。各トランジスタ９I，１１Iは制
御語ｄの対応するビットｄIによってターンオンされ、
また、スイッチングトランジスタ９I，１１IはラインＩ
Ｎおよび共通ドレインノードの駆動ラインＯＵＴの状態
によって制御される。容認できる周波数分解能はこの方
法に従って得られるが、このＰＬＬを実現するのに必要
な集積回路チップの量は極端に大きい。２i倍だけ重み
付けされたＮＭＯＳ各トランジスタ１１Iは、一般的
に、並列な２i個の最小サイズトランジスタ１１0として
実現されるため、図１ｃに示すような遅延段のユニット
サイズＮＭＯＳトランジスタ１１0の数は２（２n）−１
となる。ＰＭＯＳトランジスタ９が対応するＮＭＯＳト
ランジスタ１１の２倍のサイズであるものとすると、図
１ｃの遅延段を実現するのに必要なユニットサイズトラ
ンジスタの総数は次のようになる。
【数４】 したがって、８つの遅延段を有するこの構造のＤＣＯに
ついては、実現するのに必要な面積はｎと共に４８（２
n）程度変動する。
ついては、実現するのに必要な面積はｎと共に４８（２
n）程度変動する。
【００１３】さらに、背景として、従来のデジタル制御
発振器の別の例がエフ・リュー・エッチ・サミュエリ，
ジェー・ユアンおよびシー・スベンソンの論文“A 700-
MHz24-b Pipelined Accumulator in 1.2-μm CMOS for
Applications as a Numerically Controlled Oscillato
r”，IEEE Journal of Solid-State Circuits, Vol.28,
No.8 (IEEE, 1993年8月), 第878-886頁に記載されてい
る。
発振器の別の例がエフ・リュー・エッチ・サミュエリ，
ジェー・ユアンおよびシー・スベンソンの論文“A 700-
MHz24-b Pipelined Accumulator in 1.2-μm CMOS for
Applications as a Numerically Controlled Oscillato
r”，IEEE Journal of Solid-State Circuits, Vol.28,
No.8 (IEEE, 1993年8月), 第878-886頁に記載されてい
る。
【００１４】従来のデジタル制御発振器に関連する上記
欠点を克服するようにされたこの分野で公知の１つのＤ
ＣＯが、2000年2月22日にランドマン等に発行された米
国特許第6,028,488号，“Digitally-controlled oscill
ator with switched-capacitor frequency selection”
に開示されている。‘４８８特許に開示されたＤＣＯ
は、発振器内にドライバをロードするスイッチトキャパ
シタアレイにより実現される。スイッチトキャパシタア
レイはキャパシタの２進重付けセットを含み、その各々
は、デジタルループフィルタからのデジタル制御語の１
ビットによって制御される容量を有する。隣接発振周期
間のステップサイズしたがってジッタは、ドライバの強
さと組み合わせた最下位キャパシタ（制御語のＬＳＢに
対応する）の容量によって規定される。
欠点を克服するようにされたこの分野で公知の１つのＤ
ＣＯが、2000年2月22日にランドマン等に発行された米
国特許第6,028,488号，“Digitally-controlled oscill
ator with switched-capacitor frequency selection”
に開示されている。‘４８８特許に開示されたＤＣＯ
は、発振器内にドライバをロードするスイッチトキャパ
シタアレイにより実現される。スイッチトキャパシタア
レイはキャパシタの２進重付けセットを含み、その各々
は、デジタルループフィルタからのデジタル制御語の１
ビットによって制御される容量を有する。隣接発振周期
間のステップサイズしたがってジッタは、ドライバの強
さと組み合わせた最下位キャパシタ（制御語のＬＳＢに
対応する）の容量によって規定される。
【００１５】タイプＩの完全デジタル位相同期ループ
（ＰＬＬ）を利用するデジタル制御発振器（すなわち、
ＤＣＯ周波数対位相変換により１つの積分極しかない）
は、一般的に、より高速のダイナミクスを特徴とし、ま
た、高速周波数／位相取得が必要とされるか直接送信変
調が使用される場合に使用される。しかしながら、定常
状態位相誤差が一定の周波数オフセット（すなわち、実
際のＤＣＯ周波数と中心ＤＣＯ周波数との間の周波数偏
移）にもかかわらずゼロとなるタイプＩＩＰＬＬループ
とは異なり、タイプＩＰＬＬループの位相誤差は周波数
オフセットに比例する。ループダイナミクスはループフ
ィルタリングの解消により改善することができるが、こ
れは、位相検出器更新イベントが転送されてＤＣＯ出力
を周波数変調するいわゆる基準フィードスルーの増加を
もたらす。これは、ＲＦ出力におけるスプリアストーン
として現れる。
（ＰＬＬ）を利用するデジタル制御発振器（すなわち、
ＤＣＯ周波数対位相変換により１つの積分極しかない）
は、一般的に、より高速のダイナミクスを特徴とし、ま
た、高速周波数／位相取得が必要とされるか直接送信変
調が使用される場合に使用される。しかしながら、定常
状態位相誤差が一定の周波数オフセット（すなわち、実
際のＤＣＯ周波数と中心ＤＣＯ周波数との間の周波数偏
移）にもかかわらずゼロとなるタイプＩＩＰＬＬループ
とは異なり、タイプＩＰＬＬループの位相誤差は周波数
オフセットに比例する。ループダイナミクスはループフ
ィルタリングの解消により改善することができるが、こ
れは、位相検出器更新イベントが転送されてＤＣＯ出力
を周波数変調するいわゆる基準フィードスルーの増加を
もたらす。これは、ＲＦ出力におけるスプリアストーン
として現れる。
【００１６】
【発明が解決しようとする課題】上述したことから、ス
プリアストーンがＤＣＯＲＦ出力において実質的に完全
に除去されるように位相検出器更新イベントに応答して
ＤＣＯ出力の周波数変調を実質的に排除するために、デ
ジタル制御発振器（ＤＣＯ）同調制御語入力をタイムデ
ィザリングする方法を提供することが望ましくかつ必要
とされている。
プリアストーンがＤＣＯＲＦ出力において実質的に完全
に除去されるように位相検出器更新イベントに応答して
ＤＣＯ出力の周波数変調を実質的に排除するために、デ
ジタル制御発振器（ＤＣＯ）同調制御語入力をタイムデ
ィザリングする方法を提供することが望ましくかつ必要
とされている。
【００１７】
【課題を解決するための手段】本発明の一態様では、し
たがって、ＲＦ出力におけるスプリアストーンを実質的
に除去しながら低電源電圧で作動できるＤＣＯが提供さ
れる。
たがって、ＲＦ出力におけるスプリアストーンを実質的
に除去しながら低電源電圧で作動できるＤＣＯが提供さ
れる。
【００１８】本発明のもう１つの態様では、ＲＦ出力に
おけるスプリアストーンを実質的に除去しながら極端に
低レベルのジッタで作動するＤＣＯがさらに提供され
る。
おけるスプリアストーンを実質的に除去しながら極端に
低レベルのジッタで作動するＤＣＯがさらに提供され
る。
【００１９】本発明のさらにもう１つの態様では、ＲＦ
出力におけるスプリアストーンを実質的に除去できなが
ら従来のＤＣＯ回路に対して比較的妥当なチップ面積を
必要とするＤＣＯも提供される。
出力におけるスプリアストーンを実質的に除去できなが
ら従来のＤＣＯ回路に対して比較的妥当なチップ面積を
必要とするＤＣＯも提供される。
【００２０】本発明のさらにもう１つの態様では、デジ
タル位相同期ループ（ＰＬＬ）に関連して機能してＲＦ
出力におけるスプリアストーンを実質的に除去すること
ができるＤＣＯが提供される。
タル位相同期ループ（ＰＬＬ）に関連して機能してＲＦ
出力におけるスプリアストーンを実質的に除去すること
ができるＤＣＯが提供される。
【００２１】本発明のさらにもう１つの態様では、ＲＦ
出力におけるスプリアストーンが実質的に除去されるよ
うに、可変負荷を用いて遅延帰還を利用する公知のＤＣ
Ｏによって発生されるものよりも発振器位相ノイズが著
しく小さいＤＣＯが提供される。
出力におけるスプリアストーンが実質的に除去されるよ
うに、可変負荷を用いて遅延帰還を利用する公知のＤＣ
Ｏによって発生されるものよりも発振器位相ノイズが著
しく小さいＤＣＯが提供される。
【００２２】本発明のさらにもう１つの態様では、実質
的に任意の負抵抗帰還ソース（コルピッツ発振器やガン
ダイオードなど）で作動してＲＦ出力におけるスプリア
ストーンを実質的に除去するように安定した発振を達成
するＤＣＯが提供される。
的に任意の負抵抗帰還ソース（コルピッツ発振器やガン
ダイオードなど）で作動してＲＦ出力におけるスプリア
ストーンを実質的に除去するように安定した発振を達成
するＤＣＯが提供される。
【００２３】本発明のさらにもう１つの態様では、ＲＦ
出力におけるスプリアストーンを実質的に除去しながら
「BLUETOOTH」標準に関連する変調およびチャネル選択
要求に適合するＤＣＯが提供される。
出力におけるスプリアストーンを実質的に除去しながら
「BLUETOOTH」標準に関連する変調およびチャネル選択
要求に適合するＤＣＯが提供される。
【００２４】一実施例によるデジタル制御発振器はＬＣ
タンク発振器（すなわち、デジタル同調可能タンク回
路）として構成することができ、発振器内部の共振周波
数が変化される。ＬＣタンク発振器は、共振器を安定発
振させるために実質的に任意の負抵抗ソース（たとえ
ば、コルピッツ発振器，ガンダイオードなど）から定式
化される共振器である。２進重付けキャパシタバンク
は、２つの状態間で高速に切り換えられてＬＳＢをディ
ザーすなわち変調する（このディザリングがデジタル／
アナログ変換ではなくデジタル／周波数変換であること
を除けば、従来のＤ／Ａコンバータに使用されるディザ
リングと同じ）とともにデジタル同調可能タンク回路の
Ｑをローパス機能として使用する単位最小サイズキャパ
シタの小バンクと関連して利用される。本発明のタンク
回路は高いＱで設計することができるため、このような
タンク回路を使用するＤＣＯは、可変負荷を使用してフ
ィードバックが遅延される従来のＤＣＯに比べて位相ノ
イズが著しく低減される。したがって、ＤＣＯは、他の
既知のＤＣＯアーキテクチュアを使用して達成すること
ができない「BLUETOOTH」無線周波数通信を達成するの
に必要な変調条件およびチャネル選択条件の両方に適合
するように周波数分解能を調節することができるＬＣタ
ンク回路を使用して実現される。ここで使用される無線
周波数とは、利用されている通信媒体を介して通信する
ことができる任意の周波数を意味する。
タンク発振器（すなわち、デジタル同調可能タンク回
路）として構成することができ、発振器内部の共振周波
数が変化される。ＬＣタンク発振器は、共振器を安定発
振させるために実質的に任意の負抵抗ソース（たとえ
ば、コルピッツ発振器，ガンダイオードなど）から定式
化される共振器である。２進重付けキャパシタバンク
は、２つの状態間で高速に切り換えられてＬＳＢをディ
ザーすなわち変調する（このディザリングがデジタル／
アナログ変換ではなくデジタル／周波数変換であること
を除けば、従来のＤ／Ａコンバータに使用されるディザ
リングと同じ）とともにデジタル同調可能タンク回路の
Ｑをローパス機能として使用する単位最小サイズキャパ
シタの小バンクと関連して利用される。本発明のタンク
回路は高いＱで設計することができるため、このような
タンク回路を使用するＤＣＯは、可変負荷を使用してフ
ィードバックが遅延される従来のＤＣＯに比べて位相ノ
イズが著しく低減される。したがって、ＤＣＯは、他の
既知のＤＣＯアーキテクチュアを使用して達成すること
ができない「BLUETOOTH」無線周波数通信を達成するの
に必要な変調条件およびチャネル選択条件の両方に適合
するように周波数分解能を調節することができるＬＣタ
ンク回路を使用して実現される。ここで使用される無線
周波数とは、利用されている通信媒体を介して通信する
ことができる任意の周波数を意味する。
【００２５】本発明の一実施例によれば、前記したＤＣ
Ｏに使用するのに適したタイムディザリング方式が図面
に示されている。同調制御語は、デジタル語であり、位
相検出器の比較周波数に同期している。図３に示す位相
ドメイン全デジタル同期ＰＬＬ出力シンセサイザに示さ
れているように、ループフィルタが使用されない場合に
は、同調制御語は、通常、利得段を介してデジタル制御
発振器入力に接続される。同調制御語の正確な離散タイ
ムディザリングは、高周波オーバサンプリングクロック
でそれを再クロッキングするとともに遅延シフタレジス
タにそれを通すことによって得られる。マルチビット入
力マルチプレクサは、遅延レジスタチェーンの適切な出
力を同期的に選択する。この技術により、周波数基準レ
ートで行われる実際のＤＣＯ更新タイミングをオーバサ
ンプリングクロックで離散的にダイナミックにオフセッ
トする手段が提供される。シンセサイザのデジタル化さ
れたＲＦ出力は、直接に、または、例えば図１４に示す
ようなエッジ分割器によって適切に分周されたのちに、
高周波オーバサンプリングクロックとして使用される。
ＤＣＯは、その全体が本開示の一部としてここに組み入
れられている２０００年６月２６日に出願されたロバー
ト・ビー・スタチェウスキおよびダークレイポルドによ
る米国特許出願番号０９／６０３０２３号「Digital Ph
ase-Domain PLL Frequency Synthesizer」，ドケット番
号ＴＩ−３０６７７に開示されているような方法でデジ
タルＰＬＬからデジタル入力語を受信することができ
る。
Ｏに使用するのに適したタイムディザリング方式が図面
に示されている。同調制御語は、デジタル語であり、位
相検出器の比較周波数に同期している。図３に示す位相
ドメイン全デジタル同期ＰＬＬ出力シンセサイザに示さ
れているように、ループフィルタが使用されない場合に
は、同調制御語は、通常、利得段を介してデジタル制御
発振器入力に接続される。同調制御語の正確な離散タイ
ムディザリングは、高周波オーバサンプリングクロック
でそれを再クロッキングするとともに遅延シフタレジス
タにそれを通すことによって得られる。マルチビット入
力マルチプレクサは、遅延レジスタチェーンの適切な出
力を同期的に選択する。この技術により、周波数基準レ
ートで行われる実際のＤＣＯ更新タイミングをオーバサ
ンプリングクロックで離散的にダイナミックにオフセッ
トする手段が提供される。シンセサイザのデジタル化さ
れたＲＦ出力は、直接に、または、例えば図１４に示す
ようなエッジ分割器によって適切に分周されたのちに、
高周波オーバサンプリングクロックとして使用される。
ＤＣＯは、その全体が本開示の一部としてここに組み入
れられている２０００年６月２６日に出願されたロバー
ト・ビー・スタチェウスキおよびダークレイポルドによ
る米国特許出願番号０９／６０３０２３号「Digital Ph
ase-Domain PLL Frequency Synthesizer」，ドケット番
号ＴＩ−３０６７７に開示されているような方法でデジ
タルＰＬＬからデジタル入力語を受信することができ
る。
【００２６】さまざまな実施例が図示されるが、本発明
の他の実施例も考えられる。いずれにしても、本開示は
本発明の代表的な実施例を示すもので制約的意味合いは
ない。当業者ならば本発明の原理の精神および範囲に入
る他のさまざまな修正および実施例を考案することがで
きる。
の他の実施例も考えられる。いずれにしても、本開示は
本発明の代表的な実施例を示すもので制約的意味合いは
ない。当業者ならば本発明の原理の精神および範囲に入
る他のさまざまな修正および実施例を考案することがで
きる。
【００２７】
【発明の実施の形態】図２を見ると、ＤＣＯ２００のハ
イレベルブロック図は等重付けスイッチトキャパシタの
バンク（サーモメータバンク（ＴＢ）／ＬＳＢディザリ
ングシステム）２０６と組み合わせた２つの２進重付け
スイッチトキャパシタバンク（ハイバンク（ＨＢ）２０
２およびローバンク（ＬＢ）２０４）を含み、また、そ
れらはインダクタ２０８と集積されてデジタル同調可能
ＶＣＯシステムを実現する。ＤＣＯ２００はデジタル信
号プロセッサのようなまたは図３に示すデジタル位相ド
メインＰＬＬ周波数シンセサイザ３００のような集積回
路で使用するのに適した多くの異なるタイプのデジタル
ＰＬＬと集積することができることが分かる。シンセサ
イザ３００の詳細な検討は、前記した‘０２３特許でな
されており、ここではＤＣＯ２００のそのような１つの
使用を例示するに留める。図２を参照し続けると、ＨＢ
２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビッ
トは、終局的に、例えば、図３に示す利得素子３０２か
ら到来して、発振器同調語（ＯＴＷ）とも呼ばれるＤＣ
Ｏ同調制御語（ＴＣＷ）を発生する。‘０２３特許にも
っと詳細に記載されている利得素子３０２は、ＤＣＯ２
００およびＰＬＬループ挙動の制御された周波数応答を
得るために必要である。ＨＢ２０２ビット，ＬＢ２０４
ビットおよびＴＢ２０６ビットは、利用される技術およ
びアーキテクチュアによってのみ制限される任意の簡便
なまたは所望のビット数により定式化することができ
る。したがって、制御語は、本開示の一部としてここに
組み入れられている‘０２３特許に記載されたプロセス
を使用して発生することができる。本発明者は、ＨＢ２
０２ビットをプログラマブルに維持することによりワー
カブル(workable) ＤＣＯを実現することができる結
果、ユーザまたはＡＲＭコントローラは例えばそれらを
所望の操作バンドの中心に適切にセットできることを確
認した。ＴＢ２０６ビットは、ＬＢ２０４ビットを含む
同じ制御語の下位部から来るサーモメータ符号化ビット
である。次に、ＴＢ２０６ビットの１つ以上は、後でも
っと詳しく述べる方法でディザーすなわちデルタ−シグ
マ変調されて、発生された側波帯が非常に小さくなるよ
うに非常に高い変調速度と組み合わせて非常に小さい変
調指数を有する小さな周波数変調を発生する。このよう
にして、スイッチトキャパシタバンクを使用して得られ
る分解能は前記したように最下位キャパシタ（制御語の
ＬＳＢに対応する）の容量に基本的に制限されるため、
単純にスイッチトキャパシタバンクを使用するＤＣＯア
ーキテクチュアとは対照的により高い分解能を達成する
ことができる。一実施例によれば、次に、ディザリング
プロセスは、最も好ましくは、“BLUETOOTH”変調およ
びチャネル選択要求条件に適合するために１．２Ｖ給電
を使用して少なくとも２２ビットの分解能が得られるよ
うに制御可能ＬＢＳの分解能を高める。ＤＣＯ２００
は、中心タップ変圧器状インダクタ２０８を含むことが
でき、また、ハイバンク（ＨＢ）２０２，ローバンク
（ＬＢ）２０４およびサーモメータバンク（ＴＢ）２０
６を含む複数のバラクタバンクを介して容量が決定され
る同調可能ＬＣタンク回路を含む。ＤＣＯ２００を実現
するのに他の多くのＬＣタンク回路アーキテクチュアを
利用できることが分かるであろう。バラクタバンク２０
２，２０４，２０６は、上記した‘４８８特許に開示さ
れているＤＣＯに関して説明された制御可能キャパシタ
の２進重付けアレイとして実現することができるが、前
記したように、図２の実施例に例示した１つ以上のＬＳ
Ｂキャパシタのディザリングに適合するように修正され
ている。ＴＢバラクタバンク２０６内の１つ以上のＬＳ
Ｂキャパシタを選択的にディザーすることができるた
め、ＬＣタンク回路は、本ディザリングプロセスにより
修正すなわち変更することができる共振周波数を有す
る。ＬＣタンク回路のＱは時間平均操作を実施すること
が分かるであろう。このようにして、非常に高速なシグ
マ−デルタ変調デジタル／周波数変換を実現するのに必
要なものと同等なローパスフィルタリング機能は、スプ
リアス放射が関心のある周波数帯域の外側でしか発生さ
れずかつアンテナフィルタを介して容易に抑止できるよ
うに実現される。
イレベルブロック図は等重付けスイッチトキャパシタの
バンク（サーモメータバンク（ＴＢ）／ＬＳＢディザリ
ングシステム）２０６と組み合わせた２つの２進重付け
スイッチトキャパシタバンク（ハイバンク（ＨＢ）２０
２およびローバンク（ＬＢ）２０４）を含み、また、そ
れらはインダクタ２０８と集積されてデジタル同調可能
ＶＣＯシステムを実現する。ＤＣＯ２００はデジタル信
号プロセッサのようなまたは図３に示すデジタル位相ド
メインＰＬＬ周波数シンセサイザ３００のような集積回
路で使用するのに適した多くの異なるタイプのデジタル
ＰＬＬと集積することができることが分かる。シンセサ
イザ３００の詳細な検討は、前記した‘０２３特許でな
されており、ここではＤＣＯ２００のそのような１つの
使用を例示するに留める。図２を参照し続けると、ＨＢ
２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビッ
トは、終局的に、例えば、図３に示す利得素子３０２か
ら到来して、発振器同調語（ＯＴＷ）とも呼ばれるＤＣ
Ｏ同調制御語（ＴＣＷ）を発生する。‘０２３特許にも
っと詳細に記載されている利得素子３０２は、ＤＣＯ２
００およびＰＬＬループ挙動の制御された周波数応答を
得るために必要である。ＨＢ２０２ビット，ＬＢ２０４
ビットおよびＴＢ２０６ビットは、利用される技術およ
びアーキテクチュアによってのみ制限される任意の簡便
なまたは所望のビット数により定式化することができ
る。したがって、制御語は、本開示の一部としてここに
組み入れられている‘０２３特許に記載されたプロセス
を使用して発生することができる。本発明者は、ＨＢ２
０２ビットをプログラマブルに維持することによりワー
カブル(workable) ＤＣＯを実現することができる結
果、ユーザまたはＡＲＭコントローラは例えばそれらを
所望の操作バンドの中心に適切にセットできることを確
認した。ＴＢ２０６ビットは、ＬＢ２０４ビットを含む
同じ制御語の下位部から来るサーモメータ符号化ビット
である。次に、ＴＢ２０６ビットの１つ以上は、後でも
っと詳しく述べる方法でディザーすなわちデルタ−シグ
マ変調されて、発生された側波帯が非常に小さくなるよ
うに非常に高い変調速度と組み合わせて非常に小さい変
調指数を有する小さな周波数変調を発生する。このよう
にして、スイッチトキャパシタバンクを使用して得られ
る分解能は前記したように最下位キャパシタ（制御語の
ＬＳＢに対応する）の容量に基本的に制限されるため、
単純にスイッチトキャパシタバンクを使用するＤＣＯア
ーキテクチュアとは対照的により高い分解能を達成する
ことができる。一実施例によれば、次に、ディザリング
プロセスは、最も好ましくは、“BLUETOOTH”変調およ
びチャネル選択要求条件に適合するために１．２Ｖ給電
を使用して少なくとも２２ビットの分解能が得られるよ
うに制御可能ＬＢＳの分解能を高める。ＤＣＯ２００
は、中心タップ変圧器状インダクタ２０８を含むことが
でき、また、ハイバンク（ＨＢ）２０２，ローバンク
（ＬＢ）２０４およびサーモメータバンク（ＴＢ）２０
６を含む複数のバラクタバンクを介して容量が決定され
る同調可能ＬＣタンク回路を含む。ＤＣＯ２００を実現
するのに他の多くのＬＣタンク回路アーキテクチュアを
利用できることが分かるであろう。バラクタバンク２０
２，２０４，２０６は、上記した‘４８８特許に開示さ
れているＤＣＯに関して説明された制御可能キャパシタ
の２進重付けアレイとして実現することができるが、前
記したように、図２の実施例に例示した１つ以上のＬＳ
Ｂキャパシタのディザリングに適合するように修正され
ている。ＴＢバラクタバンク２０６内の１つ以上のＬＳ
Ｂキャパシタを選択的にディザーすることができるた
め、ＬＣタンク回路は、本ディザリングプロセスにより
修正すなわち変更することができる共振周波数を有す
る。ＬＣタンク回路のＱは時間平均操作を実施すること
が分かるであろう。このようにして、非常に高速なシグ
マ−デルタ変調デジタル／周波数変換を実現するのに必
要なものと同等なローパスフィルタリング機能は、スプ
リアス放射が関心のある周波数帯域の外側でしか発生さ
れずかつアンテナフィルタを介して容易に抑止できるよ
うに実現される。
【００２８】最も好ましくは、デジタル／周波数変換
は、関心のある帯域の外側に周波数更新がシフトされる
ように従来のＤＣＯにより一般的に使用されるものより
も遥かに高い周波数（＞＞ｆref）で更新される。ここ
で、シグマ−デルタ処理利得は、アンテナフィルタに関
連する周波数帯域内で実現される。次に、スプリアス応
答も、シグマ−デルタ処理によって抑止される遥かに高
い周波数にシフトされ、また、残っている任意の残存ト
ーンがアンテナフィルタ（不図示）によって除去され
る。このシグマ−デルタ処理アーキテクチュアは制御電
圧なしで作動して達成可能な分解能をおよそ１ｋＨｚま
で高めることが本発明者により確認されており、それに
対して、従来のＤＣＯはおよそ２０ｋＨｚの最大分解能
で機能する。
は、関心のある帯域の外側に周波数更新がシフトされる
ように従来のＤＣＯにより一般的に使用されるものより
も遥かに高い周波数（＞＞ｆref）で更新される。ここ
で、シグマ−デルタ処理利得は、アンテナフィルタに関
連する周波数帯域内で実現される。次に、スプリアス応
答も、シグマ−デルタ処理によって抑止される遥かに高
い周波数にシフトされ、また、残っている任意の残存ト
ーンがアンテナフィルタ（不図示）によって除去され
る。このシグマ−デルタ処理アーキテクチュアは制御電
圧なしで作動して達成可能な分解能をおよそ１ｋＨｚま
で高めることが本発明者により確認されており、それに
対して、従来のＤＣＯはおよそ２０ｋＨｚの最大分解能
で機能する。
【００２９】バラクタバンク２０２，２０４，２０６内
の各キャパシタは、最も好ましくは、バラクタバンクに
通信される制御語の１ビットによって駆動される。ここ
で、制御語の各ビットは２つの電圧状態（Ｖtunehighお
よびＶtunelow） 間で変化することができる。最も好ま
しくは、２つの電圧状態（Ｖtunehighおよび
Ｖtunelo w）は、関連するＬＣ回路同調特性（周波数対
電圧）がゼロ局部周波数依存性を有するように、選択さ
れる。ノイズは２つの電圧状態（ＶtunehighおよびＶ
tune low）においてＬＣ回路を“ウォークスルー”する
ことができず、また、ＬＣ回路はディザリングプロセス
中にノイズに対してロバストであることが分かるであろ
う。本発明者は、１ＭＨｚと１０ＭＨｚとの間にＰＳＲ
Ｒを有するスイッチトキャパシタバンク技術を使用する
従来のＤＣＯに比べて、このディザリングプロセスが数
１０ｋＨｚ程度の非常に強い電力供給リジェクション比
ＰＳＲＲ（power supply rejection ratio）を有するこ
とを確認した。このディザリングプロセスはノイズに対
して不感性であるため、ＤＣＯ２００は、電圧調整器を
使用せずに有利に駆動することができ、従来のＤＣＯに
比べて重要な利点である。
の各キャパシタは、最も好ましくは、バラクタバンクに
通信される制御語の１ビットによって駆動される。ここ
で、制御語の各ビットは２つの電圧状態（Ｖtunehighお
よびＶtunelow） 間で変化することができる。最も好ま
しくは、２つの電圧状態（Ｖtunehighおよび
Ｖtunelo w）は、関連するＬＣ回路同調特性（周波数対
電圧）がゼロ局部周波数依存性を有するように、選択さ
れる。ノイズは２つの電圧状態（ＶtunehighおよびＶ
tune low）においてＬＣ回路を“ウォークスルー”する
ことができず、また、ＬＣ回路はディザリングプロセス
中にノイズに対してロバストであることが分かるであろ
う。本発明者は、１ＭＨｚと１０ＭＨｚとの間にＰＳＲ
Ｒを有するスイッチトキャパシタバンク技術を使用する
従来のＤＣＯに比べて、このディザリングプロセスが数
１０ｋＨｚ程度の非常に強い電力供給リジェクション比
ＰＳＲＲ（power supply rejection ratio）を有するこ
とを確認した。このディザリングプロセスはノイズに対
して不感性であるため、ＤＣＯ２００は、電圧調整器を
使用せずに有利に駆動することができ、従来のＤＣＯに
比べて重要な利点である。
【００３０】図４は、“BLUETOOTH”またはＧＳＭのガ
ウス周波数シフトキーイングＧＦＳＫ（Gaussian frequ
ency shift keying）変調方式に適合するのに適した図
２に示すＤＣＯハイ，ローおよびサーモメータバラクタ
バンク２０２，２０４，２０６に関連するハイバンク，
ローバンクおよびサーモメータバンク制御範囲および粒
度を示す（対数目盛り）線図である。各キャパシタバン
ク２０２，２０４，２０６は電圧制御キャパシタ（バラ
クタ）を含む。ここで、各バンクは、異なる発振周波数
範囲および粒度を制御するように、互いに異なってセッ
トされた関連するキャパシタ値を有する。また、それら
は制御語符号化方式が異なる。
ウス周波数シフトキーイングＧＦＳＫ（Gaussian frequ
ency shift keying）変調方式に適合するのに適した図
２に示すＤＣＯハイ，ローおよびサーモメータバラクタ
バンク２０２，２０４，２０６に関連するハイバンク，
ローバンクおよびサーモメータバンク制御範囲および粒
度を示す（対数目盛り）線図である。各キャパシタバン
ク２０２，２０４，２０６は電圧制御キャパシタ（バラ
クタ）を含む。ここで、各バンクは、異なる発振周波数
範囲および粒度を制御するように、互いに異なってセッ
トされた関連するキャパシタ値を有する。また、それら
は制御語符号化方式が異なる。
【００３１】ハイバンク（ＨＢ）２０２は、最も好まし
くは、プロセス，供給電圧および／または温度のばらつ
きによるＤＣＯ２００の動作周波数範囲の中心を粗く決
めるように実現される。ＨＢ２０２ビットはまた、最も
好ましくは、始動または任意の他の「必要性」に基づい
てのみ校正される。このバンク２０２は、最大周波数範
囲を制御し、極めて粗い粒度を有する。したがって、ハ
イバンク２０２は、キャパシタバンク２０２，２０４，
２０６間の最大値バラクタを含む。ハイバンク２０２バ
ラクタは２進重付けされるため、制御語は、２進符号化
されて、（ｎ＋１）次バラクタの値がｎ次バラクタの２
倍であるスイッチング制御に適合する。
くは、プロセス，供給電圧および／または温度のばらつ
きによるＤＣＯ２００の動作周波数範囲の中心を粗く決
めるように実現される。ＨＢ２０２ビットはまた、最も
好ましくは、始動または任意の他の「必要性」に基づい
てのみ校正される。このバンク２０２は、最大周波数範
囲を制御し、極めて粗い粒度を有する。したがって、ハ
イバンク２０２は、キャパシタバンク２０２，２０４，
２０６間の最大値バラクタを含む。ハイバンク２０２バ
ラクタは２進重付けされるため、制御語は、２進符号化
されて、（ｎ＋１）次バラクタの値がｎ次バラクタの２
倍であるスイッチング制御に適合する。
【００３２】一実施例によれば、ローバンク（ＬＢ）２
０４はチャネルホッピング（チャネル選択）に使用され
る。ＬＢ２０４は、送信チャネルに対する中心周波数を
設定し、また、最も好ましくは、全許容周波数チャネル
（例えば、“BLUETOOTH”に対しては７８）をカバーす
るのに十分な範囲を有する。ローバンク２０４の粒度
は、最も好ましくは、サーモメータキャパシタバンク２
０６がデータ変調中に隣接周波数範囲をカバーできるよ
うに、選択される。ＨＢ２０２バラクタに関連して上述
したように、ＬＢ２０４バラクタも、最も好ましくは、
２進符号化される。
０４はチャネルホッピング（チャネル選択）に使用され
る。ＬＢ２０４は、送信チャネルに対する中心周波数を
設定し、また、最も好ましくは、全許容周波数チャネル
（例えば、“BLUETOOTH”に対しては７８）をカバーす
るのに十分な範囲を有する。ローバンク２０４の粒度
は、最も好ましくは、サーモメータキャパシタバンク２
０６がデータ変調中に隣接周波数範囲をカバーできるよ
うに、選択される。ＨＢ２０２バラクタに関連して上述
したように、ＬＢ２０４バラクタも、最も好ましくは、
２進符号化される。
【００３３】一実施例によれば、サーモメータキャパシ
タバンク（ＴＢ）２０６はＧＦＳＫデータ変調用に使用
される。したがって、ＴＢ２０６がカバーしなければな
らない範囲はｈ＊Ｒ周波数範囲である。ここで、ｈ＝変
調指数であり、Ｒ＝データレートである。本発明者は、
プロセスばらつきにより実際のＴＢ２０６粒度が予期し
たものよりも小さい場合には、特別な「ガード範囲」が
最も好ましくは付加されるべきであることを確認した。
最小ＴＢ２０６粒度は、ＤＣＯ２００粒度（非ディザリ
ングの場合）に対応し、また、前記した単位バラクタの
達成可能な最小サイズに関連している。やはり上述した
ように、ＴＢ２０６は単位バラクタの集まりで構成され
る。その目的は、ＬＣタンク電圧のゼロ交差の近傍でこ
の更新が実施されるときに基準ビートを最小限に抑える
ように、全ＴＢ２０６バラクタ上の制御可能な「更新」
タイミングを整合させることである。ＴＢ２０６バラク
タが２進重付けされているならば、更新は異なる制御ビ
ットに対して異なる時間に行われ、それによって、デー
タ依存スプリアストーンを生じさせる。ＴＢ２０６ビッ
トは、最も好ましくは、制御入力値Ｎに対してＮバラク
タが「イネーブルされる」ように、サーモメータ符号化
される。これは最小数のバラクタが入力制御語への小さ
な更新に対して更新されることを可能とし、それは変調
に当てはまる。
タバンク（ＴＢ）２０６はＧＦＳＫデータ変調用に使用
される。したがって、ＴＢ２０６がカバーしなければな
らない範囲はｈ＊Ｒ周波数範囲である。ここで、ｈ＝変
調指数であり、Ｒ＝データレートである。本発明者は、
プロセスばらつきにより実際のＴＢ２０６粒度が予期し
たものよりも小さい場合には、特別な「ガード範囲」が
最も好ましくは付加されるべきであることを確認した。
最小ＴＢ２０６粒度は、ＤＣＯ２００粒度（非ディザリ
ングの場合）に対応し、また、前記した単位バラクタの
達成可能な最小サイズに関連している。やはり上述した
ように、ＴＢ２０６は単位バラクタの集まりで構成され
る。その目的は、ＬＣタンク電圧のゼロ交差の近傍でこ
の更新が実施されるときに基準ビートを最小限に抑える
ように、全ＴＢ２０６バラクタ上の制御可能な「更新」
タイミングを整合させることである。ＴＢ２０６バラク
タが２進重付けされているならば、更新は異なる制御ビ
ットに対して異なる時間に行われ、それによって、デー
タ依存スプリアストーンを生じさせる。ＴＢ２０６ビッ
トは、最も好ましくは、制御入力値Ｎに対してＮバラク
タが「イネーブルされる」ように、サーモメータ符号化
される。これは最小数のバラクタが入力制御語への小さ
な更新に対して更新されることを可能とし、それは変調
に当てはまる。
【００３４】一実施例による単位バラクタの周波数粒度
は１０ｋＨｚであることが本発明者によって確認され
た。２ｘマージンに適合させるために、“BLUETOOTH”
無線周波数通信に必要なＴＢ範囲は、図４に４０２とし
て示すように、次式で表わされる。 ＴＢ＿範囲＝２＊ｈ＊Ｒ=２＊０．３２＊１ＭＨｚ=［６
４０ｋＨｚ］ 表現するのに必要なビットは、ＴＢ=ｌｏｇ2(６４０ｋ
Ｈｚ／１０ｋＨｚ)＝６ビットとなる。すると、ＬＢ２
０４範囲は次式で表わされる。 ＬＢ＿１ｓｂ＝ＴＢ＿範囲−ｈ＊Ｒ＝３２０ｋＨｚ それは、チャネル選択に必要なビットが次式で求められ
ることを意味する。 ｌｏｇ2((Ｎｃｈ＊Ｒ)／(ｈ＊Ｒ))＝７８／０．３２＝
２４３ それは、８ビットが必要であることを意味し、図４に４
０４として示すように、 ＬＢ＿範囲＝２５５＊ＬＢ＿１ｓｂ＝２５５＊３２０ｋ
Ｈｚ＝［８１．６ＭＨｚ］ となる。ＨＢ２０２範囲は、 ＨＢ＿１ｓｂ＜ＬＢ＿範囲−Ｎｃｈ＊Ｒ=８１．６ＭＨ
ｚ−７８ＭＨｚ＝３．６ＭＨｚ であり、それはＨＢ＿１ｓｂを３ＭＨｚとして選択でき
ることを意味する。ＨＢを表現するために８ビットを使
用すると、図４に４０６として示すように、ＨＢ＿範囲
＝２５５＊ＨＢ＿１ｓｂ＝［７６５ＭＨｚ］となる。
は１０ｋＨｚであることが本発明者によって確認され
た。２ｘマージンに適合させるために、“BLUETOOTH”
無線周波数通信に必要なＴＢ範囲は、図４に４０２とし
て示すように、次式で表わされる。 ＴＢ＿範囲＝２＊ｈ＊Ｒ=２＊０．３２＊１ＭＨｚ=［６
４０ｋＨｚ］ 表現するのに必要なビットは、ＴＢ=ｌｏｇ2(６４０ｋ
Ｈｚ／１０ｋＨｚ)＝６ビットとなる。すると、ＬＢ２
０４範囲は次式で表わされる。 ＬＢ＿１ｓｂ＝ＴＢ＿範囲−ｈ＊Ｒ＝３２０ｋＨｚ それは、チャネル選択に必要なビットが次式で求められ
ることを意味する。 ｌｏｇ2((Ｎｃｈ＊Ｒ)／(ｈ＊Ｒ))＝７８／０．３２＝
２４３ それは、８ビットが必要であることを意味し、図４に４
０４として示すように、 ＬＢ＿範囲＝２５５＊ＬＢ＿１ｓｂ＝２５５＊３２０ｋ
Ｈｚ＝［８１．６ＭＨｚ］ となる。ＨＢ２０２範囲は、 ＨＢ＿１ｓｂ＜ＬＢ＿範囲−Ｎｃｈ＊Ｒ=８１．６ＭＨ
ｚ−７８ＭＨｚ＝３．６ＭＨｚ であり、それはＨＢ＿１ｓｂを３ＭＨｚとして選択でき
ることを意味する。ＨＢを表現するために８ビットを使
用すると、図４に４０６として示すように、ＨＢ＿範囲
＝２５５＊ＨＢ＿１ｓｂ＝［７６５ＭＨｚ］となる。
【００３５】図５は、図２に示したＤＣＯ２００に使用
するのに適した詳細なハイキャパシタバンク（ＨＢ）ア
ーキテクチュア５００を示す回路図である。ＨＢ５００
は、制御可能キャパシタの２進重付けアレイとして構成
された複数のバラクタ５０２〜５４８を含んでいる。バ
ラクタ／キャパシタの数は制御語内のビット数によって
決まる。ここで、制御語の幅は、前記したように、所望
の周波数範囲および分解能に応じて変動することがあ
る。本実施例では、ＨＢ５００に対して８ラインＨＬ７
／ＨＲ７〜ＨＬ０／ＨＲ０が提供される。任意のイベン
トにおいて、制御可能バラクタ５０２〜５４８の累積容
量は、それらの対応する制御線ＨＬ／ＨＲ対の状態によ
ってセットされるそれらの各状態において、ハイキャパ
シタバンク（ＨＢ）５００によって同調可能ＬＣ発振器
に与えられる容量を決定する。本実施例では、各制御線
ＨＬ／ＨＲ対の状態は電位Ｖtunehigh５５０およびＶ
tunelo w５５２の経路を定める。ここで、Ｖtunehigh５
５０およびＶtunelow５５２は、各制御線対ＨＬ／ＨＲ
に関連する容量を最小値と最大値との間で切り替えるよ
うに動作することができる。Ｖtunehigh５５０およびＶ
tunelow５５２は、最も好ましくは、電力線および接地
線に関連するノイズ寄与を最小限に抑えるためには、所
望の周波数範囲に対する周波数の変化により電圧摂動が
最小限に抑えられるように、選択される。ＨＢ５００ア
ーキテクチュアは各制御線に関連する複数のバラクタを
有することが分かるであろう。これは、ＨＢ５００を使
用してタンク回路容量の少なくとも一部を形成する同調
可能ＬＣタンク回路に対して所望の周波数範囲および分
解能を適合させることができるように特定のＣＭＯＳ製
作プロセスを実現するときに所望の容量値を達成するの
に重要である。ＨＢ５００を使用する同調可能ＬＣタン
ク回路については、図９を参照して後でもっと詳しく述
べる。上述したように、ＨＢ５００に関連するバラクタ
（したがって、キャパシタ）の物理的サイズは、３ＭＨ
ｚの粒度で７６５ＭＨｚの周波数範囲にわたって同調を
実現するように選択される。
するのに適した詳細なハイキャパシタバンク（ＨＢ）ア
ーキテクチュア５００を示す回路図である。ＨＢ５００
は、制御可能キャパシタの２進重付けアレイとして構成
された複数のバラクタ５０２〜５４８を含んでいる。バ
ラクタ／キャパシタの数は制御語内のビット数によって
決まる。ここで、制御語の幅は、前記したように、所望
の周波数範囲および分解能に応じて変動することがあ
る。本実施例では、ＨＢ５００に対して８ラインＨＬ７
／ＨＲ７〜ＨＬ０／ＨＲ０が提供される。任意のイベン
トにおいて、制御可能バラクタ５０２〜５４８の累積容
量は、それらの対応する制御線ＨＬ／ＨＲ対の状態によ
ってセットされるそれらの各状態において、ハイキャパ
シタバンク（ＨＢ）５００によって同調可能ＬＣ発振器
に与えられる容量を決定する。本実施例では、各制御線
ＨＬ／ＨＲ対の状態は電位Ｖtunehigh５５０およびＶ
tunelo w５５２の経路を定める。ここで、Ｖtunehigh５
５０およびＶtunelow５５２は、各制御線対ＨＬ／ＨＲ
に関連する容量を最小値と最大値との間で切り替えるよ
うに動作することができる。Ｖtunehigh５５０およびＶ
tunelow５５２は、最も好ましくは、電力線および接地
線に関連するノイズ寄与を最小限に抑えるためには、所
望の周波数範囲に対する周波数の変化により電圧摂動が
最小限に抑えられるように、選択される。ＨＢ５００ア
ーキテクチュアは各制御線に関連する複数のバラクタを
有することが分かるであろう。これは、ＨＢ５００を使
用してタンク回路容量の少なくとも一部を形成する同調
可能ＬＣタンク回路に対して所望の周波数範囲および分
解能を適合させることができるように特定のＣＭＯＳ製
作プロセスを実現するときに所望の容量値を達成するの
に重要である。ＨＢ５００を使用する同調可能ＬＣタン
ク回路については、図９を参照して後でもっと詳しく述
べる。上述したように、ＨＢ５００に関連するバラクタ
（したがって、キャパシタ）の物理的サイズは、３ＭＨ
ｚの粒度で７６５ＭＨｚの周波数範囲にわたって同調を
実現するように選択される。
【００３６】図６は、図２に示したＤＣＯ２００に使用
するのに適したローキャパシタバンクアーキテクチュア
６００を示す回路図である。ローキャパシタバンク（Ｌ
Ｂ）６００のアーキテクチュアおよび動作は、ＬＢ６０
０に関連するバラクタの物理的サイズ（したがって、容
量）がもっと小さくて上述したように３２０ｋＨｚの粒
度で８１．６ＭＨｚの周波数範囲にわたって同調を実現
するためには同調可能ＬＣタンク回路のもっと細密な同
調を行うことができる点を除けば、ハイキャパシタバン
ク５００に関して上述したものと同じである。
するのに適したローキャパシタバンクアーキテクチュア
６００を示す回路図である。ローキャパシタバンク（Ｌ
Ｂ）６００のアーキテクチュアおよび動作は、ＬＢ６０
０に関連するバラクタの物理的サイズ（したがって、容
量）がもっと小さくて上述したように３２０ｋＨｚの粒
度で８１．６ＭＨｚの周波数範囲にわたって同調を実現
するためには同調可能ＬＣタンク回路のもっと細密な同
調を行うことができる点を除けば、ハイキャパシタバン
ク５００に関して上述したものと同じである。
【００３７】図７は、図２に示したＤＣＯ２００に使用
するのに適したサーモメータキャパシタバンク（ＴＢ）
アーキテクチュア７００の同じ１／８を示す回路図であ
る。ＴＢブロック７００は、１０ｋＨｚの粒度で６４０
ｋＨｚの周波数範囲にわたって同調を実現するために、
したがってＤＣＯ２００が“BLUETOOTH”無線周波数通
信に適合することを可能にするために、ＨＢ５００およ
びＬＢ６００キャパシタバンクと組み合わせて同調可能
ＬＣタンク回路のさらに細密な同調を行うことができる
ようにする８対のユニットサイズバラクタ７０２〜７１
６を有する。ユニットサイズバラクタ７０２〜７１６の
各対は、ＨＢ５００およびＬＢ６００キャパシタアレイ
を参照して前記したように、制御語ビット（例えば、Ｄ
０〜Ｄ７）によって切替可能に制御される。
するのに適したサーモメータキャパシタバンク（ＴＢ）
アーキテクチュア７００の同じ１／８を示す回路図であ
る。ＴＢブロック７００は、１０ｋＨｚの粒度で６４０
ｋＨｚの周波数範囲にわたって同調を実現するために、
したがってＤＣＯ２００が“BLUETOOTH”無線周波数通
信に適合することを可能にするために、ＨＢ５００およ
びＬＢ６００キャパシタバンクと組み合わせて同調可能
ＬＣタンク回路のさらに細密な同調を行うことができる
ようにする８対のユニットサイズバラクタ７０２〜７１
６を有する。ユニットサイズバラクタ７０２〜７１６の
各対は、ＨＢ５００およびＬＢ６００キャパシタアレイ
を参照して前記したように、制御語ビット（例えば、Ｄ
０〜Ｄ７）によって切替可能に制御される。
【００３８】サーモメータキャパシタバンク（ＴＢ）７
００に対するキャパシタ対を形成する一対のユニットサ
イズバラクタ８００の詳細図を図８に示す。バラクタ８
００はキャパシタバァッファドライバ８０２を介して駆
動されることが分かるであろう。バァッファドライバ８
０２は、電圧摂動が容量変化を生じないＣ−Ｖ（容量対
電圧）特性の最適領域で動作する。一方の部分はＶ
tunelowと呼ばれ、他方の部分はＶtunehighと呼ばれ
る。次に、前記したように、これらの電圧レベルは、各
バラクタを最小容量値と最大容量値との間で切り替える
電圧レベルとして選択される。次に、一方のバラクタ８
０４がインダクタ９０６の一方の側９０２に接続され、
他方のバラクタ８０６がインダクタの他方の側９０４に
接続されて、図９を参照して以下に述べる同調可能ＬＣ
タンク回路９００を実現する。
００に対するキャパシタ対を形成する一対のユニットサ
イズバラクタ８００の詳細図を図８に示す。バラクタ８
００はキャパシタバァッファドライバ８０２を介して駆
動されることが分かるであろう。バァッファドライバ８
０２は、電圧摂動が容量変化を生じないＣ−Ｖ（容量対
電圧）特性の最適領域で動作する。一方の部分はＶ
tunelowと呼ばれ、他方の部分はＶtunehighと呼ばれ
る。次に、前記したように、これらの電圧レベルは、各
バラクタを最小容量値と最大容量値との間で切り替える
電圧レベルとして選択される。次に、一方のバラクタ８
０４がインダクタ９０６の一方の側９０２に接続され、
他方のバラクタ８０６がインダクタの他方の側９０４に
接続されて、図９を参照して以下に述べる同調可能ＬＣ
タンク回路９００を実現する。
【００３９】図９は、図５〜図７にそれぞれ示したハイ
キャパシタバンク回路５００，ローキャパシタバンク回
路６００およびサーモメータキャパシタバンク回路７０
０を内蔵する同調可能ＬＣタンク回路９００を示す回路
図である。必要な周波数制御語は、制御（データ入力）
線９０８〜９１８を介してキャパシタバンク５００，６
００，７００にそれぞれ送信される。上述したように、
インダクタ９０６は中心タップ変圧器状インダクタであ
り、ここで、インダクタ９０６の一方の側はバラクタの
左バンクアレイに連結されインダクタ９０６の右側はバ
ラクタの右バンクアレイに連結されて同調可能ＬＣタン
ク回路９００を実現する。他のＬＣ構成も、周波数範囲
および分解能を制御するのに別々（左，右）のバンクを
必要としないＤＣＯを実現するために使用することがで
きる。
キャパシタバンク回路５００，ローキャパシタバンク回
路６００およびサーモメータキャパシタバンク回路７０
０を内蔵する同調可能ＬＣタンク回路９００を示す回路
図である。必要な周波数制御語は、制御（データ入力）
線９０８〜９１８を介してキャパシタバンク５００，６
００，７００にそれぞれ送信される。上述したように、
インダクタ９０６は中心タップ変圧器状インダクタであ
り、ここで、インダクタ９０６の一方の側はバラクタの
左バンクアレイに連結されインダクタ９０６の右側はバ
ラクタの右バンクアレイに連結されて同調可能ＬＣタン
ク回路９００を実現する。他のＬＣ構成も、周波数範囲
および分解能を制御するのに別々（左，右）のバンクを
必要としないＤＣＯを実現するために使用することがで
きる。
【００４０】図１０は、ＲＦ出力信号およびデジタル出
力信号の両方を発生することができる図２に示したＤＣ
Ｏ２００のもっと詳細な回路図である。
力信号の両方を発生することができる図２に示したＤＣ
Ｏ２００のもっと詳細な回路図である。
【００４１】図１１は、個別のＴＢ７００バラクタ間の
物理的な違いをＲＦ通信中に平均化できるようにランダ
ムパターンでスイッチするように構成された複数１１０
０のバラクタキャパシタアレイバンク７００を示す。
物理的な違いをＲＦ通信中に平均化できるようにランダ
ムパターンでスイッチするように構成された複数１１０
０のバラクタキャパシタアレイバンク７００を示す。
【００４２】図１２は、図２に示したＤＣＯ２００に対
して上述したディザリングシステムがどのように実現さ
れるかを示す単純化されたブロック図である。所望の機
能を実現するのに必要な任意の数の所望ビットとするこ
とができる同調制御語（ＴＣＷ）１２００が受信され
る。本実施例に対する同調制御語１２００は６整数ビッ
トおよび５分数ビットを有するものとして示されてい
る。５分数ビットは、デジタルシグマ−デルタ変調器１
２０２を介してディザーされて分数時間平均値を発生す
る。次に、この分数平均値は、和素子１２０４を介して
６整数ビットと加算されて、サーモメータエンコーダ１
２０６に通信されるディザーされた６整数ビットを発生
する。サーモメータエンコーダ１２０６は、サーモメー
タエンコーダ制御入力値に応答してＮバラクタをイネー
ブルするように動作する。実際のディザリング周波数
は、ＤＣＯ２００デジタル出力信号を受信し、所望の分
解能を与えるには基準周波数１２１０よりも著しく大き
いが所望の電力消費を与えるには十分低い周波数値にそ
れを分割するクロック分割器１２０８によってセットさ
れる。使用されるディザリング周波数が所望の周波数分
解能および所望の電力消費の両方を与えるのに十分であ
る限り、他の多くのディザリング周波数を使用すること
ができるけれども、ディザリング周波数は図１２に示す
実施例に対しては６００ＭＨｚであることが分かるであ
ろう。
して上述したディザリングシステムがどのように実現さ
れるかを示す単純化されたブロック図である。所望の機
能を実現するのに必要な任意の数の所望ビットとするこ
とができる同調制御語（ＴＣＷ）１２００が受信され
る。本実施例に対する同調制御語１２００は６整数ビッ
トおよび５分数ビットを有するものとして示されてい
る。５分数ビットは、デジタルシグマ−デルタ変調器１
２０２を介してディザーされて分数時間平均値を発生す
る。次に、この分数平均値は、和素子１２０４を介して
６整数ビットと加算されて、サーモメータエンコーダ１
２０６に通信されるディザーされた６整数ビットを発生
する。サーモメータエンコーダ１２０６は、サーモメー
タエンコーダ制御入力値に応答してＮバラクタをイネー
ブルするように動作する。実際のディザリング周波数
は、ＤＣＯ２００デジタル出力信号を受信し、所望の分
解能を与えるには基準周波数１２１０よりも著しく大き
いが所望の電力消費を与えるには十分低い周波数値にそ
れを分割するクロック分割器１２０８によってセットさ
れる。使用されるディザリング周波数が所望の周波数分
解能および所望の電力消費の両方を与えるのに十分であ
る限り、他の多くのディザリング周波数を使用すること
ができるけれども、ディザリング周波数は図１２に示す
実施例に対しては６００ＭＨｚであることが分かるであ
ろう。
【００４３】図１３は、ＤＣＯ同調入力１２００をタイ
ムディザリングする図１２に示したディザリングシステ
ムに関連して使用するのに適したタイムディザリング技
術１３００の一実施例を示す単純化されたブロック図で
ある。通常は、同調制御語（ＴＣＷ）１３０２は、ルー
プフィルタが使用されないならば、図３に示したような
利得段３０２を介してデジタル制御発振器（ＤＣＯ）入
力に接続される。同調制御語１３０２の正確な離散タイ
ムディザリングは、それを高周波オーバーサンプリング
クロック１３０４によって再クロックするとともに遅延
シフトレジスタ１３０６に通すことによって得られる。
マルチビット入力マルチプレクサ１３０８は遅延レジス
タ１３０６チェーンの適切な出力を同期的に選択する。
このようにして、周波数基準レートで行われる実際のＤ
ＣＯ２００更新タイミングをオーバーサンプリングクロ
ック１３０４によって離散的にダイナミックにオフセッ
トする手段が提供される。
ムディザリングする図１２に示したディザリングシステ
ムに関連して使用するのに適したタイムディザリング技
術１３００の一実施例を示す単純化されたブロック図で
ある。通常は、同調制御語（ＴＣＷ）１３０２は、ルー
プフィルタが使用されないならば、図３に示したような
利得段３０２を介してデジタル制御発振器（ＤＣＯ）入
力に接続される。同調制御語１３０２の正確な離散タイ
ムディザリングは、それを高周波オーバーサンプリング
クロック１３０４によって再クロックするとともに遅延
シフトレジスタ１３０６に通すことによって得られる。
マルチビット入力マルチプレクサ１３０８は遅延レジス
タ１３０６チェーンの適切な出力を同期的に選択する。
このようにして、周波数基準レートで行われる実際のＤ
ＣＯ２００更新タイミングをオーバーサンプリングクロ
ック１３０４によって離散的にダイナミックにオフセッ
トする手段が提供される。
【００４４】ＤＣＯ２００のデジタル化されたＲＦ出力
１４００は、高周波オーバーサンプリングクロックとし
て直接に、または、図１４に示すようにエッジ分割器１
４０２によって適切に分周された後に、使用することが
できる。図１４は、本発明の一実施例による、図３に示
したシンセサイザ３００のデジタル化されたＲＦ出力を
エッジ分割器１４０２によって適切に分周された後に高
周波オーバーサンプリングクロックとして使用するよう
にされた図１３に示したタイムディザリング技術を示す
単純化されたブロック図である。
１４００は、高周波オーバーサンプリングクロックとし
て直接に、または、図１４に示すようにエッジ分割器１
４０２によって適切に分周された後に、使用することが
できる。図１４は、本発明の一実施例による、図３に示
したシンセサイザ３００のデジタル化されたＲＦ出力を
エッジ分割器１４０２によって適切に分周された後に高
周波オーバーサンプリングクロックとして使用するよう
にされた図１３に示したタイムディザリング技術を示す
単純化されたブロック図である。
【００４５】図１５は、本発明の一実施例による、位相
検出操作１５０４が再クロックされた周波数基準１５０
０と同期的に実行され、かつ、オーバーサンプリングＤ
ＣＯクロック１３０４によって同期的に再クロックされ
る図１３および図１４に示したタイムディザリング技術
を示す単純化されたブロック図である。図１５は、図３
に示した全デジタルＰＬＬアーキテクチュア内のインプ
リメンテーション詳細をさらに示す。位相検出操作は、
再クロックされた周波数基準（ＣＫＲ）と同期的に実行
され、かつ、オーバーサンプリングＤＣＯクロック１３
０４によって同期的に再クロックされる。ΔまたはΣΔ
変調器１５０２は、比較−周波数形跡（spur）が背景ノ
イズに十分ぼやかされるように小さな離散タイミング偏
移をＤＣＯ２００の実際の繰返し更新にランダム化す
る。変調器１５０２の特性は、最も好ましくは、混合信
号技術の当業者には馴染のある方法で所望の量子化ノイ
ズ特性に基づいて選択される。
検出操作１５０４が再クロックされた周波数基準１５０
０と同期的に実行され、かつ、オーバーサンプリングＤ
ＣＯクロック１３０４によって同期的に再クロックされ
る図１３および図１４に示したタイムディザリング技術
を示す単純化されたブロック図である。図１５は、図３
に示した全デジタルＰＬＬアーキテクチュア内のインプ
リメンテーション詳細をさらに示す。位相検出操作は、
再クロックされた周波数基準（ＣＫＲ）と同期的に実行
され、かつ、オーバーサンプリングＤＣＯクロック１３
０４によって同期的に再クロックされる。ΔまたはΣΔ
変調器１５０２は、比較−周波数形跡（spur）が背景ノ
イズに十分ぼやかされるように小さな離散タイミング偏
移をＤＣＯ２００の実際の繰返し更新にランダム化す
る。変調器１５０２の特性は、最も好ましくは、混合信
号技術の当業者には馴染のある方法で所望の量子化ノイ
ズ特性に基づいて選択される。
【００４６】図１６は、本発明の一実施例による、タイ
ムディザリングが制御遅延ＤＣＯ同期同調入力および周
波数基準リタイミングにより実現される図１３〜図１５
に示したタイムディザリング技術を示す単純化されたブ
ロック図である。図１６は、図３に示した全デジタルＰ
ＬＬアーキテクチュア内のインプリメンテーション詳細
も示している。ＤＣＯ２００同調入力１２００に与えら
れる実際のサンプリング更新インスタンスは、最小摂動
モーメントにおいて（すなわち、ＬＣタンクの容量部の
電圧および電荷が最低であるときに）ＤＣＯ２００バラ
クタ摂動が生じるように制御される。これは、発振器位
相ノイズの最小化をもたらすが、最適ＤＣＯ２００遅延
を見つけ出すために精密なタイミング制御および付加制
御１６００の複雑性を必要とする。
ムディザリングが制御遅延ＤＣＯ同期同調入力および周
波数基準リタイミングにより実現される図１３〜図１５
に示したタイムディザリング技術を示す単純化されたブ
ロック図である。図１６は、図３に示した全デジタルＰ
ＬＬアーキテクチュア内のインプリメンテーション詳細
も示している。ＤＣＯ２００同調入力１２００に与えら
れる実際のサンプリング更新インスタンスは、最小摂動
モーメントにおいて（すなわち、ＬＣタンクの容量部の
電圧および電荷が最低であるときに）ＤＣＯ２００バラ
クタ摂動が生じるように制御される。これは、発振器位
相ノイズの最小化をもたらすが、最適ＤＣＯ２００遅延
を見つけ出すために精密なタイミング制御および付加制
御１６００の複雑性を必要とする。
【００４７】図１７は、本発明の特定の実施例による基
本的な発振器タイムディザリング原理を示す単純化され
たフロー図１７００である。特に、ブロック１７０２に
示すように次のクロックエッジが到着しているかどうか
を確認するために、更新クロックが最初に連続的にチェ
ックされる。新しい更新クロックエッジが受信される
と、前記した同調制御語（ＴＣＷ）のランダム遅延サン
プルがブロック１７０４に示すようにＤＣＯ２００に印
加される。ＴＣＷは、ブロック１７０６およびブロック
１７０８にそれぞれ示すように、１）ＴＣＷの遅延サン
プルをランダムにピックするか、２）ＴＣＷの計算に使
用されるクロックをランダムに遅延させることによっ
て、ランダムに遅延させることができる。周波数基準ク
ロックによって従来定義されているように、均一間隔の
決定的時間間隔でＤＣＯ２００へ入力される同調語を計
算し印加する代わりに、各更新ごとの“ランダム”タイ
ムスタンプ偏移が行われる。これらのタイムシフト偏移
の統計的特性は、どれだけのスペクトル形跡エネルギー
が背景に拡散されるかを決定するであろう。次に、ＤＣ
Ｏ同調入力のタイムディザリングが、上述したように、
発振器同調語自体のタイムディザリングまたは発振器同
調語が計算され印加される実際の時間のタイムディザリ
ングの２つの方法の１つで基本的に実現することができ
る。
本的な発振器タイムディザリング原理を示す単純化され
たフロー図１７００である。特に、ブロック１７０２に
示すように次のクロックエッジが到着しているかどうか
を確認するために、更新クロックが最初に連続的にチェ
ックされる。新しい更新クロックエッジが受信される
と、前記した同調制御語（ＴＣＷ）のランダム遅延サン
プルがブロック１７０４に示すようにＤＣＯ２００に印
加される。ＴＣＷは、ブロック１７０６およびブロック
１７０８にそれぞれ示すように、１）ＴＣＷの遅延サン
プルをランダムにピックするか、２）ＴＣＷの計算に使
用されるクロックをランダムに遅延させることによっ
て、ランダムに遅延させることができる。周波数基準ク
ロックによって従来定義されているように、均一間隔の
決定的時間間隔でＤＣＯ２００へ入力される同調語を計
算し印加する代わりに、各更新ごとの“ランダム”タイ
ムスタンプ偏移が行われる。これらのタイムシフト偏移
の統計的特性は、どれだけのスペクトル形跡エネルギー
が背景に拡散されるかを決定するであろう。次に、ＤＣ
Ｏ同調入力のタイムディザリングが、上述したように、
発振器同調語自体のタイムディザリングまたは発振器同
調語が計算され印加される実際の時間のタイムディザリ
ングの２つの方法の１つで基本的に実現することができ
る。
【００４８】図１８は、図１３〜図１６に示したような
発振器同調語入力の代わりに更新クロック１８０２のサ
ンプリングエッジがランダム化される他のタイムディザ
リング技術１８００を示す単純化されたブロック図であ
る。更新クロック１８０２はＤＣＯ２００同調入力の発
生およびサンプリングをトリガーするのに使用される。
したがって、同調語およびタイムディザリングを計算す
る操作順は逆になる。これは、単一ビットをとるクロッ
ク１８０２の遅延がマルチビット同調語を遅延させるの
に好ましいため、実質的なハードウェア節減をもたら
す。デジタル集約的システムである場合の他の明らかな
利点は、複雑な同調制御語（発振器同調語）計算操作が
時間的にもっとランダムに引き延ばされるとともに少な
い時間的相関を示すことである。したがって、これは周
波数形跡の低減をさらにもたらす。
発振器同調語入力の代わりに更新クロック１８０２のサ
ンプリングエッジがランダム化される他のタイムディザ
リング技術１８００を示す単純化されたブロック図であ
る。更新クロック１８０２はＤＣＯ２００同調入力の発
生およびサンプリングをトリガーするのに使用される。
したがって、同調語およびタイムディザリングを計算す
る操作順は逆になる。これは、単一ビットをとるクロッ
ク１８０２の遅延がマルチビット同調語を遅延させるの
に好ましいため、実質的なハードウェア節減をもたら
す。デジタル集約的システムである場合の他の明らかな
利点は、複雑な同調制御語（発振器同調語）計算操作が
時間的にもっとランダムに引き延ばされるとともに少な
い時間的相関を示すことである。したがって、これは周
波数形跡の低減をさらにもたらす。
【００４９】最新のＲＦトランシーバがしばしばそうで
あるようにシリコンチップダイが同じ基板上にマイクロ
プロセッサおよびデジタル信号プロセッサ（ＤＳＰ）も
含むならば、タイムディザリングされた更新クロックＣ
ＫＵ１８０２に同期してそれをクロックすることが有利
である。このようにして、２つの重要な利点が得られ
る。第１に、クロック周期をランダムに変調することに
より、デジタルベースバンドからＲＦ部分に結合する強
い周期的相関を有する基板ノイズが防止される。第２
に、プロセッサクロックがシンセサイザ更新クロックか
ら十分な遅延を示すならば、ＤＳＰの「静止」期間中に
位相検出および同調語調節操作が起こる。
あるようにシリコンチップダイが同じ基板上にマイクロ
プロセッサおよびデジタル信号プロセッサ（ＤＳＰ）も
含むならば、タイムディザリングされた更新クロックＣ
ＫＵ１８０２に同期してそれをクロックすることが有利
である。このようにして、２つの重要な利点が得られ
る。第１に、クロック周期をランダムに変調することに
より、デジタルベースバンドからＲＦ部分に結合する強
い周期的相関を有する基板ノイズが防止される。第２
に、プロセッサクロックがシンセサイザ更新クロックか
ら十分な遅延を示すならば、ＤＳＰの「静止」期間中に
位相検出および同調語調節操作が起こる。
【００５０】図１９は、図１３〜図１７に示したような
高周波オーバーサンプリングクロック１３０４の使用を
回避するために全クロックエッジスキッピングが利用さ
れるさらに別のタイムディザリング技術１９００を示す
単純化されたブロック図である。タイムディザリング技
術１９００は、１）同調語計算操作をそれをＤＣＯ２０
０に印加することからデカップル（decouple）し、２）
全クロックエッジスキッピング手順を実行して高周波オ
ーバーサンプリングクロックに対処するのを回避するよ
うに動作する。ランダムストリーム発生器は、最も好ま
しくは、計算クロックエッジがブロックされるときにし
か更新クロックエッジが通過しないように、利用され
る。これは、デジタル論理アクティビティどころではな
くＤＣＯ２００周波数が更新されることを保証するであ
ろう。
高周波オーバーサンプリングクロック１３０４の使用を
回避するために全クロックエッジスキッピングが利用さ
れるさらに別のタイムディザリング技術１９００を示す
単純化されたブロック図である。タイムディザリング技
術１９００は、１）同調語計算操作をそれをＤＣＯ２０
０に印加することからデカップル（decouple）し、２）
全クロックエッジスキッピング手順を実行して高周波オ
ーバーサンプリングクロックに対処するのを回避するよ
うに動作する。ランダムストリーム発生器は、最も好ま
しくは、計算クロックエッジがブロックされるときにし
か更新クロックエッジが通過しないように、利用され
る。これは、デジタル論理アクティビティどころではな
くＤＣＯ２００周波数が更新されることを保証するであ
ろう。
【００５１】要約すると、ＤＣＯ同調入力をタイムディ
ザリングする方法に従って２つだけの周波数独立電位間
で切り替えられる２進重付けキャパシタおよび／または
等重付けキャパシタのバンクを使用する完全デジタル制
御ＬＣタンク発振器（ＤＣＯ）について説明してきた。
ＬＳＢキャパシタの分解能は２つの状態間の高速スイッ
チング（ディザリング）を用いて変調される。ここで、
平均化は、変調速度に比べて非常に小さい結果的に生じ
る周波数変調の変調指数に関連するＬＣ発振器タンクの
Ｑファクタによって達成される。スプリアス放出はシグ
マ−デルタ変調技術を用いて低減され、また、残存トー
ンはアンテナフィルタによってさらに抑止することがで
きる。
ザリングする方法に従って２つだけの周波数独立電位間
で切り替えられる２進重付けキャパシタおよび／または
等重付けキャパシタのバンクを使用する完全デジタル制
御ＬＣタンク発振器（ＤＣＯ）について説明してきた。
ＬＳＢキャパシタの分解能は２つの状態間の高速スイッ
チング（ディザリング）を用いて変調される。ここで、
平均化は、変調速度に比べて非常に小さい結果的に生じ
る周波数変調の変調指数に関連するＬＣ発振器タンクの
Ｑファクタによって達成される。スプリアス放出はシグ
マ−デルタ変調技術を用いて低減され、また、残存トー
ンはアンテナフィルタによってさらに抑止することがで
きる。
【００５２】デジタル同調制御語（ＴＣＷ）入力は位相
検出器の比較周波数に同期している。ＴＣＷの正確な離
散タイムディザリングは、高周波オーバーサンプリング
クロックでそれを再クロッキングするとともに遅延シフ
トレジスタにそれを通すことによって得られる。マルチ
ビット入力マルチプレクサは遅延レジスタチェーンの適
切な出力を同期的に選択する。この技術は、実際のＤＣ
Ｏ更新タイミングをダイナミックにオフセットする手段
を提供し、それは周波数基準レートでオーバーサンプリ
ングクロックで離散的に行われる。関連するシンセサイ
ザのデジタル化されたＲＦ出力は、例えば、高周波オー
バーサンプリングクロックとして直接に、または、エッ
ジ分割器によって適切に分周された後に、使用すること
ができる。ＴＣＷ同調は、再クロックされた周波数基準
と同期的に実行されるとともに、オーバーサンプリング
ＤＣＯクロックで同期的に再クロックされる。Δまたは
ΣΔ変調器は、比較周波数形跡が背景ノイズ中に十分に
ぼやかされるように、小さな離散タイミング偏移をＤＣ
Ｏ発振器の実際の繰返し更新にランダム化する。変調器
の特性は、最も好ましくは、所望の量子化ノイズ特性に
基づいている。
検出器の比較周波数に同期している。ＴＣＷの正確な離
散タイムディザリングは、高周波オーバーサンプリング
クロックでそれを再クロッキングするとともに遅延シフ
トレジスタにそれを通すことによって得られる。マルチ
ビット入力マルチプレクサは遅延レジスタチェーンの適
切な出力を同期的に選択する。この技術は、実際のＤＣ
Ｏ更新タイミングをダイナミックにオフセットする手段
を提供し、それは周波数基準レートでオーバーサンプリ
ングクロックで離散的に行われる。関連するシンセサイ
ザのデジタル化されたＲＦ出力は、例えば、高周波オー
バーサンプリングクロックとして直接に、または、エッ
ジ分割器によって適切に分周された後に、使用すること
ができる。ＴＣＷ同調は、再クロックされた周波数基準
と同期的に実行されるとともに、オーバーサンプリング
ＤＣＯクロックで同期的に再クロックされる。Δまたは
ΣΔ変調器は、比較周波数形跡が背景ノイズ中に十分に
ぼやかされるように、小さな離散タイミング偏移をＤＣ
Ｏ発振器の実際の繰返し更新にランダム化する。変調器
の特性は、最も好ましくは、所望の量子化ノイズ特性に
基づいている。
【００５３】新しい原理を応用するのに必要な情報と必
要な特殊化されたコンポーネントを作って使用するのに
必要な情報とをデジタル制御ＶＣＯ（ＤＣＯ）技術の当
業者に提供するために、本発明を詳細に説明してきた。
前記説明から、本発明は構造および動作において従来技
術から著しくかけ離れたものであることが自明であろ
う。しかしながら、本発明の特定の実施例について詳細
に説明してきたが、特許請求の範囲に明記された本発明
の精神および範囲を逸脱することなくさまざまな変更，
修正および置換を行えることを理解願いたい。例えば、
ある実施例はさまざまなハードウェアインプリメンテー
ションについて述べているが、本発明は特許請求の範囲
に記載されているソフトウェアインプリメンテーション
を使用する並列構造および方法にも適用されることを理
解願いたい。
要な特殊化されたコンポーネントを作って使用するのに
必要な情報とをデジタル制御ＶＣＯ（ＤＣＯ）技術の当
業者に提供するために、本発明を詳細に説明してきた。
前記説明から、本発明は構造および動作において従来技
術から著しくかけ離れたものであることが自明であろ
う。しかしながら、本発明の特定の実施例について詳細
に説明してきたが、特許請求の範囲に明記された本発明
の精神および範囲を逸脱することなくさまざまな変更，
修正および置換を行えることを理解願いたい。例えば、
ある実施例はさまざまなハードウェアインプリメンテー
ションについて述べているが、本発明は特許請求の範囲
に記載されているソフトウェアインプリメンテーション
を使用する並列構造および方法にも適用されることを理
解願いたい。
【００５４】関連特許出願 本出願は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）（１）の下
で、ロバート・ビー・スタツェウスキ，ケネスマジオお
よびダークレイポルドによる２０００年４月２０日出願
の米国仮出願第６０／１９８，９０１号、TIME DITHERI
NG METHOD OF THE VCO CONTROL INPUTの利点を請求する
ものである。また、本出願はロバート・ビー・スタツェ
ウスキ，ケネスマジオおよびダークレイポルドによる２
０００年４月２０日出願の米国仮出願第６０／１９９，
０１７号の利点を請求するものである。さらに、本出願
はダークレイポルドおよびロバート・ビー・スタツェウ
スキにより２０００年１０月５日に出願された米国特許
出願Ｓ／Ｎ０９／６７９，７９３、Digitally-Controll
ed L-C Oscillatorに関連している。
で、ロバート・ビー・スタツェウスキ，ケネスマジオお
よびダークレイポルドによる２０００年４月２０日出願
の米国仮出願第６０／１９８，９０１号、TIME DITHERI
NG METHOD OF THE VCO CONTROL INPUTの利点を請求する
ものである。また、本出願はロバート・ビー・スタツェ
ウスキ，ケネスマジオおよびダークレイポルドによる２
０００年４月２０日出願の米国仮出願第６０／１９９，
０１７号の利点を請求するものである。さらに、本出願
はダークレイポルドおよびロバート・ビー・スタツェウ
スキにより２０００年１０月５日に出願された米国特許
出願Ｓ／Ｎ０９／６７９，７９３、Digitally-Controll
ed L-C Oscillatorに関連している。
【図１ａ】従来のデジタル制御発振器のブロック形式で
の電気回路図である。
の電気回路図である。
【図１ｂ】従来のデジタル制御発振器のブロック形式で
の電気回路図である。
の電気回路図である。
【図１ｃ】従来のデジタル制御発振器のブロック形式で
の電気回路図である。
の電気回路図である。
【図２】デジタル制御ＶＣＯ（ＤＶＣＯ／ＤＣＯ）を示
すハイレベルブロック図である。
すハイレベルブロック図である。
【図３】図２に示したＤＣＯを内蔵するのに適したデジ
タル位相ドメインＰＬＬ周波数シンセサイザを示す図で
ある。
タル位相ドメインＰＬＬ周波数シンセサイザを示す図で
ある。
【図４】図２に示したＤＣＯハイ，ローおよびサーモメ
ータキャパシタバンクに関連するとともに「BLUETOOT
H」すなわちＧＳＭのガウス周波数偏移変調（ＧＦＳ
Ｋ）に適したハイバンク，ローバンクおよびサーモメー
タバンク制御範囲および粒度を示す図である。
ータキャパシタバンクに関連するとともに「BLUETOOT
H」すなわちＧＳＭのガウス周波数偏移変調（ＧＦＳ
Ｋ）に適したハイバンク，ローバンクおよびサーモメー
タバンク制御範囲および粒度を示す図である。
【図５】図２に示したＤＣＯに使用するのに適したハイ
キャパシタバンクアーキテクチュアを示す略図である。
キャパシタバンクアーキテクチュアを示す略図である。
【図６】図２に示したＤＣＯに使用するのに適したロー
キャパシタバンクアーキテクチュアを示す略図である。
キャパシタバンクアーキテクチュアを示す略図である。
【図７】図２に示したＤＣＯに使用するのに適したサー
モメータキャパシタバンクアーキテクチュアを示す略図
である。
モメータキャパシタバンクアーキテクチュアを示す略図
である。
【図８】図７に示したサーモメータキャパシタに対する
キャパシタ対のより詳しい略図である。
キャパシタ対のより詳しい略図である。
【図９】図５〜図７にそれぞれ示したハイキャパシタバ
ンク，ローキャパシタバンクおよびサーモメータキャパ
シタバンクを内蔵する同調可能なＬＣタンク回路を示す
略図である。
ンク，ローキャパシタバンクおよびサーモメータキャパ
シタバンクを内蔵する同調可能なＬＣタンク回路を示す
略図である。
【図１０】ＲＦ出力信号およびデジタル出力信号を発生
することができるシステムの一部として構成されたＤＣ
Ｏを示す略図である。
することができるシステムの一部として構成されたＤＣ
Ｏを示す略図である。
【図１１】個別バラクタキャパシタ間の物理的な違いに
よるスイッチング誤差を最小限に抑えるように構成され
た図７に示したような複数のサーモメータキャパシタア
レイバンクを示す図である。
よるスイッチング誤差を最小限に抑えるように構成され
た図７に示したような複数のサーモメータキャパシタア
レイバンクを示す図である。
【図１２】図２に示したＤＣＯに使用するのに適した振
幅ディザリングシステムの一実施例を示す単純化された
ブロック図である。
幅ディザリングシステムの一実施例を示す単純化された
ブロック図である。
【図１３】ＤＣＯ同期入力をタイムディザリングする図
１２に示す振幅ディザリングシステムに関連して使用す
るのに適したタイムディザリング技術の一実施例を示す
単純化されたブロック図である。
１２に示す振幅ディザリングシステムに関連して使用す
るのに適したタイムディザリング技術の一実施例を示す
単純化されたブロック図である。
【図１４】一実施例に従ってエッジ分割器による適切な
分周後にシンセサイザのデジタル化されたＲＦ出力を高
周波オーバーサンプリングクロックとして使用するよう
にされた図１３に示したタイムディザリング技術を示す
単純化されたブロック図である。
分周後にシンセサイザのデジタル化されたＲＦ出力を高
周波オーバーサンプリングクロックとして使用するよう
にされた図１３に示したタイムディザリング技術を示す
単純化されたブロック図である。
【図１５】一実施例に従って位相検出操作が再クロック
された周波数基準と同期して実行されるとともにオーバ
ーサンプリングＤＣＯクロックで同期的に再クロックさ
れる図１３および図１４に示したタイムディザリング技
術を示す単純化された略図である。
された周波数基準と同期して実行されるとともにオーバ
ーサンプリングＤＣＯクロックで同期的に再クロックさ
れる図１３および図１４に示したタイムディザリング技
術を示す単純化された略図である。
【図１６】本発明の一実施例に従って制御遅延ＤＣＯ同
期同調入力および周波数基準リタイミングによりタイム
ディザリングが実現される図１３〜図１５に示したタイ
ムディザリング技術を示す単純化された略図である。
期同調入力および周波数基準リタイミングによりタイム
ディザリングが実現される図１３〜図１５に示したタイ
ムディザリング技術を示す単純化された略図である。
【図１７】本発明の特定の実施例による発振器タイムデ
ィザリング原理を示すフロー図である。
ィザリング原理を示すフロー図である。
【図１８】図１３〜図１６に示したような発振器同調語
入力の代わりに更新クロックのサンプリングエッジがラ
ンダム化される他のタイムディザリング技術を示す単純
化された略図である。
入力の代わりに更新クロックのサンプリングエッジがラ
ンダム化される他のタイムディザリング技術を示す単純
化された略図である。
【図１９】図１３〜図１７に示したような高周波オーバ
ーサンプリングクロックの使用を回避するために全クロ
ックエッジ−スキッピングが利用されるさらに他のタイ
ムディザリング技術を示す単純化された略図である。
ーサンプリングクロックの使用を回避するために全クロ
ックエッジ−スキッピングが利用されるさらに他のタイ
ムディザリング技術を示す単純化された略図である。
【図２０】単純化されたブロック図である。
２ プログラマブル分周器 ４ 発振器 ６ 遅延段 ８ 復号器 ９，１１ ２進重付けトランジスタ ２００ ＤＣＯ ２０２ ハイバンク ２０４ ローバンク ２０６ サーモメータバンク ２０８，９０６ インダクタ ３００ シンセサイザ ３０２ 利得素子 ５００ ハイキャパシタバンクアーキテクチュア ５０２−５４８，７０２−７１７，８００，８０４，８
０６ バラクタ ６００ ローキャパシタバンクアーキテクチュア ７００ サーモメータキャパシタバンクアーキテクチュ
ア ８０２ バァッファドライバ ９００ ＬＣタンク回路 ９０８−９１８ 制御線 １１００ バラクタキャパシタアレイバンク １２００，１３０２ 同調制御語 １２０２ シグマ−デルタ変調器 １２０４ 和素子 １２０６ サーモメータエンコーダ １２０８ クロック分割器 １２１０ 基準周波数 １３００，１８００，１９００ タイムディザリング技
術 １３０４ オーバーサンプリングクロック １３０６ 遅延レジスタ １３０８ マルチビット入力マルチプレクサ １４００ デジタル化されたＲＦ出力 １４０２ エッジ分割器 １５００ 再クロックされた周波数基準 １５０２ ΔまたはΣΔ変調器 １５４０ 位相検出操作 １６００ 付加制御 １８０２ 更新クロック
０６ バラクタ ６００ ローキャパシタバンクアーキテクチュア ７００ サーモメータキャパシタバンクアーキテクチュ
ア ８０２ バァッファドライバ ９００ ＬＣタンク回路 ９０８−９１８ 制御線 １１００ バラクタキャパシタアレイバンク １２００，１３０２ 同調制御語 １２０２ シグマ−デルタ変調器 １２０４ 和素子 １２０６ サーモメータエンコーダ １２０８ クロック分割器 １２１０ 基準周波数 １３００，１８００，１９００ タイムディザリング技
術 １３０４ オーバーサンプリングクロック １３０６ 遅延レジスタ １３０８ マルチビット入力マルチプレクサ １４００ デジタル化されたＲＦ出力 １４０２ エッジ分割器 １５００ 再クロックされた周波数基準 １５０２ ΔまたはΣΔ変調器 １５４０ 位相検出操作 １６００ 付加制御 １８０２ 更新クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス マッジオ アメリカ合衆国 テキサス、ダラス、 ダ ンベリー レーン 6277 (72)発明者 ディルク ライポルド アメリカ合衆国 テキサス、プラノ、 ブ レンハイム 3209 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC41 CC52 DD05 JJ01 KK37 KK40 LL01
Claims (19)
- 【請求項１】 デジタル制御発振器（ＤＣＯ）同調入力
回路であって、 複数の遅延レジスタを有するシフトレジスタであって、
該シフトレジスタが、デジタル同調制御語を受信するよ
うに動作する入力を有し、各遅延レジスタが、デジタル
入力，デジタル出力およびクロッキング入力を有し、各
遅延レジスタの前記クロッキング入力が、高周波オーバ
ーサンプリングクロックに応答して各遅延レジスタデジ
タル出力に異なる離散時間遅延同調制御語が発生される
ように前記シフトレジスタ入力に受信される前記デジタ
ル同調制御語を時間遅延させる、シフトレジスタと、 複数のデジタル入力を有し、デジタル出力をさらに有す
るマルチプレクサであって、複数のマルチプレクサデジ
タル入力が、各遅延レジスタの前記デジタル出力に発生
される前記異なる離散時間遅延同調制御語を受信するよ
うに構成されている、マルチプレクサと、 を含み、 前記マルチプレクサが、同期擬似ランダム変調遅延制御
に応答して、前記マルチプレクサデジタル出力の前記異
なる離散タイムディザリングされた同調制御語が前記Ｄ
ＣＯによって発生されるスプリアストーンを最小限に抑
えるようにＤＣＯ同調入力を変調することができるよう
に、前記複数のマルチプレクサデジタル入力で受信され
た前記異なる離散時間遅延同調制御語をそれのデジタル
出力に選択的に通す、 デジタル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項２】 前記擬似ランダム変調遅延制御がシグマ
−デルタ変調遅延制御である、請求項１記載のデジタル
制御発振器（ＤＣＯ）同調入力回路。 - 【請求項３】 前記ＤＣＯによって発生されたデジタル
クロックを受信し分周してそこから前記高周波オーバー
サンプリングクロックを発生するように構成されたエッ
ジ分割器をさらに含む、請求項１記載のデジタル制御発
振器（ＤＣＯ）同調入力回路。 - 【請求項４】 同調制御語発生回路と、 前記ＤＣＯによって発生されたデジタルクロックに再ク
ロックされる周波数基準であって、該再クロックされた
周波数基準が、前記擬似ランダム変調遅延制御をクロッ
クするように動作するとともに、前記デジタル同調制御
語がそれに同期化されるように前記同調制御語発生回路
をクロックするように動作する、周波数基準と、 をさらに含む、請求項１記載のデジタル制御発振器（Ｄ
ＣＯ）同調入力回路。 - 【請求項５】 前記ＤＣＯによって発生されたデジタル
クロックに応答して、かつ、入力遅延制御信号に応答し
て、ＤＣＯ摂動が最小限に抑えられるように周波数基準
リタイミング信号およびＤＣＯ同期同調入力信号を選択
的に遅延する遅延制御回路をさらに含む、請求項４記載
のデジタル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項６】 デジタル制御発振器（ＤＣＯ）同調入力
をタイムディザリングする方法であって、 シフトレジスタとシグマ−デルタ変調遅延制御を介して
クロックされるマルチプレクサと高周波オーバーサンプ
リングクロックに再クロックされた周波数基準とを有す
るＤＣＯ同調入力回路を設けるステップと、 前記再クロックされた周波数基準に同期化されるデジタ
ル同調制御語を発生するステップと、 前記シフトレジスタを高周波オーバーサンプリングクロ
ックに同期化させるステップと、 前記同期化されたデジタル同調制御語を前記シフトレジ
スタを介してシフトして、遅延された同調制御語のスト
リームを発生するステップと、 スプリアストーンを最小限に抑えるようにＤＣＯが出力
信号を発生できるように、シグマ−デルタ変調遅延制御
にクロックされたマルチプレクサを介して前記遅延され
た同調制御語のストリームをＤＣＯ同調入力に選択的に
通すステップと、 を含む方法。 - 【請求項７】 前記ＤＣＯ出力信号をエッジ分割器を介
して分割して、前記シフトレジスタを同期化する前記高
周波オーバーサンプリングクロックを発生するステップ
をさらに含む、請求項５記載のデジタル制御発振器（Ｄ
ＣＯ）同調入力をタイムディザリングする方法。 - 【請求項８】 前記周波数基準を再クロックする前記高
周波オーバーサンプリングクロックと前記シフトレジス
タを同期化する前記分割された高周波オーバーサンプリ
ングクロックとが前記ＤＣＯ出力信号に関連するスプリ
アストーンを最小限に抑えるように前記ＤＣＯ同調入力
をタイムディザリングするように動作するように、遅延
制御素子に応答して前記エッジ分割されたＤＣＯ出力信
号を遅延するステップをさらに含む、請求項７記載のデ
ジタル制御発振器（ＤＣＯ）同調入力をタイムディザリ
ングする方法。 - 【請求項９】 デジタル制御発振器（ＤＣＯ）同調入力
回路であって、 複数の遅延レジスタを有するシフトレジスタであって、
該シフトレジスタが、デジタル同調制御語を受信するよ
うに動作する入力を有し、各遅延レジスタが、デジタル
入力，デジタル出力およびクロッキング入力を有し、各
遅延レジスタの前記クロッキング入力が、分割された高
周波オーバーサンプリングクロックに応答して、異なる
離散時間遅延同調制御語が各遅延レジスタデジタル出力
に発生されるように前記シフトレジスタ入力で受信され
た前記デジタル同調制御語を時間遅延する、シフトレジ
スタと、 前記デジタル信号を分割するとともにそこから前記分割
された高周波オーバーサンプリングクロックを発生する
ように構成されたエッジ分割器と、 前記高周波オーバーサンプリングクロックに同期化され
てそこから再クロックされた周波数基準を発生する周波
数基準と、 複数のデジタル入力を有し、デジタル出力をさらに有す
るシグマ−デルタ変調マルチプレクサであって、前記複
数のマルチプレクサデジタル入力が、前記再クロックさ
れた周波数基準に応答し、かつ、シグマ−デルタ変調遅
延制御に応答して、前記マルチプレクサが前記複数のデ
ジタル入力で受信された前記異なる離散タイムディザリ
ングされた同調制御語をそれのデジタル出力に選択的に
通すように、各遅延レジスタの前記デジタル出力に発生
された前記異なる離散タイムディザリングされた同調制
御語を受信するように構成されており、前記マルチプレ
クサデジタル出力の前記異なる離散タイムディザリング
された同調制御語が、ＤＣＯによって発生されたスプリ
アストーンを最小限に抑えるようにＤＣＯ同調入力を変
調することができる、シグマ−デルタ変調マルチプレク
サと、 を含むデジタル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１０】 デジタル制御発振器（ＤＣＯ）同調入
力回路であって、 デジタル同調制御語を受信しシフトして、分割された高
周波オーバーサンプリングクロックに応答して異なる同
調制御語のストリームを発生する遅延手段と、異なる同
調制御語の多重化されたストリームが、ＤＣＯがＤＣＯ
出力信号に関連するスプリアストーンを最小限に抑える
ように、ＤＣＯ同調入力を変調することができるよう
に、高周波オーバーサンプリングクロックに応答して前
記異なる同調制御語のストリームを多重化する手段と、 を含むデジタル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１１】 前記ＤＣＯ出力信号をエッジ分割して
そこから高周波クロックを発生する手段をさらに含む、
請求項１０記載のデジタル制御発振器（ＤＣＯ）同調入
力回路。 - 【請求項１２】 前記高周波クロックを分割して、そこ
から前記分割された高周波オーバーサンプリングクロッ
クを発生する手段をさらに含む、請求項１１記載のデジ
タル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１３】 前記高周波クロックに応答して、そこ
から前記高周波オーバーサンプリングクロックを発生す
る手段をさらに含む、請求項１２記載のデジタル制御発
振器（ＤＣＯ）同調入力回路。 - 【請求項１４】 前記周波数基準リタイミング信号およ
びＤＣＯ同期同調入力信号がＤＣＯ出力信号に関連する
摂動を最小限に抑えるように遅延されるように、前記多
重化手段をシグマ−デルタ変調する手段をさらに含む、
請求項１１記載のデジタル制御発振器（ＤＣＯ）同調入
力回路。 - 【請求項１５】 デジタル制御発振器（ＤＣＯ）同調入
力回路であって、複数の遅延レジスタを有するシフトレ
ジスタであって、該シフトレジスタが、再クロックされ
た周波数基準を受信するように動作する入力を有し、各
遅延レジスタが、デジタル入力，デジタル出力およびク
ロッキング入力を有し、各遅延レジスタの前記クロッキ
ング入力が、高周波オーバーサンプリングクロックに応
答して、異なる離散時間遅延再クロックされた周波数基
準が各遅延レジスタデジタル出力に発生されるように、
前記シフトレジスタ入力で受信された前記再クロックさ
れた周波数基準を時間遅延する、シフトレジスタと、 複数のデジタル入力を有し、デジタル出力をさらに有す
るマルチプレクサであって、各マルチプレクサデジタル
入力が、各遅延レジスタの前記デジタル出力に発生され
た異なる離散時間再クロックされた周波数基準を受信す
るように構成されており、前記マルチプレクサが、同期
擬似ランダム変調遅延制御に応答して、前記複数のマル
チプレクサデジタル入力で受信された前記異なる離散時
間遅延再クロックされた周波数基準をそれのデジタル出
力に選択的に通す、マルチプレクサと、 更新クロックに応答して前記マルチプレクサデジタル出
力に通された前記異なる離散時間遅延再クロックされた
周波数基準を受信して、前記ＤＣＯによって発生された
スプリアストーンが実質的に除去されるように発振器同
調語のランダム遅延サンプルを前記ＤＣＯに供給するよ
うに動作する発振器同調語発生回路であって、前記更新
クロックが、前記高周波オーバーサンプリングクロック
に応答する、発振器同調語発生回路と、 を含むデジタル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１６】 前記擬似ランダム変調遅延制御がシグ
マ−デルタ変調遅延制御である、請求項１５記載のデジ
タル制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１７】 前記ＤＣＯによって発生されたデジタ
ルクロックを受信し分周して、そこから前記高周波オー
バーサンプリングクロックを発生するように構成された
エッジ分割器をさらに含む、請求項１５記載のデジタル
制御発振器（ＤＣＯ）同調入力回路。 - 【請求項１８】 前記再クロックされた周波数基準が、
前記ＤＣＯによって発生されたデジタルクロックに再ク
ロックされ、該再クロックされた周波数基準が、前記擬
似ランダム変調遅延制御をクロックするように動作す
る、請求項１５記載のデジタル制御発振器（ＤＣＯ）同
調入力回路。 - 【請求項１９】 前記ＤＣＯによって発生されたデジタ
ルクロックに応答し、かつ、入力遅延制御信号に応答し
て、ＤＣＯ出力摂動が最小限に抑えられるように周波数
遅延基準リタイミング信号を選択的に遅延する遅延制御
回路をさらに含む、請求項１８記載のデジタル制御発振
器（ＤＣＯ）同調入力回路。
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