JPS62159538A

JPS62159538A - 周波数ホツピング用周波数シンセサイザ

Info

Publication number: JPS62159538A
Application number: JP61001763A
Authority: JP
Inventors: Akiyuki Yoshisato; 善里　彰之
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1986-01-07
Filing date: 1986-01-07
Publication date: 1987-07-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）太　イト日日　６寸　　　　ズ　ベ　々　ト　→　ム　
ｋＴ　１涛　４山　イ霊　　（１ユＩ　　名＆　　　　
　Ｓ　Ｓ通信と称す）おける周波数ホッピング方式（以
後、ＦＨ方式と称す）に用いられるＦＨ用同周波数シン
セサイザ関するものである。

（従来の技術）近年、注目されている通信方式の１つとしてＳＳ通信方
式がある。このＳＳ通信方式は拡散符号によって伝送信
号を周波数軸上に広げて電力の稀薄化を行ない、多数の
ＳＳ通信者で同じ帯域を共通に使用して効率の良い通信
を行うものである。

そして、拡散符号には高速の疑似雑音発生器（以後、Ｐ
Ｎ発生器と称す）によって発生させたＰＮ符号を使用し
、ＳＳ通信者はそれぞれ固有のＰＮ符号を持っていて、
同一のＰＮ符号の通信者間てのみ通信が可能となる。ま
た、複数の通信者か同一のＰＮ符号を持っていれば、こ
れら複数の通信者に一斉指令を行うことができる。さら
に、ＰＮ符号が異なれば同じ帯域の信号であっても受信
することができず、未知のＰＮ符号を復調することは非
常に困難であるために高度な秘話性か保たれる。

このＳＳ通信のＦＨ方式は、ＰＮ符号に基づいて送信周
波数を高速に周波数偏移させ、情報で変調された信号、
例えばＦＳＸ信号の中心周波数を広帯域に拡散させたも
のであり、情報を１データビツト送信する間に周波数を
２回以上偏移させるものを高速ＦＨと呼んでいる。情報
の通信速度が９６００　ｂＰＳで１データビット当り３
回周波数偏移させる高速ＦＨの場合、データ速度が約１
０ＫｂＰＳであるから１データビット当りの送信時間は
１００μｓとなり、１偏移当りの時間は３３μｓとなる
。そこで、送信（受信）周波数を偏移させるための周波
数シンセサイザに要求される重要な性能は、１偏移当り
の時間に追従できる十分に早い周波数切換えか可能なこ
とである。そこで、１偏移時間の１／１０以下の時間で
周波数切換動作がてきるＦＭ用同周波数シンセサイザ要
求されている。

ところで、従来の周波数シンセサイザとして、フェーズ
・ロック・ループ（以後、ＰＬＬと称す）を使用し、可
変分周器の分周比をＰＮ符号によって制御し、出力周波
数を基準周波数（基準信号）のＮ倍にロックする間接合
成法と、複数の発振源からの出力を加算ないし除算によ
って希望の周波数を合成する直接合成法とがある。

第５図にＰＬＬを用いた間接合成法を用いた周波数シン
セサイザのブロック回路図を示す。第５図において、１
〜７はシフトレジスタ、８は２を法とする加算器、９は
シフトレジスタ１〜７と加算器８とから成るＭ系列符号
発生器、ＩＯは選局コード発生器、１１〜１７は２を法
とする加算器、１８はＭ系列符号発生器９と選局コード
発生器ｌＯおよび加算器１１〜１７から成るＦＨ符号発
生器、２２は位相比較器、２４はループフィルタ、２５
は電圧制御発振器（以後、ＶＣＯと称す）、２７は基準
発振器、２８は局部発振器、２９はミキサ、３０は可変
分周器である。シフトレジスタ１〜７を縦列に接続し、
シフトレジスタ４．７の出力を加算器８に加え、加算器
８の出力をシフトレジスタ１に入力してＭ系列符号発生
器９を構成する。そして、Ｍ系列符号発生器９の動作は
シフトレジスタ１〜７の各段の出力Ｍｌ−Ｍ７を全て１
（ハイレベル）にセットし、図示していないクロック信
号で順次シフトする。シフトレジスターにはシフトレジ
スタ４．７の出力Ｍ４　、Ｍ７の加算値がフィードバッ
クされ、この回路構成でχ　＋χ３＋１で現わされるＭ
系列符号が発生する。なお、この場合にシフトレジスタ
ー〜７は７段接続であるから２７−１＝１２７の符号長
を持った最も基本的なＰＮ符号を発生する。さらに、Ｍ
系列符号発生器９が出力するＰＮ符号からＦＨ用拡散符
号に変換するめに、選局コード発生器ｌＯの出力Ｎ１−
Ｎ７とＭ系列符号発生器９の出力Ｍ１〜Ｍ７とを加算器
１１〜１７に人力し、加算することにより加算器１１−
１７の出力にリード・ソロモン系列符号と呼ばれるＦＨ
用拡散符号が出力され、この出力がＦＨ符号発生器１８
の出力ＡＩ−Ａ７どなる。なお、選局コード発生器ＩＯ
の出力Ｎｌ〜Ｎ７の値を変えることにより異なるＦＨ符
号を発生できる。そして、ＦＨ符号発生器１８の出力Ａ
１〜Ａ７を可変分周器３０に入力する。この可変分周器
３０と位相比較器２２とループフィルタ２４とＶＣＯ２
５と基準発振器２７と局部発振器２８およびミキサ２９
でＰＬＬ周波数シンセサイザを構成する。そして、出力
Ａｌ−Ａ７によって可変分周器３０の分周比が制御され
、可変分周器３０の出力を位相比較器２２に人力し、位
相比較器２２には基準発振器２７から基準信号が入力さ
れ、この基準信号と可変分周器３０の出力とを位相比較
してこの差に対応した出力をループフィルタ２４を介し
てＶＣＯ２５に入力し、Ｖ　ＣＯ２５の周波数を制御す
る。

ここで、Ｖ　ＣＯ２５の出力の一部がミキサ２９に入力
され、ミキサ２９に入力されている局部発振器２８の発
振信号と混合され、Ｖ　ＣＯ２５の出力周波数を低域の
周波数に変換して可変分周器３０に人力する。

このようにしてＦＨ符号発生器１８の出力Ａｔ〜Ａ７に
対応した周波数をＶ　ＣＯ２５から出力する。

ここで、９００ＭＨｚ帯で１２７チヤンネル、１００　
ＫＨｚステップの周波数シンセサイザを例にすると、基
準信号が１００にＨｚで最低チャンネルの出力周波数を
９００ＭＨｚとし、可変分周器３０の最低分周比を１２
８に、また可変分周器３０の入力周波数を１２．８ＭＨ
ｚ〜２５．５ＭＨｚにすると、局部発振器２８の発振周
波数を９００−１２．８＝８８７．２ＭＨｚに設定する
ことによって周波数シンセサイザの出力周波数（ＶＣＯ
２５の出力）は、ｆｏｕＴ　＝８８７．２＋０．１　（１２８＋Ａ）＝９
００＋０．１Ａ　　　　　ＭＨｚで決定される。但し、ＡはＦＨＨ号発生器１８の出力Ａ
ｔ−Ａ７のコードであり、０〜１２７の範囲の値である
。例えば、選局コード発生器１０の出力Ｎｌ〜Ｎ７が０
を示す時には出力Ａｔ〜Ａ７が１２７．６３．３１．１
５・・・となり、Ｖ　ＣＯ２５の出力は９１２．７ＭＨ
ｚ、９０６．３ＭＨｚ、９０３．１ＭＨｚ、９０１゜５
ＭＨｚと周波数偏移する。

次に、第６図に直接合成法を用いた周波数シンセサイザ
のブロック回路図を示す。第６図において３１〜３５は
基準周波数発生器、３６．３９．４２は分周器、３７．
４０．４：１はミキサ、３８．４１．４４はバントパス
フィルタ、４５．４６．４７はスイッチ回路である。

ＦＨＨ号発生器１８の出力Ａｔ−Ａ７を得るまでは第５
図に示す間接合成法を用いた周波数シンセサイザと同じ
であり説明を省略する。

分周器３６の出力をミキサ３７の人力に、またスイッチ
回路４５の出力をミキサ３７の人力に接続し、ミキサ３
７の出力をバンドパスフィルタ３８に接続してモジュー
ル４８を構成し、同様に分周器３９とミキサ４０とバン
ドパスフィルタ４１およびスイッチ回路４６でモジュー
ル４９を構′成し、分周器４２とミキサ４３とバンドパ
スフィルタ４４とスイッチ回路４７でモジュール５０を
構成し、各モジュール４８〜５０を縦列に接続し、モジ
ュール４８の分周器３６の入力に基準周波数発生器３１
を接続し、また基準周波発生器３２〜３５をスイッチ回
路４５〜４７へそれぞれ並列接続し、出力ＡＩ　、Ａ２
をスイッチ回路４５へ、出力Ａ３　、Ａ４をスイッチ回
路４６へ、出力Ａ５　、　Ａ６をスイッチ回路４７へそ
れぞれ入力して、出力ＡＩ−Ａ６によってスイッチ回路
４５〜４７の制御を行う。基準周波数発生器３１の出力
周波数はＦＨ用同周波数シンセサイザ出力周波数（バン
ドパスフィルタ４４の出力周波数）の中心周波数に設定
し、分周器３６．３９．４２の分周比を４に設定し、入
力周波数を１／４に分周する。スイッチ回路４５〜イア
は基準周波数発生器３２〜３５を選択するものであり、
出力ＡＩ　、Ａ２が／１０，０／／のとき基準周波数発
生器３２が、／１０，１／／のとき基準周波数発生器３
３が、／／１，０／／のとき基準周波数発生器３４が、
／／１，１／／のとき基準周波数発生器３５がそれぞわ
選択され、出力Ａ３．Ａδについても同様にスイッチ回
路４６．４７において基準周波数発生器３２〜３５を選
択し、ミキサ３７．４０．４３に入力する周波数を切り
換える。ミキサ３７では分周器３６の出力とスイッチ回
路４５の出力とが混合され、２つの周波数の和の成分が
バンドパスフィルタ３８で取り出され、分周器３９に人
力される。ミキサ４０．４３でも同様に混合され、和の
周波数かバンドパスフィルタ４１．４４から取り出され
る。ここで、基準周波数発生器３１の出力周波数を５０
ＭＨｚとし、基準周波数発生器３２〜３５の出力周波数
を５０ＭＨｚ　Ｘ−＝３７．５ＭＨｚを中心周波数として周波数間隔を１００ＫＨｚＸ４２＝
１．６ＭＨｚとなるように、３５．１ＭＨｚ、３６．７
ＭＨｚ、３８．９ＭＨｚ、３９．１　ＭＨｚに設定する
。分周器３６の出力周波数は５０ＭＨｚ　ＸＩ／４＝１
２．５ＭＨｚであり、この結果モジュール４８の出力周
波数としては出力ＡＩ　、Ａ２によって４７．６ＭＨｚ
　、４９゜２ＭＨｚ　、５０．８ＭＨ７，，５２，４Ｍ
Ｈｚのいずれかになる。この出力かモジュール４９に入
力され、出力Ａ：ｌ　、Ａ４の制御によってモジュール
４９の出力が４７．０’ＭＨｚ〜５３．ＯＭＨｚの４０
０　ＫＨｚＨテップ１６チヤンネルのうち１つとなる。

そして、モジュール４９て選択された出力がモジュール
５０に入力され、出力Ａ５．Ａ６によりて制御され、４
６．８５ＭＨ７〜５３．１５ＭＨｚの１００ＫＨｚステ
ツプ６４チヤンネルの周波数が選択できる。このように
ＦＨ符号発生器Ｉ８の出力Ａ１〜Ａ６によって周波数の
合成を行ない、所定の周波数を出力する直接合成法によ
る周波数シンセサイザを構成する。

（発明か解決しようとする問題点）第５図に示す間接合成法による周波数シンセサイザの従
来例では、ＶＣＯを安定に動作させるためにループフィ
ルタを狭帯域として、ジッター等のノイズを減少させれ
ば良いが、ロックアツプタイムが長くなり周波数偏移速
度が低速となる。そこで、周波数偏移速度を高速にする
には、ループフィルタを広帯域にすれば良いが、それで
はＶＣＯが安定に動作しない。したがって、通常の周波
数シンセサイザの設計では、両者のバランスをみて、基
準信号がｌ　ＯＯＫＨｚのときに１〜３ｍｓのロックア
ツプタイムを得るのが限界であり、ＳＳ通信に用いられ
るＦＨ用同周波数シンセサイザ要求される周波数偏移時
間３μｓ以下に遠く及ばないという問題点があった。

第６図に示す直接合成法による周波数シンセサイザでは
、周波数偏移速度は高速であるか、周波数合成のために
周波数分周と周波数混合とを繰り返し行うために、出力
信号のスプリアスが多く発生し、スプリアスを減少させ
るためにバンドパスフィルタの性能を良くさせなければ
ならず、それだけバンドパスフィルタの回路構成が大規
模になる。また、スイッチ回路のスイッチング性能やバ
ンドパスフィルタ性能の制限から出力周波数か高くでき
ず、ＵＨＦ帯の出力信号を得るには周波数逓倍器や周波
数変換器を用いて周波数を高くしなければならないとい
う問題点かあった。

本発明の目的は、このような従来の周波数シンセサイザ
における問題点を解決すべくなされたもので、ＰＬＬを
所定の周波数だけで動作させ、他の周波数でＰＬＬを開
ループにしてＶＣＯを制御し、周波数偏移速度を高速に
してＶＣＯを安定に動作させることができ、回路構成が
簡単なＦＨ用同周波数シンセサイザ提供することにある
。

（問題を解決するための手段）かかる目的を達成するために、本発明の周波数ホッピン
グ用周波数シンセサイザは、基準発振器と位相比較器と
ループフィルタと電圧制御発振器および分周器でフェー
ズ・ロック・ループを構成し、このフェーズ・ロック・
ループ中にスイッチ手段を設け、人力される周波数ホッ
ピング符号をコード変換器でデジタル・データに変換す
ると共に、前記周波数ホッピング符号に基ついて前記ス
イッチ手段を制御するスイッチ制御信号を出力し、前記
デジタル・データをデジタル・アナログ変換器でアナロ
グ・データに変換し、このアナログ・データを前記フェ
ーズ・ロック・ループの前記電圧制御発振器に入力して
発振周波数を制御するように構成されている。

（作用）周波数ホッピング、即ち周波数偏移をＤ／Ａ変換器の出
力するアナログ・データをｖＣＯに入力して行うと共に
、フェーズ・ロック・ループによっても；ｔＴｌ］御す
るのて、周波数偏移時間はコード変換とＤ／Ａ変換の動
作で決定される。コード変換器としてのＲＡＭ、ＥＰＲ
ＯＭのアクセスタイムは１５０〜２５０ｎＳ程度であり
、またＤ／Ａ変換器のセットリングタイムは１２ビット
分解能のものでハイブリッド型の５０ｎＳからモノリシ
ック型の４００ｎＳ程度であり、コート変換器とＤ／Ａ
変換器とのトータルでも１μｓを十分に下回る高速動作
が可能である。また、周波数精度はフェーズ・ロック・
ループの基準信号と同程度の精度であり、ノイズやジッ
ター等もきわめて低くすることができ、安定性に優れた
のものである。また、ｖＣＯを；ｔｄＪ御して発振させ
ているので、スプリアスの発生もない。ざらに、フェー
ズ・ロック・ループの構成にコード変換器とＤ／Ａ変換
器とスイッチ手段とを組み合せた回路構成なので、直接
合成法のようなモジュールの多段接続と複数個の基準周
波数発生器を必要とするものに比べ回路規模か道かに小
さくなり、市販の人手が容易て安価なＩＣを使用でき、
安価に製造することが可能である。

（実施例の説明）以下、本発明の実施例を第１図ないし第４図を参照して
説明する。第１図は、本発明の周波数ホッピング用周波
数シンセサイザの実施例のブロック回路図であり、第２
図は、第１図に示す回路におけるアナログデータと周波
数の関係を示すクラブであり、第３図は、第１図に示す
回路におけるコード変換器のアドレスとアナログ・デー
タとの関係を示すグラフであり、第４図は、第１図に示
す回路における信号を示すタイムチャートである。なお
、第１図ないし第４図において、第５図および第６図と
同一のものには同一符号を付して重複する説明を省略す
る。

第１図において、１９はコード変換器、２０はＲ／Ｗ端
子、２１はデジタル・アナログ変換器（以後、Ｄ／Ａ変
換器と称す）、２３はスイッチ手段としてのアナログス
イッチ、２６は固定分周器である。

コード変換器１９にはＦＨＨ号発生器１８の出力Ａ１〜
Ａ７が入力され、出力ＡＩ−Ａ７のＦＨ符号に対応する
デジタル・データＤＩ　−Ｄ１２およびスイッチ制御信
号を出力する。このデジタル・データＤＩ〜Ｄ１２をＤ
／Ａ変換器２１に入力し、Ｄ／Ａ変換器２１から出力さ
れるアナログ・データＶへをＶ　ＣＯ２５に入力してＶ
　ＣＯ２５を制御する。

また、コード変換器１９から出力されるスイッチ制御信
号はアナログスイッチ２３に人力される。アナログスイ
ッチ２３はフェーズ・ロック・ループを構成する位相比
較器２２とループフィルタ２４との間に設けられ、スイ
ッチ制御信号に従ってオン／オフし、フェーズ・ロック
・ループの開閉ループ切換を行う。ＶＣＯ２５にはフェ
ーズ・ロック・ループの制御信号■ＰとＤ／Ａ変換器２
１からのアナログ・データＶＡとが入力され、双方の制
御を受けるＶ　ＣＯ２５の出力が周波数シンセサイザの
出力となり、ＦＨ用同周波数シンセサイザ構成する。コ
ード変換器１９はＲＡＭまたはＥＰＲＯＭで構成され、
出力Ａｌ〜八７のＦＨ符号に対応したデータが予め書き
込まれている。Ｒ／Ｗ端子２０に書き込みモート信号を
入力すると、いつでもコードの変更が可能となり、出力
Ａ１〜Ａ７のアドレスコートを入力し、デジタル・デー
タＤＩ　Ｐ−Ｄ１２に０または１をセットすれば良く、
ＦＨ用同周波数シンセサイザ出力（ＶＣＯ２５の出力）
を参照してデータの書き込みを行うとＤ／Ａ変換器２Ｉ
とＶ　ＣＯ２５の誤差を補正できる。Ｒ／Ｗ端子２ｏに
運用モード信号を入力してコード変換器１９を運用状態
にし、ＦＨ符号がコート変換器１９に入力され、ＦＨ符
号でアドレスとしてのデジタル・データＤ１〜Ｄ１２お
よびスイッチ制御信号の１３ビツトのデータを読み出す
。デジタル・データＤ１〜Ｄ１２は１２ビツトの分解能
のＤ／Ａ変換器２１に入力されてアナログ・データＶＡ
に変換され、Ｖ　ＣＯ２５に人力さ、ｆｉてＶＣＯ２５
を；ｌｕ制御する。Ｖ　ＣＯ２５はフェーズ・ロック・
ループによっても制御され、Ｖ　ＣＯ２５の出力は固定
分周器２６で分周されて位相比較器２２に人力され、位
相比較器２２に入力される基準発振器２７からの基準信
号と位相比較され、その誤差信号がスイッチＦｔ、ＩＩ
御信号でオン／オフ制御されるアナログスイッチ２３と
ループフィルタ２４を通ってＶＣＯ２５に入力されてＶ
ＣＯ２５の制御を行う。なお、アナログスイッチ２３は
ＦＨ符号が１２７回変わる間に１同だ４寸オンさ、）′
１．　／’、−ロ［■ち　Ｖ（”ｉ（”１］らｈτ所定
の周波数を出力するときだけアナログスイッチ２３がオ
ンとなり、フェーズ・ロック・ループが閉ループとなっ
てＶ　ＣＯ２５を制御し、このときの制御信号■Ｐの電
圧を、アナログスイッチ２３が次にオンになるまでの間
ループフィルタ２４で保持する。アナログスイッチ２３
がオフの間はフェーズ・ロック・ループが閉ループとな
り、Ｖ　ＣＯ２５の出力はループフィルタ２４に保持さ
れた制御信号ＶＰとＤ／Ａ変換器２１からのアナログ・
データＶＡとの重畳された電圧で制御を受ける。

以上の動作をＦＨ符号を７ビツトにしたもので説明する
。第２図は、ＶＣＯ２５に入力されるアナログ・データ
ＶＡと周波数との関係を表わしたものであり、コード変
換器１９に定められた周波数が出力されるようにデ゛シ
タルコードＤＩ　−Ｄ１２を設定する。ＦＨ符号がコー
ド変換器１９のアドレスを読み出す順序を、７ｇ３図に
示すようにアドレス４、アドアレス６、アドレス３、ア
ドレスト・・・・・とすると、それに対応した電圧のア
ナログ・データＶへがＶＣＯ２５に人力される。

第４図にアナログ・データＶＡとスイッチ制御信号およ
び制御信号ＶＰのタイムチャートを示す。アナログ・デ
ータＶＡの変化する１サイクル中の基準として定めた所
定の周波数ｆ４を出力するときにアナログ・スイッチ２
３がオンし、フェーズ・ロック・ループが動作してＶ　
ＣＯ２５を基準信号の精度て周波数ｆ４にロックし、次
に移るとアナログスイッチ２３はオフしてＤ／Ａ変換器
２１からのアナログ・データＶへに従ってＶ　ＣＯ２５
は周波数ｆ６を出力する。以下、周波数ｆ３．ｆｌ。

ｆ５．ｆ７．ｆ２と出力し、周波数ｆ４に戻ると再びフ
ェーズ・ロック・ループが動作する。

上述のようにＶ　ＣＯ２５が温度変化や経時変化で電圧
周波数特性が変化しても、所定の周波数になるとフェー
ズ・ロック・ループが動作して正しい周波数でロックさ
れるために、出力する周波数ｆ１〜ｆ７全体もある許容
された周波数精度内に引込むことができる。また、ＶＣ
Ｏ２５の出力周波数は温度変化や経時変化でアナログ・
データＶＡや制御信号ｖｐが変動してもアナログ・デー
タＶへに対する周波数感度、即ち、各アドレスに対する
△ｆｏｕＴ／△ＶＡはほとんと変化かなく、制御信号ｖ
ｐによって出力周波数の変動を補正すればアナログ・デ
ータＶＡに対する各アドレスの出力周波数は初期設定の
状態に非常に近い値に戻り、実用上回等問題がないこと
が実験的に確認された。

ここで、９００ＭＨｚ帯て１２７チヤンネル、１００Ｋ
ＨｚステツプのＦＨ用同周波数シンセサイザおいて、最
低チャンネルの出力周波数を９００ＭＨｚとし最大チャ
ンネルの出力周波数を９１２．７ＭＨｚとし、出力周波
数範囲のほぼ中心の周波数でフェーズ・ロック・ループ
による周波数補正を行うとすると、９０６．３ＭＨｚの
時にフェーズ・ロック・ループを閉ループにし、固定分
周器２６の分周比と基準発振器２７の基準信号の周波数
との積が９０６．３ＭＨｚとなればそれぞれの定数を自
由に設定でき、位相比較器２２の動作周波数を考えて分
周比を１０２４、基準信号の周波数を８８５．０５８５
９にＨｚとする。コード変換器１９のスイッチ制御信号
はＦＨ符号が〃０１１１１１１　／／の６３のときにハ
イレベル、それ以外ではローレベルとし、そわぞれのデ
ジタル・データＤ１〜ＤＩ２を書き込み初期設定を行う
。そして、ＦＨ用周波数シンサイザを動作させて、ＦＨ
符号が０のときにＶＣＯ２５の出力周波数が９００ＭＨ
ｚとなり、ＦＨ符号が１のとき出力周波数が９００．１
ＭＨｚとなり、ＦＨ符号が２のとき出力周波数が９００
．２ＭＨｚとなり、・−−−−−Ｆ　Ｈ符号が１２７の
とき出力周波数が９１２．７ＭＨｚとなる。その後、Ｖ
　ＣＯ２５に温度変化や経時変化等によって周波数変動
があっても、ＦＨ符号が６３のときにフェーズ・ロック
・ループが動作して補正を行い、全ての出力周波数があ
る許容される周波数精度を保つことができる。

（発明の効果）以北説明したように、本発明の周波数ホッピング用周波
数シンセサイザによれば、周波数ホッピング、即ち周波
数偏移をＤ／Ａ変換器の出力するアナログ・データを■
ＣＯに大力して行うと共に、フェーズ・ロック・ループ
によっても制御するので、周波数偏移時間はコード変換
とＤ／Ａ変換の動作で決定され、コード変換器としての
ＲＡＭ、ＥＰＲＯＭのアクセスタイムは１５０〜２５０
　ｎＳ程度であり、またＤ／Ａ変換器のセットリングタ
イムは１２ビット分解能のものでハイブリッド型の５０
ｎＳからモノリシック型の４００ｎＳ程度であり、コー
ド変換器とＤ／Ａ変換器とのトータルでも１μｓを十分
に下回る高速動作が可能である。また、周波数粒度はフ
ェーズ・ロック・ループの基準信号と同程度の精度であ
り、ノイズやジッター等もきわめて低くすることができ
、安定性に優わたのものである。また、Ｖｃｏを制御し
て発振させているので、スプリアスの発生もない。さら
に、フェーズ・ロック・ループの構成にコード変換器と
Ｄ／Ａ変換器とスイッチ手段とを組み合せた回路構成な
ので、直接合成法のようなモジュールの多段接続と複数
個の基準周波数発生器を必要とするものに比べ回路規模
が溝かに小さくなり、市販の入手か容易で安価なＩＣを
使用でき、安価に製造することが可能であるという優れ
た効果を奏する。

【図面の簡単な説明】第１図は、本発明の周波数ホッピング用周波数シンセサ
イザの実施例のブロック回路図であり、第２図は、第１
図に示す回路におけるアナログデータと周波数の関係を
示すグラフであり、第３図は、ｉ１図に示す回路におけ
るコード変換器のアドレスとアナログ・データとの関係
を示すグラフであり、第４図は、′ｆｆＪ１図に示す回
路における信号を示すタイムチャートであり、第５図は
、従来の間接合成法による周波数シンセサイザを示すブ
ロック回路図であり、第６図は、従来の直接合成法によ
る周波数シンセサイザを示すブロック回路図である。１〜７：シフトレジスタ、８、ｌｌＮ１７：加算器、９：Ｍ系列符号発生器、１０
：選局コード発生器、１８：ＦＨ符号発生器、Ｉ９：コ
ード変換器、　　２０：Ｒ／Ｗ端子、２１：Ｄ／Ａ変換
器、　　２２：位相比較器、２３：アナログスイッチ、
２４：ループフィルタ、２５：ＶＣＯｌ　　　　　２６
：固定分周器、２７：基準発振器。第１図Ａ第３図ＶＡ□

Claims

【特許請求の範囲】

基準発振器と位相比較器とループフィルタと電圧制御発
振器および分周器でフェーズ・ロック・ループを構成し
、このフェーズ・ロック・ループ中にスイッチ手段を設
け、入力される周波数ホッピング符号をコード変換器で
デジタル・データに変換すると共に、前記周波数ホッピ
ング符号に基づいて前記スイッチ手段を制御するスイッ
チ制御信号を出力し、前記デジタル・データをデジタル
・アナログ変換器でアナログ・データに変換し、このア
ナログ・データを前記フェーズ・ロック・ループの前記
電圧制御発振器に入力して発振周波数を制御することを
特徴とする周波数ホッピング用周波数シンセサイザ。