KR20030048002A - 주파수 합성기 - Google Patents

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KR20030048002A
KR20030048002A KR10-2003-7001518A KR20037001518A KR20030048002A KR 20030048002 A KR20030048002 A KR 20030048002A KR 20037001518 A KR20037001518 A KR 20037001518A KR 20030048002 A KR20030048002 A KR 20030048002A
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토마스 에이.디. 라일리
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코네샌트 시스템즈, 인코포레이티드
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    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
    • H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
    • H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
    • H03B21/025—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency by repeated mixing in combination with division of frequency only

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

본 발명은 입력 주파수 보다 더 높은 출력 주파수를 갖는 신호를 제공하는 방법 및 장치를 제공한다. 위상 발생기는, 입력 신호와 같은 주파수를 갖으며 설정된 시간 간격의 배수만큼 입력 신호와는 위상이 다른 각각의 위상 신호를 갖는 입력 신호로 부터 다중 위상 신호들을 발생한다. 이러한 위상 신호들은 멀티플렉서에 전송된다. 이 멀티플렉서 출력은 저장된 값으로 부터 어큐뮬레이터에 의해서 발생된 선택 워드에 의해서 결정된다. 이 어큐뮬레이터는 멀티플렉서 출력에 의해서 클럭되며 이 어큐뮬레이터는 하나의 설정된 값을 갖는 제어 워드를 어큐뮬레이터내에 저장된 값에 가산한다. 이러한 가산은 멀티플렉서 출력의 매 사이클마다 수행된다. 제어 워드와 위상들 사이의 시간 간격을 신중하게 결정함으로서, 입력 주파수보다 높은 주파수들이 멀티플렉서 출력에서 발생될 수 있다.

Description

주파수 합성기{FREQUENCY SYNTHESIZER}
디지털 통신 시스템에서, 이용가능한 기준 신호의 주파수와는 상이한 주파수를 갖는 클럭 신호를 제공하는 것이 때때로 필요하다. 이러한 필요에 따라서 독립적인 수정 발진기들이 요구될 수 있는데, 양측 주파수 소스들이 스펙트럼적으로 순수하게 될 필요가 있을 때 그러하다. 그러나, 독립적인 수정 발진기들에 의해서 장치의 비용이 상승하며 수정 발진기들이 사용시간 및 온도에 따라서 상이하게 드리프트되면 문제가 발생할 수 있다.
상이한 주파수들을 필요로하는 전술된 문제를 해결하기 위한 한가지 방법은 하나의 기준 주파수를 갖는 기준 신호로 부터 높은 주파수를 갖는 신호를 합성하는 것이다.
공지된 위상 동기 루프(PLL) 기술을 이용하여, 이와같은 고주파가 발생되어 더 낮은 소정의 주파수로 분할된다. 전형적으로, 기준 주파수는 고주파를 생성하기 위해서 정수 인수 N로 체배되며 소정의 주파수를 얻기 위해서 또 다른 정수 인수 M로 분할된다. 이 방법은 1/2, 3/2 또는 5/6과 같이 소정의 주파수가 기준 주파수에대해서 편리한 비율일 때 잘 적용된다. 그러나, 소정의 주파수가 기준 주파수에 대해서 편리한 비율이 아니면, 이 방법은 적용이 쉽지 않을 수 있다. 예를들어, 소정의 주파수가 12 MHz 이며 기준 주파수가 19.68 MHz 이면, 기준 주파수는 N=25 로 체배되어야 하며 결과적인 주파수는 M=41 로 분할되어야 한다. 이 예에서 발생된 매우 높은 주파수는 집적 회로에서 더 높은 전력 소모를 야기시키게 된다.
다른 대체 방법은 기준 주파수를 분할하고 이 분할된 주파수를 체배하여 소정의 주파수를 얻는 것이다. 그러나, 이 방법에서는 위상 잡음이 분할된 주파수와 함께 체배된다고 하는 심각한 단점이 있다.
미합중국 특허 제3,976,945호에서는 또 다른 대안을 제공한다. 이 특허에는 소정의 주파수를 갖는 출력 신호를 얻기 위해서 입력 신호를 비정수로 분할하는 것이 개시되어 있다. 그러나, 이 경우에 출력 주파수는 반드시 입력 주파수보다 작아야 한다. 소정의 주파수가 입력 주파수보다 크다면, 이 방법은 적용되지 않는다.
따라서, 전술된 방법에서와 같은 전력 소모 및 위상 잡음이 없이, 입력 주파수보다 더 높은 소정의 출력 주파수를 제공하는 방법 및 장치가 필요하다.
본 발명은 주파수 합성기에 관한 것으로서, 더 상세하게는, 입력 주파수보다 더 높은 출력 주파수를 생성하는 주파수 합성기에 관한 것이다.
본 발명은 첨부되는 도면과 함께, 후술되는 발명의 상세한 설명을 참조함으로서 더 잘 이해할 수 있다. 즉,
도 1은 본 발명에 따른 주파수 합성기의 블록도이며;
도 2는 본 발명의 제 1 실시예의 블록도이며;
도 3은 도 2에 예시된 실시예의 특정 실시에 대한 블록도이며,
도 4는 도 3의 실시예에서 사용된 열여섯개의 위상 신호들에 대한 타이밍도이며,
도 5는 본 발명의 제 2 실시예의 블록도이다.
본 발명은 입력 주파수보다 더 높은 출력 주파수를 갖는 신호를 제공하는 방법 및 장치를 제공한다. 하나의 위상 발생기가 입력 신호로 부터 다중 위상 신호들을 발생하는데, 이들 각각의 위상 신호는 입력 신호와 같은 주파수를 갖지만 입력 신호와는 설정 시간 간격의 배수만큼 위상이 다르다. 이러한 위상 신호들은 멀티플렉서에 전송된다. 이 멀티플렉서 출력은 저장된 값으로 부터 어큐뮬레이터에 의해서 발생된 선택 워드에 의해서 결정된다. 이 어큐뮬레이터는 멀티플렉서 출력에 의해서 클럭되며 이 어큐뮬레이터는 설정된 값을 갖는 제어 워드를 이 어큐뮬레이터내에 저장된 값에 가산한다. 이 가산은 멀티플렉서 출력의 매 사이클마다 수행된다. 제어 워드와 위상들 사이의 시간 간격을 신중히 선택함으로서, 멀티플렉서 출력에서 입력 주파수보다 높은 주파수들이 발생될 수 있다.
제 1 실시예에서, 본 발명은 입력 주파수보다 더 높은 출력 주파수를 갖는 출력 신호를 생성하기 위한 주파수 합성기를 제공하는데, 이 합성기는,
- 기준 주파수를 갖는 복수의 위상 신호들을 발생하기 위한 다상 기준 발생기;
- 복수의 위상 신호들을 수신하기 위해서 결합되며, 복수의 위상 신호들중 적어도 하나에 기초하여 멀티플렉서 출력 신호를 갖는 멀티플렉서; 및
- 멀티플렉서 출력 신호를 수신하기 위해서 결합되며, 멀티플렉서 출력 신호를 선택하는 선택기 출력을 갖는 위상 선택기를 포함하며,
여기서,
- 각각의 위상 신호는 다른 위상 신호와는 소정의 시간 간격의 배수만큼 위상이 다르며,
- 선택기 출력은 멀티플렉서 수단에 의해서 수신되며,
- 멀티플렉서 출력은 출력 신호이다.
제 2 실시예에서, 본 발명은 주파수 합성기를 제공하는데, 이 주파수 합성기는,
- 기준 주파수를 갖는 입력 신호를 수신하기 위해서 결합되며 기준 주파수와 대체로 같은 주파수를 갖는 복수의 위상 신호들을 발생하는 위상 발생기로서, 각각의 위상 신호는 입력 신호와는 소정의 시간 간격의 배수만큼 위상이 다른, 위상 발생기,
- 복수의 위상 신호들을 수신하기 위해서 결합되며 멀티플렉서 출력을 생성하기 위한 멀티플렉서 수단,
- 멀티플렉서 출력에 의해서 클럭되며 멀티플렉서 수단에 전송되는 선택기 출력을 생성하기 위한 위상 선택기, 및
- 위상 선택기에 전송되며 멀티플렉서 출력의 매 사이클마다 위상 선택기에 의해서 저장된 값으로 가산되는 소정의 제어 워드를 포함하며,
여기서,
- 멀티플렉서 출력은 선택기 출력에 의해서 선택되며 복수의 위상 신호들중 적어도 하나에 기초해 있으며,
- 각각의 연속되는 멀티플렉서 출력은 소정의 시간 간격의 배수만큼 그 이전의 출력에 앞선다.
제 3 실시예에서, 본 발명은, 기준 주파수를 갖으며 각각의 위상 신호가 인접한 위상 신호들과는 소정의 시간 간격의 배수만큼 위상이 다른, 복수의 위상 신호들로 부터 기준 주파수보다 더 높은 출력 주파수를 갖는 출력 신호 합성 방법을 제공하며, 이 방법은,
a) 저장된 값으로 부터 선택 워드를 발생하는 단계,
b) 이 선택 워드의 적어도 일부에 기초하여 복수의 위상 신호들로부터 선택된 위상 신호를 선택하는 단계,
c) 상기 선택된 위상 신호로 부터 출력 신호를 발생하는 단계,
d) 이 출력 신호의 매 사이클마다 단계 a) 내지 c)를 반복하는 단계를 포함한다.
도 1에는, 주파수 합성기(5)의 블록도가 도시된다. 다상 기준 발생기(10)는 기준 주파수를 갖는 신호의 다중 위상들(30)을 발생한다. 이러한 다중 위상 신호들(30)은 멀티플렉서(40)에 전달된다. 멀티플렉서(40)의 출력(50)은 출력 신호로서 그리고 위상 선택기(60)의 클럭으로서 사용된다. 위상 선택기(60)는 포트(IN)에서 제어 워드(70)를 수신한다. 위상 선택기(60)의 선택기 출력(80)의 일부는 멀티플렉서(40)의 SELECT 신호로서 사용된다. 이 SELECT 신호는 다중 위상 신호들(30)중 어느 것이 멀티플렉서(40)의 출력(50)으로서 사용되는지를 선택하는데 사용된다.
도 2 및 도 3에는, 본 발명의 특정 실시예가 도시된다. 이 실시예에서, 다상 기준 발생기는 위상 발생기(100)에 전달되는 기준 신호(90)를 포함한다. 위상 발생기(100)는 기준 신호(90)로 부터 다중 위상 신호들(30)을 발생하며 다중 위상 신호들(30)은 멀티플렉서(40)로 전달된다. 입력 신호(90)는 19.86 MHz의 기준 주파수를 갖으며 위상 발생기(100)는 16개의 위상 신호들(30A-30P)을 발생한다(도 3 참조). 이러한 위상 신호들은 16:1 멀티플렉서, MUX(40A)에 전달된다. 16:1 MUX(40A)는 포트(42)를 선택하기 위해서 입력에 기초하여 그 열여섯개의 위상 신호들(30A-30P)중 하나를 선택한다. 블록(40A)내의 번호들은 위상 신호를 선택하기 위해서 선택 포트(42)에서 요구되는 선택 값들을 일컷는다. 따라서, OUT11(위상 신호(30F))를 선택하기 위해서, 이진 값 101(십진 값 5)이 선택 포트(42)에 입력되어야 한다. 위상 선택기(60)로서 사용되는 20 비트 어큐뮬레이터(60A)를 클럭하기 위해서 MUX(40A) 출력(50)이 사용된다. 어큐뮬레이터(60A)에는 어큐뮬레이터(60A)가 MUX 출력(50)의 매 사이클마다 저장된 값에 가산하는 제어 워드(70)가 공급된다.
선택 포트(42)에 대한 입력은 선택기 출력(80)의 일부이다. 이 경우에 선택기 출력(80)의 4개의 최상위 비트들(MSB)이 선택 포트(42)에 전달된 선택 워드(110)로서 사용된다.
선택기 출력(80)은 어큐뮬레이터(60A), 즉 이진 디지털 어큐뮬레이터에 저장된 값의 이진 값이다. 따라서, 선택기 출력(80)이 십진 값 9001 을 갖으며 제어 워드(70)가 십진 값 10 을 갖으면, MUX 출력(50)의 다음 사이클에서 선택기 출력(80)은 제어 워드가 저장된 값들에 가산될 때 9001+10=9011 이 되며, 따라서 선택기 출력(80)을 변경시킨다. 다시 말해서, 어큐뮬레이터는 제어 값(X)을 저장된 값(Y0)에 가산하여 선택된 위상 신호(30A-30P 중 임의의 것)의 각각의 사이클에서 새롭게 저장된 값(Y1)을 생성한다.
따라서, 선택된 위상 신호의 매 사이클마다. 새롭게 선택된 값 Y1이 다음에 의해서 결정되는데, 즉,
Y1= X + Y0(1)
여기서 Y0는 이전에 저장된 값이다. 어큐뮬레이터(60A)가 오버플로우될 때, 다음의 저장된 값을 생성하며, 즉,
Y1= X + Y0- K(2)
여기서 K는 어큐뮬레이터가 저장할 수 있는 최대값이다. 제어 워드(K)가 부(negative)의 값이면, 새롭게 저장된 값이 다음과 같다. 즉,
Y1= X + Y0+ K(3)
이것은 가장 널리 공지된 이진 디지털 어큐뮬레이터들이 오버플로우를 처리하는 방법에 대한 것이다. 제어 워드(X)를 변경시킴으로서, 출력 신호(50)의 주파수가 변경될 수 있음을 알 수 있다. 따라서, 제어 워드(x)의 값은 출력 신호(50)의주파수를 효율적으로 제어한다.
위상 발생기(100)에 있어서, 위상 발생기가 생성하는 위상 신호(30A-30P)는 모두 입력 또는 기준 신호(90)와 같은 주파수를 갖는다. 그러나, 각각의 위상 신호(30A-30P)는 설정된 시간 간격의 배수인 시간 값 만큼 기준 신호(90)와 위상의 다르다. 이 예에서, 설정된 시간 간격은 다음과 같다. 즉,
(4)
따라서, 도 2의 OUT1은 기준 신호보다 3.176ns가 늦게되며, OUT2는 기준 신호보다 3.176ns x 2가 늦으며 OUT1 보다는 3.176ns 늦게 된다. 이를 가장 잘 설명하기 위해서, 도 4는 기준 신호(REF)와 함께 위상 신호(OUT1-OUT16)의 타이밍도들을 도시한다. 도 4에서, 시간 축(수평 축)의 각 디비전(division)은 3.176 ns를 나타낸다는 것을 알 수 있다.
전술된 바로 부터, 소정 수의 위상 신호들에 대한 위상 신호들과 기준 주파수 사이의 요구된 설정 시간 간격은 다음과 같이 일반화된다. 즉,
설정 시간 간격= 1/(위상 신호의 수)x(기준 주파수)(5)
위상 발생기(100)는 다중 스테이지 존슨 계수기(Johnson counter)가 될 수 있으며 - 이 경우에 8 스테이지 존슨 계수기가 될 수 있다. 또한 위상 발생기(100)는 지연 고정 루프(DLL) 회로가 될 수 있다. 그 대신에, 다중 위상 신호들은 링 발진기에 의해서 발생될 수 있다.
트러블 프리 동작을 보장하며 더 높은 출력 주파수들을 획득하기 위해서, (어큐뮬레이터(60A)에 의해서 실시된 바와같은) 위상 선택기(60)는 순차적으로 더 늦은 위상 신호들보다는 순차적으로 더 이른 위상 신호들을 선택해야 한다. 이것은 각각의 연속적인 위상 신호가 그 이전의 위상 신호보다 설정 시간 간격의 배수만큼 앞서야 함을 의미한다. 이것은 입력 또는 기준 신호보다 MUX 출력(50)에 대해서 더 짧은 사이클 시간을 제공하여, 더 높은 주파수를 획득하게 된다.
본 합성기의 동작을 최적으로 설명하기 위해서, 다음의 예가 제공된다. 즉,
본 합성기의 출력 주파수는 다음과 같이 주어지는데, 즉,
fout= fref/(1-x/2n)(6)
여기서, fout은 출력 주파수이며, fref는 16개의 위상 기준의 주파수이며, X는 어큐뮬레이터를 제어하는 제어 워드이며, n은 어큐뮬레이터의 비트 수이다. 24 MHz의 선택된 출력 주파수 및 19.68 MHz의 기준 주파수를 갖는 20 비트 어큐뮬레이터에서, X의 정확한 값은, 식 (6)으로 부터, 188744가 된다. 예를 들어, 어큐뮬레이터의 초기 상태, Y가 0 이면, 선택된 출력의 후속 사이클들로부터 나오는 후속 상태들은, 식(1)을 이용하여, 188744, 377488, 566232, 754976 및 943720 이 된다. 다음으로 선택된 출력 사이클에서, 어큐뮬레이터는 오버플로우되어, 식(2)으로 부터, 11322464-220=83888(십진수)를 제공한다.
이러한 어큐뮬레이터 상태들의 네개의 MSB들은 초기 상태에 대한 수들로서 0, 이어서 2, 5, 8, 11, 14를 형성한다. 오버플로우 후에, 네개의 MSB들은 수 1을형성한다. 이러한 출력 열은 다시 초기 위상으로서 OUT16을 선택하며, 이어서 OUT14, OUT11, OUT8, OUT5, OUT2을 선택해야 하며, 오버플로우 후에는, OUT15를 선택해야 한다. 이러한 결과들은 아래의 표 1과 같이 요약된다. 즉,
이전 어큐뮬레이터상태(십진수로 Y0) 현재 어큐뮬레이터 상태(십진수로 Y1) 현재 어큐뮬레이터 상태의 4 MSB들(이진수로 Y1) 현재 어큐뮬레이터 상태의 4 MSB들(십진수로 Y1) 선택된 위상
- 0 0000 0 OUT16
0 188744 0010 2 OUT14
188744 377488 0101 5 OUT11
377488 566232 1000 8 OUT8
566232 754976 1011 11 OUT5
754976 943720 1110 14 OUT2
943720 83888 0001 1 OUT15
긴 기간의 합성기 정밀도가 단지 기준의 정밀도 및 어큐뮬레이터내의 비트 수에 의해서만 제한된다 할지라도, 합성기는 앰플리튜드가 위상 신호들 사이의 시간 간격의 적어도 반이 되는 주기적인 지터를 갖는다. 위상 신호들의 수를 증가시키는 것은 이러한 시간 간격을 감소시키게 된다. 에러는 위상들 사이의 시간 간격의 반 보다 약간 큰데 그 이유는 일단 지연 소자들의 결함들이 고려되면 위상들 사이의 간격이 정확히 같지 않기 때문이다. 이러한 지연 소자들은 상이한 위상 신호들을 생성하기 위한 다상 기준을 형성하며 존슨 계수기, 주파수 분할기, 또는 링 발진기가 될 수 있다.
전술된 실시예들의 파라미터들은 확장될 수 있음을 알 수 있다. 특히, 위상 신호들의 수는 16개로 제한되지 않는다. 선택되는 위상 신호들의 수가 2의 높은 거듭제곱 수(즉, 32, 64, 등)로 확장될 수 있으면, 어큐뮬레이터는 변경될 필요가 없다. 멀티플렉서는 사용가능한 수의 위상 신호들을 처리할 수 있어야 한다. 또한,선택기 출력(80)의 4MSB들만을 이용하는 대신에, 더 많은 비트들이 선택 워드에 포함되어야 한다.
그러나, 2의 우수 거듭제곱인 다수의 위상 신호들을 이용하는 전술된 의도에 반해서, 2의 우수 거듭제곱이 아닌 위상 신호들로 확장하여 설계할 수도 있다. 하나의 예로서, 위상 신호들의 수가 20 이었다면, 두개의 가능성있는 루트들을 통해서 본 발명을 실시할 수 있다. 특히, 어큐뮬레이터는 20의 배수에서 오버플로우되도록 설계되는데, 이 배수는 2, 4, 8 등의 "라운드" 이진 수이다. 5 MSB들은 20개의 위상 신호들중 하나를 선택하는데 사용될 수 있다. 5 MSB들은 적당한 논리 게이팅에 의해서 0 내지 19 범위가 되도록 제한될 수 있다.
또한 위상 발생기 및 위상 선택기는 완전히 분리될 필요가 없음을 알 수 있다. 도 5는 64개의 위상 신호들을 사용하지만 64개의 위상 신호들이 모두 발생될 것을 요구하지 않는 실시예에 대해서 도시한다. 64개의 위상 신호들은 단지 16개의 위상 신호들로 부터 도출된다.
도 5의 실시예에서, 멀티플렉서는 16 x 2 멀티플렉서(40B) 및 혼합기/보간기 회로(40C)를 포함한다. 16 x 2 멀티플렉서(40B)는 선택 워드(110)의 일부에 기초하여 16개의 위상 신호들중 두개를 선택한다. 혼합기/보간기 회로(40C)는 그 입력들 사이의 특정한 지연들을 발생할 수 있는 4 위상 대 1 위상(4 phase to 1 phase) 보간기 회로이다. 위상 발생기(100) 및 어큐뮬레이터(60A)는 도 2 및 도 3에 도시된 것과 같이 유지된다. 그러나, 선택 워드(110)로서 선택기 출력(80)의 4 MSB들만을이용하는 대신에, 6 MSB들이 이용된다. 가산된 2 MSB들은 혼합기/보간기 회로(40C)를 제어하는데 사용된다.
도 5에서, 단상 신호를 선택하는것 보다는, 선택기 출력(60A)의 네개의 MSB들(비트 19 내지 비트 16)에 의해서 두개의 인접한 위상 신호들이 선택된다. 이어서 이러한 두개의 선택된 위상 신호들은 혼합 및 보간되어, 어떤 고정된 지연에 두개의 선택된 위상 신호들 사이의 지연의 일부인 부가적인 가변 지연을 더한 지연만큼 지연된 위상 신호(MUX 출력)를 생성한다. 가변 지연은 어큐뮬레이터 출력(80)의 여섯개의 MSB들(비트 19 내지 비트 14)의 두개의 LSB들(비트 15 및 비트 14)에 의해서 제어된다.
혼합 회로(40B)의 제어가 마치 6 비트 선택 종류가 64개의 위상 기준을 직접 제어하는 것과 같은 결과를 제공하도록 하는 것이 중요하다. 이러한 결과를 제공하기 위해서, 위상들 OUT1 내지 OUT16을 각각 선택하는 (비트 19 내지 비트 16의) 0 내지 15인 네개의 비트 선택 워드 값들을 가지고, (비트 15 내지 비트 14의) 0 내지 3인 2 비트 선택 워드 값들이 각각 증가하는 가변 지연들을 선택해야 한다.
전술된 발명을 이해하는 사람이라는 여기서 설명된 원리들을 이용하여 다른 설계들을 생각해 낼 수 있다. 여기에 첨부된 특허청구범위에 들어가는 그러한 모든 설계들은 본 발명의 일부로 간주된다.

Claims (25)

  1. 입력 주파수보다 더 높은 출력 주파수를 갖는 출력 신호를 생성하기 위한 주파수 합성기에 있어서,
    - 기준 주파수를 갖는 복수의 위상 신호들을 발생하기 위한 다상 기준 발생기;
    - 상기 복수의 위상 신호들을 수신하기 위해서 결합되며, 상기 복수의 위상 신호들중 적어도 하나에 기초하여 멀티플렉서 출력 신호를 갖는 멀티플렉서; 및
    - 상기 멀티플렉서 출력 신호를 수신하기 위해서 결합되며, 상기 멀티플렉서 출력 신호를 선택하는 선택기 출력을 갖는 위상 선택기를 포함하며,
    여기서,
    - 각각의 위상 신호는 다른 위상 신호와는 소정의 시간 간격의 배수만큼 위상이 다르며,
    - 상기 선택기 출력은 상기 멀티플렉서에 의해서 수신되며,
    - 상기 멀티플렉서 출력은 상기 출력 신호인 것을 특징으로 하는 주파수 합성기.
  2. 제 1 항에 있어서, 상기 멀티플렉서 출력은 상기 복수의 위상 신호들로부터 선택되며 새로운 위상 신호는 상기 멀티플렉서 출력의 상승 에지 또는 상기 멀티플렉서 출력의 하강 에지가 발생할 때 상기 위상 선택기에 의해서 상기 멀티플렉서출력으로서 선택되는 것을 특징으로 하는 주파수 합성기.
  3. 제 2 항에 있어서, 상기 위상 선택기에 의해서 선택된 각각의 연속되는 위상 신호는 그 이전의 신호를 상기 소정의 시간 간격의 배수만큼 앞서는 것을 특징으로 하는 주파수 합성기.
  4. 제 3 항에 있어서, 상기 다상 기준 발생기는 상기 기준 주파수를 갖는 기준 신호를 수신하기 위해서 결합된 위상 발생기이며 상기 복수의 위상 신호들은 상기 기준 신호에 기초해 있는 것을 특징으로 하는 주파수 합성기.
  5. 제 4 항에 있어서, 상기 위상 발생기는,
    링 발진기;
    존슨 계수기 회로; 및
    지연 고정 루프 회로
    를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 주파수 합성기.
  6. 제 5 항에 있어서, 상기 멀티플렉서는, 선택 워드에 기초하여 상기 멀티플렉서 출력으로서 상기 위상 발생기로부터 복수의 가능성있는 위상 신호들중에서 하나를 선택하는 것을 특징으로 하는 주파수 합성기.
  7. 제 6 항에 있어서, 상기 위상 선택기는 상기 멀티플렉서 출력에 의해서 클럭된 이진 디지털 어큐뮬레이터인 것을 특징으로 하는 주파수 합성기.
  8. 제 7 항에 있어서, 상기 이진 디지털 어큐뮬레이터는 상기 멀티플렉서 출력의 각각의 사이클에서 소정의 이진 제어 워드를 이진 저장 값에 가산하며, 상기 이진 저장 값중 선택된 비트들은 상기 선택기 출력을 형성하는 것을 특징으로 하는 주파수 합성기.
  9. 제 8 항에 있어서, 상기 선택기 출력은 상기 선택 워드로서 상기 멀티플렉서에 전송되는 것을 특징으로 하는 주파수 합성기.
  10. 제 1 항에 있어서, 상기 멀티플렉서 출력은 상기 복수의 위상 신호들로 부터 선택된 적어도 두개의 위상 신호들로 부터 생성되는 것을 특징으로 하는 주파수 합성기.
  11. 제 10 항에 있어서, 상기 선택기 출력에 의해서 결정된 각각의 연속되는 멀티플렉서 출력은 상기 소정의 시간 간격의 배수만큼 그 이전 출력에 앞서는 것을 특징으로 하는 주파수 합성기.
  12. 제 11 항에 있어서, 상기 다상 기준 발생기는 상기 기준 주파수를 갖는 기준신호를 수신하기 위해서 결합된 위상 발생기이며 상기 복수의 위상 신호들은 상기 기준 신호에 기초해 있는 것을 특징으로 하는 주파수 합성기.
  13. 제 12 항에 있어서, 상기 위상 발생기는,
    링 발진기;
    존슨 계수기 회로; 및
    지연 고정 루프 회로
    를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 주파수 합성기.
  14. 제 11 항에 있어서, 상기 멀티플렉서는,
    상기 복수의 위상 신호들로 부터 적어도 두개의 선택된 위상 신호들을 선택하는 멀티플렉서 회로; 및
    상기 멀티플렉서로 부터 상기 선택된 위상 신호들을 수신하기 위해서 결합되며, 상기 멀티플렉서 출력을 생성하는 신호 혼합기/보간기를 포함하며,
    여기서,
    상기 신호 혼합기/보간기는 상기 멀티플렉서 출력을 생성하기 위해서 상기 선택된 위상 신호들을 혼합하며,
    적어도 두개의 선택된 위상 신호들이 선택 워드의 일부에 기초하여 선택되는 것을 특징으로 하는 주파수 합성기.
  15. 제 14 항에 있어서, 상기 멀티플렉서 출력은 상기 선택된 위상 신호들과 상기 선택된 워드의 제 1 부분 사이의 지연에 의해서 결정된 가변 지연을 포함하는 것을 특징으로 하는 주파수 합성기.
  16. 제 14 항에 있어서, 상기 위상 선택기는 상기 멀티플렉서 출력에 의해서 클럭된 이진 디지털 어큐뮬레이터인 것을 특징으로 하는 주파수 합성기.
  17. 제 16 항에 있어서, 상기 이진 디지털 어큐뮬레이터는 상기 멀티플렉서 출력의 각각의 사이클에서 소정의 이진 제어 워드를 이진 저장 값에 가산하며, 상기 이진 저장 값중 선택된 비트들은 상기 선택기 출력을 형성하는 것을 특징으로 하는 주파수 합성기.
  18. 제 17 항에 있어서, 상기 선택기 출력은 상기 선택 워드로서 상기 멀티플렉서 수단에 전송되는 것을 특징으로 하는 주파수 합성기.
  19. 주파수 합성기에 있어서,
    - 기준 주파수를 갖는 입력 신호를 수신하기 위해서 결합되며 기준 주파수와 대체로 같은 주파수를 갖는 복수의 위상 신호들을 발생하는 위상 발생기로서, 각각의 위상 신호는 소정의 시간 간격의 배수만큼 입력 신호와 위상이 다른, 위상 발생기,
    - 상기 복수의 위상 신호들을 수신하기 위해서 결합되며 멀티플렉서 출력을 생성하기 위한 멀티플렉서 수단,
    - 상기 멀티플렉서 출력에 의해서 클럭되며 상기 멀티플렉서 수단에 전송되는 선택기 출력을 생성하는 위상 선택기, 및
    - 상기 위상 선택기에 전송되며 상기 멀티플렉서 출력의 매 사이클마다 상기 위상 선택기에 의해서 저장된 값으로 가산되는 소정의 제어 워드를 포함하며,
    여기서,
    - 상기 멀티플렉서 출력은 상기 선택기 출력에 의해서 선택되며 상기 복수의 위상 신호들중 적어도 하나에 기초해 있으며,
    - 각각의 연속되는 멀티플렉서 출력은 상기 소정의 시간 간격의 배수만큼 그 이전 출력에 앞서는 것을 특징으로 하는 주파수 합성기.
  20. 기준 주파수를 갖으며 각각의 위상 신호가 인접한 위상 신호들과는 소정의 시간 간격의 배수만큼 위상이 다른, 복수의 위상 신호들로 부터 기준 주파수보다 더 높은 출력 주파수를 갖는 출력 신호 합성 방법에 있어서,
    a) 저장된 값으로 부터 선택 워드를 발생하는 단계,
    b) 상기 선택 워드의 적어도 일부에 기초하여 상기 복수의 위상 신호들로부터 선택된 위상 신호를 선택하는 단계,
    c) 상기 선택된 위상 신호로부터 출력 신호를 발생하는 단계,
    d) 상기 출력 신호의 매 사이클마다 단계 a) 내지 c)를 반복하는 단계를 포함하는 것을 특징으로 하는 출력 신호 합성 방법.
  21. 제 20 항에 있어서, 상기 복수의 위상 신호들을 발생하는 단계를 더 포함하는 것을 특징으로 하는 출력 신호 합성 방법.
  22. 제 20 항에 있어서, 각각의 연속되는 출력 신호는 상기 소정의 시간 간격의 배수만큼 그 이전의 출력 신호를 앞서는 것을 특징으로 하는 출력 신호 합성 방법.
  23. 제 20 항에 있어서, 단계 b)는 상기 선택 워드의 적어도 일부에 기초하여 상기 복수의 위상 신호들로 부터 적어도 두개의 선택된 위상 신호들을 선택하는 단계를 포함하는 것을 특징으로 하는 출력 신호 합성 방법.
  24. 제 23 항에 있어서, 단계 c)는 상기 출력 신호를 생성하기 위해서 적어도 두개의 선택된 위상 신호들을 혼합하는 단계를 포함하는 것을 특징으로 하는 출력 신호 합성 방법.
  25. 제 20 항에 있어서, 단계 a)는 새롭게 저장된 값을 생성하기 위해서 소정의 제어 워드를 상기 저장된 값에 가산하는 단계를 포함하는 것을 특징으로 하는 출력 신호 합성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644060B1 (ko) * 2005-03-03 2006-11-10 엘지전자 주식회사 직접형 주파수 합성기용 지터 감쇄기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180352B2 (en) * 2001-06-28 2007-02-20 Intel Corporation Clock recovery using clock phase interpolator
US7084678B2 (en) * 2001-07-06 2006-08-01 Telefonaktiebolaget Lm Ericsson (Publ) Fractional frequency divider
US20030043950A1 (en) * 2001-09-04 2003-03-06 Hansen Eric J. Phase-locked loop frequency synthesizer with two-point modulation
US6970029B2 (en) * 2003-12-30 2005-11-29 Intel Corporation Variable-delay signal generators and methods of operation therefor
CN101471662B (zh) * 2007-12-26 2012-06-06 张海英 用于OFDM UWB的6至8.2GHz五频带频率综合器
CN101834583A (zh) * 2010-04-20 2010-09-15 上海市计量测试技术研究院 一种频率信号的发生方法
US8922260B2 (en) * 2013-05-02 2014-12-30 Mstar Semiconductor, Inc. Method and apparatus for a programmable frequency divider
WO2015079098A1 (en) * 2013-11-28 2015-06-04 Nokia Technologies Oy Method and apparatus for generating oscillator signals
WO2021092704A1 (en) * 2019-11-13 2021-05-20 National Research Council Of Canada Stable scalable digital frequency reference

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3832152A1 (de) 1988-09-22 1990-03-29 Philips Patentverwaltung Digitaler frequenzgenerator
EP0658838B1 (fr) * 1993-12-15 2000-04-12 Trt Lucent Technologies Dispositif de synthèse de fréquences
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line
US5889436A (en) 1996-11-01 1999-03-30 National Semiconductor Corporation Phase locked loop fractional pulse swallowing frequency synthesizer
US5977805A (en) * 1998-01-21 1999-11-02 Atmel Corporation Frequency synthesis circuit tuned by digital words
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644060B1 (ko) * 2005-03-03 2006-11-10 엘지전자 주식회사 직접형 주파수 합성기용 지터 감쇄기

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