TWI589122B - 相位雜訊耐受取樣 - Google Patents

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TWI589122B
TWI589122B TW102126139A TW102126139A TWI589122B TW I589122 B TWI589122 B TW I589122B TW 102126139 A TW102126139 A TW 102126139A TW 102126139 A TW102126139 A TW 102126139A TW I589122 B TWI589122 B TW I589122B
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Description

相位雜訊耐受取樣
本發明係關於技術及設備，該等技術及設備量測時脈訊號中的相位雜訊及藉由從用於取樣的時脈訊號移除量測的相位雜訊，或藉由使用量測的相位雜訊校正取樣訊號來提供相位雜訊耐受取樣。
現代無線電接收器(諸如第1A圖所圖示的無線電接收器100)包括解調器101，該解調器101使用包括電壓控制振盪器(voltage controlled oscillator；VCO)103的鎖相迴路(phase-locked loop；PLL)102以藉由將RF輸入訊號投射至包含同相位(I)及正交相位(Q)坐標系統的旋轉正交基準上而解調在天線104處接收的類比RF輸入訊號。投射藉由首先使用乘法器105將輸入訊號乘以本地振盪器訊號cos(2π.fPLL.t)，以獲得RF訊號的同相位分量I，及使用低通篩檢程式109過濾所得的訊號來完成。類似地，RF輸入訊號的正交分量的投射藉由以下步驟獲得：使用乘法器107將輸入訊號乘以本地振盪器的正交90度移相輸出sin(2π.fPLL.t)，其中90度移相係相對於PLL 102的頻率；及使用低通篩檢程式 111過濾所得的訊號。在從接收器101的輸出119a及輸出119b輸出之前，所得訊號可提供為類比數位(analog-to-digital；A/D)轉換器115、117的輸入用於進一步處理。一旦RF訊號已經投射在I/Q坐標系統上，振幅及/或相位資訊為可用的，因為座標對[I,Q]指定從原點至量測座標的唯一向量。轉化亦可用於將I/Q對轉換為r,θ基函數，該基函數亦為正交基準。為了確保正確的解調，有必要精確地辨別取樣資料點位於坐標系統中的何處，因為在給定時間瞬間處的坐標系統上的位置為基本基準，藉由該基本基準彼此區別符號。
大多數現代I/Q無線電接收器混合器(例如，解調器101的乘法器105及乘法器107)藉由振幅限制驅動器驅動，例如，一或更多個反向器或緩衝器產生的軌至軌訊號經常用於驅動混合器開關。因此，本地振盪器的振幅雜訊為相對無關緊要的，因為在解調訊號到達混合器開關之前由解調訊號重新產生振幅雜訊。另一方面，相位雜訊可為重要的，因為面對干擾，除了PLL以外，相位雜訊沒有此機構恢復相位至理想狀態。因此，PLL 102提供至解調器101的時脈訊號PLL_CLK中的相位雜訊一般沒有衰減，及引起在解調器101的輸出119處的解調訊號中的雜訊。參閱第1B圖，以從諸如石英晶體振盪器(例如，第1A圖的振盪器113)提供的穩定振盪器訊號OSC_CLK(直接或使用被劃分版本)產生的速率(亦即，PLL更新頻率)更新PLL。PLL衰減來自VCO的PLL的頻寬以下的相位雜訊，而不對PLL迴路頻寬以上的訊號執行此衰減。為了確保PLL穩定性，PLL的頻寬一般經選擇以 實質上低於PLL更新頻率(一般低5至10倍)。因此，PLL僅衰減近載波(close-in)相位雜訊訊號，其中頻寬經常比振盪器訊號OSC_CLK的頻率低很多倍。當使用整數N PLL時，由於通道間隔要求可將PLL更新頻率限制為低於所希望的頻率。一般而言，PLL輸出訊號PLL_CLK具有高於振盪器訊號OSC_CLK的頻率(例如，OSC_CLK具有一頻率，該頻率為高於PLL_CLK頻率的整數M/N倍數的比率)及PLL輸出訊號PLL_CLK的被劃分版本(例如，除以整數N)可因此用於與振盪器訊號的被劃分版本(例如，除以整數M)的邊緣比較，如第1B圖所圖示。
參閱第1C圖，圖示VCO具有第一相位雜訊特徵(諸如，藉由L-C振盪器提供)，具有(154)及不具有(152)頻寬100kHz的PLL。參閱第1D圖，圖示VCO具有更嘈雜的相位雜訊特徵(諸如藉由環形振盪器提供)，具有(158)及不具有(156)100kHz的PLL頻寬。如藉由比較二個特徵可見，LC振盪器的相位雜訊實質上低於包含環形振盪器的開放迴路VCO的相位雜訊，且實質上低於包含環形振盪器的閉合迴路PLL VCO的相位雜訊，即使是在PLL頻寬內。當鎖相迴路VCO用於驅動無線電混合器的混合器開關或啟動類比數位轉換器(analog-to-digital converter；ADC)中的取樣操作時，相位雜訊引起時序抖動。時序抖動引起輸出訊號保真度下降，因為抖動引起調制所欲訊號，從而將一部分所欲能量轉換為雜訊。此雜訊具有增加在混合器輸出處自I/Q解調資料產生的符號群集的誤差向量幅度(error vector magnitude； EVM)的效應，因為相位雜訊引起正交基函數偏離恆定轉速。在藉由單獨的ADC的訊號取樣中觀察到類似有害行為。
在偏離載波的給定頻率下，相位雜訊一般指定為相對於基本頻率下的能量之dB。從各種隨機源及確定源產生雜訊，包括熱雜訊、閃爍雜訊、散粒雜訊及功率供應或參考雜訊。振盪器的相位雜訊可藉由增加儲存在振盪器中的能量的量從而減少各種雜訊源的相對效應來減少。增加總的VCO能量經常要求使用電感器，該電感器的面積較大。使用電感器用於VCO的設計選擇伴隨有VCO必須消耗大量功率以維持振盪於所欲能量/損失比的額外缺點。此外，使用基於電感器的VCO將裝置暴露於對來自外部源(諸如包含電感器的板上或晶片上DCDC轉換器)的電磁干擾的敏感性。
可在使用三分接頭環形振盪器之65nm製程中形成雜訊大但其他方面可接受的VCO。為了給出此環形振盪器的效能概念，執行模擬產生5.8GHz的環形振盪器，該環形振盪器從0.8V供應中汲取25uA(對應於20uW的功率消耗)及在1MHz偏離處具有-66dB/Hz的相位雜訊。然而，注意到，環形振盪器的相位雜訊實質上高於LC振盪器的相位雜訊。習知技術將需要環形振盪器以更高電流執行及/或使用非常高頻寬的PLL抑制帶內相位雜訊。該等兩個選擇引起功率消耗的急劇增加。最後，在一些實施例中，甚至使用基於電感器的VCO產生不充分的相位雜訊效能。
因此對以下系統及方法存在需要：該等系統及方法用於提供具有減少的相位雜訊或抖動的PLL及VCO，而不要 求實質增加電路功率消耗。
本文的教示使用用於量測時脈訊號中的相位雜訊及提供相位雜訊耐受取樣之各種系統及方法來減輕以上注意到的問題中的一或更多者。
第一說明性系統包括時間數位轉換器(time to digital converter；TDC)及相關處理電路系統。TDC包括：複數個延遲元件的第一系列互連，其中第一系列互連的第一延遲元件在輸入處接收第一時序訊號；第一複數個鎖存器，其中第一複數個鎖存器的每一鎖存器具有連接至第一系列互連的各自延遲元件的輸出的輸入，且第一複數個鎖存器的每一鎖存器在時脈輸入處接收第二時序訊號；複數個延遲元件的第二系列互連，其中第二系列互連的第一延遲元件在輸入處接收第一時序訊號；及第二複數個鎖存器，其中第二複數個鎖存器的每一鎖存器具有連接至第二系列互連的各自延遲元件的輸出的輸入，且第二複數個鎖存器的每一鎖存器在時脈輸入處接收第二時序訊號。處理電路系統耦接至第一複數個鎖存器及第二複數個鎖存器的輸出且設置為基於第一複數個鎖存器及第二複數個鎖存器的輸出決定第一時序訊號與第二時序訊號之間的近似相位延遲。
第二說明性系統包括：複數個延遲元件的一系列互連，其中該系列互連的第一延遲元件在輸入處接收第一時序訊號，且該系列互連的每一延遲元件具有第一延遲週期及連接至控制訊號；複數個鎖存器，其中複數個鎖存器的每一鎖 存器具有連接至該系列互連的各自延遲元件的輸出的輸入，且複數個鎖存器的每一鎖存器在時脈輸入處接收第二時序訊號；及電路系統，該電路系統設置為基於複數個鎖存器的輸出有選擇地調整連接至第一系列互連的延遲元件的控制訊號。
第三說明性系統包括鎖相迴路(PLL)、相位雜訊量測單元及取樣電路。PLL在輸入處接收振盪器時脈訊號且在輸出處產生PLL時脈訊號。相位雜訊量測單元分別在第一輸入及第二輸入處接收振盪器時脈訊號及PLL時脈訊號，且相位雜訊量測單元設置為產生指示振盪器時脈訊號與PLL時脈訊號之間的相位雜訊的相位雜訊訊號。取樣電路設置為將第一資料訊號轉換為第二資料訊號，其中取樣電路接收PLL時脈訊號及相位雜訊訊號且基於PLL時脈訊號及相位雜訊訊號將第一資料訊號轉換為第二資料訊號。
一種說明性方法包括以下步驟：在接收振盪器時脈訊號的鎖相迴路(PLL)中產生PLL時脈訊號；量測PLL時脈訊號與振盪器時脈訊號之間的相位延遲；比較量測的相位延遲與基線相位延遲，及產生指示量測的相位延遲與基線相位延遲之間的差異的相位雜訊訊號；及使用PLL時脈訊號及相位雜訊訊號將第一資料訊號轉換為第二資料訊號。
將在以下描述中部分地闡明額外優點及新穎特徵，及在查看以下內容及隨附圖式之後該等額外的優點及新穎特徵部分地將變得顯而易見或可藉由實例的產生或操作瞭解該等額外的優點及新穎特徵。可藉由實踐或使用以下論述的詳 細實例中闡明的方法、手段及組合的各種態樣實現及獲得本教示的優點。
100‧‧‧無線電接收器
101‧‧‧解調器
102‧‧‧鎖相迴路
103‧‧‧電壓控制振盪器
104‧‧‧天線
105‧‧‧乘法器
107‧‧‧乘法器
109‧‧‧低通篩檢程式
111‧‧‧低通篩檢程式
113‧‧‧振盪器
115‧‧‧類比數位轉換器
117‧‧‧類比數位轉換器
119a‧‧‧輸出
119b‧‧‧輸出
200‧‧‧系統
201‧‧‧解調器
202‧‧‧PLL
203‧‧‧VCO
204‧‧‧天線
212‧‧‧取樣校正單元
213‧‧‧振盪器
214‧‧‧相位校正單元
216‧‧‧相位雜訊量測單元
218‧‧‧時脈輸入
219a‧‧‧輸出
219b‧‧‧輸出
220‧‧‧系統
220a‧‧‧取樣電路輸出
220b‧‧‧取樣電路輸出
300‧‧‧電路系統
302‧‧‧PLL
303‧‧‧VCO
304‧‧‧相位頻率偵測器
305‧‧‧分頻器
306‧‧‧分頻器
313‧‧‧晶體振盪器
321‧‧‧TDC
322‧‧‧TEQ
350‧‧‧TDC
351‧‧‧延遲元件
353‧‧‧鎖存器串
400‧‧‧電路系統
402‧‧‧PLL
405‧‧‧第一延遲
407‧‧‧XOR閘
409‧‧‧第二延遲
411‧‧‧「及」閘
413‧‧‧振盪器時脈
601‧‧‧雙串TDC
700‧‧‧電路系統
701‧‧‧TDCA
703‧‧‧第一脈衝寬度計算器
705‧‧‧加法器
711‧‧‧第二TDCB
713‧‧‧第二脈衝寬度計算器
715‧‧‧第二加法器
800‧‧‧接收器
801‧‧‧I支路
802‧‧‧Q支路
805‧‧‧混合器
807‧‧‧混合器
813‧‧‧ADC
814‧‧‧ADC
816‧‧‧相位雜訊量測單元
823‧‧‧映射器
825‧‧‧方塊
827‧‧‧方塊
829‧‧‧方塊
831‧‧‧篩檢程式
900‧‧‧相位校正單元
911‧‧‧可變延遲元件
繪製的圖式藉由僅舉例而非限制描繪根據本教示之一或更多個實施方式。在圖式中，類似的元件符號代表相同或類似的元件。
第1A圖為方塊圖，說明性地圖示包括接收來自鎖相迴路(PLL)的時脈訊號的解調器的標準無線電接收器。
第1B圖為在第1A圖的無線電接收器中傳播的說明性訊號的時序圖。
第1C圖及第1D圖為圖示不同類型振盪器的相位雜訊特徵的說明性曲線圖。
第2A圖及第2B圖為用於量測時脈訊號中的相位雜訊及基於時脈訊號校正執行的取樣的說明性系統的方塊圖。
第2C圖及第2D圖為在正交混合器中接收的訊號的時序圖。
第2E圖為圖示第2C圖及第2D圖的時序訊號的星象圖。
第3A圖為用於量測及校正相位雜訊感應抖動的說明性電路系統的方塊圖。
第3B圖為在第3A圖的電路系統中傳播的說明性訊號的時序圖。
第3C圖為說明性時間數位轉換器(TDC)的方塊圖。
第3D圖為在第3C圖的TDC中傳播的說明性訊號 的時序圖。
第4A圖為用於減少TDC功率消耗的說明性電路的方塊圖。
第4B圖為在第4A圖的電路中傳播的說明性訊號的時序圖。
第5圖為在相位雜訊量測與校正電路系統中傳播的說明性訊號的時序圖。
第6A圖為具有兩串反向器的說明性TDC的方塊圖。
第6B圖為在第6A圖的TDC中傳播的說明性訊號的時序圖。
第7A圖為用於控制一或更多個TDC的操作的說明性電路的方塊圖。
第7B圖為第7A圖的電路中傳播的說明性訊號的時序圖。
第8圖為用於提供相位雜訊耐受取樣的說明性系統的方塊圖。
第9A圖為用於從時脈訊號移除相位雜訊的說明性系統的方塊圖。
第9B圖及第9C圖為在第9A圖的系統中傳播的說明性訊號的時序圖。
在以下詳細描述中，藉由舉例來闡明許多具體細節，從而提供對相關教示的透徹理解。然而，對於熟習此項技術者將顯而易見的是本教示可在沒有此類細節的情況下實 踐。在其他情況中，無需細節，已經相對概括地描述眾所周知的方法、程序、組件及/或電路系統，從而避免不必要地模糊本教示的態樣。
本文揭示的各種系統及方法係關於振盪器提供的參考時脈訊號與PLL/VCO的輸出處的PLL時脈訊號之間的相位雜訊或抖動的量測，及對校正的時序參考訊號的提供或使用量測的相位雜訊對取樣訊號的校正。
現在詳細參閱隨附圖式中圖示的及以下論述的實例。本文所描述的系統及方法藉由量測取樣時脈PLL_CLK相對於參考振盪器時脈訊號OSC_CLK的相位誤差及在取樣發生之前或之後補償取樣時脈的相位誤差(抖動)，來解決抑制來自取樣時脈(例如，PLL/VCO的輸出處提供的取樣時脈)的相位雜訊的問題。可在取樣時刻量測相位誤差，可在從取樣時刻偏移的時間處量測相位誤差，或可平均相位誤差以計及取樣開關輸入與取樣訊號之間的路徑中的動態或延遲效應(例如，混合器輸出可在ADC取樣之前過濾；因此引起訊號損壞(corruption)的相位雜訊有時發生在訊號路徑的群延遲表徵的ADC取樣之前)。以此方式，取樣後相位校正可適用於取樣，從而移除相位雜訊的有害效應。本文所描述的教示同樣適用於無線電系統、ADC取樣及任何其他適當的系統，該系統藉由一訊號取樣，該訊號的效能受到相位雜訊的不利影響。
第2A圖及第2B圖圖示用於量測取樣時脈中的相位雜訊的系統200及系統220的說明性方塊圖。系統200使用 相位雜訊量測以從取樣時脈移除相位雜訊及提供校正的取樣時脈訊號至解調器。系統200的解調器可因此提供解調的訊號，該解調的訊號比系統100提供的類似解調的訊號更少受到相位雜訊的影響。系統220使用相位雜訊量測以校正在解調器的輸出處的取樣，以便提供較少受到相位雜訊影響的校正的解調訊號。
第2A圖及第2B圖示的系統200及系統220各包括解調器201，解調器201接收來自天線204的RF輸入訊號且分別在解調器的輸出219a/219b處產生解調訊號。在一些實施例中，解調器包括取樣時脈驅動的混合器。基於在解調器201的時脈輸入218處接收的取樣時脈執行解調。包括VCO 203的PLL 202接收來自振盪器213(例如，石英晶體振盪器)的參考時脈訊號OSC_CLK且產生PLL時脈訊號PLL_CLK。一般而言，PLL 202產生的時脈訊號PLL_CLK包括抖動。每一系統200及220包括相位雜訊量測單元216，用於量測振盪器參考時脈訊號OSC_CLK與PLL時脈訊號PLL_CLK之間的相位雜訊。
在第2A圖的系統200中，提供單元216產生的相位雜訊量測訊號至相位校正單元214，該相位校正單元214接收PLL時脈訊號PLL_CLK且基於相位雜訊量測訊號產生相位校正時脈訊號。特定而言，相位校正單元214可產生對應於PLL_CLK訊號及使得相位雜訊量測訊號中指示的相位雜訊從其中移除的校正時脈訊號。在系統200中，提供單元214產生的相位校正時脈訊號至解調器201的時脈輸入218，使得 解調器201使用相位雜訊校正時脈解調接收的RF輸入訊號。
在第2B圖的系統220中，提供單元216產生的相位雜訊量測訊號至取樣校正單元212。在系統220中，提供嘈雜的PLL時脈訊號PLL_CLK至解調器201的時脈輸入218，使得解調器201使用嘈雜的PLL時脈訊號解調接收的RF輸入訊號。耦接至解調器201的輸出219b的取樣校正單元212接收來自解調器201的解調訊號，且基於來自單元216的相位雜訊量測訊號校正解調訊號，使得校正單元212輸出相位雜訊校正訊號。
在第2A圖的系統200中，相位校正單元214及解調器201可為取樣電路(圖示為「取樣電路1」)的部分，該取樣電路設置為將在天線204處接收的資料訊號轉換為在取樣電路輸出220a處的輸出資料訊號。在第2B圖的系統220中，解調器201及取樣校正單元212可為類似取樣電路(圖示為「取樣電路2」)的部分，該類似取樣電路設置為將在天線204處接收的資料訊號轉換為在取樣電路輸出220b處的輸出資料訊號。取樣電路接收PLL_CLK訊號及相位雜訊量測訊號，且基於PLL時脈訊號及相位雜訊訊號將接收的資料訊號轉換為輸出資料訊號。
第2C圖以曲線圖圖示具有I及Q本地振盪器(LO)訊號及RF輸入的正交混合器的取樣，其中沒有相位雜訊。由於RF輸入與I同相位及相對於Q偏移90度相位，故RF訊號的向量至群集中的投射將為[x,y]=[1,0]。第2D圖圖示此次相同RF輸入訊號的快照，其中I訊號相位及Q訊號相位偏 移-29度(I及Q提早偏移)以表示相位雜訊干擾。向量結果為[x,y]=[0.89,0.48]。第2E圖圖示群集上兩個向量投射的相對位置。注意到由於相對於(經偏移的)I及Q基函數解譯I/Q向量，故LO上的相位雜訊表現為RF輸入訊號上的相位雜訊，即使RF輸入訊號在兩種情況中相同亦如此。若我們能夠量測I取樣訊號及Q取樣訊號的相對相位偏移，則我們可解旋轉基函數，從而從下轉換訊號中移除相位雜訊的效應。注意到在取樣延遲方面LO相位雜訊大體類似地影響I通道及Q通道兩者。此是因為LO的相位雜訊一般比用於產生正交取樣訊號的分頻器或緩衝器的相位雜訊貢獻高許多。
可使用包括時間數位轉換器(TDC)及暫時邊緣量化器(temporal edge quantizer；TEQ)的相位雜訊量測單元藉由比較LO時脈訊號PLL_CLK與振盪器參考時脈OSC_CLK量測及校正相位雜訊感應抖動。在一些實施例中，在取樣之前進行校正(參見，例如，第2A圖的系統200)。在其他實施例中，在取樣後進行校正(參見，例如，第2B圖的系統220)。
第3A圖圖示用於量測及校正相位雜訊感應抖動的電路系統300的方塊圖。電路系統300包括振盪器313，該振盪器313為諸如PLL 302的頻率穩定器提供用於提供時序參考訊號的參考時脈訊號OSC_CLK。參考時脈訊號OSC_CLK可選地輸入至分頻器305，該分頻器305在該分頻器305的輸出處產生PLL更新訊號PLL_Update_CLK，該PLL更新訊號PLL_Update_CLK的頻率比OSC_CLK訊號的頻率低M倍。 一般而言，M為大於1的整數；然而，在一些實例中，M為非整數。在使用分頻器305的電路300中，在輸入處提供PLL_Update_CLK至PLL 302；在不使用分頻器305的電路中，在輸入處提供OSC_CLK至PLL 302。PLL 302包括相位頻率偵測器304、產生PLL時脈訊號PLL_CLK的VCO 303及用於在將減少的頻率饋送回到相位頻率偵測器304之前將PLL時脈訊號PLL_CLK的頻率減少整數倍N的分頻器306。在一些實施例中，分頻器306可按整數倍比率K/N減少PLL時脈訊號PLL_CLK的頻率。一般而言，諸如PLL 302的頻率穩定器產生如PLL時脈訊號PLL_CLK顯示的頻率穩定時脈訊號，該PLL時脈訊號PLL_CLK具有一頻率，該頻率比PLL_Update_CLK訊號的頻率高N倍(或高N/K倍，其中N及K為整數)，對應於高於振盪器訊號OSC_CLK的頻率N/(MxK)的頻率。在存在分頻器305的實例中，相位頻率偵測器304以低於振盪器時脈訊號OSC_CLK的速率(亦即，以低於時脈訊號OSC_CLK M倍的速率)執行相位比較。
在一些實施例中，頻率穩定器或鎖相迴路302中的非理想因素(諸如電荷泵洩露)引起VCO輸出訊號PLL_CLK沒有與參考時脈邊緣在相位頻率偵測器比較瞬間完全對齊。電路系統300包括相位雜訊量測單元(諸如第2A圖及第2B圖的單元216)。相位雜訊量測單元可包括TDC 321、TEQ 322及/或其他處理電路系統。TDC 321量測呈現至TDC的輸入的訊號之間的相位差異。TDC 321接收PLL時脈訊號PLL_CLK(或在頻率穩定器的輸出處的其他頻率穩定訊號)及在各自 輸入處的振盪器時脈訊號OSC_CLK。基於接收的時脈訊號，TDC產生一或更多個輸出訊號，該一或更多個輸出訊號指示接收的時脈訊號之間的相位誤差。一或更多個TDC輸出訊號可為具有p位元(p為大於或等於1的整數)的訊號。TEQ 322及/或其他處理電路系統處理來自TDC的一或更多個輸出訊號，以在TEQ 322及/或其他處理電路系統的輸出處產生相位雜訊量測訊號。在一些實例中，TEQ 322及/或其他處理電路系統可識別從TDC接收的一或更多個訊號的轉變時序，將轉變時序與基線轉變時序值作比較，且基於比較結果決定轉變時序是否隨時間變化。在實例中，TEQ 322及/或其他處理電路系統可輸出相位雜訊訊號，該相位雜訊訊號指示量測的相位延遲與基線相位延遲之間的差異。TEQ 322及/或其他處理電路系統輸出的訊號可為具有q位元的訊號，如第3A圖所圖示(q為大於或等於1的整數)。
第3B圖說明性地圖示時序圖，該時序圖圖示振盪器時脈訊號OSC_CLK及PLL時脈訊號PLL_CLK。TDC 321量測相位雜訊，如時序圖中的△θ所顯示，△θ介於OSC_CLK訊號與PLL_CLK訊號的上升邊緣之間。第3C圖圖示TDC的示例性結構。
第3C圖圖示適合用於相位雜訊補償的TDC 350的實施例。串聯連接的一串p個延遲元件351(例如，在第3C圖中實施為反向器)藉由PLL/VCO輸出訊號PLL_CLK驅動。延遲線中的每一延遲元件具有耦接至p個鎖存器中的對應一者的輸出，且所有延遲線元件輸出藉由鎖存器線同時取樣。 鎖存器藉由參考時脈訊號OSC_CLK而時脈化，使得鎖存器線中的每一鎖存器對參考時脈訊號OSC_CLK的邊緣上(例如，在參考時脈訊號的上升邊緣、下降邊緣或上升及下降邊緣兩者上)的對應延遲元件輸出取樣。鎖存器取樣A0,A1,...,Ap-1輸出為包括所有取樣的寬度p的訊號。TDC提供的鎖存器取樣隨後可用於基於所鎖存之取樣的圖案決定PLL_CLK訊號與OSC_CLK訊號之間的近似相位延遲。一般而言，串中的每一延遲元件具有相同的延遲週期，可藉由改變諸如提供至串中的延遲元件的功率供應電壓VA的控制訊號調整該延遲週期。
第3D圖圖示第3C圖的TDC 350中的訊號的說明性時序圖。時序圖圖示PLL輸出訊號PLL_CLK，該PLL輸出訊號PLL_CLK週期地在低邏輯狀態與高邏輯狀態之間交替。PLL_CLK訊號經饋送穿過延遲元件串351。串中的每一延遲元件具有長度d的延遲。因而，鏈中的第一延遲元件的輸出反映當前時間之前時間d處的PLL_CLK訊號的值，串中的第二延遲元件的輸出反映當前時間之前時間2*d處的PLL_CLK訊號的值，且串中第(p-1)個延遲元件的輸出反映當前時間之前在時間(p-1)*d處PLL_CLK訊號的值。在第3D圖圖示的實例中，延遲d為PLL_CLK訊號的週期的大約1/14倍，使得串中的14個元件的延遲對應於PLL_CLK訊號的一個週期。在實例中，p=18。當接收到振盪器時脈訊號OSC_CLK的上升邊緣時，上升邊緣引起鎖存器串353取樣及儲存延遲元件串中的對應延遲元件351的輸出值。如第3D圖中所圖示，鎖存 器A0至A17可儲存值Aout=(A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,A16,A17)=(1,1,0,0,0,0,0,0,0,1,1,1,1,1,1,1,0,0)。值Aout藉由TDC 321提供至TEQ 322。暫時邊緣量化器(TEQ)尋找所取樣TDC輸出中的PLL_CLK邊緣轉變且輸出表示一或更多個分接頭的值，在該分接頭處發生轉變。在各種實施例中，標記0→1轉變；標記1→0轉變；標記所有轉變；標記所有轉變，其中額外標記(1→0或0→1)轉變的極性。在實例中，回應於接收值Aout，TEQ偵測發生下降(1→0)轉變之取樣。在此情況下，TEQ將取樣2及取樣16識別為對應於從邏輯高「1」位準至邏輯低「0」位準的下降轉變。在一些實施例中，TDC輸出p可直接用於相位校正，無需TEQ(例如，來自輸出p的平行數位位元可與表示基線的平行數位位元作互斥或運算(XOR’ed))。
在一些實施例中，整數N PLL 302將VCO 303鎖至PLL_Update_CLK訊號(或在不使用分頻器305的實例中鎖至振盪器時脈訊號OSC_CLK)。在示例性實施例中，PLL 302以5MHz相位比較速率操作以達到通道間隔要求，且PLL具有500kHz的頻寬。從在20MHz下運行的晶體振盪器313產生5MHz時脈，且分頻器305將5MHz時脈以因數M=4分頻。TDC 321量測VCO時脈訊號PLL_CLK與在20MHz OSC_CLK時脈循環的每個上升邊緣處的20MHz參考時脈訊號OSC_CLK之間的時間延遲特徵。PLL 302引起VCO 303的相位相對於振盪器時脈OSC_CLK為DC穩定的；然而，僅在藉由相位頻率偵測器304比較VCO與振盪器時脈OSC_CLK(或 PLL_Update_CLK)時的彼等瞬間處VCO時脈訊號PLL_CLK的邊緣一般以所欲相位關係對齊參考時脈訊號OSC_CLK。在各種實施例中，PLL_CLK訊號的相位對準振盪訊器訊號OSC_CLK的相位；PLL_CLK訊號相位以相對於振盪器參考OSC_CLK訊號相位的偏移對齊。一般而言，PLL_CLK訊號的相位不一定對齊參考訊號OSC_CLK的任何特定相位，更確切而言僅期望在DC意義上PLL_CLK訊號的相位經穩定至振盪器訊號OSC_CLK的相位，使得在DC意義上PLL_CLK訊號與OSC_CLK訊號之間的相位偏移保持恆定(例如，由於PLL中的非理想因素(洩露等等)或系統內部另外的相位延遲，VCO及參考的相位偏移可為1ns)。重要地，PLL穩定振盪器訊號OSC_CLK(或PLL_Update_CLK)與PLL輸出訊號PLL_CLK之間的總的相位關係，使得PLL_CLK訊號與OSC_CLK(或PLL_Update_CLK)訊號之間的相位關係標稱地以比較週期重複(例如，在緊接著比較週期之後的週期中20MHz OSC_CLK時脈邊緣的相位關係將標稱地等於在比較週期200ns後的20MHz OSC_CLK時脈邊緣的相位關係)。因為OSC_CLK訊號與PLL_CLK訊號之間的相位關係為相對於彼此DC穩定的，故可量測及補償標稱相位關係的變化。
在第3A圖的電路系統300中，TDC 321在TDC 321的輸入中的一者處連續地接收PLL_CLK訊號，引起PLL_CLK訊號連續地傳播穿過延遲元件串351。為了減少電路系統300的功率消耗，脈衝產生器可同「及」閘一起使用以僅在需要量測的時間左右的一段有限時間週期(亦即，接近OSC_CLK 訊號中的邊緣轉變時的一段有限時間週期)賦能TDC 321。
第4A圖圖示用於僅在有限時間週期賦能TDC的說明性電路系統400。電路系統400包括振盪器時脈413及PLL 402，如在電路系統300中。此外，電路系統400包括長度D的第一延遲405、互斥(「XOR」)閘407、長度小於D(例如，D/2)的第二延遲409及「及」閘411。提供振盪器時脈訊號OSC_CLK至XOR閘407的一個輸入，及穿過延遲405至XOR閘407的另一個輸入。延遲409延遲XOR閘407的輸出處的訊號達D/2週期以產生TDC_賦能訊號。此外，提供在延遲405的輸出處的訊號(亦即，對應於OSC_CLK訊號的延遲版本的訊號OSC_CLK_D)至PLL 402的輸入。在一些實施例中，直接從振盪器時脈獲取PLL 402的輸入，與振盪器時脈的延遲版本相反。提供TDC_賦能訊號及PLL 402的輸出處的訊號PLL_CLK_D至「及」閘411。「及」閘411的輸出產生OUT_CLK訊號，提供該OUT_CLK訊號至TDC的PLL_CLK輸入。延遲405的輸出產生OSC_CLK_D訊號，提供該OSC_CLK_D訊號至TDC的OSC_CLK輸入。在一些實施例中，延遲D經選擇大於邊緣從A0至Ap-1橫跨TDC暫存器所需的的時間。
第4B圖圖示電路系統400產生的訊號的說明性時序圖。如第4B圖所圖示，電路系統400產生OUT_CLK訊號，該OUT_CLK訊號在不接近OSC_CLK訊號的轉變的時間週期期間保持邏輯低狀態。因此，OUT_CLK訊號在近接OSC_CLK訊號的轉變的時間週期期間對應於PLL_CLK訊號的閘控版 本。具體而言，在一段時間週期內，OUT_CLK訊號等同於PLL_CLK_D訊號(忽略「及」閘的傳播延遲)，該時間週期在OSC_CLK_D訊號的每一轉變之前D/2開始及在OSC_CLK_D訊號的每一轉變之後D/2結束。OUT_CLK訊號及OSC_CLK_D訊號可因此用作TDC的輸入，同時減少TDC的功率消耗。僅在需要時操作TDC的此閘控可節省大量功率(例如，每20MHz循環賦能TDC 1ns產生低於連續操作50x的TDC功率消耗)。
第5圖圖示說明性時序圖，該說明性時序圖圖示用於TDC中的時序訊號。在示例性實施例中，在20MHz參考時脈訊號OSC_CLK的每個邊緣處取樣TDC。在PLL(例如，第3A圖的PLL 302)的輸入處提供OSC_CLK訊號的被劃分版本，PLL_Update_CLK訊號。PLL_CLK訊號的被劃分版本，訊號PLL_DivN具有比PLL_CLK訊號週期長N倍的週期且用於界定PLL的比較週期。在每一比較週期，相位偵測器(例如，第3A圖的相位頻率偵測器304)量測PLL_DivN與PLL_Update_CLK之間的相位差異。在一些實施例中，藉由將OSC_CLK除以數字M而從OSC_CLK得到PLL_Update_CLK。在第5圖的實例中，N=32，M=3。特定而言，PLL_DivN訊號的每一上升邊緣轉變用於決定比較週期的開始。OSC_CLK訊號中有6個邊緣(E0至E5)，圖示為在參考比較之間以25ns間隔分開，產生第5圖圖示的6個取樣值△θ0、△θ1、△θ2、△θ3、△θ4及△θ5。每一取樣值對應於TDC輸出值Aout，且提供每一取樣值至TEQ以識別一或更多個取 樣值，以該一或更多個取樣值在TDC輸出中發生邊緣轉變。為了決定相位雜訊或抖動，每一取樣值△θi與對應於相關參考時脈邊緣的基線值比較。替代地，不使用取樣值△θi，將對應於每一比較的一或更多個TEQ值與對應於相關時脈邊緣的每一者的基線值比較。舉例而言，考慮圖上的橢圓形中詳細圖示的邊緣E2，在TEQ取樣值7及TEQ取樣值17處存在PLL_CLK_D 0→1轉變。若在隨後的循環中(200ns後)，TEQ報告8及18的轉變，則TEQ決定PLL_CLK已經提早偏移1個單元延遲且可使用此1個單元延遲的值在取樣之後校正相位誤差。同樣地，考慮邊緣E4，若TEQ報告1及11的轉變(相較於2及12的歷史基線值)，我們將知道VCO已經推遲偏移1個單元延遲且可使用此值在取樣之後校正相位誤差。注意到在一般情況下，取樣TDC的每一參考邊緣E0至E5具有本身的一或更多個歷史基線值(若在每一比較循環比較多個邊緣則有複數個歷史基線值)，比較新的取樣與該一或更多個歷史基線值以決定抖動。
不要求PLL_CLK訊號與參考OSC_CLK訊號之間的絕對相位關係；確切而言，校正取樣值時僅考慮抖動引起的時序中的差異而不考慮另外的藉由PLL補償的時序中的差異。用於此比較的歷史基線值可為靜態的，諸如針對對應轉變的TEQ取樣的此第一值；歷史基線值可為隨時間取得的一系列TEQ量測的經過濾版本的結果(例如，基線值可為針對選擇的邊緣的TEQ輸出的低通過濾版本，該低通過濾版本使用具有小於比較週期的頻寬的一階數位篩檢程式)。數位邏 輯可執行完備性檢查(sanity checking)以丟棄具有可疑有效性的取樣資料(例如，鎖存器中的亞穩定性引起的或TDC的輸出碼中的閃光(sparkle))。一般而言，存在VCO延遲的多個儲存的歷史值：VCO相位邊緣與OSC_CLK邊緣之間的每一唯一相位關係各一個。由於圖案重複每一比較循環，故第5圖的實例所需的不同值的數量為12(亦即，PLL_Update_CLK的M=3個循環產生的6個邊緣中每一者有兩個值)：每一參考邊緣經由TEQ擷取兩個0→1 VCO轉變，且存在6個擷取的OSC_CLK邊緣(3個上升及3個下降)。更一般而言，不同值的數量可計算為2*2*M(對應於針對在PLL_Update_CLK的一個週期期間發生的OSC_CLK的M個循環期間發生的每一上升邊緣記錄的2個值及針對在相同週期期間每一下降邊緣記錄的2個值)。在各種實施例中，僅考慮參考的類似邊緣(例如，僅上升邊緣)；考慮參考邊緣的子集(例如，若ADC在10MHz下取樣，則可考慮所有其他上升邊緣；第二較高頻寬PLL產生參考時脈用於VCO之比較，第二參考時脈用作參考以量測待補償的VCO的相位雜訊；使用任何其他適當的參考訊號代替OSC_CLK。注意到TEQ以大約40MHz的速率提供抖動量測(因為20MHz時脈可具有非50%工作循環，在一些實施例中量測及補償該非50%工作循環)。因此，可從取樣後資料移除具有高達20MHz能量的相位雜訊。在一些實施例中，不保持多個歷史副本，可保持單個歷史基線值。在此情況中，藉由添加或減去不同參考邊緣處的已知的預期相位關係而從單個歷史基線值得到 針對第5圖的12個值的額外歷史基線參考點。舉例而言，若由於PLL分頻器比知道OSC_CLK與E0的相位關係比OSC_CLK與E1的相位關係小3個延遲，且針對E0的TEQ基線值為5及15，則E1的基線值可經計算為5-3及15-3=2,12。可從已知的單個歷史基線值(例如，5,15)得到第二歷史基線值(例如，2,12)。因為知道VCO的頻率及參考時脈的頻率，故知道VCO與參考時脈訊號OSC_CLK之間的標稱相位關係。
在一些實施例中，作為解調過程的一部分移除低頻相位雜訊(例如，低於用於構造歷史基線TEQ值的低通篩檢程式的頻寬)，從而使得低於基線相位延遲篩檢程式的低頻相位雜訊為無關的。
第6A圖圖示雙串TDC 601的示例性實施例。雙串TDC在結構上類似於第3C圖的TDC 350，但是包括r個延遲元件及r個對應的鎖存器的一系列額外的互連串，形成第二延遲線(r為大於1的整數)。每一延遲線將待量測的訊號看作輸入，如PLL_CLK所顯示。延遲線沿著延遲線的長度具有鎖存器，當偵測到參考時脈OSC_CLK的轉變時取樣該等鎖存器。延遲元件串A及延遲元件串B具有不同的儲存格(unit-cell)傳播延遲，使得串A中的每一延遲元件具有延遲dA及串B中的每一延遲元件具有延遲dB。一般而言，延遲週期dA及延遲週期dB為不同的延遲週期。可藉由改變提供至串中的延遲元件的供應電壓VA或供應電壓VB、串中的裝置尺寸、延遲元件的負載電容(例如，變容器偏壓)或任何其他 適當的參數來調整每一串中的傳播延遲。在反向器用作延遲元件的一些實施例中，自反向器串取得所有其他的分接頭使得上升邊緣與下降邊緣之間的失配不成問題。在示例性實施例中，延遲串A及延遲串B包含兩個標稱相同的延遲元件串，該等延遲元件串具有從施加至供應VA及邊緣VB的電壓差異產生的傳播延遲的所欲差異，如此檔中稍後關於第7A圖及第7B圖描述的。當取樣訊號時，兩個延遲串A及B將各自分別提供p位元長的取樣及r位元長的取樣，該等取樣包含關於訊號OSC_CLK及訊號PLL_CLK的相對相位的資訊。
在一些實施例中，延遲線內部的儲存格的延遲藉由調整流向電流不補償型(current-starved)的反向器的控制訊號來控制，該電流不補償型的反向器包含具有至少一個輸入以藉由改變延遲元件的轉換速率(slew rate)來調整延遲的反向器。在一些實施例中，藉由耦接於反向器與接地或供應節點之間的額外N通道金氧半導體(n-channel metal-oxide-semiconductor；NMOS)電晶體、P通道金氧半導體(p-channel metal-oxide-semiconductor；PMOS)電晶體或NMOS電晶體及PMOS電晶體兩者實現可調整的轉換速率，其中施加至額外裝置的閘極偏壓調整反向器供應的最大電流。
第6B圖圖示第6A圖的雙分接頭TDC 601中的訊號的說明性時序圖。時序圖圖示饋送穿過延遲元件串A以產生取樣串PLL_CLK_A及饋送穿過延遲元件串B以產生取樣串PLL_CLK_B的PLL輸出訊號PLL_CLK。當在OSC_CLK訊 號中偵測到邊緣轉變時，取樣串PLL_CLK_A及取樣串PLL_CLK_B兩者藉由對應的鎖存器取樣以產生輸出Aout及輸出Bout。在實例中，串A中的每一元件的延遲為PLL_CLK訊號的週期的約1/14倍，而串B中的每一元件的延遲為PLL_CLK訊號的週期的大約1/10倍。因此，在一個PLL_CLK_A訊號週期中獲得14個取樣且在一個PLL_CLK_B訊號週期中獲得10個取樣。提供輸出Aout及輸出Bout至TEQ，該TEQ將取樣2及取樣16識別為對應於PLL_CLK_A訊號的下降轉變，且將取樣1及取樣11識別為對應於PLL_CLK_B訊號的下降轉變。根據關於以下實例描述的程序基於識別的取樣([2,16]及[1,11])決定相位雜訊量測。
在一個實例中，假設PLL_CLK為5.8GHz輸入訊號且調整TDC使得對於串A，PLL_CLK的整個循環伸展跨過16個分接頭(串A中的每一延遲表示22.5度(=360/16)，總TDC長度擷取p=24個分接頭上的1.5個PLL_CLK循環，或540度)及對於串B，PLL_CLK的整個循環伸展跨過18個分接頭(串B中的每一延遲表示20度(=360/18)，總TDC長度擷取27個分接頭上的1.5個PLL_CLK循環，或540度)。輸出如下表示延遲(單位ps)：
假設我們正看到的邊緣的相位延遲實際上為123ps。則兩個TDC的輸出將如下：
因此，我們可如下重建相對相位。取串A上的1→0轉變為開始點；因此，串A告訴我們邊緣出現於分接頭10，或119ps。然而，相位可為119ps與129ps之間的任何處，下一個分接頭的值僅需考慮串A。現在考慮串B，我們發現相位介於115ps與125ps之間。組合來自串A及串B的資訊，我們發現實際的延遲介於119ps與125ps之間，相較於10ps的不確定性，6ps的不確定性僅考慮單個串。可藉由比較TDC取樣中包含的跨過資料的額外邊緣來收集進一步的資訊。舉例而言，我們知道針對串A，最後邊緣出現在18至19之間(205ps至216ps)，且針對串B，最後邊緣出現在21至22之間(211ps至220ps)，因此最後邊緣必定出現在211ps與216ps之間。假設第二邊緣的運行平均值出現在106ps的平均值處且第三邊緣的平均值隨後在197ps處190度(由於非50% PLL_CLK工作循環)出現，則以上第一邊緣將說明Vin已經在[119ps,125ps]-106ps=[13ps,19ps]之間偏移且第二邊緣已經在[211ps及216ps]-197ps=[14ps,19ps]之間偏移，因此Vin與Ref之間的相對相位必須為該兩個集合的交叉點，該交叉點介於14ps與19ps之間；實際的相位為123-106=17ps，誤差為3ps或更小。TDC的增加的解析度可藉由增加延遲元件串長度以及監視額外的邊緣來達到。在一些實施例中，具有不同傳播延遲tpd的三個或三個以上延遲元件串用於構造較高解析度TDC。在一些實施例中，若該等集合不具有交叉點，則執行內插步驟。舉例而言，若串A產生[8ps, 14ps]及串B產生[16ps,23ps]，則相對相位可估計為(14+16)/2=15ps，即使15ps不包含在任一集合內部亦如此。在一些實施例中，各個分接頭的延遲以標稱VCO循環的度數單位運算(與以ps為單位的時間延遲相對)。
第6A圖的實例中的兩個延遲元件串A及B的控制或供應電壓VA及供應電壓VB可由回饋迴路設置，如下所述。參閱第7A圖，PLL_CLK訊號的頻率經由鎖相迴路設置。第7A圖圖示電路系統700，該電路系統用於設置用於供電第6A圖的雙分接頭TDC 601的各自延遲元件串A及B的延遲元件的供應電壓振幅VA及供應電壓振幅VB。第7B圖圖示電路系統700產生的說明性時脈訊號。包括第一TDCA 701、第一脈衝寬度計算器(pulse width calculator；PWC)703及加法器705的第一回饋迴路用於控制提供至延遲元件串A的供應電壓VA。在各個實施例中，篩檢程式、在電荷泵輸出處具有單元增益緩衝器的電荷泵、耦接至電壓緩衝器(具有耦接至延遲元件串的輸出)的DAC及以上各者的組合可用於回饋或前向路徑中，以調整迴路頻寬及/或補償迴路動態。TDCA 701產生訊號Aout，如之前所描述的，該訊號Aout包括表示第一串延遲元件的所鎖存取樣的一串0及1。PWC 703接收訊號Aout且決定PLL_CLK訊號的一個週期中的取樣數量。所決定的取樣數量大約對應於PLL_CLK週期與延遲元件串中的延遲週期的比。在一個實例中，PWC 703藉由計算訊號Aout中介於兩個上升邊緣轉變之間的取樣數量或訊號Aout中介於兩個下降邊緣轉變之間的取樣數量來決定一個週期中的取樣數 量。加法器705比較PWC 703輸出的取樣數量與預設置的取樣數量(在第7A圖及第7B圖的實例中為「16」，對應於指示延遲元件串中的延遲週期的數量的脈衝寬度設置點，該延遲週期的數量將適合於PLL_CLK訊號的一個週期)：若兩個數量相等，則供應電壓VA維持在供應電壓VA的當前振幅；若PWC 703輸出的取樣數量超過預設置的數量，則減少供應電壓VA以便使得延遲串中的延遲更長；且若PWC 703輸出的取樣數量小於預設置的數量，則增加供應電壓VA以便使得延遲更短。可調整的功率供應電路(例如，電荷泵及篩檢程式，該電荷泵及篩檢程式的輸出連接至放大器(未圖示)，該放大器設置為供應功率至TDC中的延遲元件)可用於基於比較結果調整供應電壓VA，以便調整串A的延遲元件的延遲週期至所欲值。包括第二TDCB 711、第二脈衝寬度計算器(PWC)713及第二加法器715的第二回饋迴路類似地用於控制提供至延遲元件串B的供應電壓VB且類似地作用於串A，不同之處在於預設置數量不同。在一些實施例中，電流模式回饋被應用至延遲元件串(例如，經由具有電流模式輸出的DAC)，其中來源於可調整電流源的額外電流減少延遲且來源於可調整電流源的較少電流增加延遲。
在以下描述中，我們將假定串A將針對每一分接頭具有22.5度的傳播延遲且串B針對每一分接頭將具有20度的傳播延遲。然而，此等值說明特定實例，且可使用其他值。假定選擇串A以針對每一分接頭具有22.5度的傳播延遲，則PLL_CLK訊號的週期應在TDC鎖存器的輸出處表現為一串1 及0(由於工作循環改變或其他原因該串1及0可為不等的)，1及0的長度總和為16(16*22.5=360，如第7B圖中的訊號PLL_CLK A所示)。換言之，若我們需要每一分接頭之間為22.5度，則將在16個分接頭中擷取整個PLL_CLK訊號循環。因此，若監視TDC輸出，則可進行比較及根據眾所周知的回饋控制技術調整電壓VA。若分接頭的延遲太短(亦即，PLL_CLK訊號週期的長度在TDC輸出處太長)，則減少串中的延遲元件處的供應電壓。若分接頭的延遲太長(PLL_CLK訊號週期的長度在TDC輸出處太短)，則增加串中的延遲元件處的電壓。同樣地，串B具有獨立迴路，該迴路比較PLL_CLK訊號週期的長度且驅動控制或供應電壓VB使得PLL_CLK訊號週期跨過18個TDC輸出取樣(如第7B圖中訊號PLL_CLK B所示)。若選擇TDC串以確保可擷取標稱地超過360度之PLL_CLK訊號，則每當取樣參考時可操作控制延遲線的傳播延遲的回饋迴路，而不考慮PLL_CLK訊號與參考訊號OSC_CLK邊緣的相對相位，因為針對此回饋迴路的被量測者為PLL_CLK訊號循環的長度。PLL_CLK訊號沿著TDC延遲線的相對相位或定位一般對於計算用於延遲線調整的正確回饋值為不重要的。在一些實施例中，(經由數位IIR或FIR篩檢程式，或基於705及715的輸出在類比域中操作的分立或連續時間篩檢程式)構造PLL_CLK訊號循環的長度的平均值，然後經回饋以調整TDC延遲串供應電壓。在一些實施例中，具有低通特徵的一或更多個篩檢程式(例如，電荷泵)被插入至回饋迴路中(例如，加法器705/715之後)， 從而形成△-Σ調制器，該調制器隨時間朝向0驅動平均時序延遲誤差。
在一些實施例中，過濾或內插TEQ報告的相位誤差連同歷史基線TEQ資訊。舉例而言，ADC以100MHz使用被鎖至20MHz石英晶體振盪器的VCO取樣輸入訊號。可以20MHz速率(或若使用兩個邊緣則為40MHz速率)提供TEQ更新。TEQ更新可應用0階保持(zero-order hold；ZOH)持續50ns，其中直接應用每一TEQ更新以補償5個ADC取樣之抖動。替代地，一階保持(first-order hold；FOH)或內插可用於估計介於TEQ更新之間的相位雜訊軌線，故每一ADC取樣具有不同抖動校正值。ADC相位雜訊資訊可用於基於針對ADC量測的輸入訊號的估計的相位誤差內插或外推校正值。舉例而言，有規則地取樣的斜坡輸入訊號(ramping input signal)將產生等間距的ADC輸出碼。然而，相位雜訊將引起ADC輸出基於時序抖動及訊號斜坡率不同於所欲ADC輸出。可藉由量測ADC輸出訊號的斜率(ADC(k)-ADC(k-1))/dT(其中dT為ADC取樣之間的標稱時差)、將斜率乘以所決定的時序抖動及從ADC輸出中減去估計的時序誤差來應用一階校正。在一些實施例中，不是直接校正ADC取樣，而是調整對ADC輸出的操作以補償時脈抖動引起的不規則取樣時序。舉例而言，離散傅裡葉變換(discrete-Fourier-transform；DFT)使用針對時序抖動校正的實際時序資料，以形成針對不規則的時序調整的基函數的矩陣，以獲得給定完美取樣時脈的ADC輸出的頻譜內容的最小誤差平方估計。
在另一實施例中，33級環形振盪器包圍在鎖相迴路中，該鎖相迴路可為整數N鎖相迴路、分數N鎖相迴路或引起環形振盪器跟蹤所欲OSC_CLK相位特性的任何其他類型的鎖相迴路。環形振盪器包含複數個反向器(該複數個反向器可為不同的或單端的)。PLL驅動反向器的功率供應至適當的電壓以產生PLL所決定的正確的頻率。功率供應電壓被同時施加至包含一串90個延遲元件的TDC，該TDC耦接至PLL的VCO輸出。由於TDC延遲元件為偏壓至環形振盪器供應電壓的複製品，故TDC延遲元件的傳播延遲與VCO內部的傳播延遲密切匹配。當需要相位比較時，延遲元件的輸出藉由參考時脈OSC_CLK同時取樣(鎖存)。鎖存器的輸出經解碼以在等於參考時脈OSC_CLK頻率的速率下產生PLL的時脈訊號PLL_CLK與參考時脈OSC_CLK之間的相對相位關係，該參考時脈OSC_CLK頻率在此情況中為20MHz。由於有90個級用於TDC中，故TDC覆蓋PLL_CLK訊號的90/33*180=490度，其中精確度為360/(33*2)=5度。TDC的比例因數可藉由增加或從主要VCO迴路中減去反向器、同時保持TDC中的數量恆定來調整，因為PLL將調整用於VCO延遲元件的電壓以匹配所欲頻率，從而相應地影響TDC傳播延遲。
在一些實施例中，被鎖至PLL_CLK輸出的延遲鎖定迴路(delay-locked-loop；DLL)用於調整用於時間數位轉換中的延遲線。DLL將參考延遲線鎖至PLL_CLK的一或更多個週期，從而穩定在延遲控制節點(例如，供電)處所需的電壓。 延遲控制節點被應用至用於時間數位轉換中的延遲線的複製品。
在一些實施例中，針對每一ADC取樣量測相位。在一些實施例中，相位量測適時偏移，例如，若以4MHz取樣ADC，則在由於頻寬/群延遲，ADC取樣從抖動敏感取樣器經由路徑至ADC輸入之前可量測相位為50ns。在一些實施例中，以高於ADC取樣速率的速率取樣相位且過濾所得相位取樣以改良角解析度或以一方式形成相位雜訊量測，從而更有效地允許後續移除。
在一些實施例中，可形成具有所述33個級的VCO且可經由兩個延遲元件串形成TDC，每一串具有90個延遲元件的長度且第一串及第二串的輸入延遲一量，使得在第一串與第二串之間存在大約50%的單元傳播延遲，從而獲得單個串達到的解析度的1/2的解析度。
相位雜訊可引起相鄰通道混合成所欲取樣頻寬。為了改良相鄰或交替通道排斥，具有如上所述的相位雜訊補償的ADC、取樣器或混合器可以確保將交替及相鄰通道訊號包含至取樣頻寬中的速率取樣基頻訊號。藉由此舉，移除相位雜訊對相鄰及交替通道的效應(從而阻止混淆現象)及該等非所欲通道上的任何訊號可在校正後經數位過濾出以確保足夠的抑制。舉例而言，在直接轉換802.15.4接收器中，佔據的通道頻寬為大約+/-1MHz，其中通道以5MHz間隔。若以25MHz取樣ADC，則相鄰及交替通道處的能量將被精確地記錄且可經由數位過濾移除。
注意到不要求使用本文所描述的具體TDC。可使用任何適當的TDC。
第8圖圖示接收器800，該接收器800用於與本文所描述的相位校正系統一起使用。在一些實施例中，被動混合器直接耦接至天線或經由被動匹配網路耦接至天線。在一些實施例中，低雜訊放大器(low noise amplifier；LNA)、低雜訊緩衝器或其他主動電路插入天線與混合器輸入之間。I支路及Q支路(說明性地圖示在801及802處)傳播接收的訊號以藉由混合器805、混合器807解調、過濾及提供至取樣訊號的ADC 813、ADC 814。被校正的相位資訊為混合器相位，其中混合器805及混合器807使用具有相位雜訊的時脈訊號PLL_CLK。首先，考慮I訊號及Q訊號的極性，映射器823映射I訊號及Q訊號至圍繞單位圓的8個45度部分中的一者，從而簡化隨後的三角運算。下一個方塊825將b除以a，其中b為映射的Q分量且a為映射的I分量。在一些實施中，映射函數取I的絕對值作為a且取Q的絕對值作為b。除法可使用逐次近似法技術及整數運算完成以最小化功率消耗。在827處使用反正切查找表將所得值轉換為角且基於映射器823執行的映射操作調整所得值。接著，在方塊829處基於相位校正系統的輸出(例如，基於從包括TDC的相位雜訊量測單元816接收的相位雜訊量測訊號)減去來自混合器取樣的相位雜訊及/或抖動誤差。可選的篩檢程式831隨後遵循經校正的資料，該經校正的資料隨後解調為碼片及/或符號。
在一些實施例中，在時間域中偏移I訊號及Q訊號 使得I值及Q值無需校正被置於群集上，但是調整與取樣點相關的時間以反映取樣的實際時間。
在一些實施例中，對於一般的ADC取樣，合成VCO取樣輸入訊號。藉由上述技術量測抖動。假定恆定取樣速率，量測的抖動用於內插或外推量測的ADC輸出至正確值，從而從取樣操作移除抖動效應。
在一些實施例中，TDC用於回應於取樣I混合器時脈訊號及Q混合器時脈訊號藉由比較TEQ輸出的值量測I訊號及Q訊號的相對相位。由於I訊號及Q訊號應以90度標稱隔開且彼此相關固定，故針對給定參考時脈邊緣的I TEQ輸出及Q TEQ輸出可經直接比較，從而產生相對相位資訊。此相位資訊可用於修正I相位及Q相位或用於取樣之後數位域中校正I及Q的非正交性。在一些實例中，第8圖的方塊823至方塊831可對應於第2B圖的校正單元212。
第9A圖圖示相位校正單元900(諸如第2A圖的相位校正單元214)的詳細視圖。在一些實施例中，ADC、DAC或混合器的取樣時脈PLL_CLK中的相位誤差如第9A圖所示被補償。第一TDC，TDC1量測振盪器時脈訊號OSC_CLK的參考邊緣與待校正的時脈PLL_CLK(例如，待用於取樣的PLL中VCO產生的時脈訊號)的邊緣之間的差異。VCO輸出時脈訊號連接至具有輸出的可變延遲元件911(例如，具有數位控制變容器陣列以實現可調整延遲的反向器，如圖所示)。可變延遲元件911藉由基於TDC1的輸出所決定的可調整延遲來延遲PLL時脈訊號。可變延遲元件的輸出為經校正的時脈 訊號PLL_CLK_CORR，該時脈訊號PLL_CLK_CORR可用於取樣ADC或DAC(未圖示)。除了取樣之外，可變延遲元件輸出PLL_CLK_CORR連接至第二TDC(TDC2)，該第二TDC量測PLL_CLK_CORR訊號與OSC_CLK訊號之間的經校正相位誤差。當TDC1輸出用於在取樣時脈輸出處提供相位誤差的前饋抵消時，TDC2迴路的輸出用於調整比例因數(至延遲輸出中的數字)使得TDC1提供的前饋補償更有效地移除相位誤差。如圖所示，TDC2的輸出可用於控制提供至可變延遲元件911的供應電壓，從而回應於來自TDC1的相位雜訊量測使得前饋抵消更有效。在替代實施例中，TDC2的輸出可用於控制提供至形成部分可變延遲元件的反向器的供應電壓。因此，可變延遲元件911藉由基於TDC1及TDC2兩者的輸出決定的可調整延遲來延遲PLL時脈訊號。諸如PID控制(比例、積分、微分控制)的回饋控制技術可藉由將篩檢程式插入包含TDC2的回饋迴路中來實現，從而定製從TDC2至可變延遲元件911的迴路的回饋部分，以最佳化反應量度，諸如殘留誤差、穩定時間或封閉迴路頻寬。
第9B圖及第9C圖為時序圖，該等時序圖說明性地圖示第9A圖的相位校正電路900提供的相位誤差補償。第9B圖圖示電路900到達穩定狀態操作之前的訊號的時序，而第9C圖圖示一旦已經到達穩定狀態操作時訊號的時序。如第9B圖所圖示，在參考邊緣處，PLL_CLK訊號藉由θerror引導參考時脈OSC_CLK。TDC1量測此誤差且藉由增加可變延遲元件911的延遲補償此誤差。此引起第9B圖的訊號 PLL_CLK_CORR中顯示的相位前進，該相位前進將θerror過度校正圖示的一量。由於已知所欲移相(數字輸入)且已知實際移相(如TDC2所量測的)，可調整可變延遲元件的比例因數(例如，藉由增加對反向器的供應電壓以減少前饋比例因數)以更精確地抵消θerror。因此，TDC2的輸出連同至可變延遲元件911的回饋路徑調整可變延遲元件的比例因數或增益，使得在隨後的取樣中基於TDC1的輸出應用的相位誤差抵消更精確地抵消PLL_CLK的相位誤差，使得經相位校正訊號PLL_CLK_CORR的邊緣對齊參考訊號OSC_CLK的邊緣。第9C圖圖示說明性時序圖，在該圖中TDC2已經在數個取樣上調整可變延遲元件的比例因數或增益，使得訊號PLL_CLK_CORR的邊緣對齊訊號OSC_CLK的邊緣。
在各種實施例中，不使用TDC。在一個實施例中，藉由適合於耦接至電荷泵的PLL的相位偵測器量測相位雜訊。電荷泵的輸出表示整合的相位誤差且可直接使用(例如，饋送至可變延遲元件以衰減相位雜訊)或可經量化以允許針對取樣值的事後校正。
在各種實施例中，使用石英晶體、BAW共振器、SAW共振器、微機械加工矽或其他適當材料形成的微加工共振器(例如，MEMS矽共振器)、弛緩振盪器、多諧振盪器或任何其他適當的頻率參考形成參考振盪器。
除非另有說明，否則在此說明書中(包括隨後的申請專利範圍中)闡明的全部量測、值、分級、位置、量級、尺寸及其他規格為近似的並非確切的。該全部量測、值、分 級、位置、量級、尺寸及其他規格意欲具有合理的範圍，該範圍符合該全部量測、值、分級、位置、量級、尺寸及其他規格相關的函數及符合在該全部量測、值、分級、位置、量級、尺寸及其他規格所屬技術領域中的習慣內容。
保護範圍僅藉由現在下文中申請專利範圍限制。彼範疇意欲及應解釋為在根據此說明書及以下申請歷史解釋彼時足夠寬泛以符合申請專利範圍中使用的語言的一般含義且應解釋為包含全部結構及功能等效物。儘管申請專利範圍並非意欲涵蓋無法滿足專利法第101、102或103節的要求的標的，然而申請專利範圍亦不應以此方式解釋。因此不主張此標的的任何非意欲的涵蓋。
除非如上所述，否則沒有已經陳述或圖示的內容意欲或應被解釋為引起任何組件、步驟、特徵、物件、利益、優點或等效物專用於公眾，無論該內容是否在申請專利範圍中敘述。
將理解，本文使用的術語及表達具有符合關於此等術語及表達的相應的各自探索及研究領域的此等術語及表達的一般含義，除非本文中已經另外闡明具體含義。諸如第一及第二等等的關係術語可僅用於區別一個實體或動作與另一實體或動作，沒必要要求或意味此等實體或動作之間的任何實際的此類關係或順序。術語「包含」或該術語的任何其他變體意欲覆蓋非排他性的包括，使得包含一系列元件的製程、方法、物件或設備不僅僅包括彼等元件，而可包括沒有明確列出或此製程、方法、物件或設備固有的其他元件。以 「一」開始的元件不(無進一步的限制)排除包含該元件的製程、方法、物件或設備中額外同等元件的存在。
提供【發明摘要】以允許讀者很快確定本技術揭示案的性質。同時理解【發明摘要】將不用於解釋或限制申請專利範圍的範疇或含義。此外，在前述【實施方式】中，可見出於簡化本揭示案的目的，將在各種實施例中的各種特徵聚集在一起。本揭示案的此方法不應被解釋為反映所主張的實施例要求比每一請求項中明確敘述的特徵更多的特徵的意圖。確切而言，如以下申請專利範圍所反映的，發明標的存在於少於單個揭示實施例的所有特徵中。因此以下申請專利範圍由此併入【實施方式】中，其中每一請求項依靠自身作為獨立主張的標的。
雖然前文已描述被視為最佳模式的內容及/或其他實例，然而理解到可在其中進行各種修改及本文揭示的標的可以各種形式及實例實施，且教示可在許多應用中應用，本文僅描述其中的一些應用。以下申請專利範圍意欲主張所有及全部應用、修改及變化，該等應用、修改及變化落入本教示的真實範疇中。
800‧‧‧接收器
801‧‧‧I支路
802‧‧‧Q支路
805‧‧‧混合器
807‧‧‧混合器
813‧‧‧ADC
814‧‧‧ADC
816‧‧‧相位雜訊量測單元
823‧‧‧映射器
825‧‧‧方塊
827‧‧‧方塊
829‧‧‧方塊
831‧‧‧篩檢程式

Claims (26)

  1. 一種用於決定訊號之間的相位延遲的系統，該系統包含：一時間數位轉換器(TDC)，該時間數位轉換器包含：複數個延遲元件的一第一系列互連，其中該第一系列互連的一第一延遲元件在一輸入處接收一第一時序訊號；一第一複數個鎖存器，其中該第一複數個鎖存器的每一鎖存器具有連接至該第一系列互連的一各自延遲元件的一輸出的一輸入，且該第一複數個鎖存器的每一鎖存器在一時脈輸入處接收一第二時序訊號；複數個延遲元件的一第二系列互連，其中該第二系列互連的一第一延遲元件在一輸入處接收該第一時序訊號；以及一第二複數個鎖存器，其中該第二複數個鎖存器的每一鎖存器具有連接至該第二系列互連的一各自延遲元件的一輸出的一輸入，且該第二複數個鎖存器的每一鎖存器在一時脈輸入處接收該第二時序訊號；以及處理電路系統，該處理電路系統耦接至該第一複數個鎖存器及第二複數個鎖存器的該等輸出及設置為基於該第一複數個鎖存器及第二複數個鎖存器的輸出決定該第一時序訊號與該第二時序訊號之間的一近似相位延遲。
  2. 如請求項1所述之系統，其中該第一系列互連的每一延遲元件具有一第一延遲週期，且該第二系列互連的每一延遲元件具有不同於該第一延遲週期的一第二延遲週期。
  3. 如請求項2所述之系統，其中該第一系列互連的每一延遲元件耦接至一第一控制訊號，該系統進一步包含調整連接至該第一系列互聯的該等延遲元件的該第一控制訊號的電路系統。
  4. 如請求項3所述之系統，其中該延遲元件耦接至該第一控制訊號使得該第一控制訊號耦接至該延遲元件的一功率供應節點，使得該第一控制訊號耦接至耦接至該延遲元件內部的一節點的一變容器，或使得該控制訊號耦接至用於該延遲元件的一電流不補償型輸入。
  5. 如請求項3所述之系統，其中有選擇地調整該第一控制訊號的該電路系統包含：一脈衝寬度計算器，該脈衝寬度計算器耦接至該第一複數個鎖存器的該等輸出及設置為以該第一延遲週期的單位決定該第一時序訊號的一脈衝寬度；一比較器，該比較器設置為比較該決定的脈衝寬度與一所欲脈衝寬度及輸出一比較結果；以及可調整的控制訊號電路系統，該可調整的控制訊號電路系統用於基於該比較結果調整該第一控制訊號。
  6. 如請求項5所述之系統， 其中該第二系列互連的每一延遲元件連接至一第二控制訊號，該系統進一步包含：一第二脈衝寬度計算器，該第二脈衝寬度計算器耦接至該第二複數個鎖存器的該等輸出及設置為以該第二延遲週期的單位決定該第一時序訊號的一第二脈衝寬度；一第二比較器，該第二比較器設置為比較該決定的第二脈衝寬度與一所欲第二脈衝寬度及輸出一第二比較結果；第二可調整的控制訊號電路系統，該第二可調整的控制訊號電路系統用於基於該第二比較結果調整該第二控制訊號。
  7. 一種時間數位轉換器(TDC)系統，該系統包含：複數個延遲元件的一系列互連，其中該系列互連的一第一延遲元件在一輸入處接收一第一時序訊號，且該系列互連的每一延遲元件具有一第一延遲週期及耦接至一控制訊號；複數個鎖存器，其中該複數個鎖存器的每一鎖存器具有連接至該系列互連的一各自延遲元件的一輸出的一輸入，且該複數個鎖存器的每一鎖存器在一時脈輸入處接收一第二時序訊號；以及電路系統，該電路系統設置為有選擇地基於該複數個鎖存器的一輸出調整耦接至該第一系列互連的該等延遲元件的該控制訊號， 其中該電路系統調整該控制訊號使得一預先決定的第一延遲週期數量適合於該第一時序訊號的一週期。
  8. 如請求項7所述之系統，其中該電路系統調整該控制訊號以獲得一所欲的第一延遲週期。
  9. 如請求項7所述之系統，其中該電路系統包含：一脈衝寬度計算器，該脈衝寬度計算器耦接至該複數個鎖存器的每一者的該輸出且設置為以該第一延遲週期的單位決定該第一時序訊號的一脈衝寬度；一比較器，該比較器設置為比較該決定的脈衝寬度與一預設置脈衝寬度及輸出一比較結果；以及可調整的控制訊號電路系統，該可調整的控制訊號電路系統用於基於該比較結果調整該控制訊號。
  10. 如請求項7所述之系統，其中：該第二時序訊號具有一頻率，該頻率低於該第一時序訊號的一頻率；以及該第一延遲週期比該第一時序訊號的一週期短。
  11. 一種用於相位雜訊耐受取樣的系統，該系統包含：一頻率穩定器，該頻率穩定器在一輸入處接收一第一參考時脈及在一輸出處產生一頻率穩定訊號； 一相位雜訊量測單元，該相位雜訊量測單元分別在第一輸入及第二輸入處接收一第二參考時脈及該頻率穩定訊號，該相位雜訊量測單元設置為產生指示該第二參考時脈與該頻率穩定訊號之間的相位雜訊的一相位雜訊訊號；以及一取樣電路，該取樣電路設置為將一第一資料訊號轉換為一第二資料訊號，其中該取樣電路接收該頻率穩定訊號及該相位雜訊訊號，且基於該頻率穩定訊號及該相位雜訊訊號將該第一資料訊號轉換為該第二資料訊號。
  12. 如請求項11所述之系統，其中該頻率穩定器包含一鎖相迴路(PLL)。
  13. 如請求項11所述之系統，其中該第二參考時脈訊號為該第一參考時脈訊號、該第一參考時脈訊號的一分頻版本或該第一參考時脈訊號的該頻率的一倍數中的一者。
  14. 如請求項11所述之系統，其中該取樣電路設置為基於該第二參考時脈與該頻率穩定訊號之間的該相位延遲中的一基線相位延遲的變化將該第一資料訊號轉換為該第二資料訊號。
  15. 如請求項14所述之系統，其中使用以下步驟中的一者設置該基線相位延遲：過濾該相位雜訊量測單元的一輸出；取樣該相位雜訊量測單元的一輸出。
  16. 如請求項11所述之系統，其中該相位雜訊量測單元包含：一時間數位轉換器(TDC)，該時間數位轉換器設置為量測該第二參考時脈與該頻率穩定時脈訊號之間的一相位延遲；以及處理電路系統，該處理電路系統包括一暫時邊緣量化器(TEQ)，該處理電路系統設置為比較該TDC量測的該相位延遲與一基線相位延遲，及產生指示該量測的相位延遲與該基線相位延遲之間的該差異的該相位雜訊訊號。
  17. 如請求項11所述之系統，其中該取樣電路包含：一相位校正單元，該相位校正單元設置為接收該頻率穩定時脈訊號及該相位雜訊訊號，及產生對應於該頻率穩定時脈訊號的一校正時脈訊號，使得該相位雜訊訊號中指示的該相位雜訊的至少一部分從該校正時脈訊號中移除。
  18. 如請求項17所述之系統，該系統進一步包含：一時間數位轉換器(TDC)，該時間數位轉換器設置為量測該經校正時脈訊號與該第二參考時脈之間的一相位延遲，其中該相位校正單元包含一可變延遲元件，該可變延遲元件設置為藉由基於該相位雜訊訊號決定的一可調整的延遲來延遲該頻率穩定時脈訊號，以及 其中該相位校正單元進一步設置為基於該校正時脈訊號與該第二參考時脈之間的該TDC的相位量測調整該相位校正單元的一比例因數。
  19. 如請求項11所述之系統，其中該取樣電路包含：一解調器，該解調器設置為接收該第一資料訊號及藉由使用該頻率穩定時脈訊號解調該第一資料訊號來產生一解調訊號；以及一取樣校正單元，該取樣校正單元設置為接收該解調訊號及藉由基於該相位雜訊訊號校正該解調訊號的該取樣相位來產生該第二訊號。
  20. 如請求項19所述之系統，其中該取樣校正單元包含：決定電路系統，該電路系統用於決定與該解調訊號的一系列取樣中的每一者相關的一相角；以及調整電路系統，該電路系統用於基於接收為該相位雜訊訊號的部分的對應相位延遲量測調整該解調訊號的該系列取樣的每一者的該相角，及用於輸出該第二訊號。
  21. 一種用於相位雜訊耐受取樣的方法，該方法包含以下步驟：在接收一振盪器時脈訊號的一鎖相迴路(PLL)中產生一PLL時脈訊號； 量測該PLL時脈訊號與該振盪器時脈訊號之間的一相位；比較該量測的相位與一基線相位及產生指示該量測的相位與該基線相位之間的該差異的一相位雜訊訊號；使用該PLL時脈訊號及該相位雜訊訊號將一第一資料訊號轉換為一第二資料訊號。
  22. 如請求項21所述之方法，其中將該第一資料訊號轉換為該第二資料訊號的該步驟包含以下步驟：基於該PLL時脈訊號產生一校正時脈訊號及使得該相位雜訊訊號中指示的該相位雜訊的至少一部分從該校正時脈訊號中移除；以及使用該校正時脈訊號解調該第一資料訊號以產生該第二資料訊號。
  23. 如請求項22所述之方法，該方法進一步包含以下步驟：量測該校正時脈訊號與該振盪器時脈訊號之間的一第二相位，其中產生該校正時脈訊號的該步驟包含以下步驟：產生對應於該PLL時脈訊號的該校正時脈訊號及使得該相位雜訊訊號及該量測的第二相位中指示的該相位雜訊的至少一部分從該校正時脈訊號中移除。
  24. 如請求項23所述之方法，其中產生該校正時脈訊號的該步驟包含以下步驟：藉由基於該相位雜訊訊號及該量測的第二相位決定的一可調整的延遲來延遲該PLL時脈訊號。
  25. 如請求項21所述之方法，其中將該第一資料訊號轉換為該第二資料訊號的該步驟包含以下步驟：藉由使用該PLL時脈訊號解調該第一資料訊號來產生一解調訊號；以及藉由基於該相位雜訊訊號校正該解調訊號來產生該第二訊號。
  26. 如請求項25所述之方法，其中校正該解調訊號的該取樣的該步驟包含以下步驟：決定與該解調訊號的一系列取樣的每一者相關的一相角；基於接收作為該相位雜訊訊號的部分的對應相位量測調整該解調訊號的該系列取樣的每一者的該相角；以及產生該第二訊號作為該解調訊號的一系列取樣，使得基於該對應的相位量測調整相角。
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