KR20180094769A - 클럭 주파수 체배기를 위한 방법 및 장치 - Google Patents

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Abstract

클럭 주파수 체배기(clock frequency doubler)에 있어서, 입력 클럭은 디지털 프로그래머블 지연 회로에 공급되고, 반전된 입력 클럭은 다른 디지털 프로그래머블 지연에 공급된다. 상기 디지털 프로그래머블 지연 회로의 출력은, 클럭의 상승 및 하강 에지 모두에서 클럭 펄스를 생성하기 위해 AND 게이트를 통해 입력 클럭 및 반전 클럭과 결합된다. 상기 입력 클럭 신호 및 반전 클럭 신호는 OR 게이트를 통해 결합되어, 입력 클럭의 주파수의 두 배에 해당하는 주파수를 갖는 출력 클럭 신호가 제공된다. 상기 디지털 프로그래머블 지연 회로를 위한 제어 비트들의 값들은 연속 근사 레지스터(successive approximation register; SAR)를 포함하는 시간-디지털 변환(time-to-digital conversion; TDC) 회로에서 결정된다. 클럭의 매 사이클마다, 상기 SAR 회로는 프로그래머블 지연 제어 비트들을 연속적으로 설정하고, 지연 회로 출력을 입력 클럭과 비교하여, 상기 제어 비트들의 값들을 결정한다.

Description

클럭 주파수 체배기를 위한 방법 및 장치{METHOD AND APPARATUS FOR CLOCK FREQUENCY MULTIPLIER}
본 발명은 반도체 회로 기술 분야에 관한 것이다. 특히, 본 발명의 실시예들은 클럭 주파수 체배기 회로에 관한 것이다.
인쇄 회로 기판(PCB)상의 전자 시스템은, 보통 전자 방해(EMI) 문제와 PCB 연결에서의 신호 결합 및 트레이스 길이로 인해 최대 허용 클럭 주파수에 제한이 있을 수 있다. 그러나, 상기 전자 시스템에 사용되는 집적 회로들은 신호 처리 및 계산을 위해 점점 더 빠른 클럭을 필요로 하고 있다. 시스템 클럭으로부터 더 빠른 클럭을 생성하기 위해, 클럭 체배기(clock multiplier 또는 clock doubler)가 사용될 수 있다. SoundWire 인터페이스를 사용하는 시스템과 같은 일부 시스템에서는, 클럭 주파수가 데이터율과 같을 수 있다. 이러한 경우, 상기 클럭 체배기가 데이터 복구를 위해 필요할 수 있다.
종래의 클럭 주파수 체배기 회로(clock frequency multiplier circuit)는 위상 고정 루프(phase locked loop: PLL) 또는 주파수 고정 루프(frequency locked loop: FLL) 회로를 사용할 수 있다. 입력의 두 배의 주파수를 갖는 클럭을 생성하기 위한 종래의 대안으로는, 입력 클럭의 상승 및 하강 에지 모두에서 펄스를 생성하는 설계가 있다. 그러나, 이하에서 더 상세히 설명되는 바와 같이, 이러한 종래의 기법들은 특정 적용 상태에 적합하지 않은 한계를 갖는다.
따라서, 종래의 회로들의 제한 사항 중 일부를 해결할 수 있는 개선된 클럭 주파수 체배기가 요구되고 있다.
종래의 클럭 주파수 체배기 회로는 위상 고정 루프(PLL) 또는 주파수 고정 루프(FLL) 회로를 사용할 수 있다. 그러나, 이들 회로는 넓은 칩 면적을 필요로 하며 전력 소비가 높은 경향이 있다. 입력의 두 배의 주파수를 갖는 클럭을 생성하기 위한 종래의 대안으로는, 입력 클럭의 상승 및 하강 에지 모두에서 펄스를 생성하는 설계가 있다. 그러나, 입력 주파수가 알려지지 않기 때문에, 이들 펄스의 폭은 결정 내려질 수 없다. 따라서, 상기 생성된 클럭 펄스 신호의 듀티 사이클(duty cycle)을 제어하기 어려울 수 있다.
본 발명의 실시예들은 위상 고정 루프(PLL) 또는 주파수 고정 루프(FLL) 회로가 가지는 넓은 칩 면적 및 높은 전력 소비라는 단점 없이 구현될 수 있는 클럭 주파수 체배기(doubling or multiplying)를 위한 회로 및 방법을 제공한다. 일부 디지털 집적 회로의 정밀한 타이밍 요구 조건을 충족시키려면, 듀티 사이클이 50%에 가까운 클럭을 사용하는 것이 중요하다. 오디오 시스템의 경우, 클럭의 듀티 사이클이 중요할 뿐만 아니라, 부정확한 듀티 사이클의 클럭은 오디오 왜곡을 야기할 수 있다. 일부 실시예에서, 클럭 주파수 체배기(clock frequency doubler or multiplier)는 광범위한 입력 주파수에 대해 50% 듀티 사이클 클럭을 제공한다. 이하의 설명에서, "클럭 주파수 체배기" 및 "클럭 주파수 체배기 회로"라는 용어는 동일한 의미로 사용된다.
본 발명의 일부 실시예들에서, 입력 클럭은 디지털 프로그래머블 지연 회로에 공급되고, 반전된 입력 클럭은 다른 디지털 프로그래머블 지연에 공급될 수 있다. 이러한 디지털 프로그래머블 지연의 출력은, 클럭의 상승 및 하강 에지 모두에서 클럭 펄스를 생성하기 위해 AND 게이트를 통해 입력 클럭 및 반전 클럭과 결합될 수 있다. OR 게이트를 사용하여 상기 입력 클럭 신호 및 상기 반전 클럭 신호를 결합한 후에 출력 클럭 신호를 출력한다. 상기 출력 클럭 신호는, 입력 클럭의 주파수의 두 배이며 입력 클럭 신호와 동기화되는 주파수를 갖게 된다.
일부 실시예들에서, 50% 듀티 사이클을 달성하기 위해 펄스들을 생성하려면, 상기 디지털 프로그래머블 지연 회로를 위한 제어 비트들의 값들이 연속 근사 레지스터 시간-디지털 변환기(successive approximation register time to digital converter; SAR TDC)를 포함하는 시간-디지털 변환 회로에서 결정될 수 있다. 클럭의 매 사이클마다, SAR 회로는 프로그래머블 지연 제어 비트들을 연속적으로 설정하고, 지연 회로 출력을 입력 클럭과 비교하여 제어 비트가 논리 "1" 또는 논리 "0"으로 설정되어야 하는지를 결정할 수 있다. 모든 제어 비트들의 값들이 결정된 후, 상기 디지털 프로그래머블 지연 회로의 지연 시간은, 상기 디지털 프로그래머블 지연 회로의 단위 지연 소자 또는 제어 비트들의 최하위 비트의 정확도 내에서, 입력 클럭의 주기와 대략적으로 동일하게 될 수 있다.
일부 실시예들에 따르면, 디지털 펄스 발생 회로는 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호를 수신하기 위한 입력 노드를 수신하는 펄스 발생기를 포함할 수 있다. 상기 펄스 발생기는, 입력 클럭 신호의 미리 설정된 일부분인 지연 시간을 제공하기 위하여 복수의 제어 비트들을 갖는 디지털 프로그래머블 지연 회로를 포함할 수 있다. 또한, 상기 디지털 펄스 발생 회로는 복수의 제어 비트의 값들을 결정하기 위한 연속 근사 레지스터(SAR)를 포함할 수 있다.
일부 실시예들에 따르면, 클럭 주파수 체배기는 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호를 수신하는 입력 노드와, 반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터를 포함한다. 또한, 클럭 주파수 체배기는, 지연된 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 제 1 디지털 프로그래머블 지연 회로와, 지연된 반전 클럭 신호를 제공하기 위해 상기 인버터에 연결된 제 2 디지털 프로그래머블 지연 회로를 포함할 수 있다. 제 1 AND 게이트는 상기 지연된 클럭 신호 및 상기 반전 클럭 신호를 수신하고, 제 1 펄스 신호를 출력할 수 있다. 제 2 AND 게이트는 상기 입력 클럭 신호 및 상기 지연된 반전 클럭 신호를 수신하고, 제 2 펄스 신호를 출력할 수 있다. OR 게이트는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 수신하고, 출력 클럭 신호를 출력할 수 있다. 상기 제 1 및 제 2 디지털 프로그래머블 지연 회로 각각은, N+1 개의 지연 소자들 및 상기 N+1 개의 지연 소자들을 제어하는 N+1 개의 제어 비트들을 포함하며, 여기서 N은 정수이다. 상기 N+1 개의 제어 비트들은 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간을 상기 클럭 주기(Tclock)의 미리 설정된 일부분에 일치시킬 수 있다.
일부 실시예들에 따르면, 시간-디지털 변환기(TDC)는 주기(T)를 갖는 입력 디지털 신호를 수신하는 입력 노드, 반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터, 및 디지털 프로그래머블 지연 회로를 포함한다. 상기 시간-디지털 변환기(TDC)는 각각 #0, #1, #2, #3,…, 및 #N으로 넘버링된 N+1개의 지연 소자들을 포함하며, 여기서 N은 정수이다. 상기 지연 소자들(#0, #1, #2, #3,…, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간이다. 또한, 상기 시간-디지털 변환기(TDC)는, 상기 디지털 프로그래머블 지연 회로에 연결되며, 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1 개의 비트들을 포함하는 연속 근사 레지스터(successive approximation register; SAR)를 포함할 수 있다. 상기 N+1 개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이다. 상기 SAR은, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 펄스 신호의 상기 주기(T)에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정할 수 있다.
일부 실시예들에 따르면, 시간-디지털 변환기(TDC)는, 각각 #0, #1, #2, #3, , 및 #N으로 넘버링된 N+1 개의 지연 소자들을 포함하며, 여기서 N은 정수인 디지털 프로그래머블 지연 회로를 포함할 수 있다. 또한, 상기 TDC는 상기 디지털 프로그래머블 지연 회로에 연결되며, 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1 개의 비트들을 포함하는 연속 근사 레지스터(SAR)를 포함할 수 있다. 상기 N+1 개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이다. 상기 시간-디지털 변환기는, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 펄스 신호의 폭에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정한다.
본 발명의 실시예들은 위상 고정 루프(PLL) 또는 주파수 고정 루프(FLL) 회로가 가지는 넓은 칩 면적 및 높은 전력 소비라는 단점 없이 구현될 수 있는 클럭 주파수 체배기(doubling or multiplying)를 위한 회로 및 방법을 제공할 수 있다.
본 발명의 특성과 장점들은 본 명세서의 나머지 부분들과 도면들을 참조함으로써 더욱 잘 이해될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 클럭 주파수 체배기를 도시한 개략도이다.
도 2는 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 다양한 신호의 파형들을 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 디지털 프로그래머블 지연 회로를 도시한 개략도이다.
도 4는 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 SAR TDC의 동작을 도시한 흐름도이다.
도 5A 내지 도 5D는 본 발명의 일부 실시예들에 따른 다양한 지연 소자들을 도시하는 개략도들이다.
도 6은 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 연속 근사 연산을 도시하는 파형도이다.
도 7A 내지 도 7D는 본 발명의 일부 실시예들에 따른 클럭 주파수 체배기(clock frequency multiplier)를 도시하는 개략도들이다.
도 8은 본 발명의 일부 실시예들에 따른 클럭 주파수 체배기에서 사용될 수 있는 다양한 디지털 프로그래머블 지연 회로들을 도시하는 개략도이다.
도 1은 본 발명의 일부 실시예들에 따른 클럭 주파수 체배기 회로를 도시한 개략도이다.
도 1를 참조하면, 클럭 주파수 체배기 회로(100)는 디지털 펄스 발생기 또는 클럭 주파수 체배기(110)와, 클럭 주파수-디지털 변환기(160)를 포함할 수 있다. 디지털 펄스 발생기(110)는 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호(CLOCK_IN; A)를 수신하는 입력 노드(101)를 포함할 수 있다. 인버터(103)는 반전 클럭 신호(B)를 제공하기 위해 입력 노드(101)에 연결될 수 있다. 제 1 디지털 프로그래머블 지연 회로(111)는 지연된 클럭 신호(C)를 제공하기 위해 입력 노드(101)에 연결되고, 제 2 디지털 프로그래머블 지연 회로(112)는 지연된 반전 클럭 신호(D)를 제공하기 위해 인버터(103)에 연결될 수 있다. 또한, 클럭 주파수 체배기(110)는 상기 지연된 클럭 신호(C) 및 상기 반전 클럭 신호(B)를 수신하는 제 1 AND 게이트(121)를 포함할 수 있다. 제 1 AND 게이트(121)는 제 1 펄스 신호(E)를 출력할 수 있다. 또한, 클럭 주파수 체배기(110)는 상기 입력 클럭 신호(A) 및 상기 지연된 반전 클럭 신호(D)를 수신하는 제 2 AND 게이트(122)를 포함할 수 있다. 제 2 AND 게이트(122)는 제 2 펄스 신호(F)를 출력할 수 있다. 또한, OR 게이트(124)는 상기 제 1 펄스 신호(E) 및 상기 제 2 펄스 신호(F)를 수신하고, 출력 클럭 신호(CLOCK OUT; 109)를 출력할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 이배기의 다양한 신호의 파형들을 도시한 타이밍 다이어그램이다. 상기 클럭 주파수 체배기(110)의 동작은 도 2에 도시된 파형을 참조하여 설명하기로 한다. 도 1 및 도 2를 참조하면, 상기 입력 클럭(CLOCK_IN; A)은 지연 시간(Tdelay1)을 갖는 지연된 클럭 신호(C)를 제공하는 프로그래머블 지연 블록(111)으로 공급되며, 상기 반전된 입력 클럭(B)은 지연 시간(Tdelay1) 후에 지연된 반전 클럭 신호(D)를 제공하는 프로그래머블 지연 블록(112)으로 공급된다. 이들 디지털 프로그래머블 지연 블록들(111, 112)의 출력들(C, D)은, 입력 클럭들(E, F)의 상승 및 하강 에지 모두에서 클럭 펄스를 생성하기 위하여 AND 게이트들(121, 122)을 통해 입력 클럭 신호들(B, A)과 결합될 수 있다. 일부 실시예들에서, 디지털 프로그래머블 지연 회로들(111, 112)은 클럭 주기(Tclock)의 1/4과 동일한 지연 시간(Tdelay1)을 제공할 수 있다. 디지털 프로그래머블 지연 회로들(111, 112)에 의해 제공되는 시간 지연은 클럭 주파수-디지털 변환기(160)에 의해 제공되는 파라미터 TDC[N:0]에 의해 결정되며, 그 동작은 이하에서 상세히 설명하도록 한다.
도 2의 타이밍 다이어그램에 도시된 바와 같이, OR 게이트(124)를 사용하여 이들 클럭 신호들(E, F)을 결합한 후, 클럭 신호(CLOCK_OUT; G)를 출력할 수 있다. 출력 클럭 신호(CLOCK_OUT; G)는 상기 입력 클럭 주기(Tclock)의 절반에 해당하는 주기(Tclock_out)와, 상기 입력 클럭의 주파수(Freq)의 두 배에 해당하며 상기 입력 클럭에 동기화되는 주파수를 갖는다.
도 3은 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 이배기의 디지털 프로그래머블 지연 회로를 도시한 개략도이다. 도 3에 도시된 디지털 프로그래머블 지연 회로(300)는 도 1에 도시된 디지털 프로그래머블 지연회로들(111, 112)로서 사용될 수 있다. 도 3를 참조하면, 디지털 프로그래머블 지연 회로(300)는 직렬 연결된 N+1 개의 지연 소자들(DE#0, DE#1, DE#2, DE#3,…, 및 DE#N)을 포함하고, 여기서 N은 정수이다. 상기 N+1 개의 지연 소자들은 N+1개의 제어 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 제어되며, 여기서 B[0]은 최하위 비트이고 B[N]은 최상위 비트이다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 상기 N+1 개의 지연 소자들은 N+1 개의 스위치들(SW#0, SW#1, SW#2, SW#3,…, 및 SW#N)과 직렬 연결되며, 상기 스위치들은 각 비트(B[0], B[1], B[2], B[3], …, 및 B[N])에 의해 각각 제어될 수 있다. 각각의 제어 비트는 지연 체인에서 대응하는 지연 소자를 선택하도록 구성될 수 있다. 일부 실시예들에서, 상기 스위치는, 예컨대, MOS 트랜지스터와 같은 반도체 트랜지스터를 사용하여 구현될 수 있다.
도 3에 도시된 바와 같이, 지연 소자들(#0, #1, #2, #3,…, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공할 수 있다. 즉, 디지털 프로그래머블 지연 회로(300)의 지연 소자 #0(DE#0)은 미리 설정된 지연 시간(Td)을 제공하는 단일 지연 셀을 포함할 수 있다. 예를 들어, 상기 미리 설정된 지연 시간(Td)은 2개의 인버터를 포함하는 단일 지연 셀에 의해 제공될 수 있다. 상기 단일 지연 셀은 아래에 설명되는 바와 같이 다른 회로에서도 구현될 수 있다. 디지털 프로그래머블 지연 회로(300)의 지연 소자 #1(DE#1)은 직렬 연결된 2개의 단일 지연 셀을 포함하는 이중 지연 셀(double delay cell)을 포함할 수 있다. 전술한 바와 같이, 상기 단일 지연 셀은 상기 미리 설정된 지연 시간(Td)을 제공한다. 이와 유사하게, 디지털 프로그래머블 지연 회로(300)의 지연 소자 #2(DE#2)는 직렬 연결된 2개의 이중 지연 셀을 갖는 쿼드 지연 셀(quad delay cell)을 포함한다. 이를 확장하면, 디지털 프로그래머블 지연 회로(300)의 지연 소자 #M은 직렬 연결된 2개의 M/2-배 지연 셀(M/2-time delay cell)을 갖는 M-배 지연 셀(M-time delay cell)을 포함할 수 있다.
일부 실시예들에서, 제어 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])은 연속 근사 레지스터(SAR)의 비트들이며, 디지털 프로그래머블 지연 회로(300)의 상기 지연 시간은 시간-디지털 변환기에 의해 연속 근사로써 결정될 수 있다. 도 3에서, 입력 펄스(IN)가 로우(low) 상태일 때, OUT으로의 지연은 B[N:0]에 의해 프로그래밍된 선택 스위치에 의해 설정되고, 대략적으로 하기 수학식 1과 같다.
[수학식 1]
Figure pat00001
상기 지연 시간의 정확도는 제어 비트들(B[N:0])의 최하위 비트 이내에 있다. 즉, 정확도는 1개 단위의 지연(Td) 이내이다.
다시 도 1을 참조하면, 클럭 주파수-디지털 변환기(160)는 2-분주 회로(divide-by-two circuit, 140) 및 시간-디지털 변환기(TDC, 150)를 포함할 수 있다. 도 1에 도시된 바와 같이, 시간-디지털 변환기(TDC; 150)는 주파수 및 주기를 갖는 입력 디지털 신호(K)를 수신하는 입력 노드(151)를 포함한다. 여기서, 상기 입력 신호(K)는 2-분주 회로(140)에 의해 입력 클럭 신호(A)로부터 도출될 수 있다. 따라서, 디지털 신호(K)는 입력 클럭 신호(A)의 주파수의 절반에 해당하는 주파수(Freq)와 입력 클럭 신호(A)의 주기의 두 배에 해당하는 주기(Tclock)를 갖는다. 일부 실시예들에서, 2-분주 회로(140)는, 클럭 주파수를 2배로 분할하는 피드백을 갖는 플립-플롭을 사용하여 구현될 수 있다. 시간-디지털 변환기(TDC; 150)는 반전 클럭 신호(L)를 제공하기 위해 상기 입력 노드에 연결된 인버터(152)를 갖는다. 또한, TDC(150)는 도 3에 도시된 디지털 프로그래머블 지연 회로(300)와 유사한 디지털 프로그래머블 지연 회로(153)를 포함할 수 있다. 디지털 프로그래머블 지연 회로(153)는 각각 #0, #1, #2, #3,…, 및 #N으로 넘버링된 N+1 개의 지연 소자들을 포함하며, 여기서 N은 정수이다. 상기 지연 소자들(#0, #1, #2, #3,…, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd,…, 및2NxTd 의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간이다. 또한, 시간-디지털 변환기(TDC; 150)는 상기 디지털 프로그래머블 지연 회로(153)에 연결되는 연속 근사 레지스터(SAR) 블록(155)을 갖는다. SAR 블록(155)는 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1 개의 비트들을 갖는 연속 근사 레지스터(SAR)를 포함한다. 상기 N+1 개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이다. 상기 SAR은, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로(153)의 상기 지연 시간이 상기 입력 펄스 신호의 폭에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정할 수 있다. 또한, SAR 블록(155)은 입력되는 클럭 신호(K)를 지연된 반전 클럭 신호(R)와 비교하는 비교기 회로(미도시함)를 포함할 수 있다. 또한, SAR 블록(155)은 디지털 프로그래머블 지연 회로(153)에 연결되어, 비교 결과에 기초하여 제어 비트들(B[N:0])을 갱신할 수 있다. 또한, SAR 블록(155)은 다른 디지털 프로그래머블 지연 회로들(111, 112)에서 사용될 수 있는 제어 비트들(B[N:0])의 최종 값을 나타내는 출력 비트들(TDC[N:0])을 제공할 수 있다. 상기 연속 근사 레지스터 시간-디지털 변환기(SAR TDC)의 동작은 이하에서 도 4에 도시된 흐름도를 참조하여 설명하기로 한다.
도 4는 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 SAR TDC의 동작을 도시한 흐름도이다. 도 4를 참조하면, 연속 근사 레지스터의 모든 비트를 클리어한 후(410), 연속 근사 방법(400)은 최상위 비트에서 시작하여(420) 최하위 비트로 이동한다. 시간-디지털 변환기(TDC; 150)의 예에서, 최상위 비트는 B[N]이다. 다음으로, 선택된 비트는 ‘1’로 설정된다(430). 디지털 프로그래머블 지연 회로(153)의 지연 시간은 반전된 입력 클럭 신호(L) 과 비교될 수 있다(440). 디지털 프로그래머블 지연 회로(153)의 지연 시간(Tdelay)이 입력 클럭 신호의 주기(Tclock)보다 크면, 비트는 ‘0’으로 클리어 될 수 있다(450). 디지털 프로그래머블 지연 회로(153)의 지연 시간(Tdelay)이 입력 클럭 신호의 주기(Tclock)보다 크지 않으면, 비트는 ‘1’로 유지될 수 있다(460). 일부 실시예들에서, 상기 비교는 래치를 사용하여 구현될 수 있다. 입력 클럭의 모든 다른 에지들에서, 프로그래머블 지연 셀의 출력이 래치된다. ‘1’인지 ‘0’인지 여부에 따라 결정이 내려진다(Tdelay > Tclock인가?). 다음으로, 상기 방법은 모든 비트들이 종료될 때까지, 다음 클럭에서 다음 비트로 진행한다(470). 최상위 비트에서 최하위 비트까지의 모든 비트가 처리되면, 상기 방법은 종료된다(480). 이러한 상기 방법(400)의 종료시점에서, 결과는 연속 근사(successive approximation)에 의해 상기 SAR의 최하위 비트 내에서 유지될 수 있다.
다시 도 1를 참조하면, 시간-디지털 변환기(TDC; 150)는 50% 듀티 사이클 동안 펄스를 생성할 수 있다. 먼저, 입력 클럭(A)을 2로 분할하여 클럭 신호(K)를 생성한다. 상기 분할된 클럭 신호(K)가 반전된 클럭(L)은 연속 근사 레지스터 시간-디지털 변환기(SAR TDC; 150)에 공급될 수 있다. 상기 SAR TDC(150)는, 디지털 프로그래머블 회로들(111, 112)에 의해 제공되는 지연(Tdelay1)의 4배에 해당하며 Tdelay4로 라벨링된 디지털 프로그래머블 지연(153)을 갖는다. 상기 프로그래머블 지연(Tdelay4)은 Tdelay1을 긴밀하게 추적하도록 설계된다. 분할된 클럭의 매 사이클마다, 상기 SAR 회로는 프로그래머블 지연 비트들(B[N:0])을 연속적으로 설정하고 지연 회로 출력(R)을 분할된 입력 클럭(K)과 비교하여, B[N:0] 내의 모든 비트들이 결정된 후에 상기 Tdelay4 블록(153)의 지연이 입력 클럭(CLOCK_IN)의 클럭 주기에 근사하도록 한다. 이 경우, Tdelay4의 지연 시간은 대략 하기 수학식 2로 정의될 수 있다.
[수학식 2]
Figure pat00002
상기 지연 시간의 정확도는 제어 비트들(B[N:0])의 최하위 비트 이내에 있다. 즉, 정확도는 1개 단위의 지연(4xTd) 이내이다.
상기 변환의 종료시점에서, B[N:0] 컨텐츠는 디지털 프로그래머블 회로들(111, 112)의 제어 비트들(B[N:0])에 결합되는 TDC[N:0]에 래치되고, Tdelay1의 지연은 입력 클럭 신호의 주기의 1/4(Tclock/4)에 해당하게 된다.
도 5a 내지 도 5d는 본 발명의 일부 실시예들에 따른 다양한 지연 소자들을 도시하는 개략도들이다. 상기 실시예에 따르면, 전술한 디지털 프로그래머블 지연 회로들(111, 112)의 지연 셀들은 논리 게이트 또는 프로그래머블 RC 네트워크로 구성되거나, 또는 프로그래머블 전류 및 커패시터를 사용하여 구성될 수 있다. 논리 게이트의 장점은 상이한 기술에 쉽게 적용될 수 있으며 프로그래밍 능력(programmability; 비트 수)을 쉽게 확장할 수 있다는 것이다. 반면, RC 네트워크 및 커패시터 충전 네트워크는, 특히 트리밍 기법(trimming technique)을 사용할 때 더욱 정확해질 수 있다. 도 5A 내지 도 5D는 논리 게이트를 사용하는 지연 회로의 예를 도시한다.
먼저, 단일 지연 셀(510)이 도 5A에 도시된다. 이 경우, 내부 지연은 2개의 저속 인버터(511, 512)에 의해 설정될 수 있다. 입력이 하이(high)에서 로우(low)로 변할 때, 출력(OUT)은 미리 설정된 지연 시간인 Td의 지연 후에 로우로 변하며, 상기 미리 설정된 지연 시간은 특정한 회로의 구현 및 클럭 주파수 체배기의 적용 상태에 따라 선택될 수 있다. 오른쪽에 도시된 것은 MOS 트랜지스터를 사용하는 단일 지연 셀을 구현한 회로도이다. 도 5A에서 보는 바와 같이, 단일 지연 셀(510)은 로우에서 하이로의 천이 시간(Tdlh)보다 하이에서 로우로의 천이 시간(Tdhl)이 느리다.
도 5d는 2xTd의 지연을 갖는 이중 지연 셀(520)을 도시하는 블록 다이어그램이다. 이중 지연 셀(520)은 2개의 단일 지연 셀(510)을 케스케이드(cascade) 연결함으로써 구현될 수 있음을 알 수 있다. 도 5c는 4xTd의 지연을 갖는 쿼드 지연 셀(530)을 도시하는 블록 다이어그램이다. 쿼드 지연 셀(530)은 2개의 이중 지연 셀(520)을 케스케이드(cascade) 연결함으로써 구현될 수 있음을 알 수 있다. 도 5d는 4xTd의 지연을 갖는 쿼드 지연 셀(530)을 도시하는 블록 다이어그램이다. 이와 같이 MxTd의 지연을 갖는 지연 셀에 도달할 때까지 반복될 수 있는데, 여기서 M=2N이고, N+1은 SAR TDC 비트들의 수이다. 도 5D는 MxTd의 지연을 갖는 M배 지연 셀(M times delay cell; 540)을 도시하는 블록 다이어그램이다. M배 지연 셀(540)은 2개의 M/2 지연 셀(541)을 케스케이드(cascade) 연결함으로써 구현될 수 있음을 알 수 있다.
도 6은 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 연속 근사 연산의 시뮬레이션 결과를 도시하는 파형도이다. 이 과도 응답 시뮬레이션 결과는 9.6MHz의 입력 클럭으로부터 출력 클럭을 생성하기 위한 연속 근사 연산의 진행과정을 나타낸다. 상기 출력 클럭 신호의 주파수가 상기 입력 클럭 신호의 주파수의 2배에 해당하는 것을 알 수 있다. 듀티 사이클 파형을 도시하기 위해 별도의 듀티 사이클 측정 회로가 사용되었다. 상기 측정 회로는 필터를 포함하여, 측정 지연 및 오버 슈트가 발생한다. 8비트 SAR을 사용하여 달성된 듀티 사이클은 53%이다. 상기 SAR이 처음 변환될 때, 약간의 글리치(glitch)가 관찰될 수 있다. 상기 글리치는 SAR 변환 표시기(SAR conversion indicator)를 사용하여 출력을 게이트 처리함으로써 억제될 수 있다.
다른 시뮬레이션을 시행하여, 본 발명의 일부 실시예들에 따른, 도 1에 도시된 클럭 주파수 체배기의 연속 근사 연산을 실행하였다. 과도 결과는 입력 클럭 및 2MHz 입력에 대한 출력을 나타낸다. 8비트 SAR을 사용하여 달성된 듀티 사이클은 50.4%이다. 여기서의 결과는, 입력 클럭 주기가 단위 지연 시간에 비해 더 크기 때문에 더 정확하다. 상기 SAR이 처음으로 변환될 때, 약간의 글리치(glitch)가 다시 관찰되지만, 두 번째 변환에서는 데이터가 변경되지 않으므로 글리치는 발생하지 않는다.
특정 설계 고려 사항의 분석과 클럭 주파수 체배기의 회로 성능 파라미터 평가가 아래에 제시되어 있다. 비트 수와 단위 지연은 필요한 분해능과 범위에 따라 선택되어야 한다. 분해능은 하기와 수학식 3과 같다.
[수학식 3]
Figure pat00003
따라서, 9.6MHz의 입력 클럭 및 1.5 nsec의 Td의 경우, 분해능은 2.88%이고, 2MHz의 입력 클럭 및 1.5 nsec의 Td의 경우, 분해능은 시뮬레이션 결과와 거의 일치하는 0.6%가 된다.
Figure pat00004
Td=1.5 nsec인 8비트 SAR의 경우, 범위는 4 x 1.5 nsec x 255 = 1.53 usec가 된다. 최소 입력 클럭 주파수는 654kHz가 된다. 범위에 대한 최악의 경우의 시뮬레이션의 경우, 고속 케이스 논리 시뮬레이션 코너를 사용하고, 반면에 분해능에 대한 최악의 경우의 시뮬레이션의 경우, 저속 케이스 논리 시뮬레이션 코너를 사용할 것이다.
지터(jitter)와 관련하여, 회로는 입력 파형의 상승 및 하강 에지를 정확히 추종한다. 따라서, PLL과 같이 지터를 필터링하지 않는다. 또한, 상기 SAR 및 지연 셀은 지터를 생성할 수 있다. 정확한 저 지터 외부 클럭이 제공되는 경우, 외부 클럭의 상승 및 하강 에지에서 도출된 에지에서 모든 신호 처리를 수행하는 것이 좋다. 상기의 SAR 결과가 가지는 또 다른 이점은 정확한 외부 클럭 주파수가 사용되는 경우 모든 디바이스의 게이트 지연 특성을 판독할 수 있다는 것이다.
펄스를 제공하는 지연 회로는 상기 SAR ADC에서 사용되는 지연 셀의 복사본이기 때문에, 불일치 효과가 결과 클럭 펄스 폭에 영향을 줄 수 있다. 가우시안 분포를 가정하면, 상기 불일치 효과는 하기 수학식 4로 계산될 수 있다.
Figure pat00005
따라서, 듀티 사이클의 시그마는 하기 수학식 5로 정의된다.
[수학식 5]
Figure pat00006
예를 들어, 0.18 um 프로세스에서 1.79 nsec 지연 게이트는 9.34 psec의 시그마를 갖는다. 9.6 MHz의 입력 클럭에서 지연 체인의 시그마는 하기 <수학식 6>과 같다.
[수학식 6]
Figure pat00007
도 7a 내지 도 7d는 본 발명의 일부 실시예들에 따른 클럭 주파수 체배기(clock frequency multiplier)를 도시하는 개략도들이다. 도 7A에 도시된 바와 같이, 클럭 주파수 체배기(700)는 직렬 배열로 서로 연결된 주파수 체배기들(frequency doubler; 710, 720, 730)을 포함할 수 있다. 또한, 주파수 체배기들(710, 720, 730) 각각은 클럭 주파수-디지털 변환기(760)에 연결될 수 있다. 주파수 체배기들(710, 720, 730) 각각은 주파수가 입력 클럭의 2배에 해당하는 출력 클럭을 제공한다. 예를 들어, 주파수 체배기(710)는 입력 클럭 신호(CLOCK_IN; 701)를 수신하고, 입력 클럭 신호(701)의 2배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT2X; 721)를 제공한다. 이와 유사하게, 주파수 체배기(720)는 입력 클럭 신호(CLOCK_ OUT2X; 721)를 수신하고, 입력 클럭 신호(701)의 4배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT4X; 731)를 제공한다. 또한, 주파수 체배기(730)는 입력 클럭 신호(CLOCK_ OUT4X; 731)를 수신하고, 입력 클럭 신호(701)의 8배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT8X)를 제공한다. 도 7A에 도시된 바와 같이, 주파수 체배기들(710, 720, 730) 각각은, 입력 클럭 신호(CLOCK_IN; 701)를 수신하고 주파수 체배기들(710, 720, 730) 각각에 TDC[N:0]에 대한 파라미터를 제공하는 클럭 주파수-디지털 변환기(760)와 연결되어 있다. 이들 회로에 대한 더 상세한 설명은 도 7B 내지 도 7D를 참조하여 기술된다.
도 7b는 본 발명의 일부 실시예들에 따른 클럭 주기 체배기 회로(710) 및 클럭 주파수-디지털 변환기(760)를 도시하는 개략도이다. 클럭 주파수 체배기(710) 및 클럭 주파수-디지털 변환기(760)는, 도 1에 도시된 클럭 주파수 체배기(110) 및 클럭 주파수-디지털 변환기(160)와 유사한 회로 구성을 갖는다. 주목할 만한 차이점은, 도 1에 도시된 프로그래머블 지연 블록들(Tdelay1, Tdelay4)이 각각 프로그래머블 지연 블록들(Tdelay4, Tdelay16)로 대체된다는 것이다.
도 7B에서, 디지털 펄스 발생기 또는 클럭 주파수 체배기(710)는 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호(CLOCK_IN; A)를 수신하는 입력 노드(701)를 포함한다. 인버터(703)는 반전 클럭 신호(B)를 제공하기 위해 입력 노드(701)에 연결된다. 제 1 디지털 프로그래머블 지연 회로(711)는 지연된 클럭 신호(C)를 제공하기 위해 입력 노드(701)에 연결되고, 제 2 디지털 프로그래머블 지연 회로(712)는 지연된 반전 클럭 신호(D)를 제공하기 위해 인버터(703)에 연결된다. 또한, 클럭 주파수 체배기(710)는 상기 지연된 클럭 신호(C) 및 상기 반전 클럭 신호(B)를 수신하는 제 1 AND 게이트(721)를 포함한다. 제 1 AND 게이트(721)는 제 1 펄스 신호(E)를 출력한다. 또한, 클럭 주파수 체배기(710)는 상기 입력 클럭 신호(A) 및 상기 지연된 반전 클럭 신호(D)를 수신하는 제 2 AND 게이트(722)를 포함한다. 제 2 AND 게이트(722)는 제 2 펄스 신호(F)를 출력한다. 또한, OR 게이트(724)는 상기 제 1 펄스 신호(E) 및 상기 제 2 펄스 신호(F)를 수신하고, 출력 클럭 신호(CLOCK_OUT2X; 707)를 출력한다.
도 7b에서, 클럭 주파수-디지털 변환기(760)는 2-분주 회로(740) 및 시간-디지털 변환기(TDC; 750)를 포함한다. 시간-디지털 변환기(TDC; 750)는 주파수 및 주기를 갖는 입력 디지털 신호(K)를 수신하는 입력 노드(751)를 포함한다. 여기서, 입력 신호(K)는 2-분주 회로(740)에 의해 입력 클럭 신호(A)로부터 도출된다. 따라서, 디지털 신호(K)는 상기 입력 클럭 신호(A)의 주파수의 절반에 해당하는 주파수(Freq)와, 상기 입력 클럭 신호(A)의 주기의 2배에 해당하는 주기(Tclock)를 갖는다. 일부 실시예들에서, 2-분주 회로(740)는 클럭 주파수를 2로 분할하는 피드백을 갖는 플립 플롭을 사용하여 구현될 수 있다. 시간-디지털 변환기(TDC; 750)는 반전 클럭 신호(L)를 제공하기 위해 상기 입력 노드에 연결된 인버터(752)를 갖는다. 또한, TDC(750)는 도 1에 도시된 디지털 프로그래머블 지연 회로(153)와 유사한 디지털 프로그래머블 지연 회로(753)를 갖지만, 도 1에 도시된 바와 같은 Tdelay4 소자 대신에 Tdelay16 소자를 포함한다. 또한, 시간-디지털 변환기(TDC; 750)는 디지털 프로그래머블 지연 회로(753)에 연결된 연속 근사 레지스터(SAR) 블록(755)을 갖는다. SAR 블록(755)은, SAR 블록(755)의 최하위 비트 내에서 디지털 프로그래머블 지연 회로(753)의 상기 지연 시간이 상기 입력 펄스 신호의 폭에 일치되도록, 연속 근사에 의해 SAR 블록(755)의 상기 비트들을 조정한다. 연속 근사 레지스터(SAR) 블록(755)은 파라미터 TDC[N:0]를 제공하여, 제 1 디지털 프로그래머블 지연 회로(711) 및 제 2 디지털 프로그래머블 지연 회로(712)가 원하는 출력을 얻기 위한 적절한 지연을 설정하도록 한다. 클럭 주파수 체배기(710) 및 클럭 주파수-디지털 변환기(760)의 동작은 도 2 내지 도 6과 관련하여 상술한 바와 유사하다.
따라서, 도 7a 및 도 7b와 관련하여 전술한 바와 같이, 클럭 주파수 체배기(710) 및 클럭 주파수-디지털 변환기(760)는 입력 클럭 신호(701)를 수신하고, 입력 클럭 신호(701)의 2배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT2X; 721)를 제공할 수 있다.
도 7C는 본 발명의 일부 실시예들에 따른, 도 7a에 도시된 클럭 주파수 체배기 회로(720)를 도시하는 개략도이다. 클럭 주파수 체배기 (720)는 도 7A 및 도 7B에 도시된 주파수 체배기 회로(710)와 유사하며, 디지털 프로그래머블 지연 회로(Tdelay4)가 디지털 프로그래머블 지연 회로(Tdelay2)로 대체되어있다. 도 7a 및 도 7b 에 도시된 바와 같이, 클럭 주파수-디지털 변환기(760)와 함께 주파수 체배기(720)는 입력 클럭 신호(CLOCK_OUT2X)를 수신하고 입력 클럭 신호(701)의 4배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT4X)를 제공한다.
도 7d는 본 발명의 일부 실시예들에 따른, 도 7A에 도시된 클럭 주파수 체배기 회로(730)를 도시하는 개략도이다. 주파수 체배기 회로(730)는 도 7A에 도시된 클럭 주파수 체배기 회로(710)와 유사하며, 디지털 프로그래머블 지연 회로(Tdelay4)가 디지털 프로그래머블 지연 회로(Tdelay1)로 대체되어있다. 도 7A 및 도 7B 에 도시된 바와 같이, 클럭 주파수-디지털 변환기(760)와 함께 주파수 체배기(720)는 입력 클럭 신호(CLOCK_OUT4X)를 수신하고 입력 클럭 신호(701)의 8배에 해당하는 클럭 주파수를 갖는 출력 클럭 신호(CLOCK_OUT8X)를 제공한다.
도 8은 본 발명의 일부 실시예들에 따른, 도 7A 내지 도 7D에 도시된 회로 블록에 사용될 수 있는 디지털 프로그래머블 지연 회로들의 예를 도시하는 개략도이다. 도 8에 도시된 바와 같이, 디지털 프로그래머블 지연 회로(Tdelay2; 810)는 직렬 연결된 2개의 디지털 프로그래머블 지연 회로(Tdelay1)로 형성될 수 있다. 디지털 프로그래머블 지연 회로(Tdelay1)의 구조 및 기능은 도 3과 관련하여 상술되었다. 또한, 도 8은 직렬 연결된 2개의 디지털 프로그래머블 지연 회로(Tdelay(½))로 형성된 디지털 프로그래머블 지연 회로(Tdelay(i); 820)를 도시한다. 예를 들어, Tdelay4는 2개의 디지털 프로그래머블 지연 회로(Tdelay2)가 직렬 연결되어 형성될 수 있다. 이와 유사하게, Tdelay8은 2개의 디지털 프로그래머블 지연 회로(Tdelay4)가 직렬 연결되어 형성될 수 있고, Tdelay16은 2개의 디지털 프로그래머블 지연 회로(Tdelay8)가 직렬 연결되어 형성될 수 있다.
전술한 클럭 주파수 체배기 회로는 입력 클럭 신호보다 높은 주파수를 가질 수 있는 출력 클럭 신호를 생성하기 위해 확장될 수 있다. 상기 클럭 주파수 체배기 회로는 직렬 배열로 서로 연결된 다중 클럭 주파수 체배기를 포함할 수 있다. 각각의 클럭 주파수 체배기는 클럭 주파수-디지털 변환기에 연결되며, 입력 클럭의 2배에 해당하는 주파수를 갖는 출력 클럭을 제공한다. 이들 회로 블록의 디지털 프로그래머블 지연 회로는 도 7a 내지 도 7d 및 도 8과 관련하여 기술된 예에 따라 배열될 수 있다.
전술한 실시예들 중 일부에서, 디지털 프로그래머블 지연 회로는 입력 클럭 신호의 주기의 1/4에 해당하는 지연을 제공하며, 이는 입력 클럭 신호의 주파수의 2배에 해당하는 주파수와 50% 듀티 사이클을 갖는 출력 클럭 신호를 생성하는데 유용하다. 일부 실시예들에서, 입력 클럭은 50%의 듀티 사이클을 갖는다. 한편, 본 발명은 상이한 원하는 듀티 사이클을 갖는 클럭 주파수 체배기를 제공하는데 사용될 수 있다. 예를 들어, 시간-디지털 변환기는 목표 듀티 사이클에 따라 수정될 수 있다. 일부 경우에, 2-분주 회로를 m-분주 회로(divide-by-m circuit)로 변경할 수 있으며, 여기서 m은 정수이다. 또한, 상기 디지털 프로그래머블 지연 회로는 입력 클럭 신호의 주기의 ½, 입력 클럭 신호의 주기의 1/8, 입력 클럭 신호의 주기의 1/16 등을 제공하도록 수정될 수 있다. 이러한 경우, 상기 시간-디지털 변환기의 단위 지연 소자에서의 지연 시간은 상이한 적용 상태에 따라 변경될 수 있다.
본 발명의 실시예들은 다양한 특정 예를 사용하여 설명되었지만, 상기 실시예들에 대한 다양한 수정이 본 발명의 범위 내에서 가능하다. 또한, 상술된 예들의 다양한 디바이스, 회로, 또는 논리 구성 요소들은 당업자에게 공지된 등가의 대체 구성 요소들로 대체될 수 있다. 예를 들어, 상술된 예에서 사용된 AND 게이트, OR 게이트, 인버터, 또는 스위치와 같은 구성 요소가 사용되는 경우, 이들 논리 소자는 각각 2개의 입력 신호의 논리 AND 연산, 2개의 입력 신호의 논리 OR 연산, 입력 신호의 논리 반전 연산, 또는 2개 이상의 입력 신호로부터 스위칭 또는 선택 동작을 제공할 수 있는 상이한 회로로서 구현될 수 있다. 이러한 상술된 예들의 구성 요소들 및 다른 구성 요소들은, MOS, CMOS, 또는 바이폴라 디바이스(bipolar device)들과 같은 다양한 반도체 소자들을 이용하여 구현될 수 있다.
상기에서 본 발명의 특정 실시예들에 대해 설명하고 있으나, 상기 설명이 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 개시에서 설명된 예시들과 실시예들은 설명하기 위한 것일 뿐이며, 이를 고려하여 다양한 수정 및 변경이 가능하다.
100: 클럭 주파수 체배기 회로
110: 디지털 펄스 발생기 또는 클럭 주파수 체배기
160: 클럭 주파수-디지털 변환기
101: 입력 노드
103: 인버터
111, 112: 디지털 프로그래머블 지연 블록
140: 2-분주 회로(divide-by-two circuit)
150, 750: 시간-디지털 변환기(TDC)
152, 752: 인버터
153, 753: 디지털 프로그래머블 지연 회로
155, 755: 연속 근사 레지스터(SAR) 블록

Claims (24)

  1. 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호를 수신하는 입력 노드;
    반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터;
    지연된 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 제 1 디지털 프로그래머블 지연 회로;
    지연된 반전 클럭 신호를 제공하기 위해 상기 인버터에 연결된 제 2 디지털 프로그래머블 지연 회로;
    상기 지연된 클럭 신호 및 상기 반전 클럭 신호를 수신하고, 제 1 펄스 신호를 출력하는 제 1 AND 게이트;
    상기 입력 클럭 신호 및 상기 지연된 반전 클럭 신호를 수신하고, 제 2 펄스 신호를 출력하는 제 2 AND 게이트;
    상기 제1 펄스 신호 및 상기 제2 펄스 신호를 수신하고, 출력 클럭 신호를 출력하는 OR 게이트;
    ½xFreq의 주파수 및 2xTclock의 주기를 갖는 제 2 클럭 신호를 제공하기 위해 상기 입력 클럭 신호에 연결된 2-분주 회로(divide-by-two circuit); 및
    상기 2-분주 회로에 연결된 시간-디지털 변환기(time-to-digital converter; TDC)를 포함하고,
    상기 제 1 및 제 2 디지털 프로그래머블 지연 회로 각각은, 직렬로 연결된 N+1 개의 지연 소자들 및 N+1 개의 스위치들을 포함하며, 여기서 N은 정수이고,
    상기 N+1 개의 지연 소자들의 각 지연 소자들(#0, #1, #2, #3,…, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간이고, 상기 N+1 개의 지연소자들 각각은 B[0], B[1], B[2], B[3], …, 및 B[N]으로 라벨링된 N+1 개의 제어 비트들(B[N:0]) 중 대응하는 하나에 의해 선택되며, 여기서 B[0]은 최하위 비트이고 B[N]은 최상위 비트이며,
    상기 시간-디지털 변환기는 연속 근사에 의해 상기 제어 비트들(B[N:0])의 값들을 결정하여, 상기 제 1 및 제 2 디지털 프로그래머블 지연 회로의 상기 지연 시간들이 Td의 정확도 내에서 상기 입력 클럭 주기(Tclock)의 ¼과 동일해지는 클럭 주파수 체배기 회로(clock frequency doubling circuit).
  2. 제 1 항에 있어서,
    상기 시간-디지털 변환기는,
    상기 제 2 클럭 신호를 수신하는 입력 노드;
    반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터;
    각각 #0, #1, #2, #3,…, 및 #N으로 넘버링된 N+1 개의 지연 소자들을 포함하며, 여기서 N은 정수이고, 상기 지연 소자들(#0, #1, #2, #3, …, 및 #N)은 각각 20x4xTd, 21x4xTd, 22x4xTd, 23x4xTd, …, 및 2Nx4xTd의 시간 지연을 제공하는 디지털 프로그래머블 지연 회로; 및
    상기 디지털 프로그래머블 지연 회로에 연결되며, 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1개의 비트들을 포함하는 연속 근사 레지스터(successive approximation register; SAR)를 포함하고,
    상기 N+1개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이며,
    상기 SAR은, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 클럭 신호의 상기 주기(Tclock)에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정하는 클럭 주파수 체배기 회로.
  3. 제 2 항에 있어서,
    상기 시간-디지털 변환기는,
    상기 연속 근사 레지스터(SAR)의 모든 비트들을 클리어하고;
    상기 SAR에서 최상위 비트를 선택하고;
    상기 선택된 비트의 값을 결정하고, 상기 결정은,
    상기 선택된 비트를 논리 “1”로 설정하고,
    상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 클럭 신호의 상기 주기보다 큰지 여부를 결정하고,
    만약 상기 지연 시간이 상기 입력 클럭 신호의 상기 주기보다 크면 상기 선택된 비트를 논리 “0”으로 설정하고,
    만약 상기 지연 시간이 상기 입력 클럭 신호의 상기 주기보다 크지 않으면 상기 선택된 비트를 논리 “1”로 유지하는 동작에 의해 이루어지며; 그리고
    상기 SAR의 모든 비트들이 처리될 때까지 다음 유효 비트의 값을 결정하는 클럭 주파수 체배기 회로.
  4. 제 1 항에 있어서,
    상기 미리 설정된 지연 시간(Td)은 2개의 인버터들을 포함하는 단일 지연 셀에 의해 제공되는 클럭 주파수 체배기 회로.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 디지털 프로그래머블 지연 회로들 각각은 상기 N+1 개의 지연 소자들에 각각 연결된 N+1 개의 스위치들을 더 포함하며, 상기 N+1 개의 스위치들은 각각 SAR의 각 비트에 의해 제어되는 클럭 주파수 체배기 회로.
  6. 제 1 항에 있어서,
    2xFreq의 클럭 주파수를 갖는 출력 클럭 신호를 제공하기 위한 출력 단자를 더 포함하는 클럭 주파수 체배기 회로.
  7. 제 1 항에 있어서,
    50%의 듀티 사이클을 갖는 출력 클럭 신호를 제공하기 위한 출력 단자를 더 포함하는 클럭 주파수 체배기 회로.
  8. 제 1 항에 있어서,
    SAR의 최하위 비트 내에서 50%의 듀티 사이클을 갖는 출력 클럭 신호를 제공하기 위한 출력 단자를 더 포함하는 클럭 주파수 체배기 회로.
  9. 클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호를 수신하기 위한 입력 노드를 수신하며, 상기 입력 클럭 신호의 미리 설정된 일부분인 지연 시간을 제공하기 위하여 복수의 제어 비트들을 갖는 디지털 프로그래머블 지연 회로를 포함하는 펄스 발생기; 및
    상기 복수의 제어 비트들의 값들을 결정하는 연속 근사 레지스터 (SAR)를 포함하는 디지털 펄스 생성 회로.
  10. 제 9 항에 있어서,
    상기 펄스 발생기는,
    반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터;
    지연된 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 제 1 디지털 프로그래머블 지연 회로;
    지연된 반전 클럭 신호를 제공하기 위해 상기 인버터에 연결된 제 2 디지털 프로그래머블 지연 회로;
    상기 지연된 클럭 신호 및 상기 반전 클럭 신호를 수신하고, 제1 펄스 신호를 출력하는 제 1 AND 게이트;
    상기 입력 클럭 신호 및 상기 지연된 반전 클럭 신호를 수신하고, 제2 펄스 신호를 출력하는 제 2 AND 게이트; 및
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 수신하고, 출력 클럭 신호를 출력하는 OR 게이트를 포함하고,
    상기 제 1 및 제 2 디지털 프로그래머블 지연 회로 각각은 N+1 개의 지연 소자들 및 상기 N+1 개의 지연 소자들을 제어하는 N+1개의 제어 비트들을 포함하며, 여기서 N은 정수이고,
    상기 N+1 개의 제어 비트들은 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간을 상기 클럭 주기(Tclock)의 미리 설정된 일부분에 일치시키는 디지털 펄스 생성 회로.
  11. 제 9 항에 있어서,
    시간-디지털 변환기(TDC)를 더 포함하며,
    상기 시간-디지털 변환기는 연속 근사에 의해 N+1 개의 제어 비트들의 값들을 결정하여, 제 1 및 제 2 디지털 프로그래머블 지연 회로의 상기 지연 시간들이 상기 입력 클럭 주기(Tclock)의 상기 미리 설정된 일부분과 동일하도록 구성되는 디지털 펄스 생성 회로.
  12. 직렬 연결된 2개 이상의 클럭 주파수 체배기(clock frequency doubler)를 포함하는 클럭 주파수 체배기 회로(clock frequency multiplier circuit)에 있어서, 클럭 주파수 체배기 각각은,
    클럭 주파수(Freq) 및 클럭 주기(Tclock)를 갖는 입력 클럭 신호를 수신하는 입력 노드;
    반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터;
    지연된 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 제 1 디지털 프로그래머블 지연 회로;
    지연된 반전 클럭 신호를 제공하기 위해 상기 인버터에 연결된 제 2 디지털 프로그래머블 지연 회로;
    상기 지연된 클럭 신호 및 상기 반전 클럭 신호를 수신하고, 제 1 펄스 신호를 출력하는 제 1 AND 게이트;
    상기 입력 클럭 신호 및 상기 지연된 반전 클럭 신호를 수신하고, 제 2 펄스 신호를 출력하는 제 2 AND 게이트; 및
    상기 제1 펄스 신호 및 상기 제2 펄스 신호를 수신하고, 출력 클럭 신호를 출력하는 OR 게이트를 포함하고,
    상기 제 1 및 제 2 디지털 프로그래머블 지연 회로 각각은 N+1 개의 지연 소자들 및 상기 N+1개의 지연 소자들을 제어하는 N+1개의 제어 비트들을 포함하며, 여기서 N은 정수이고,
    상기 클럭 주파수 체배기는 연속 근사에 의해 상기 N+1 개의 제어 비트의 값들을 결정하는 시간-디지털 변환기를 더 포함하여, 상기 제1 및 제2 디지털 프로그래머블 지연 회로의 상기 지연 시간들이 상기 N+1개의 제어 비트의 최하위 비트의 정확도 내에서 상기 입력 클럭 주기(Tclock)의 미리 설정된 일부분들과 동일하도록 구성되는 것을 특징으로 하는 클럭 주파수 체배기 회로.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 디지털 프로그래머블 지연 회로 각각에 구비된 상기 N+1개의 지연 소자들의 각 지연 소자들(#0, #1, #2, #3, …, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간이고, 상기 N+1개의 지연소자들 각각은 B[0], B[1], B[2], B[3], …, 및 B[N]으로 라벨링된 N+1개의 제어 비트들(B[N:0]) 중 대응하는 하나에 의해 선택되며, 여기서 B[0]은 최하위 비트이고 B[N]은 최상위 비트인 클럭 주파수 체배기 회로.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 디지털 프로그래머블 지연 회로들 각각은 상기 N+1개의 지연 소자들에 각각 연결된 N+1개의 스위치들을 더 포함하며, 상기 N+1개의 스위치들은 각각 N+1개의 제어 비트 내의 각 비트에 의해 제어되는 클럭 주파수 체배기 회로.
  15. 주기(T)를 갖는 입력 디지털 신호를 수신하는 입력 노드;
    반전 클럭 신호를 제공하기 위해 상기 입력 노드에 연결된 인버터;
    각각 #0, #1, #2, #3, …, 및 #N으로 넘버링된 N+1개의 지연 소자들을 포함하며, 여기서 N은 정수이고, 상기 지연 소자들(#0, #1, #2, #3, …, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간인 디지털 프로그래머블 지연 회로; 및
    상기 디지털 프로그래머블 지연 회로에 연결되며, 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1개의 비트들을 포함하는 연속 근사 레지스터(successive approximation register; SAR)를 포함하고,
    상기 N+1개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이며,
    상기 SAR은, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 펄스 신호의 상기 주기(T)에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정하는 것을 특징으로 하는 시간-디지털 변환기.
  16. 제 15 항에 있어서,
    상기 시간-디지털 변환기는,
    상기 연속 근사 레지스터(SAR)의 모든 비트들을 클리어하고;
    상기 SAR에서 최상위 비트를 선택하고;
    상기 선택된 비트의 값을 결정하고, 상기 결정은,
    상기 선택된 비트를 논리 “1”로 설정하고,
    상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 디지털 신호의 상기 주기보다 큰지 여부를 결정하고,
    만약 상기 지연 시간이 상기 입력 디지털 신호의 상기 주기보다 크면 상기 선택된 비트를 논리 “0”으로 설정하고,
    만약 상기 지연 시간이 상기 입력 디지털 신호의 상기 주기보다 크지 않으면 상기 선택된 비트를 논리 “1”로 유지하는 동작에 의해 이루어지며; 그리고
    상기 SAR의 모든 비트들이 처리될 때까지 다음 유효 비트의 값을 결정하는 시간-디지털 변환기.
  17. 제 15 항에 있어서,
    상기 N+1개의 지연 소자들에 각각 연결된 N+1개의 스위치들을 더 포함하며, 상기 N+1개의 스위치들은 각각 상기 SAR의 각 비트에 의해 제어되는 시간-디지털 변환기.
  18. 제 15 항에 있어서,
    상기 미리 설정된 지연 시간(Td)은 2개의 인버터를 포함하는 단일 지연 셀에 의해 제공되는 시간-디지털 변환기.
  19. 제 15 항에 있어서,
    상기 디지털 프로그래머블 지연 회로의 지연 소자 #0은 단일 지연 셀을 포함하고, 상기 단일 지연 셀은 상기 미리 설정된 지연 시간(Td)을 제공하는 시간-디지털 변환기.
  20. 제 19 항에 있어서,
    상기 디지털 프로그래머블 지연 회로의 지연 소자 #1은 직렬 연결된 2개의 단일 지연 셀을 포함하는 이중 지연 셀을 포함하며, 상기 단일 지연 셀은 상기 미리 설정된 지연 시간(Td)을 제공하는 시간-디지털 변환기.
  21. 제 20 항에 있어서,
    상기 디지털 프로그래머블 지연 회로의 지연 소자 #2는 직렬 연결된 2개의 이중 지연 셀을 포함하는 쿼드 지연 셀(quad delay cell)을 포함하는 시간-디지털 변환기.
  22. 제 21 항에 있어서,
    상기 디지털 프로그래머블 지연 회로의 지연 소자 #M은 직렬 연결된 2개의 M/2-배 지연 셀(M/2-time delay cell)을 포함하는 M-배 지연 셀(M-time delay cell)을 포함하는 시간-디지털 변환기.
  23. 각각 #0, #1, #2, #3,…, 및 #N으로 넘버링된 N+1개의 지연 소자들을 포함하며, 여기서 N은 정수인 디지털 프로그래머블 지연 회로; 및
    상기 디지털 프로그래머블 지연 회로에 연결되며, 각각 B[0], B[1], B[2], B[3],…, 및 B[N]으로 라벨링된 N+1개의 비트들을 포함하는 연속 근사 레지스터(successive approximation register; SAR)를 포함하고,
    상기 N+1개의 지연 소자들 각각은 상기 연속 근사 레지스터(SAR)의 각 비트들(B[0], B[1], B[2], B[3],…, 및 B[N])에 의해 선택되며, 여기서 B[0]은 상기 SAR의 최하위 비트이고 B[N]은 상기 SAR의 최상위 비트이며,
    상기 시간-디지털 변환기는, 상기 SAR의 최하위 비트 내에서 상기 디지털 프로그래머블 지연 회로의 상기 지연 시간이 상기 입력 펄스 신호의 폭에 일치되도록, 연속 근사에 의해 상기 SAR의 상기 비트들을 조정하는 시간-디지털 변환기.
  24. 제 23 항에 있어서,
    상기 지연 소자들(#0, #1, #2, #3, …, 및 #N)은 각각 20xTd, 21xTd, 22xTd, 23xTd, …, 및 2NxTd의 시간 지연을 제공하며, 여기서 Td는 미리 설정된 지연 시간인 시간-디지털 변환기.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108431699B (zh) * 2015-12-23 2020-03-20 马克斯·普朗克科学促进学会 硬件中的高效可靠的时钟同步
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
CN111404550B (zh) * 2019-01-03 2022-09-09 无锡华润上华科技有限公司 模数转换器及其时钟产生电路
CN111835320A (zh) * 2019-04-22 2020-10-27 珠海格力电器股份有限公司 一种信号的边沿检测装置
US10944386B1 (en) * 2020-07-14 2021-03-09 Qualcomm Incorporated Frequency doubler based on phase frequency detectors using rising edge delay
US10998892B1 (en) * 2020-08-13 2021-05-04 Realtek Semiconductor Corp. Frequency doubler with duty cycle control and method thereof
US11309875B2 (en) 2020-08-13 2022-04-19 Realtek Semiconductor Corp. Frequency doubler using recirculating delay circuit and method thereof
EP4203313A4 (en) * 2020-11-16 2024-03-20 Changxin Memory Tech Inc GENERATION CIRCUIT AND METHOD FOR GENERATION OF PULSE SIGNAL AND MEMORY
CN114253346A (zh) * 2021-12-09 2022-03-29 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法
CN117388813B (zh) * 2023-12-07 2024-02-27 江苏思远集成电路与智能技术研究院有限公司 一种提高全双工收发芯片收发隔离度校准方法及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518685A (ja) * 2001-06-18 2005-06-23 モトローラ・インコーポレイテッド クロック回路のための方法及び装置
KR20100094562A (ko) * 2007-12-20 2010-08-26 퀄컴 인코포레이티드 정수 및 분수 시간 분해능을 갖는 프로그래머블 지연 회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7219269B2 (en) * 2003-07-28 2007-05-15 Credence Systems Corporation Self-calibrating strobe signal generator
DE102007026684B4 (de) * 2007-06-08 2009-03-19 Gesellschaft für Schwerionenforschung mbH Zeit-Amplituden-Konverter-Bauelement
US7978111B2 (en) * 2008-03-03 2011-07-12 Qualcomm Incorporated High resolution time-to-digital converter
CN102055475B (zh) * 2009-10-28 2013-04-17 盛群半导体股份有限公司 逐次逼近模拟数字转换器及其方法
CN101976036A (zh) * 2010-07-30 2011-02-16 西安电子科技大学 基于专用可编程输入输出延迟单元的短时间间隔测量方法
US8471751B2 (en) * 2011-06-30 2013-06-25 Intel Corporation Two-stage analog-to-digital converter using SAR and TDC
KR101787720B1 (ko) * 2011-08-19 2017-10-18 건국대학교 산학협력단 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치 및 그 제어 방법
US8710913B2 (en) * 2012-05-03 2014-04-29 Intel Mobile Communications GmbH Circuit arrangement and method for operating a circuit arrangement
JP2015534332A (ja) * 2012-09-07 2015-11-26 ユニバーシティ オブ ヴァージニア パテント ファウンデーション 低電力クロック源
US9345083B2 (en) * 2013-10-30 2016-05-17 Apple Inc. Boost converter with a pulse frequency modulation mode for operating above an audible frequency
US9276563B2 (en) * 2014-06-13 2016-03-01 International Business Machines Corporation Clock buffers with pulse drive capability for power efficiency
US9337817B2 (en) * 2014-06-17 2016-05-10 Via Alliance Semiconductor Co., Ltd. Hold-time optimization circuit and receiver with the same
KR101524982B1 (ko) * 2014-07-31 2015-06-03 중앙대학교 산학협력단 비동기식 연속 근사 레지스터 아날로그 디지털 변환기 및 그에 포함되는 내부 클럭 발생기
US9425815B2 (en) * 2015-01-20 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid pipelined analog-to-digital converter
US9590646B1 (en) * 2015-08-26 2017-03-07 Nxp B.V. Frequency synthesizers with adjustable delays
US9628089B1 (en) * 2016-06-24 2017-04-18 Qualcomm Incorporated Supply voltage tracking clock generator in adaptive clock distribution systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518685A (ja) * 2001-06-18 2005-06-23 モトローラ・インコーポレイテッド クロック回路のための方法及び装置
KR20100094562A (ko) * 2007-12-20 2010-08-26 퀄컴 인코포레이티드 정수 및 분수 시간 분해능을 갖는 프로그래머블 지연 회로

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