KR101388125B1 - 펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 lsi - Google Patents

펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 lsi Download PDF

Info

Publication number
KR101388125B1
KR101388125B1 KR1020087022996A KR20087022996A KR101388125B1 KR 101388125 B1 KR101388125 B1 KR 101388125B1 KR 1020087022996 A KR1020087022996 A KR 1020087022996A KR 20087022996 A KR20087022996 A KR 20087022996A KR 101388125 B1 KR101388125 B1 KR 101388125B1
Authority
KR
South Korea
Prior art keywords
circuit
signal
power conversion
time
phase shift
Prior art date
Application number
KR1020087022996A
Other languages
English (en)
Other versions
KR20090009786A (ko
Inventor
후지오 쿠로카와
Original Assignee
신덴겐코교 가부시키가이샤
고쿠리츠다이가쿠호진 나가사키다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신덴겐코교 가부시키가이샤, 고쿠리츠다이가쿠호진 나가사키다이가쿠 filed Critical 신덴겐코교 가부시키가이샤
Publication of KR20090009786A publication Critical patent/KR20090009786A/ko
Application granted granted Critical
Publication of KR101388125B1 publication Critical patent/KR101388125B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/157—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators with digital control
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

전력 변환을 할 때에 클럭 주파수가 높은 기준 신호에 의해 제어하는 경우와 동등한 제어 정밀도를, 클럭 주파수가 낮은 기준 신호에 의해 얻는다.
시간량 신호 발생 회로(12)에 의해 기준 전압 EREF에 대한 출력 전압 EO의 차분에 상당하는 시간량 신호 S3을 기준 타이밍 신호 S1에 동기하여 발생시키고, 위상 시프트 신호 발생 회로(13)와 카운터 회로(14)와 디지털 가산 회로(15)에 의해, 위상이 [S0의 주기]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호의 조(組)를 발생하고 이들의 개수를 각각 카운트하여, n개의 카운트값을 가산한다. 스위치 소자 온 시간 결정 회로(16)와 제어 신호 생성 회로(17)에 의해 가산값 ADD를 입력하여 온 시간 TON에 상당하는 제어 신호 S5를 생성한다.
전력 변환 제어 회로, 타이밍 생성 회로, 시간량 신호 발생 회로, 위상 시프트 신호 발생 회로, 카운터 회로, 디지털 가산 회로, 스위치 소자 온시간 결정 회로, 제어 신호 생성 회로, 전력 변환 회로.

Description

펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 LSI{PULSE WIDTH CONTROL SIGNAL GENERATION CIRCUIT, POWER CONVERSION CONTROL CIRCUIT, AND POWER CONVERSION CONTROL LSI}
본 발명은, (1) 전력 변환을 할 때에 클럭 주파수가 높은 기준 신호에 의해 제어하는 경우와 동등한 제어 정밀도를 클럭 주파수가 낮은 기준 신호에 의해 얻을 수 있는 전력 변환 제어 회로 및 전력 변환 제어용 LSI, (2) 정수(整數)로 부여되는 시간 설정값으로부터 그 시간 설정값에 따른 고분해 정밀도의 펄스폭 신호를 발생할 수 있는 펄스폭 제어 신호 발생 회로에 관한 것이다.
DC/DC 컨버터 등의 전력 변환 회로의 전력 변환 제어 회로(본 명세서에서는, 「전력 변환 제어 회로」라고 함)에는, (1) 온도 변화에 따른 영향이 적은 것, (2) 각종 파라미터의 설정을 프로그래머블하게 행할 수 있는 것 등의 이유로 인해, 마이크로 프로세서를 포함하는 디지털 LSI가 사용되고 있다.
(발명이 해결하고자 하는 과제)
그런데, 전력 변환 제어 회로로서, 제어 대상의 출력 전압 EO와, 기준 전압(목표값 전압) EREF의 차분을 시간량으로 치환하여 검출하고, 이 시간량에 의거하여, 제어 신호(구형파)의 듀티를 결정하는 것도 제공되고 있다. 이 전력 변환 제어 회로에서는, 최저 50㎒ 정도 이상의 주파수의 클럭 제너레이터를 사용하여 상기 시간량을 검출하면 고정밀도의 제어를 할 수 있다.
그러나, 일반적으로 보급되어 있는 클럭 제너레이터의 주파수는 고작 25㎒ 정도이며, 50㎒ 이상의 클럭으로 제어를 행하려고 하면, 가격이 높은 클럭 제너레이터를 사용하지 않을 수 없다.
본 발명의 목적은, 전력 변환을 할 때에 클럭 주파수가 높은 기준 신호에 의한 제어와 동등한 제어 정밀도를 주파수가 낮은 기준 클럭 신호로부터 얻을 수 있는 전력 변환 제어 회로 및 전력 변환 제어용 LSI를 제공하는데 있다.
삭제
본 발명의 다른 목적은 클럭 주파수가 높은 기준 신호에 의한 제어와 동등한 제어 정밀도를 주파수가 낮은 기준 클럭 신호로부터 얻을 수 있는 펄스폭 제어 신호 발생 회로를 제공하는데 있다.
(과제를 해결하기 위한 수단)
본 발명은 이하를 요지로 한다.
(1) 스위치 소자의 온(on) 시간에 상당(相當)하는 제어 신호를 생성하는 펄스폭 제어 신호 발생 회로에 있어서,
기준 클럭 신호를 입력하고, 이 기준 클럭 신호로부터, 위상이 [기준 클럭 신호의 주기]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호의 조(組)를 발생하는 위상 시프트 신호 발생 회로와,
제1 기준 타이밍 신호를 발생하는 타이밍 생성 회로와,
상기 n개의 위상 시프트 신호를 상기 제1 기준 타이밍 신호에 동기하여 입력하고, 상기 온 시간에 상당하는, 상기 기준 클럭 신호의 n배 정밀도의 제어 신호를 생성하는 제어 신호 생성 회로
를 구비하고,
상기 제어 신호 생성 회로는,
입력한 상기 온 시간의 정수값 N2를,
N21+N22+…+N2n=N2
N21≥N22≥…≥N2n이 만족되도록, n개의 정수(整數) N21, N22, N21,…, N2n으로 분배하는 분배 회로와,
프리셋된 값에 상당하는 개수의 펄스를, 위상을 [기준 클럭 신호의 주기]/n씩 순차적으로 지연시켜서 출력하는 n개의 병직렬(竝直列) 변환형 카운터와,
상기 병직렬 변환형 카운터의 출력 펄스를 합성하고 이것을 제어 신호로서 출력하는 펄스 합성 회로를 구비한 것을 특징으로 하는 펄스폭 제어 신호 발생 회로.
(2) 상기 위상 시프트 신호 발생 회로는, (n-1)개의 딜레이 회로로 이루어지며, 각 딜레이 회로는 위상을 [기준 클럭 신호의 주기]/n씩 순차적으로 지연시켜서, 상기 위상 시프트 신호를 발생하는 것을 특징으로 하는 (1)에 기재된 펄스폭 제어 신호 발생 회로.
(3) (1) 또는 (2)에 기재된 펄스폭 제어 신호 발생 회로를 이용한 전력 변환 제어 회로로서,
제2 기준 타이밍 신호를 발생하는 제2 타이밍 생성 회로와,
기준 전압 및 전력 변환 회로의 출력 전압을 입력하고, 상기 기준 전압에 대한 상기 출력 전압의 차분에 상당하는 시간량 신호를 상기 제2 기준 타이밍 신호에 동기하여 발생하는 시간량 신호 발생 회로와,
상기 시간량 신호가 액티브일 때에, 상기 n개의 위상 시프트 신호를 입력하고 이들의 펄스 개수(個數)를 상기 제2 기준 타이밍 신호에 동기해서 각각 카운트하여, n개의 카운트값을 디지털 출력하는 카운터 회로와,
상기 n개의 카운트값을 입력하여 가산하고, 이 가산값을 상기 시간량 신호에 상당하는 값으로서 디지털 출력하는 디지털 가산 회로와,
상기 가산값을 입력하여 상기 스위치 소자의 상기 온 시간을 결정하고, 이 온 시간을 정수값으로서 디지털 출력하는 스위치 소자 온 시간 결정 회로
를 구비한 것을 특징으로 하는 전력 변환 제어 회로.
(4) 상기 카운터 회로는,
한쪽 입력 단자에 입력된 상기 시간량 신호와 다른쪽 입력 단자에 입력된 상기 위상 시프트 신호를 입력하여 논리곱을 펄스로 출력하는 n개의 AND 게이트와,
상기 n개의 AND 게이트의 출력 펄스를 각각 카운트하고 각 카운트값을 디지털 출력하는 n개의 직병렬(直竝列) 변환형 카운터를 구비한 것을 특징으로 하는 (3)에 기재된 전력 변환 제어 회로.
(5) 상기 전력 변환 회로가 DC/DC 컨버터인 것을 특징으로 하는 (3) 또는 (4)에 기재된 전력 변환 제어 회로.
(6) (3) 내지 (5)중 어느것인가에 기재된 전력 변환 제어 회로가 패키지되어 이루어지는 것을 특징으로 하는 전력 변환 제어용 LSI.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
(발명의 효과)
본 발명의 전력 변환 제어 회로 및 전력 변환 제어용 LSI에서는, 전력 변환을 할 때에 클럭 주파수가 높은 기준 신호에 의한 제어와 동등한 제어 정밀도를 주파수가 낮은 기준 클럭 신호로부터 얻을 수가 있다.
삭제
본 발명의 펄스폭 제어 신호 발생 회로에서는, 클럭 주파수가 높은 기준 신호에 의한 제어와 동등한 제어 정밀도를 주파수가 낮은 기준 클럭 신호로부터 얻을 수가 있다.
도 1은 본 발명의 실시예에서의 전력 변환 제어 회로를 도시하는 블록도,
도 2는 전력 변환 제어 회로를 이용한 전력 변환 시스템을 도시하는 도면,
도 3은 본 발명의 응용인 차분 검출 회로를 도시하는 설명도,
도 4는 본 발명의 펄스폭 제어 신호 발생 회로의 1실시형태를 도시하는 설명 도,
도 5는 전력 변환 제어 회로중, 타이밍 생성 회로, 시간량 신호 발생 회로, 위상 시프트 신호 발생 회로 및 카운터 회로를 도시하는 도면,
도 6은 전력 변환 제어 회로중, 디지털 가산 회로, 스위치 소자 온 시간 결정 회로 및 제어 신호 생성 회로를 도시하는 도면,
도 7은 도 3 및 도 4에 도시한 전력 변환 제어 회로의 동작을 설명하는 타이밍도,
도 8은 도 3 및 도 4에 도시한 전력 변환 제어 회로의 동작을 설명하는 타이밍도,
도 9는 도 3 및 도 4에 도시한 전력 변환 제어 회로의 동작을 설명하는 다른 타이밍도,
도 10의 (a), (b), (c)는 고정밀도화, 고속화를 도모한 다른 실시예를 도시하는 도면,
도 11은 전압 검출용 제1 적분 회로, 전압 검출용 제2 적분 회로의 동작을 도시하는 타이밍도.
도 1은 본 발명의 실시예를 도시하는 설명도이다. 도 1에서 전력 변환 제어 회로(1)는 전력 변환 제어용 LSI에 패키지되고, 온 시간 TON에 상당하는 제어 신호 S5를 생성하고 있고, 전력 변환 제어 회로(1)가 생성한 제어 신호 S5는 드라이브 회로(120)에 송출되고, 드라이브 회로(120)가 전력 변환 회로(100)에 구동 신호 DRV를 송출한다.
본 실시형태에서는, 전력 변환 회로(100)는 직류 출력되는 것이면 적용 가능하며, 전형적으로는 DC/DC 컨버터(도 2 참조)이지만, AC/DC 컨버터에 적용할 수도 있다.
전력 변환 제어 회로(1)는, 타이밍 생성 회로(11)와, 시간량 신호 발생 회로(12)와, 위상 시프트 신호 발생 회로(13)와, 카운터 회로(14)와, 디지털 가산 회로(15)와, 스위치 소자 온 시간 결정 회로(16)와, 제어 신호 생성 회로(17)를 구비하고 있다.
타이밍 생성 회로(11)는, 기준 타이밍 신호 S1을 발생한다. 기준 타이밍 신호 S1에 의해, 전력 변환 회로(100)의 온/오프의 주기가 결정된다.
시간량 신호 발생 회로(12)는, 기준 전압 EREF 및 전력 변환 회로(100)의 출력 전압 EO를 입력하고, 기준 전압 EREF에 대한 출력 전압 EO의 차분에 상당하는 시간량 신호 S3을 기준 타이밍 신호 S1에 동기해서 발생한다. 기준 전압 EREF에 대한 출력 전압 EO의 차분을 시간량 신호 S3으로 변환하기 위해서, 전형적으로는, 후술하는 2조의 CR 회로(도 3 참조)를 사용할 수가 있다. 또, 시간량 신호 발생 회로(12)는 기준 전압 EREF에 대해서 출력 전압 EO가 큰지 작은지를 판정하는 판별 회 로를 구비할 수가 있다.
위상 시프트 신호 발생 회로(13)는, 기준 클럭 신호 S0을 입력하고, 이 기준 클럭 신호 S0으로부터, 위상이 [기준 클럭 신호 S0의 주기 T0]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호 S41, S42, …, S4n의 조를 발생한다.
카운터 회로(14)는, 시간량 신호 S3이 액티브일 때에, n개의 위상 시프트 신호 S41, S42,…, S4n을 입력하고 이들의 펄스 개수를 기준 타이밍 신호 S1에 동기해서 각각 카운트하고, n개의 카운트값 N11, N12,, N1n을 디지털 출력한다.
디지털 가산 회로(15)는, n개의 카운트값 N11, N12,…, N1n을 입력해서 가산하고, 가산값 ADD를 시간량 신호 S3에 상당하는 값으로서 디지털 출력한다.
스위치 소자 온 시간 결정 회로(16)는, 가산값 ADD를 입력해서, 전력 변환 회로(100)의 도시하지 않은 스위치 소자의 온 시간 TON을 결정하고 온 시간 TON을 정수값 N2로서 디지털 출력한다.
제어 신호 생성 회로(17)는, n개의 위상 시프트 신호 S41, S42,…, S4n을 기준 타이밍 신호 S1에 동기해서 입력하고, 온 시간 TON에 상당하는, 기준 클럭 신호 S0의 n배 정밀도의 제어 신호 S5를 생성한다.
도 2는, 전력 변환 제어 회로(1)를 이용한 전력 변환 시스템을 도시하는 도 면이고, 전력 변환 시스템(200)은, 전력 변환 회로(도 2에서는, 강압형 DC/DC 컨버터(101))와, 전력 변환 제어 회로(1)와, 드라이브 회로(120)로 이루어진다.
DC/DC 컨버터(101)는 입력 단자 a1과 출력 단자 b1(입력 단자 a2 및 출력 단자 b2는 접지 GND) 사이에 직렬 접속된 스위칭용 트랜지스터 Tr 및 인덕터 L과, 트랜지스터 Tr의 인덕터 L측의 단자와 접지 GND 사이에 접속된 다이오드 D와, 출력 단자 b1, b2 사이에 접속된 캐패시터 C로 이루어진다. 도 2에서는, DC/DC 컨버터(101)의 입력측(입력 단자 a1, a2 사이)에는 직류 전원 Ei가 접속되고, 출력측(출력 단자 b1, b2 사이)에는 부하 R이 접속되어 있다.
전력 변환 제어 회로(1)는, DC/DC 컨버터(101)의 출력 전압 EO를 입력하고, 상술한 제어 신호 S5를 드라이브 회로(120)에 출력하고, 드라이브 회로(120)는 DC/DC 컨버터(101)의 트랜지스터 Tr에 구동 신호를 송출한다.
도 3은 본 발명의 응용인 차분 검출 회로를 도시하는 블록도이다. 도 3에서, 차분 검출 회로(2)는, 타이밍 생성 회로(21)와, 시간량 신호 발생 회로(22)와, 위상 시프트 신호 발생 회로(23)와, 카운터 회로(24)와, 디지털 가산 회로(25)로 이루어진다.
타이밍 생성 회로(21)는, 기준 타이밍 신호 S1을 발생한다.
시간량 신호 발생 회로(22)는, 2개의 전압 신호 Ea, Eb를 입력하고 그 차분(Eb-Ea)에 상당하는 시간량 신호 S3을 기준 타이밍 신호 S1에 동기해서 발생한다.
위상 시프트 신호 발생 회로(23)는, 기준 클럭 신호 S0을 입력하고, 이 기준 클럭 신호 S0으로부터, 위상이 [기준 클럭 신호 S0의 주기 T0]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호의 조 S41, S42,…, S4n을 발생한다.
카운터 회로(24)는, 시간량 신호 S3과 위상 시프트 신호 S41, S42,…, S4n을 입력하고 있으며, S3이 액티브일 때에 S41, S42,…, S4n을 입력하며, 이들의 펄스 개수를 기준 타이밍 신호에 동기해서 각각 카운트하고, n개의 카운트값 N11, N12,…, N4n을 디지털 출력한다.
디지털 가산 회로(25)는, n개의 카운트값 N11, N12,…, N1n을 입력하여 가산하고, 이 가산값을 시간량 신호에 상당하는 값으로서 디지털 출력한다.
도 4는 본 발명의 펄스폭 제어 신호 발생 회로를 도시하는 블록도이다. 도 4에서, 펄스폭 제어 신호 발생 회로(3)는, 타이밍 생성 회로(31)와, 위상 시프트 신호 발생 회로(32)와, 제어 신호 생성 회로(33)로 이루어진다.
타이밍 생성 회로(31)는, 기준 타이밍 신호 S1을 발생한다.
위상 시프트 신호 발생 회로(32)는, 기준 클럭 신호 S0을 입력하고, 이 기준 클럭 신호 S0으로부터, 위상이 [기준 클럭 신호 S0의 주기]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호의 조 S41, S42,…, S4n을 발생한다. 또, 위상 시프 트 신호 발생 회로(32)는 (n-1)개의 딜레이 회로로 이루어지며, 각 딜레이 회로는, 위상을 [기준 클럭 신호 S0의 주기]/n씩 순차적으로 지연시켜서, 위상 시프트 신호 S41, S42,…, S4n을 발생한다.
제어 신호 생성 회로(33)는, 시간 설정값을 정수값 N2로서 입력함과 동시에, 기준 클럭 신호 S0에 의거하는 n개의 위상 시프트 신호 S41, S42,…, S4n을 기준 타이밍 신호 S1에 동기해서 입력하고, 시간 설정값(정수값 N2)에 상당하는, 기준 클럭 신호의 n배 정밀도의 펄스폭 제어 신호 SP(TON 시간에 상당함)를 생성한다.
(발명을 실시하기 위한 최량의 형태)
도 5, 도 6의 회로도, 및 도 7, 도 8, 도 9의 타이밍차트에 의해 상술한 전력 변환 제어 회로(1)의 구성 및 동작을 상세하게 설명한다. 전력 변환 제어 회로(1) 중, 타이밍 생성 회로(11), 시간량 신호 발생 회로(12), 위상 시프트 신호 발생 회로(13) 및 카운터 회로(14)를 도 5에 도시하고, 디지털 가산 회로(15), 스위치 소자 온 시간 결정 회로(16) 및 제어 신호 생성 회로(17)를 도 6에 도시한다.
카운터(111)는, 세트된 프리셋값(스위칭 주파수의 세팅값인 디지털값 PS)에 대응한 기준 타이밍 신호 S1을 생성하고 있다. 기준 타이밍 신호 S1의 주파수(100㎑ 대(order))에 의해, 제어 신호 생성 회로(17)가 생성하는 제어 신호 S5의 온/오프의 주파수가 결정된다. 기준 타이밍 신호 S1은 후술하는 기준 클럭 신호 S0으로 부터 생성되는 것으로, 출력 전압 EO를 입력하는 전압 입력 회로(121)의 트랜지스터 스위치 Tr1 및 기준 전압 EREF를 입력하는 기준 전압 입력 회로(122)의 트랜지스터 스위치 Tr2에 송출된다. 또한, 카운터(111)는, 도 1의 타이밍 생성 회로(11)를 구성한다.
전압 입력 회로(121)는, 한쪽 단자에 출력 전압 EO가 가해지는(인가되는) 입력 저항 r1과, 입력 저항 r1의 다른쪽 단자와 접지 사이에 접속된 캐패시터 C1과, 트랜지스터 스위치 Tr1과, 임계값 전압 VTH가 정극(正極) 단자에 입력된 비교기 Cmp1로 이루어진다. 또, 기준 전압 입력 회로(122)는, 한쪽 단자에 기준 전압 EREF가 가해지는 입력 저항 r2와, 입력 저항 r2의 다른쪽 단자와 접지 사이에 접속된 캐패시터 C2와, 트랜지스터 스위치 Tr2와, 임계값 전압 VTH가 정극 단자에 입력된 비교기 Cmp2로 이루어진다. 트랜지스터 스위치 Tr1, Tr2에는, 기준 타이밍 신호 S1이 입력된다. 또, 비교기 Cmp1과 비교기 Cmp2의 출력 단자는 EXOR 게이트(123)에 접속되어 있다.
기준 타이밍 신호 S1이 트랜지스터 스위치 Tr1, Tr2를 오프하면, 도 7에 도시하는 바와 같이, 캐패시터 C1의 단자 전압(비교기 Cmp1의 입력 신호) V11 및 캐패시터 C2의 단자 전압(비교기 Cmp2의 입력 신호) V12가 상승(上昇)한다. 도 7에 도시하 는 바와 같이, 단자 전압 V11이 임계값 전압 VTH에 도달하면 S21은 하강(立下)하고, 단자 전압 V12가 임계값 전압 VTH에 도달하면 S22가 하강한다.
또한, 전압 입력 회로(121), 기준 전압 입력 회로(122)를 S1의 타이밍에서 동작하는 전압 제어 발진기(VCO)에 의해 구성할 수도 있다. 전압 제어 발진기(VCO)는, 입력 전압이 높으면 높을수록 최초의 펄스가 일찍 나타나므로, VCO로서 발진 주기가 S1의 주기 Ts보다도 커지는 바와 같은 것을 사용함으로써, 상기의 CR 적분 회로와 마찬가지로 동작시킬 수가 있다.
또, 도 7에 도시하는 바와 같이, EXOR 게이트(123)의 출력(시간량 신호 S3)은, S21과 S22의 하강 시간차를 출력한다. S21, S22는, 후술하는 디지털 필터(161)에 입력되고, 디지털 필터(161)는, S21의 하강과 S22의 하강의 시간적 전후 관계를 검출한다. 또한, 전압 입력 회로(121)와 기준 전압 입력 회로(122)와 EXOR 게이트(123)가, 도 1의 시간량 신호 발생 회로(12)를 구성한다.
3개의 딜레이 회로(13(2), 13(3), 13(4))는, 도 8에 상세하게 도시하는 바와 같이, 기준 클럭 신호 S0(도 7에서는 위상 시프트 신호 S41로 되어 있음)에 대해서, 위상을 [기준 클럭 신호 S0의 주기]/4씩 순차적으로 지연시켜서, 위상 시프트 신호 S42, S43, S44를 발생한다. 또한, 기준 클럭 신호 S0의 신호 라인(위상 시프트 신호 S41의 신호 라인)과, 3개의 딜레이 회로(13(2), 13(3), 13(4))가, 도 1의 위상 시프 트 신호 발생 회로(13)를 구성한다.
EXOR 게이트(123)의 출력 신호(시간량 신호 S3)는, AND 게이트 And1, And2, And3, And4의 한쪽 입력 단자에 입력되고, 다른쪽 입력 단자에 위상 시프트 신호 S41, S42, S43, S44가 입력된다. AND 게이트 And1, And2, And3, And4는, 이들 입력 신호의 논리곱을 펄스로 출력한다.
직병렬 변환형 카운터(14(1), 14(2), 14(3), 14(4))는, AND 게이트 And1, And2, And3, And4의 출력 펄스를 각각 카운트하여 4개의 카운트값 N11, N12, N13, N14를 디지털 출력한다. 도 8에서는, 카운트값 N11, N12, N13, N14가, 「4」, 「4」, 「3」, 「3」인 경우가 도시되어 있다. 또한, 직병렬 변환형 카운터(14(1), 14(2), 14(3), 14(4))와, AND 게이트 And1, And2, And3, And4가, 도 1의 카운터 회로(14)를 구성한다.
카운트값 N11, N12, N13, N14는, 도 6에 도시하는 바와 같이, 가산 회로 ADDER에 출력되고, 가산 회로 ADDER는 가산값 ADD로서, N11+N12+N13+N14(4+4+3+3=14)를 출력한다. 이 가산값 ADD는, 전술한 바와 같이, 시간량 신호 S3에 상당하는 값(즉, 기준 전압 EREF에 대한 출력 전압 EO의 차분에 상당하는 값)이다. 또한, 가산 회로 ADDER는, 도 1에 도시한 디지털 가산 회로(15)를 구성한다.
디지털 필터(161)는, 가산값 ADD을 입력하고, DC/DC 컨버터(101)의 도시하지 않은 스위치 소자(도 2 참조)의 온 시간 TON을 정수값으로 결정하고, 이 온 시간 TON을 정수값 N2로서 디지털 출력한다. 또, 디지털 필터(161)는, 오프셋값, 게인, 차단 주파수 등의 값을 프리셋할 수 있도록 구성되어 있다.
또, 디지털 필터(161)는, 전술한 바와 같이, S21, S22를 입력하고, S21의 하강과 S22의 하강의 시간적 전후 관계(즉, 전력 변환 회로(100)의 출력 전압 EO가 기준 전압 EREF보다도 큰지 작은지)를 판단하고 있다.
디지털 필터(161)의 출력(정수값 N2)은, 예를 들면,
[A/(1+sτ)]×(EREF-EO)
(A: 정수(定數), s: 라플라스 연산자, τ: 시정수)와 같은 제어량에 대응하는 값이며, 기준 타이밍 신호 S1의 다음 주기의 온 시간 TON에 상당한다. 또한, 디지털 필터(161)가, 도 1의 스위치 소자 온 시간 결정 회로(16)를 구성한다.
분배 회로(171)는, 입력한 온 시간 TON의 값을,
N21+N22+N23+N24=N2
N21≥N22≥N23≥N24가 만족되도록, 4개의 정수 N21, N22, N23, N24로 분배한다. 본 실시형태에서는, 도 9에 도시하는 바와 같이, N2=22이고, 따라서 N21=6, N22=6, N23=5, N24=5로 된다.
병직렬 변환형 카운터(172(1), 172(2), 172(3), 172(4))는 다운 카운터이고, 4개의 정수 N21, N22, N23, N24를 프리셋하고, 세트된 개수의 펄스가 입력되었을 때에, 위상이 [기준 클럭 신호 S0의 주기]/4씩 순차적으로 지연된 펄스를 출력한다.
펄스 합성 회로(173)(플립플롭 FF)는 기준 타이밍 신호 S1로 세트되고, 제어 펄스 S5를 상승(立上)시키고, 병직렬 변환형 카운터(172(1), 172(2), 172(3), 172(4))가 출력하는 펄스중 최후의 펄스로 제어 신호 S5를 하강(立下)시킨다.
또한, 분배 회로(171), 병직렬 변환형 카운터(172(1), 172(2), 172(3), 172(4)) 및 펄스 합성 회로(173)가, 도 1의 제어 신호 생성 회로(17)를 구성한다.
이하, 본 발명의 실시형태를 보다 상세하게 설명한다.
또, 도 10의 (a)에 도시하는 바와 같이, N(여기서는 N=2)의 전압 검출용 제1 적분 회로(211, 212)를 이용하고, 이들의 동작 타이밍을, 딜레이 x에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하고 동작을 고속화할 수도 있다. 또, 도 10의 (b)에 도시하는 바와 같이, N(여기서는 N=2)의 전압 검출용 제2 적분 회로(221, 222)를 이용하고, 이들의 동작 타이밍을, 딜레이 x에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하고 동작을 고속화할 수도 있다. 또, 도 10의 (c)에 도시하는 바와 같이, N(여기서는 N=2)조의 전압 검출용 제1 적분 회로(311, 312)와 전압 검출용 제2 적분 회로(321, 322)를 이용하고, 이들의 동작 타이밍을, 딜레이 x1, x2에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하고 동작을 고속화할 수도 있다.
또한, 상기의 예에서는, 트랜지스터 스위치의 온 오프의 1주기당 1회, 전압 편차 검출을 1회로 하고 있지만(전류 제어 회로(3)를 제어하기 위한 디지털 수치 NRM을 1회 검출), 도 11에 도시하는 바와 같이, 클럭 Ss의 1주기당, 디지털 수치 NRM을 복수 회 검출하도록 해도 좋다. 도 11에서는, 클럭 Ss의 1주기당, 상기한 계수값의 차 ΔNR을 복수회(여기서는 4회이고, 계측값을 ΔNR1, ΔNR2, ΔNR3, ΔNR4로 나타냄) 검출한 상태가 도시되어 있다.
본 발명은, (1) 전력 변환을 할 때에 클럭 주파수가 높은 기준 신호에 의해 제어하는 경우와 동등한 제어 정밀도를 클럭 주파수가 낮은 기준 신호에 의해 얻을 수 있는 전력 변환 제어 회로 및 전력 변환 제어용 LSI, (2) 2개의 전압 신호의 차분(差分)을 고분해 정밀도의 디지털값으로서 검출할 수 있는 차분 검출 회로, (3) 정수(整數)로 부여되는 시간 설정값으로부터 그 시간 설정값에 따른 고분해 정밀도의 펄스폭 신호를 발생할 수 있는 펄스폭 제어 신호 발생 회로에 관한 기술분야 등에 널리 적용가능하다.

Claims (8)

  1. 스위치 소자의 온(on) 시간에 상당(相當)하는 제어 신호를 생성하는 펄스폭 제어 신호 발생 회로에 있어서,
    기준 클럭 신호를 입력하고, 이 기준 클럭 신호로부터, 위상이 [기준 클럭 신호의 주기]/n씩 순차적으로 지연되어 있는 n개의 위상 시프트 신호의 조(組)를 발생하는 위상 시프트 신호 발생 회로와,
    제1 기준 타이밍 신호를 발생하는 타이밍 생성 회로와,
    n개의 위상 시프트 신호를 상기 제1 기준 타이밍 신호에 동기하여 입력하고, 상기 온 시간에 상당하는, 상기 기준 클럭 신호의 n배 정밀도의 제어 신호를 생성하는 제어 신호 생성 회로
    를 구비하고,
    상기 제어 신호 생성 회로는,
    입력한 상기 온 시간의 정수값 N2를,
    N21+N22+…+N2n=N2
    N21≥N22≥…≥N2n이 만족되도록, n개의 정수(整數) N21, N22, N23,…, N2n으로 분배하는 분배 회로와,
    프리셋된 값에 상당하는 개수의 펄스를, 위상을 [기준 클럭 신호의 주기]/n씩 순차적으로 지연시켜서 출력하는 n개의 병직렬(竝直列) 변환형 카운터와,
    상기 병직렬 변환형 카운터의 출력 펄스를 합성하고 이것을 제어 신호로서 출력하는 펄스 합성 회로
    를 구비한 것을 특징으로 하는 펄스폭 제어 신호 발생 회로.
  2. 제1항에 있어서,
    상기 위상 시프트 신호 발생 회로는, (n-1)개의 딜레이 회로로 이루어지며, 각 딜레이 회로는 위상을 [기준 클럭 신호의 주기]/n씩 순차적으로 지연시켜서, 상기 위상 시프트 신호를 발생하는 것을 특징으로 하는 펄스폭 제어 신호 발생 회로.
  3. 제1항 또는 제2항에 기재된 펄스폭 제어 신호 발생 회로를 이용한 전력 변환 제어 회로로서,
    제2 기준 타이밍 신호를 발생하는 제2 타이밍 생성 회로와,
    기준 전압 및 전력 변환 회로의 출력 전압을 입력하고, 상기 기준 전압에 대한 상기 출력 전압의 차분에 상당하는 시간량 신호를 상기 제2 기준 타이밍 신호에 동기하여 발생하는 시간량 신호 발생 회로와,
    상기 시간량 신호가 액티브일 때에, n개의 위상 시프트 신호를 입력하고 이들의 펄스 개수(個數)를 상기 제2 기준 타이밍 신호에 동기해서 각각 카운트하여, n개의 카운트값을 디지털 출력하는 카운터 회로와,
    n개의 카운트값을 입력하여 가산하고, 이 가산값을 상기 시간량 신호에 상당하는 값으로서 디지털 출력하는 디지털 가산 회로와,
    상기 가산값을 입력하여 상기 스위치 소자의 상기 온 시간을 결정하고, 이 온 시간을 정수값으로서 디지털 출력하는 스위치 소자 온 시간 결정 회로
    를 구비한 것을 특징으로 하는 전력 변환 제어 회로.
  4. 제3항에 있어서,
    상기 카운터 회로는,
    한쪽 입력 단자에 입력된 상기 시간량 신호와 다른쪽 입력 단자에 입력된 상기 위상 시프트 신호를 입력하여 논리곱을 펄스로 출력하는 n개의 AND 게이트와,
    n개의 AND 게이트의 출력 펄스를 각각 카운트하고 각 카운트값을 디지털 출력하는 n개의 직병렬(直竝列) 변환형 카운터를 구비한 것을 특징으로 하는 전력 변환 제어 회로.
  5. 제3항에 있어서,
    상기 전력 변환 회로가 DC/DC 컨버터인 것을 특징으로 하는 전력 변환 제어 회로.
  6. 제3항에 기재된 전력 변환 제어 회로가 패키지되어 이루어지는 것을 특징으로 하는 전력 변환 제어용 LSI.
  7. 제4항에 있어서,
    상기 전력 변환 회로가 DC/DC 컨버터인 것을 특징으로 하는 전력 변환 제어 회로.
  8. 제4항에 기재된 전력 변환 제어 회로가 패키지되어 이루어지는 것을 특징으로 하는 전력 변환 제어용 LSI.
KR1020087022996A 2006-02-21 2007-02-21 펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 lsi KR101388125B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00044498 2006-02-21
JP2006044498 2006-02-21
PCT/JP2007/053711 WO2007105487A1 (ja) 2006-02-21 2007-02-21 電力変換制御回路、電力変換制御用ｌｓｉ、差分検出回路およびパルス幅制御信号発生回路

Publications (2)

Publication Number Publication Date
KR20090009786A KR20090009786A (ko) 2009-01-23
KR101388125B1 true KR101388125B1 (ko) 2014-04-23

Family

ID=38509323

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087022996A KR101388125B1 (ko) 2006-02-21 2007-02-21 펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 lsi

Country Status (5)

Country Link
US (1) US8085023B2 (ko)
EP (1) EP2015435A1 (ko)
JP (1) JP5023339B2 (ko)
KR (1) KR101388125B1 (ko)
WO (1) WO2007105487A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9297842B2 (en) * 2008-01-15 2016-03-29 Nagasaki University, National University Corporation Frequency detection device
KR101944877B1 (ko) * 2012-05-08 2019-02-07 페어차일드코리아반도체 주식회사 제어 장치, 제어 방법, 및 이를 이용하는 디지털 ｄｃ-ｄｃ 컨버터
JP7136039B2 (ja) * 2019-08-02 2022-09-13 株式会社デンソー 電力変換装置
JP2022104345A (ja) * 2020-12-28 2022-07-08 セイコーエプソン株式会社 振動整流誤差補正装置、センサーモジュール及び振動整流誤差補正方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279387A (ja) * 1985-10-02 1987-04-11 Iwatsu Electric Co Ltd 時間間隔測定装置
JPH05249260A (ja) * 1992-03-06 1993-09-28 Seiko Epson Corp 時間計測方法
US5408064A (en) 1990-07-13 1995-04-18 Sodick Co., Ltd. Pulse generating method and apparatus
JP2004336852A (ja) 2003-05-01 2004-11-25 Fujio Kurokawa デジタル制御装置および集積回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7292081B2 (en) * 2003-05-22 2007-11-06 Densei-Lambda Kabushiki Kaisha Pulse generator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279387A (ja) * 1985-10-02 1987-04-11 Iwatsu Electric Co Ltd 時間間隔測定装置
US5408064A (en) 1990-07-13 1995-04-18 Sodick Co., Ltd. Pulse generating method and apparatus
JPH05249260A (ja) * 1992-03-06 1993-09-28 Seiko Epson Corp 時間計測方法
JP2004336852A (ja) 2003-05-01 2004-11-25 Fujio Kurokawa デジタル制御装置および集積回路

Also Published As

Publication number Publication date
JP5023339B2 (ja) 2012-09-12
KR20090009786A (ko) 2009-01-23
US20090167393A1 (en) 2009-07-02
US8085023B2 (en) 2011-12-27
JPWO2007105487A1 (ja) 2009-07-30
WO2007105487A1 (ja) 2007-09-20
EP2015435A1 (en) 2009-01-14

Similar Documents

Publication Publication Date Title
KR101972661B1 (ko) 클럭 주파수 체배기를 위한 방법 및 장치
US8786375B2 (en) Runtime compensated oscillator
CN103257569A (zh) 时间测量电路、方法和系统
US20050225351A1 (en) Method for detecting a power load of a power supply module according to duty cycle detection, and related device
CN103095294A (zh) Pll电路、通信装置以及通信装置的回环测试方法
EP3817228A1 (en) A time measurement circuit, related system comprising a pwm signal generator circuit and a time measurement circuit, and corresponding integrated circuit
KR101388125B1 (ko) 펄스폭 제어 신호 발생 회로, 전력 변환 제어 회로 및 전력 변환 제어용 lsi
US20160028379A1 (en) Clock generator
KR20140024213A (ko) 링 오실레이터 타이머 회로
CN101271142A (zh) 互补金属氧化物半导体单片集成的峰值检测电路
EP1963870A2 (en) Current measurement circuit and method
KR101388127B1 (ko) 신호 비교 회로 및 전력 변환 장치
KR101704600B1 (ko) 홀센서 글리치 제거 장치
CN102138078A (zh) 用于测量在电子元件上的电压的至少一个值的装置
US20040027181A1 (en) Clock multiplying PLL circuit
WO2018192790A1 (en) Oscillator circuit with comparator delay cancelation
JP5213808B2 (ja) 時間計測回路
JP2009118362A (ja) Ａ−ｄ変換装置
GB2285548A (en) Automatically-corrected ramp generator
JP2003143011A (ja) アナログ−ディジタル変換回路
CN102098042B (zh) 滤波器截止频率校正电路
CN111654281B (zh) 时数转换器
JP4828560B2 (ja) 三角波生成回路および台形波生成回路
JP2009055597A (ja) タイミング発生回路
JP5509624B2 (ja) 信号発生装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee