WO2007105487A1

WO2007105487A1 - 電力変換制御回路、電力変換制御用ｌｓｉ、差分検出回路およびパルス幅制御信号発生回路

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Publication number: WO2007105487A1
Application number: PCT/JP2007/053711
Authority: WO
Inventors: Fujio Kurokawa
Original assignee: Nagasaki University, National University Corporation
Priority date: 2006-02-21
Filing date: 2007-02-21
Publication date: 2007-09-20
Also published as: JP5023339B2; US8085023B2; US20090167393A1; JPWO2007105487A1; KR20090009786A; EP2015435A1; KR101388125B1

Abstract

電力変換をする際にクロック周波数が高い基準信号により制御する場合と同等の制御精度を、クロック周波数が低い基準信号により得る。時間量信号発生回路12により基準電圧EREFに対する出力電圧EOの差分に相当する時間量信号S3を基準タイミング信号S1に同期して発生させ、位相シフト信号発生回路13とカウンタ回路14とデジタル加算回路15とにより、位相が〔S0の周期〕/nずつ順次遅れているn個の位相シフト信号の組を発生しこれらの個数をそれぞれカウントし、n個のカウント値を加算する。スイッチ素子オン時間決定回路16と制御信号生成回路17とにより加算値ADDを入力してオン時間TONに相当する制御信号S5を生成する。

Description

電力変換制御回路、電力変換制御用 L S I 、差分検出回路およびパルス幅制御信号発生回路技術分野

本発明は、（ 1 ) 電力変換明をする際にクロック周波数が高い基準信号により制御する場合と同等の細制御精度を、クロック周波数が低い基準信号により得ることができる電力変換制御回路および電力変換制御用 L S I 、（ 2 ) 2つの電圧信号の差分を高分解精度のデジタル値として検出できる差分検出回路、（ 3 ) 整数で与えられる時間設定値から当該時間設定値に応じた高分解精度のパルス幅信号を発生できるパルス幅制御信号発生回路に関する。背景技術

D C /D Cコンバータ等の電力変換回路の電力変換制御回路（本明細書では、「電力変換制御回路」と言う）には、（ 1 ) 温度変化による影響が少ないこと、（ 2 ) 各種パラメータの設定をプロダラマブルに行うことができること等の理由力ゝら、マイクロプロセッサを含むデジタル L S I が使用されつつある。発明が解決しようとする課題

ところで、電力変換制御回路として、制御対象の出力電圧 E。と、基準電圧（目標値電圧） E _{R E F}との差分を時間量に置き換えて検出し、この時間量に基づき、制御信号（矩形波）のデューティを決定するものも提供されている。この電力変換制御回路では、最低で 5 O M H z程度以上の周波数のク口ックジェネレータを使用して前記時間量を検出すれば高精度の制御ができる。

しかし、一般に普及しているクロックジェネレータの周波数は ² 5 M H z程度止まりであり、 5 O M H z以上のクロックで制御を行うおうとすると、価格の高いク口ックジェネレータを使用せざるを得ない。

本発明の目的は、電力変換をするに際してクロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準ク口ック信号から得ることができる電力変換制御回路おょぴ電力変換制御用 L S I を提供することにある。

• 本発明の他の目的は、クロック周波数が高い基準信号による制御と同等の検出精度を周波数が低い基準クロック信号から得ることができる差分検出回路を提供するこ ^にある。

本発明の他の目的は、クロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができるパルス幅制御信号発生回路を提供することにある。 ' 課題を解決するための手段

本発明の電力変換制御回路は、電力変換回路のスィツチ素子のォン時間に相当する制御信号を生成するものであり、

基準タイミング信号を発生するタイミング生成回路と、基準電圧および電力変換回路の出力電圧を入力し、前記基準電圧に対する前記出力電圧の差分に相当する時間量信号を前記基準タイミング信号に同期して発生する時間量信号発生回路と、基準クロック信号を入力し、この基準クロック信号から、位相が

〔基準クロック信号の周期〕 Z nずつ順次遅れている n個の位相シフト信号の組を発生する位相シフト信号発生回路と、

前記時間量信号がアクティブのときに、前記 η個の位相シフト信号を入力しこれらのパルス個数を前記基準タイミング信号に同期してそれぞれカウントし、 η個のカウント値をデジタル出力する力ゥンタ回路と、

前記 η個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、前記加算値を入力して前記スィッチ素子の前記オン時間を決定し、このオン時間を整数値としてデジタル出力するスィツチ素子ォン時間決定回路と、

前記 η個の位相シフト信号を前記基準タイミング信号に同期して入力し、前記オン時間に相当する、前記基準クロック信号の η倍精度の制御信号を生成する制御信号生成回路と、を備えたことを特徴とする。

本発明の電力変換制御回路では、前記位相シフト信号発生回路は、 ( 11— 1 ) 個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号の周期〕 Ζ ηずつ順次遅らせて、前記位相シフト信号を発生するように構成することができる。

本発明の電力変換制御回路では、前記カウンタ回路は、

一方の入力端子に入力された前記時間量信号と他方の入力端子に入力された前記位相シフト信号を入力して論理積をパルスで出力する η個の A N Dゲートと、 1

4 前記 n個の A N Dゲートの出力パルスをそれぞれカウントし各カウント値をデジタル出力する n個の直並列変換型カウンタと、を備えて構成することができる。

本発明の電力変換制御回路では、前記制御信号生成回路は、入力した前記オン時間の値 N ₂を、

Ν _{2 1} + Ν _{2 2} + · · · + Ν _{2 η} = Ν ₂

Ν ₂！≥ Ν _{2 2}≥ - ■ · ≥ Ν _{2 η}が満たされるように、 η個の整数. Ν ₂ , , Ν _{2 2} , Ν _{2 1}， · · · ， Ν _{2 η}に分配する分配回路と、

プリセットされた値に相当する個数のパルスを、位相を〔基準クロック信号の周期〕 / ηずつ順次遅らせて出力する η個の並直列変換型カゥンタと、

前記並直列変換型カウンタの出力パルスを合成しこれを制御信号として出力するパルス合成回路と、を備えて構成することができる。

本発明の電力変換制御回路では、前記電力変換回路を D C ZD C コンバータ、あるいは D C ZD C コンバータゃィンバータで構成することができる。

本発明の電力変換制御用 L S I は、上記の電力変換制御回路がパッケージされてなることを特徴とする。

本発明の差分検出回路は、基準タイミング信号を発生するタイミング生成回路と、

2つの電圧信号を入力しその差分に相当する時間量信号を前記基準タイミング信号に同期して発生する時間量信号発生回路と、所定の基準ク口ック信号を入力し、この基準ク口ック信号から、位相が〔基準クロック信号の周期〕 / nずつ順次遅れている n個の位相シフト信号の組を発生する位相シフト信号発生回路と、

前記時間量信号がアクティブのときに、前記 n個の位相シフト信号を入力しこれらのパルス個数を前記基準タイミング信号に同期してそれぞれ力ゥントし、 'n個の力ゥント値をデジタル出力する力ゥンタ回路と、

前記 n個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、を備えたことを特徴とする。

本発明のパルス幅制御信号発生回路は、基準タイミング信号を発生するタイミング生成回路と、

所定の基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕 Z nずつ順次遅れている n個の位相シフト信号の組を発生する位相シフト信号発生回路と、

時間設定値を整数値として入力するとともに、前記基準クロック信号に基づく n個の位相シフト信号を前記基準タイミング信号に同期して入力し、前記時間設定値に相当する、前記基準クロック信号の n倍精度の制御信号を生成する制御信号生成回路と、を備えたことを特徴とする。図面の簡単な説明

図 1

本発明の実施例における電力変換制御回路を示すブロック図である。 2007/053711

6 図 2 '

電力変換制御回路を用いた電力変換システムを示す図である。図 3

本発明の差分検出回路の一実施形態を示す説明図である。

図 4

本発明のパルス幅制御信号発生回路の一実施形態を示す説明図である。

図 5

電力変換制御回路のうち、タイミング生成回路、時間量信号発生回路、位相シフト信号発生回路おょぴカウンタ回路を示す図である。図 6

電力変換制御回路のうち、デジタル加算回路、スィッチ素子オン時間決定回路および制御信号生成回路を示す図である。

図 7

図 3および図 4に示した電力変換制御回路の動作を説明するタイミング図である。

図 8

，図 3および図 4に示した電力変換制御回路の動作を説明するタイミング図である。

図 9

図 3および図 4に示した電力変換制御回路の動作を説明する他のタイミング図である。

図 1 0

( A ) , ( B ) , ( C ) は、高精度化、高速化を図った他の実施例を示す図である。図 1 1

電圧検出用第 1積分回路，電圧検出用第 2積分回路の動作を示すタイミング図である。発明の効果

本発明の電力変換制御回路および電力変換制御用 L S I では、電力変換をするに際してクロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる。

本発明の差分検出回路では、ク口ック周波数が高い基準信号による制御と同等の検出精度を周波数が低い基準クロック信号から得ることができる。

本発明のパルス幅制御信号発生回路では、ク口ック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる。実施例

図 1 は本発明の実施例を示す説明図である。図 1 において電力変換制御回路 1 は電力変換制御用 L S I にノッケージされ、オン時間 T'。_Nに相当する制御信号 S ₅を生成しており、電力変換制御回路 1 が生成した制御信号 S ₅はドライブ回路 1 2 0に送出され、ドライブ回路 1 2 0が電力変換回路 1 0 0 に駆動信号 D R Vを送出する。本実施形態では、電力変換回路 1 0 0は、直流出力されるものであれば適用可能であり、典型的には D C Z D Cコンバータ（図 2参照）であるが、 A C / D Cコンバータに適用することもできる。 537H

8 電力変換制御回路 1 は、タイミング生成回路 1 1 と、時間量信号発生回路 1 2 と、位相シフト信号発生回路 1 3 と、カウンタ回路 1 4 と、デジタル加算回路 1 5 と、スィッチ素子オン時間決定回路 1 6 と、制御信号生成回路 1 7 とを備えている。

タイミング生成回路 1 1 は、基準タイミング信号を発生する。基準タイミング信号 S iにより、電力変換回路 1 0 0のオン ' オフの周期が決定される。

時間量信号発生回路 1 2は、基準電圧 E _{R E F}および電力変換回路 1 0 0 の出力電圧 E。を入力し、基準電圧 E _{R E F}に対する出力電圧 E。の差分に相当する時間量信号 S ₃を基準タイミング信号 S 丄に同期して発生する。基準電圧 E _{R E F}に対する出力電圧 E。の差分を ^間量信号 S ₃に変換するために、典型的には、後述する 2組の C R回路（図 3参照）を使用することができる。また、時間量信号発生回路 1 2は、基準電圧 E _{R E F}に対して出力電圧 Ε ₀が大きいか小さいかを判定する判別回路を備えることができる。

位相シフト信号発生回路 1 3は、基準クロック信号 S。を入力し、この基準クロック信号 S。から、位相が〔基準クロック信号 S。の周期 Τ。〕 ηずつ順次遅れている r 個の位相シフト信号 S ₄ ， S

_{4 2} , ■ · · , S _{4 n}の組を発生する。

カウンタ回路 1 4は、時間量信号 S ₃がアクティブのときに、 n 個の位相シフト信号 S ₄ i， S _{4 2} , ■ • · , S _{4 n}を入力しこれらのパルス個数を基準タイミング信号 sェに同期してそれぞれ力ゥントし、 n個のカウント値 N i , N _{1 2}， ■ ■ · ， N _nをデジタル出力する。デジタル加算回路 1 5は、 n個のカウント値 Ν , Ν , ■ · ·， N _{l n}を入力して加算し加算値 A D Dを時間量信号 S ₃に相当する値としてデジタル出力する。

スィツチ素子オン時間決定回路 1 6は、加算値 A D Dを入力して電力変換回路 1 0 0の図示しないスィツチ素子のオン時間 T _{O N}を決定しオン時間 T。_Nを整数値 N ₂としてデジタル出力する。

制御信号生成回路 1 7は、 n個の位相シフト信号 S ₄ i， S _{4 2} , '.· · , S _{4 n}を基準タイミング信号に同期して入力し、オン時間 T _{O N} に相当する、基準クロック信号 S。の n倍精度の制御信号 S ₅を生成する。

図 2は、電力変換制御回路 1 を用いた電力変換システムを示す図であり、電力変換システム 2 0 0は、電力変換回路（図 2では、降圧形の D C Z D Cコンバータ 1 0 1 ) と、電力変換制御回路 1 と、ドライブ回路 1 2 0 とからなる。

D Cノ D Cコンバータ 1 0 1 は、入力端子 a 1 と出力端子 b 1

(入力端子 a 2および出力端子 b · 2はグランド G N D ) との間に直列接続されたスィツチング用のトランジスタ T r およびインダクタしと、トランジスタ T rのインダクタ L側の端子とグランド G N Dとの間に接続されたダイオード Dと、出力端子 b 1， b 2間に接続されたキャパシタ C と力らなる。図 2では、 D C / D Cコンバータ 1 0 1の入力側（入力端子 a 1， a 2間）には直流電源 E i が接続され、出力側（出力端子 b 1 , b 2間）には負荷 Rが接続されている。

電力変換制御回路 1 は、 D C / D Cコンバータ 1 0 1の出力電圧 E。を入力し、上述した制御信号 S ₅をドライブ回路 1 2 0に出力 1

10 し、ドライブ回路 1 2 0は D C Z D Cコンバータ 1 0 1のトランジスタ T r に駆動信号を送出する。

図 3は本発明の差分検出回路を示すブロック図である。図 3において、差分検出回路 2は、タイミング生成回路 2 1 と、時間量信号発生回路 2 2 と、位相シフト信号発生回路 2 3 と、カウンタ回路 ² 4 と、デジタル加算回路 2 5 とからなる。

タイミング生成回路 2 1は、基準タイミング信号 S iを発生す.る。時間量信号発生回路 2 2は、 2つの電圧信号 E _A， E _Bを入力しその差分（E _B — E _A) に相当する時間量信号 S ₃を基準タイミング信号 S iに同期して発生する。

位相シフト信号発生回路 2 3は、基準クロック信号 S。を入力し、この基準クロック信号 S。から、位相が〔基準クロック信号 S 。の周期 T。〕 Z nずつ順次遅れている n個の位相シフト信号の組 S _{4 1} , S _{4 2} , · · · ， S _{4 n}を発生する。

カウンタ回路 2 4は、時間量信号 S ₃と位相シフト信号 S ₄ ， S _{4 2} , ■ · · , S _{4 n}とを入力しており、 S ₃がアクティブのときに S _{4 1} , S _{4 2}， · · · ， S _{4 n}を入力しこれらのパルス個数を基準タイミング信号に同期してそれぞれカウントし、 n個のカウント値 N

！！ , N！ ₂ , · ■ · ， N _{4 n}をデジタル出力する。

デジタル加算回路 2 5は、 n個のカウント値 N i i， N _{χ 2} , · · · , N i _nを入力して加算し、この加算値を時間量信号に相当する値としてデジタル出力する。

図 4は本発明のパルス幅制御信号発生回路を示すブロック図である。図 4において、パルス幅制御信号発生回路 3は、タイミング生成回路 3 1 と、位相シフト信号発生回路 3 2 と、制御信号生成回路 3 3 とからなる。

タイミング生成回路 3 1 は、基準タイミング信号 S iを発生する。位相シフト信号発生回路 3 2は、基準クロック信号 S。を入力し、この基準クロック信号 S。から、位相が〔基準クロック信号 S 0の周期〕 / ηずつ順次遅れている n個の位相シフト信号の組 S ₄ , S _{4 2}， · · ■ ， S _{4 n}を発生する。また、位相シフト信号発生回路 3 2は、（ n— 1 )個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号 S。の周期〕 Z nずつ順次遅らせて、位相シフト信号 S _{4 1} , S _{4 2} , ' . ' ， 3_{4 11}を発生する。

制御信号生成回路 3 3 は、時間設定値を整数値 N ₂ として入力するとともに、基準クロック信号 S。に基づく n個の位相シフト信号 S _{4 1}， S _{4 2}， · ■ · , S _{4 n}を基準タイミング信号 S に同期して入力し、時間設定値（整数値 N ₂) に相当する、基準クロック信号の n倍精度のパルス幅制御信号 S p ( T。_N時間に相当する）を生成する。

究明を実施するための最良の形態

図 5 , 図 6の回路図、および図 7，図 8，図 9のタイミングチヤートにより上述した電力変換制御回路 1 の構成および動作を詳細に説明する。電力変換制御回路 1のうち、タイミング生成回路 1.1、時間量信号発生回路 1 2、位相シフト信号発生回路 1 3およびカウンタ回路 1 4を図.5 に示し、デジタル加算回路 1 5、スィッチ素子オン時間決定回路 1 6および制御信号生成回路 1 7 を図 6に示す。

カウンタ 1 1 1 は、セットされたプリセット値（スイッチング周波数のセッティング値であるデジタル値 P S ) に対応した基準タイミング信号 S iを生成している。基準タイミング信号の周波数 ( 1 0 0 k H zオーダ）により、制御信号生成回路 1 7が生成する制御信号 S ₅のオン · オフの周波数が決定される。基準タイミング信号 S iは、後述する基準クロック信号 S。から生成されるもので、出力電圧 E。を入力する電圧入力回路 1 2 1 のトランジスタスィツチ T r ェおよび基準電圧 E _{R E F}を入力する基準電圧入力回路 1 2 2のトランジスタスィッチ T r ₂に送出される。なお、カウンタ.1 1 1 は、図 1のタイミング生成回路 1 1 を構成する。

電圧入力回路 1 2 1 は、一方端子に出力電圧 E ₀が加えられる入力抵抗 r ェと、入力抵抗 r iの他方端子とグランドとの間に接続されたキャパシタとトランジスタスィッチ T r^ と、しきい値電圧 V_{T H}が正極端子に入力された比較器 C m p ェとからなる。また、基準電圧入力回路 1 2 2は、一方端子に基準電圧 E _{R E F}が加えられる入力抵抗 r ₂と、入力抵抗 r ₂の他方端子とグランドとの間に接続されたキャパシタ C ₂とトランジスタスィッチ T r ₂と、しきい値電圧 V_{T H}が正極端子に入力された比較器 C m p ₂ とからなる。トテンジスタスイッチ T r ！ , T r ₂には、基準タイミング信号 S が入力される。また、比較器 C m _{P l}と比較器 C m p ₂の出力端子は E X O Rゲート 1 2 3 に接続されている。

基準タイミング信号 S i力 S トランジスタスィッチ T r ^ T r sをオフすると、図 7に示すように、キャパシタ C iの端子電圧（比較器 C m p iの入力信号） V ェおよびキャパシタ C ₂の端子電圧（比較器 C m p ₂の入力信号） V _{1 2}が上昇する。図 7に示すように端子電圧 V ₁ がしきい値電圧 V_{T H}に達すると S _{2 1}は立下り、端子電圧 V ₂がしきい値電圧 V _{T H}に達すると S ₂。が立ち下る。なお、電圧入力回路 1 2 1、基準電圧入力回路 1 2 2 を S iのタィミングで動作する電圧制御発振器（V C O) により構成することもできる。電圧制御発振器（V C O) は、入力電圧が高ければ高いほど最初のパルスが早く現れるので、 V C Oとして発振周期が S の周期 T s よりも大きくなるようなものを使用することで、上記の C R積分回路と同様に動作させることができる。 .

また、図 7に示すように E X O Rゲート 1 2 3の出力（時間量信号 S ₃ ) は、 S _{2 1} と S _{2 2}の立下りの時間差を出力する。 S _{2 1}， S _{2 2}は、後述するデジタルフィルタ 1 6 1 に入力され、デジタルフィルタ 1 6 1 は、 s _{2 1}の立下りと s _{2 2}の立下りとの時間的前後関係を検出する。なお、電圧入力回路 1 2 1 と基準電圧入力回路 1 2 2 と E X O Rゲート 1 2 3 とが、図 1 の時間量信号発生回路 1 2を構成する。

3個のディレイ回路 1 3 ( 2 ) ， 1 3 ( 3 ) ， 1 3 ( 4 ) は、図 8に詳細に示すように示すように基準クロック信号 S。（図 7では位相シフト信号 S _{4 1}としてある）'に対して、位相を〔基準クロック信号 S。の周期〕 Z 4ずつ順次遅らせて、位相シフト信号 S _{4 2} , s,₄ a , s _{4 4}を発生する。なお、基準クロック信号 S。の信号ライン（位相シフト信号 S ₄ iの信号ライン）と、 3個のディレイ回路 1 3 ( 2 ) ， 1 3 ( 3 ) ， 1 3 ( 4 ) が、図 1 の位相シフト信号発生回路 1 3を構成する。

E X O Rゲート 1 2 3 の出力信号（時間量信号 S ₃) は、 AN D ゲート A n d , A n d ₂ , A n d ₃ , A n d ₄の一方の入力端子に入力され、他方の入力端子に位相シフト信号 S ₄ , S _{4 2}， S _{4 3}， S _{4 4}が入力される。 A N Dゲート A n A n d ₂ , A n d ₃ ,

A n d ₄は、これらの入力信号の論理積をパルスで出力する。

直並列変換型カウンタ 1 4 ( 1 ) ' 1 4 ( 2 ) , 1 4 ( 3 ) ， 1 4 ( 4 ) は、 A N Dゲート A n d A n d ₂ , A n d ₃ , A n d ₄ の出力パルスをそれぞれカウントして 4個のカウント値 N _{1 1 ;} N！ ₂， N _{1 3}， N _{1 4}) をデジタル出力する。図 8では、カウント値

N i ^ N ^ N Aが、「 4」，「 4 J ，「 3」，「 3」の場合が示されている。なお、直並列変換型カウンタ 1 4 ( 1 ) ， 1 4 ( 2 ) ， 1 4 ( 3 ) , 1 4 ( 4 ) と、 AN Dゲート A n d A n d ₂ , A n d a , A n d ₄とが、図 1のカウンタ回路 1 4を構成する。カウント値 N _{1 2} , N _{1 3}， N _{1 4}は、図 .6 に示すように、加算回路 AD D E Rに出力され、加算回路 AD D E Rは加算値 AD Dとして、 N _{1 ;l} + N _{1 2} + N _{1 3} + N _{1 4} ( 4 + 4 + 3 + 3 = 1 4 ) を出力する。この加算値 AD Dは、前述したように、時間量信号 S ₃に相当する値（すなわち、基準電圧 E _{R E F}に対する出力電圧 E。の差分に相当する値）である。なお、加算回路 AD D E Rは、図 1 に示したデジタル加算回路 1 5を構成する。

デジタルフィルタ 1 6 1は、加算値 AD Dを入力して、 D CZD Cコンバータ 1 0 1 の図示しないスィッチ素子（図 2参照）のオン時間 T _{O N}を整数値で決定し、このオン時間 T。_Nを整数値 N ₂としてデジタル出力する。また、デジタルフィルタ 1 6 1 は、オフセット値、ゲイン、遮断周波数等の値をプリセットすることができるように構成されている。

さらに、デジタルフィルタ 1 6 1 は、前述したように、 S ₂丄 -, S _{2 2}を入力し、 S _{2 1}の立下りと S _{2 2}の立下りとの時間的前後関係 (すなわち、電力変換回路 1 0 0の出力電圧 E。が基準電圧 E _{R E F} よりも大きいか小さいか）を判断している。

デジタルフィルタ 1 6 1の出力（整数値 N ₂ ) は、たとえば、 C A/ ( 1 + s τ ) ] X ( E _{R E} ρ - Ε ₀)

(Α : 定数、 s ：ラプラス演算子、 τ ：時定数）のような制御量に対応する値であり、基準タイミング信号 S iの次の周期のオン時間 T o _Nに相当する。なお、デジタルフィルタ 1 6 1 が、図 1 のスイッチ素子オン時間決定回路 1 6を構成する。

分配回路 1 7 1は、入力したオン時間 T。_Nの値を、

N _{2 1} + N _{2 2} + N _{2 3} + N _{2 4} = N ₂

' N ₂ ≥ N _{2 2}≥ N _{2 3} N ₂₄が満たされるように、 4個の整数 N ₂ ！ , N _{2 2}， N _{2 3}， N _{2 4}に分配する。本実施形態では、図 9 に示すように、 N ₂ = 2 2であり、したがって N _{2 1} = 6， N _{2 2} = 6 , N ₂ 3 = 5 , N _{2 4} = 5 となる。

並直列変換型カウンタ 1 7 2 ( 1 ) ， 1 7 2 ( 2 ) , 1 7 2 ( 3 ) , 1 7 2 ( 4 ) は、ダウンカウンタであり、 4個の整数 N _{2 1}， N _{2 2}， N ₂ 3 , Ν _{2 4}をプリセットし、セットされた個数のパルスが入力されたときに、位相が〔基準クロック信号 S 。の周期〕 Ζ 4ずつ順次遅れたパルスを出力する。

パルス合成回路 1 7 3 (フリップフロップ F F ) は、基準タイミング信号 s iでセットされ、制御パルス S ₅を立ち上げ、並直列変換型カウンタ 1 7 2 ( 1 ) ， 1 7 2 ( 2 ) ， 1 7 2 ( 3 ) ， 1 7 2 ( 4 ) が出力するパルスのうち最後のパルスで制御信号 S ₅を立ち下げる。

なお、分配回路 1 7 1、並直列変換型カウンタ 1 7 2 ( 1 ),· 1 7 2 ( 2 )， 1 7 2 ( 3 )， 1 7 2 ( 4 ) およびパルス合成回路 1 7 3.が、図 1の制御信号生成回路 1 7を構成する。

以下、本発明の実施形態をさらに詳細に説明する。

また、図 1 0 (A) に示すように、 N (ここでは N = 2 ) の電圧検出用第 1積分回路 2 1 1， 2 1 2を用い、これらの動作タイミングを、ディレイ Xにより T p/Nだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。また、図 1.0 (B ) に示すように、 N (ここでは N= 2 ) の電圧検出用第 2積分回路 2 2 1， 2 2 2を用い、これらの動作タイミングを、ディレイ Xにより T _PZNだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。さらに、図 1 0 ( C ) に示すように、 N (ここでは N = 2 ) 組の電圧検出用第 1積分回路 2 1 1 ， 2 1 2 と電圧検出用第 2積分回路 2 2 1 ， 2 2 2を用い、これらの動作タイミングを、ディレイ Xにより T _P / Nだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。なお、上記の例では、トランジスタスィッチのオンオフの 1周期あたり 1回、電圧偏差検出を 1回としている（電流制御回路 3を制御するためのデジタル数値 N_RMを 1 回検出）が、図 1 1 に示すように、第 1 クロック S _eの 1周期 T _eあたり、デジタル数値 N_RMを複数回検出するようにしてもよい。図 1 1 では、第 1 クロック S _e の 1周期 T _eあたり、上記した係数値の差 Δ N_Rを複数回（ここでは' 4回であり、計測値を Δ N _R丄， Λ N _{R 2} , Δ N _R a , Δ N _{R 4}で示す）検出した様子が示されている。

Claims

請求の範囲

1 . 電力変換回路のスィツチ素子のオン時間に相当する制御信号を生成する電力変換制御回路において、

第 1基準タイミング信号を発生する第 1 タイミング生成回路と、基準電圧および電力変換回路の出力電圧を入力し、前記基準電圧に対する前記出力電圧の差分に相当する時間量信号を前記第 1基準タイミング信号に同期して発生する時間量信号発生回路と、 . 基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕 Z nずつ順次遅れている n個の位相シフト信号の組を発生する位相シフト信号発生回路と、

前記時間量信号がァクティブのときに、前記 A個の位相シフト信号を入力しこれらのパルス個数を前記第 1基準タイミング信号に同期してそれぞれカウントし、 n個のカウント値をデジタル出力するカウンタ回路と、

前記 n個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、前記加算値を人力して前記スィツチ素子の前記オン時間を決定し、このオン時間を整数値としてデジタル出力するスィツチ素子ォン時間決定回路と、

第 2基準タイミング信号を発生する第 2タイミング生成回路と、前記 n個の位相シフト信号を前記第 2基準タイミング信号に同期して入力し、前記オン時間に相当する、前記基準クロック信号の n倍精度の制御信号を生成する制御信号生成回路と、を備えたことを特徴とする電力変換制御回路。

2 . 前記位相シフト信号発生回路は、（ n — 1 ) 個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号の周期〕ずつ順次遅らせて、前記位相シフト信号を発生する、ことを特徴とする請求項 1に記載の電力変換制御回路。

3. 前記カウンタ回路は、

一方の入力端子に入力された前記時間量信号と他方の入力端子に入力された前記位相シフト信号を入力して論理積をパルスで出力する n個の ANDゲートと、

前記 n個の AN Dゲートの出力パルスをそれぞれカウントし各カウント値をデジタル出力する n個の直並列変換型カウンタと、を備えたことを特徴とする請求項 1 または 2 に記載の電力変換制御回路。

4. 前記制御信号生成回路は、

入力した前記オン時間の値 N 2を、

N 2 1 + N 2 2 + - · - + N 2 n = N 2

Ν 2 1 ≥ Ν 2 2 ≥ · · · ≥ Ν 2 ηが満たされるように、 η個の整数 Ν 2 1， Ν 2 2 , Ν 2 1 , · · ··， Ν 2 ηに分配する分配回路と、プリセットされた値に相当する個数のパルスを、位相を〔基準クロック信号の周期〕 Ζ ηずつ順次遅らせて出力する η個の並直列変換型カゥンタと、

前記並直列変換型カウンタの出力パルスを合成しこれを制御信号として出力するパルス合成回路と、を備えたことを特徴とする請求項 1から 3の何れかに記載の電力変換制御回路。

5. 前記電力変換回路が D C ZD Cコンバータであることを特徴とする請求項 1から 4の何れかに記載の電力変換制御回路。

6. 請求項 1から 5の何れかに記載の電力変換制御回路がパッケージされてなることを特徴とする電力変換制御用 L S I 。

7 . 基準タイミング信号を発生するタイミング生成回路と、

2つの電圧信号を入力しその差分に相当する時間量信号を前記基準タイミング信号に同期して発生する時間量信号発生回路と、所定の基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕 Z nずつ順次遅れている n個の位相シフト信号の組を発生する位相シフト信号発生回路と、

前記時間量信号がアクティブのときに、前記 n個の位相シフト信号を入力しこれらのパルス個数を前記基準タイミング信号に同期してそれぞれカウントし、 n個のカウント値をデジタル出力する力ゥンタ回路と、

前記 n個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、を備えたことを特徴とする差分検出回路。

8 . 基準タイミング信号を発生するタイミング生成回路と、

所定の基準クロック信号を入力し、；の基準クロック信号から、位相が〔基準クロック信号の周期〕 / nずつ順次遅れている n倆の位相シフト信号の組を発生する位相シフト信号発生回路と、

時間設定値を整数値として入力するとともに、前記基準クロック信号に基づく n個の位相シフト信号を前記基準タイミング信号に同期して入力し、前記時間設定値に相当する、前記基準クロック信号の n倍精度の制御信号を生成する制御信号生成回路と、を備えたことを特徴とするパルス幅制御信号発生回路。