JP2004336852A - デジタル制御装置および集積回路 - Google Patents

Abstract

【課題】たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できる。
【解決手段】電力変換回路３から少なくとも１つのアナログ信号を入力するとともに、これらのアナログ信号の検出基準となる少なくとも１つの基準アナログ信号を所定回路から入力し、各アナログ信号の値を離散時間量で表される信号に変換するアナログ量／時間量変換手段１１と、アナログ量／時間量変換手段１１からの時間量信号に基づき、アナログ信号Ｅｏと基準アナログ信号Ｅｒとの差分に相応するデジタル信号を生成する差分生成手段１２と、差分生成手段１２が生成したデジタル信号に基づき前記各スイッチの制御信号を生成するスイッチ制御信号生成手段１３とを備えている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電力変換回路の制御装置に関し、制御信号を高速でデジタル演算することができる制御装置および集積回路に関する。
【０００２】
【従来の技術】
アナログ信号を入出力する電力変換回路に適用される制御装置は、図５２に示すように、演算増幅器を用いた、アナログ差動増幅器や、アナログ比例回路、アナログ積分器、アナログ微分回路が用いられている。図５２では、図示しない電力変換回路の出力電圧Ｅ１と基準電圧Ｅｒとを差動増幅器９１に入力し、差動増幅器９１の出力を比例回路９２、積分回路９３、微分回路９４に入力しこれらの各回路からの出力を加算器９５により加算し、比較器９６により加算器９５からの加算信号とＰＷＭ制御用の信号とを比較して当該比較信号Ｅ２を前記した電力変換回路のスイッチ素子に出力する。
【０００３】
【発明が解決しようとする課題】
ところで、図５２に示した制御装置では、アナログ演算を行っているため、高速のものでも応答時間の遅れが生じ高速処理には不向きである。
【０００４】
本発明の目的は、制御信号を高速でデジタル演算することができる制御装置に関することができるデジタル制御装置および集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明のデジタル制御装置は、少なくとも１つのスイッチをオン・オフ制御することで、電源からのエネルギーをリアクトルに蓄積し、当該リアクトルに蓄積されたエネルギーを負荷側に放出する電力変換回路に適用されるもので、前記電力変換回路から少なくとも１つのアナログ信号を入力するとともに、これらのアナログ信号の検出基準となる少なくとも１つの基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換するアナログ量／時間量変換手段と、前記アナログ量／時間量変換手段からの時間量信号に基づき、前記アナログ信号と前記基準アナログ信号との差分に相応するデジタル信号を生成する差分生成手段と、前記差分生成手段が生成したデジタル信号に基づき前記各スイッチの制御信号を生成するスイッチ制御信号生成手段とを備えたことを特徴とする。
【０００６】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、
前記電力変換回路のアナログ入力電流、
前記電力変換回路のアナログ入力電圧、
前記リアクトルを流れる電流、
前記リアクトルの端子間電圧、
前記電力変換回路を構成するキャパシタを流れる電流、
前記電力変換回路を構成するキャパシタの端子間電圧、
前記電力変換回路を構成する抵抗を流れる電流、
前記電力変換回路を構成する抵抗の端子間電圧、
前記スイッチの所定端子間を流れる電流、
前記スイッチの所定端子間電圧、
前記電力変換回路の所定部位を流れる電流、
前記電力変換回路の所定部位と他の所定部位との間の電圧、
のうち少なくとも１つを入力して制御するすることができる。
【０００７】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、前記スイッチ制御信号生成手段は、外部から順次入力した繰り返し波形データまたは周期データを入力して、前記各スイッチの前記制御信号を発生することができる。
【０００８】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、前記スイッチ制御信号生成手段は、外部から入力した繰り返し波形信号（アナログ）または内部生成した繰り返し波形信号（アナログ）を入力し、当該繰り返し波形信号を離散時間量で表される信号に変換する時間量信号生成手段と、前記アナログ量／時間量変換手段からの離散時間量で表される信号と、前記時間量信号生成手段からの離散時間量で表される信号との差分に基づいて、固定周期または可変周期で前記各スイッチの前記制御信号を発生するように構成できる。
【０００９】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段の全部または一部、あるいは前記時間量信号生成手段は、電圧制御発振器とすることができるし、所定しきい値電圧に達したときに所定信号を出力するアナログ積分器とすることができる。
【００１０】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段が、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、かつ、前記リアクトルのエネルギー蓄積時および／またはエネルギー放出時における電流値を検出するための２つのアナログ信号を入力し、これら各アナログ信号の値を離散時間量で表される信号に変換するように構成できる。
【００１１】
本発明のデジタル制御装置では、前記差分生成手段は、差分検出手段と演算処理手段とを含み、前記差分検出手段は前記アナログ量／時間量変換手段からの時間量信号を入力して入力信号のデジタル差分信号を検出し、前記演算処理手段は当該デジタル差分信号に比例、積分または微分処理を施した信号を生成することができる。
【００１２】
本発明のデジタル制御装置では、前記差分生成手段は、デジタル信号生成手段と差分処理／演算処理手段とを含み、前記デジタル信号生成手段は前記アナログ量／時間量変換手段からの時間量信号を入力してデジタル信号を生成し、前記差分処理／演算処理手段は当該デジタル信号の差分を生成しこれに比例、積分または微分処理を施した信号を生成することができる。
【００１３】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段が前記基準アナログ信号を入力せずに、前記差分生成手段が、所定回路から、前記基準アナログ信号に対応する基準デジタル信号を入力し、または前記差分生成手段が前記基準アナログ信号に対応する基準値を記憶することができる。
【００１４】
本発明のデジタル制御装置では、さらに、前記電力変換回路からのアナログ信号を入力するアナログ差動増幅器を含むＡ／Ｄ変換回路を備え、前記スイッチ制御信号生成手段は、前記Ａ／Ｄ変換回路からのデジタル信号と、前記差分生成手段が生成したデジタル信号に基づき、固定周期または可変周期で前記各スイッチの制御信号を発生することができる。
【００１５】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子から第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、前記差分検出手段は、前記第１の時間量信号発生手段からの第１のパルス信号と、前記第２の時間量信号発生手段からの第２のパルス信号とを入力し、所定の検出クロックにより、前記第１の時間量信号発生手段からの前記第１のパルス信号のパルス幅と前記第２の時間量信号発生手段からの前記第２のパルス信号のパルス幅との差分を検出して出力することができる。
【００１６】
本発明のデジタル制御装置では、前記差分検出手段は、前記第１の時間量信号発生手段からの前記第１のパルス信号の所定回数目のオン期間と前記第２の時間量信号発生手段からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、前記第１の時間量信号発生手段からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の時間量信号発生手段からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、前記第１の時間量信号発生手段からの前記第１のパルス信号の周期と前記第２の時間量信号発生手段からの前記第２のパルス信号の周期との差分を検出することができる。
【００１７】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記差分検出手段は、前記第１の時間量信号発生手段の前記第１〜第ｈの時間量信号発生要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の時間量信号発生手段の前記第１〜第ｈ′の時間量信号発生要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力することができる。
【００１８】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号に相応する所定のパルス信号を単一の時間量信号発生要素から出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記差分検出手段は、前記第２の時間量信号発生手段の前記第１〜第ｈ′の時間量信号発生要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、前記第１のアナログ信号に相応するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力することができる。
【００１９】
本発明のデジタル制御装置では、前記差分検出手段は、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出することができる。
【００２０】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段からの前記第１のパルス信号を入力する第１のシフトレジスタと、前記第２の時間量信号発生手段からの前記第２のパルス信号を入力する第２のシフトレジスタとを備え、前記差分処理／演算処理手段は、前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、
（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２１】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段の前記第１〜第ｉの時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、前記第２の時間量信号発生手段の前記第１〜第ｉ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群とを備え、前記差分処理／演算処理手段は、前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２２】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタと、前記第２の時間量信号発生手段の前記第１〜第ｉ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群とを備え、前記差分処理／演算処理手段は、前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２３】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段からの前記第１のパルス信号を入力する第１のカウンタと、前記第２の時間量信号発生手段からの前記第２のパルス信号を入力する第２のカウンタとを備え、前記差分処理／演算処理手段は、前記第１のカウンタの値と前記第２のカウンタの値とを入力し、
（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、
（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２４】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段の前記第１〜第ｊの時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、前記第２の時間量信号発生手段の前記第１〜第ｊ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群とを備え、前記差分処理／演算処理手段は、前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２５】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、前記デジタル信号生成手段は、前記第１の時間量信号発生手段からのパルス信号を入力するカウンタと、前記第２の時間量信号発生手段の前記第１〜第ｊ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群とを備え、前記差分処理／演算処理手段は、前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１の時間量信号発生手段からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１の時間量信号発生手段からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力することができる。
【００２６】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、前記第１の時間量信号発生手段および前記第２の時間量信号発生手段が、電圧制御発振器または電流制御発振器により構成することができる。
【００２７】
本発明のデジタル制御装置では、第１の時間量信号発生手段の駆動クロックと、第２の時間量信号発生手段の駆動クロックとを異ならせることができる。
【００２８】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路とを備え、前記差分検出手段は、前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を検出して出力することができる。
【００２９】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分要素からなる第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分要素からなる第２の波形生成回路とを備え、前記差分検出手段は、前記第１の波形生成回路の前記第１〜第ｋの積分要素の出力値から第１のアナログ信号の値を示す積分要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分要素の出力値から第２のアナログ信号の値を示す積分要素を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号の値を示す積分要素の出力値と前記第２のアナログ信号の値を示す積分要素の出力値との差分を検出して出力し、または、
（ｂ）前記第１のアナログ信号の値を示す積分要素の出力値と前記第２のアナログ信号の値を示す積分要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力することができる。
【００３０】
本発明のデジタル制御装置では、前記アナログ量／時間量変換手段は、第１のアナログ信号を相応する信号を生成する第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分要素からなる第２の波形生成回路とを備え、前記差分検出手段は、前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分要素の出力値との差分を検出して出力することができる。
【００３１】
本発明のデジタル制御装置では、外部クロック、自己を構成する要素の何れかが生成するクロックにより、全体が同期駆動することを特徴とすることができる。
【００３２】
本発明のデジタル制御装置は、少なくとも１つのスイッチをオン・オフ制御することで、電源からのエネルギーをリアクトルに蓄積し、当該リアクトルに蓄積されたエネルギーを負荷側に放出する電力変換回路に適用される制御装置において、前記電力変換回路からアナログ出力信号を入力するとともに、これらのアナログ信号の検出基準となる少なくとも１つの基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の差分信号を出力するアナログ比較器と、前記アナログ比較からのアナログ信号の値を離散時間量で表される信号に変換するアナログ量／時間量変換手段と、外部から入力した繰り返し波形信号（アナログ）または内部生成した繰り返し波形信号（アナログ）を入力し当該繰り返し波形信号を離散時間量で表される信号に変換する時間量信号生成手段と、前記時間量信号生成手段からの離散時間量で表される信号とアナログ量／時間量変換手段からの離散時間量で表される信号とを比較する比較手段とを有し、前記比較手段による比較結果に基づいて固定周期または可変周期で前記各スイッチの前記制御信号を発生するスイッチ制御信号生成手段とを備えたことをも特徴とする。
【００３３】
この場合にも、前記アナログ量／時間量変換手段の全部または一部、あるいは前記時間量信号生成手段は、電圧制御発振器、または所定しきい値電圧に達したときに所定信号を出力するアナログ積分器とすることでき、また、外部クロック、自己を構成する要素の何れかが生成するクロックにより、全体が同期駆動することができる。
【００３４】
本発明の集積回路は、１つのチップに実装することも可能であり、これにより、、高速処理も可能な低製造コストの制御装置を実現できる。
【００３５】
【発明の実施の形態】
図１は本発明の基本構成を示すブロック図であり、デジタル制御装置１は、入力ＩＮ，出力ＯＵＴとする電力変換回路３を制御することができる。電力変換回路３は、ＤＣ／ＤＣコンバータ、インバータ（ＡＣ／ＡＣコンバータ）、ＡＣ／ＤＣ，ＤＣ／ＡＣコンバータの何れであってもよく、１つ以上のリアクトル（図１ではリアクトル群３０１で示す）、および１つ以上のスイッチ（図１ではリアクトル群３０１で示す）とを含んでいる。図１ではリアクトル群３０１をバイポーラトランジスタで示してあるが、ＦＥＴ，サイリスタ等の他のスイッチ素子を使用することができる。また、図示はしないが、電力変換回路３は、抵抗，キャパシタ等の他の電気素子、トランス等の電気・電子部品を含むことができる。
【００３６】
図１において、デジタル制御装置１は、アナログ量／時間量変換手段１１と、差分生成手段１２と、スイッチ制御信号生成手段１３とからなる。
アナログ量／時間量変換手段１１は、電力変換回路３からｎａ個の信号Ｓｉｎを入力するとともに、図示しない所定回路から基準アナログ信号Ｓｒｅｆを入力している。信号Ｓｉｎは、電力変換回路３の所定部位からの電気信号であり、リアクトル，抵抗，キャパシタ等の端子電圧である。すなわち、アナログ量／時間量変換手段１１は、電力変換回路３からのアナログ入力電流、アナログ入力電圧、リアクトルを流れる電流、リアクトルの端子間電圧、キャパシタを流れる電流、キャパシタの端子間電圧、抵抗を流れる電流、抵抗の端子間電圧、スイッチの所定端子間を流れる電流、スイッチの所定端子間電圧、電力変換回路３の所定部位を流れる電流、電力変換回路３の所定部位と他の所定部位との間の電圧の少なくとも１つを入力する。
【００３７】
アナログ量／時間量変換手段１１は、基準アナログ信号Ｓｒｅｆを入力せずに基準周波数信号ｐｆ＿ｒｅｆ（基準アナログ信号Ｓｒｅｆを時間量信号に変換したと同様の信号）生成するように構成することができる。さらに、アナログ量／時間量変換手段１１を設けずに、差分生成手段１２が基準アナログ信号Ｓｒｅｆに対応するデジタル値Ｄｒｅｆを入力することができる。
【００３８】
アナログ量／時間量変換手段１１は、入力したアナログ信号の値を離散時間量で表される信号に変換する。アナログ量／時間量変換手段１１は、典型的にはＶＣＯ等のアナログ信号の値を周波数信号に変換する回路または所定しきい値電圧に達したときに所定信号を出力するアナログ積分器である。図１ではアナログ量／時間量変換手段１１の出力をｐｆ（ここでは、ｎｃ個）で示されている。
差分生成手段１２は、入力したアナログ信号に対応する時間量信号とアナログ基準信号（またはｐｆ＿ｒｅｆ）に対応する時間量信号との差分Ｄを生成する。または入力したアナログ信号に対応する時間量信号をデジタル値に変換した値と、Ｄｒｅｆとの差を演算する。
【００３９】
差分生成手段１２の出力Ｄ（ここでは、ｎｄ個）は、スイッチ制御信号生成手段１３に入力される。スイッチ制御信号生成手段１３は、通常の比例処理、積分処理、微分処理を行うことができ、ＰＷＭ制御またはＰＦＭ制御を行うこともできる。なお、比例処理、積分処理、微分処理は、差分生成手段１２において行ってもよいしスイッチ制御信号生成手段１３において行ってもよい。差分生成手段１２は、適宜の時間に依存する関数（一定周期のスロープ波形）を、Ｅｏ−Ｅｒに相当する値に乗算して、これをＤとして出力することができる。また、スイッチ制御信号生成手段１３は、出力Ｄに適宜の時間に依存する関数（一定周期のスロープ波形）を、Ｅｏ−Ｅｒに相当する値に乗算してこれをＳｏｕｔ（ここでは、ｎｂ個）として出力することができる。
【００４０】
図２は、図１のデジタル制御装置１のより具体的な例を示す図である。図２では電力変換回路３は、エネルギー蓄積・放電用のリアクトルを典型的に符号３０１で示し、当該エネルギーの蓄積・放出を行うスイッチを典型的に符号３０２で示す。図３（Ａ），（Ｂ）、図４（Ａ），（Ｂ）は図２に示したデジタル制御装置１Ａの動作波形図である。
【００４１】
図２のデジタル制御装置１Ａでは、アナログ量／時間量変換手段１１は、第１の時間量信号発生手段１１１と、第２の時間量信号発生手段１１２とからなる。第１の時間量信号発生手段１１１は、基準アナログ電圧Ｅｒを入力し、第２の時間量信号発生手段１１２は、アナログ出力電圧Ｅｏを入力する。
【００４２】
第１の時間量信号発生手段１１１は、基準アナログ電圧Ｅｒを入力せずに、基準周波数信号ｐｆ１に相当する信号を生成するようにもできる。また、第１の時間量信号発生手段１１１を設けずに差分生成手段１２が基準アナログ電圧Ｅｒに対応するデジタル値Ｄｒｅｆを入力するようにもできる。
【００４３】
差分生成手段１２は、基準アナログ電圧Ｅｒとアナログ出力電圧Ｅｏとの差分に相応するデジタル信号Ｄ１を生成し、スイッチ制御信号生成手段１３１に出力する。
変調用デジタル信号発生手段２が、デジタル信号Ｍ（数値）を発生し、スイッチ制御信号生成手段１３１は、デジタル信号Ｍとデジタル信号Ｄ１に基づき、固定周期または可変周期でデジタル制御装置１Ａの所定スイッチの制御信号Ｐを発生する。このデジタル信号Ｍは、所定の関数を離散的に表す信号である。変調用デジタル信号発生手段２が所定のクロックを発生し、スイッチ制御信号生成手段１３１に内蔵したカウンタにより上記クロックを計数し、当該カウンタの値とデジタル信号Ｄ１とを比較することで制御信号Ｐを発生するようにしてもよい。
【００４４】
差分生成手段１２１は、入力した信号について比例処理、積分処理、微分処理を施し、これらを差分生成手段１２のデジタル信号Ｄ１として出力してもよい。また、スイッチ制御信号生成手段１３１が、差分生成手段１２１から入力したＤ１について比例処理、積分処理、微分処理を施してもよい。
なお、図２では、出力信号（電圧）Ｅｏを制御パラメータに使用したが、これとともにまたはこれに代えて、電力変換回路の出力電圧以外の所定部位の電圧および／または電流を制御パラメータとして使用することができる。この場合、パラメータの個数や電圧や電流を検出する部位は適宜選ぶことができる。
【００４５】
図３（Ａ），（Ｂ）はＰＷＭによる制御例である。図３（Ａ）は電力変換回路３の出力が増加する場合の、変調用デジタル信号発生手段２が発生するＭと差分生成手段１２が生成するデジタル信号Ｄ１との関係およびスイッチ制御信号生成手段１３１の出力Ｐを示している。図３（Ｂ）は電力変換回路３の出力が減少する場合の、ＭとＤ１との関係およびスイッチ制御信号生成手段１３１の出力Ｐを示している。図３（Ａ），（Ｂ）では、電力変換回路３の出力電圧が高くなると（Ｄ１が大きくなると）相対的にオフ期間が長くなり、オン期間は短くなる。
【００４６】
図４（Ａ），（Ｂ）はＰＦＭによる制御例である。図４（Ａ）は電力変換回路３の出力が増加する場合の、変調用デジタル信号発生手段２が発生するデジタル信号Ｍと差分生成手段１２が生成するデジタル信号Ｄ１との関係およびスイッチ制御信号生成手段１３１の出力Ｐを示している。図４（Ｂ）は電力変換回路３の出力が減少する場合の、変調用デジタル信号発生手段２が発生するＭと差分生成手段１２が生成するＤ１との関係およびスイッチ制御信号生成手段１３１の出力Ｐを示している。図４（Ａ）では、オン期間Ｔｏｎが一定であり、電力変換回路３の出力電圧が高くなると（Ｄ１が大きくなると）オフ期間が長くなり、出力電圧が低くなるとオフ期間が短くなる。また、図４（Ｂ）では、オフ期間Ｔｏｆｆが一定であり、電力変換回路３の出力電圧が高くなると（Ｄ１が大きくなると）オン期間が短くなり、出力電圧が低くなるとオン期間が長くなる。
【００４７】
図５は、図１のデジタル制御装置１のより具体的な他の例を示す図である。図５では電力変換回路３では、入力をＩＮで示し出力をＯＵＴで示す。また、エネルギー蓄積・放電用のリアクトルを符号３１で示し、当該エネルギーの蓄積・放出を行うスイッチを符号３２で示す。図６（Ａ），（Ｂ）は図５に示したデジタル制御装置１Ｂの動作波形図である。
【００４８】
図５のデジタル制御装置１Ｂでは、アナログ量／時間量変換手段１１は、第１の時間量信号発生手段１１１と、第２の時間量信号発生手段１１２と、第３の時間量信号発生手段１１３と、第４の時間量信号発生手段１１４とからなる。図２のデジタル制御装置１Ａと同様、図５のデジタル制御装置１Ｂでは、第１の時間量信号発生手段１１１は、基準アナログ信号Ｅｒを入力し、第２の時間量信号発生手段１１２は、アナログ出力電圧Ｅｏを入力する。
【００４９】
図５のデジタル制御装置１Ｂでは、第３の時間量信号発生手段１１３は、電力変換回路３の出力端子以外の所定部位からの２つの電気信号を入力する。この２つの電気信号の一方は他方に対する基準となる。ここでは、第３の時間量信号発生手段１１３が入力する信号Ｅｃ１が第４の時間量信号発生手段１１４が入力する信号Ｅｃ２の基準となっている。後述するように、第１の時間量信号発生手段１１１が入力する基準アナログ信号Ｅｒと第３の時間量信号発生手段１１３が入力する信号Ｅｃ２とを共通にできる。また、第１の時間量信号発生手段１１１および／または第３の時間量信号発生手段１１３は、基準アナログ電圧Ｅｒを入力せずに、基準周波数信号ｐｆ１および／またはｐｆ３に相当する信号を生成するようにもできる。また、第１の時間量信号発生手段１１１および／または第３の時間量信号発生手段１１１を設けずに差分生成手段１２が基準アナログ信号Ｅｒおよび／またはＥｃ１に対応するデジタル値Ｄｒ１および／またはＤｃ１を入力するようにもできる。
【００５０】
なお、図５では、デジタル制御装置１Ｂは、電力変換回路３から、実質上、２種類の信号（出力電圧Ｅｏおよび信号Ｅｃ１と信号Ｅｃ２とで表される信号）を取り込んでいるが、本発明はこれに限定されず、３種類以上の信号を取り込むことができる。これらの信号は、既に述べたように、電力変換回路３からのアナログ入力電流、アナログ入力電圧、リアクトルを流れる電流、リアクトルの端子間電圧、キャパシタを流れる電流、キャパシタの端子間電圧、抵抗を流れる電流、抵抗の端子間電圧、スイッチの所定端子間を流れる電流、スイッチの所定端子間電圧、電力変換回路３の所定部位を流れる電流、電力変換回路３の所定部位と他の所定部位との間の電圧である。
【００５１】
差分生成手段１２は、第１の差分生成手段１２１と第２の差分生成手段１２２とからなる。第１の差分生成手段１２１は、基準アナログ信号Ｅｒとアナログ出力電圧Ｅｏとの差分に相応するデジタル信号Ｄ１を生成し、第２の差分生成手段１２２は、Ｅｃ１とアナログ出力電圧Ｅｃ２との差分に相応するデジタル信号Ｄ２を生成し、それぞれスイッチ制御信号生成手段１３２に出力する。
【００５２】
スイッチ制御信号生成手段１３２は、デジタル信号Ｄ１とデジタル信号Ｄ２に基づきデジタル制御装置１Ｂの所定スイッチの制御信号Ｐを生成する。差分生成手段１２１は、入力した信号について比例処理、積分処理、微分処理を施し、これらをＤ１として出力してもよい。差分生成手段１２２は、入力した信号について比例処理、積分処理、微分処理を施し、これらをＤ２として出力してもよい。スイッチ制御信号生成手段１３２が、差分生成手段１２１や１２２から入力したＤ１やＤ２について比例処理、積分処理、微分処理を施してもよい。
【００５３】
図６（Ａ），（Ｂ）は、図５のデジタル制御装置１Ｂによる制御例である。図６（Ａ）は出力電圧Ｅｏの上限を制御する場合の、Ｄ１とＤ２との関係およびスイッチ制御信号生成手段１３２の出力Ｐを示す。図６（Ａ）では、出力電圧Ｅｏが高くなると（Ｄ１が大きくなると）オフ期間が長くなり、オン期間は短くなる。また、図６（Ｂ）は出力電圧Ｅｏの上限および下限を制御する場合の、Ｄ１とＤ２との関係およびスイッチ制御信号生成手段１３２の出力Ｐを示す。
【００５４】
図７（Ａ），（Ｂ）に図２のデジタル制御装置１Ａの具体例を示す。
図７（Ａ）では差分生成手段１２は、差分検出手段１２０１と、演算処理手段１２０２とからなる。差分検出手段１２０１は、第１の時間量信号発生手段１１１からの信号ｐｆ１と、第２の時間量信号発生手段１１２からの信号ｐｆ２とを入力し、ｐｆ１のオン期間とｐｆ２とのオン期間との差分、ｐｆ１のオフ期間とｐｆ２のオフ期間との差分、または、ｐｆ１の周期とｐｆ２の周期との差分（これらをＤｄｉｆとする。これらは、通常、Ｅｏ−Ｅｒに相応する値となる）を検出する。演算処理手段１２０２は、差分検出手段１２０１から入力した信号ｐｆ１，ｐｆ２の差分信号Ｄｄｉｆに、比例、積分または微分処理を施し、これをＤ１として出力する。
【００５５】
図７（Ｂ）では差分生成手段１２は、第１のデジタル信号生成手段１２０３と、第２のデジタル信号生成手段１２０４と、差分処理／演算処理手段１２０５とからなる。
第１のデジタル信号生成手段１２０３は、第１の時間量信号発生手段１１１からの信号ｐｆ１を入力し第１のデジタル信号ｄ０１を生成し、第２のデジタル信号生成手段１２０４は、第２の時間量信号発生手段１１２からの信号ｐｆ２とを入力し第２のデジタル信号ｄ０２を生成し、これらを差分処理／演算処理手段１２０５に出力する。
【００５６】
差分処理／演算処理手段１２０５は、ｄ０１とｄ０２とからデジタル差分信号を生成し、さらにこれに比例、積分または微分処理を施した信号を、Ｄ１として出力することができる。
【００５７】
図８（Ａ），（Ｂ）に図５のデジタル制御装置１Ｂの具体例を示す。
図８（Ａ）では、第１の差分生成手段１２１は、差分検出手段１２１１と、演算処理手段１２１２とからなり、第２の差分生成手段１２２は、差分検出手段１２２１からなる。
【００５８】
差分検出手段１２１１は、第１の時間量信号発生手段１１１からの信号ｐｆ１と、第２の時間量信号発生手段１１２からの信号ｐｆ２とを入力し、ｐｆ１のオン期間とｐｆ２とのオン期間との差分、ｐｆ１のオフ期間とｐｆ２のオフ期間との差分、または、ｐｆ１の周期とｐｆ２の周期との差分（これらをＤｄｉｆとする。
【００５９】
これらは、通常、Ｅｏ−Ｅｒに相応する値となる）を検出する。演算処理手段１２１２は、差分検出手段１２１１から入力した信号ｐｆ１，ｐｆ２の差分信号Ｄｄｉｆに、比例、積分または微分処理を施し、これをＤ１として出力する。一方、差分検出手段１２２１は、第３の時間量信号発生手段１１３からの信号ｐｆ３と、第４の時間量信号発生手段１１４からの信号ｐｆ４とを入力し、ｐｆ３のオン期間とｐｆ４とのオン期間との差分、ｐｆ３のオフ期間とｐｆ４のオフ期間との差分、または、ｐｆ３の周期とｐｆ４の周期との差分（Ｅｃ２−Ｅｃ１に相応する値となる）を検出する。
【００６０】
図８（Ａ）では、差分検出手段１２２１は、ｐｆ１，ｐｆ２の差分に比例、積分または微分処理を施すことなくこれをＤ２としてスイッチ信号生成手段１３２に出力しているが、ｐｆ１，ｐｆ２の差分に比例、積分または微分処理を施した後に、これをＤ２として出力することもできる。
【００６１】
図８（Ｂ）では差分生成手段１２は、第１のデジタル信号生成手段１２１３と、第２のデジタル信号生成手段１２１４と、差分処理／演算処理手段１２１５とからなる。
第１のデジタル信号生成手段１２１３は、第１の時間量信号発生手段１１１からの信号ｐｆ１を入力し第１のデジタル信号ｄ０１を生成し、第２のデジタル信号生成手段１２０４は、第２の時間量信号発生手段１１２からの信号ｐｆ２とを入力し第２のデジタル信号ｄ０２を生成し、これらを差分処理／演算処理手段１２１５に出力する。
【００６２】
差分処理／演算処理手段１２１５は、ｄ０１とｄ０２とからデジタル差分信号を生成し、さらにこれに比例、積分または微分処理を施した信号を、Ｄ１として出力する。
【００６３】
第３のデジタル信号生成手段１２２２は、第３の時間量信号発生手段１１３からの信号ｐｆ３を入力し第３のデジタル信号ｄ０３を生成し、第４のデジタル信号生成手段１２２３は、第４の時間量信号発生手段１１４からの信号ｐｆ４を入力し第４のデジタル信号ｄ０４を生成し、これらを差分処理手段１２２４に出力する。
【００６４】
差分処理手段１２２４は、ｄ０３とｄ０４とからデジタル差分信号を生成し、これをＤ２として出力する。図８（Ｂ）では、差分処理手段１２２４は、ｐｆ３，ｐｆ４の差分に比例、積分または微分処理を施すことなくこれをＤ２としてスイッチ信号生成手段１３２に出力しているが、ｐｆ３，ｐｆ４の差分に比例、積分または微分処理を施した後に、これをＤ２として出力することもできる。
【００６５】
図９（Ａ），（Ｂ），（Ｃ）に電力変換回路３の例を示す。
図９（Ａ）の電力変換回路３は、たとえば図７（Ａ），（Ｂ）のデジタル制御装置１Ａにより制御されるＤＣ／ＤＣ変換回路であり、入力端子には電圧Ｅｉが与えられ、出力端子に電圧Ｅｏが表われる。
【００６６】
この電力変換回路３は、トランジスタスイッチＴｒがオンのときに負荷Ｌｏａｄにエネルギーが供給されるるとともにインダクタスＬにエネルギーが蓄積され、トランジスタスイッチＴｒがオフのときにインダクタスＬに蓄えられたエネルギーが負荷に供給される。トランジスタスイッチＴｒがＰＷＭ制御されるときの波形図は、図３（Ａ），（Ｂ）に示したようになり、トランジスタスイッチＴｒがＰＦＭ制御されるときの波形図は、図４（Ａ），（Ｂ）に示したようになる。
【００６７】
図９（Ｂ），（Ｃ）の電力変換回路３は、たとえば図８（Ａ），（Ｂ）のデジタル制御装置１Ｂにより制御されるＤＣ／ＤＣ変換回路であり、入力端子には電圧Ｅｉが与えられ、出力端子に電圧Ｅｏが表われる。この電力変換回路３でも、トランジスタスイッチＴｒがオンのときインダクタスＬにエネルギーが蓄積され、トランジスタスイッチＴｒがオフのときにインダクタスＬに蓄えられたエネルギーが負荷Ｌｏａｄに供給される。
【００６８】
図９（Ｂ）では、リアクトルＬにエネルギーが蓄積されるときの電流を抵抗Ｒでの電圧降下（Ｅｃ２−Ｅｃ１）として検出している（このときの動作は、図６（Ａ）を参照されたい）。図９（Ｃ）では、リアクトルＬにエネルギーが蓄積されるときと放出されるときの電流を両端子の電圧（Ｅｃ４−Ｅｃ３）として検出している（このときの動作は、図６（Ｂ）を参照されたい）。
【００６９】
図１０に電力変換回路３の出力電流の制限手段を設けた実施形態を示す。図１０では電力変換回路３は、図９（Ａ）の電力変換回路３の出力側に出力電流検出用の抵抗Ｒｏを備えている。
【００７０】
図１０のデジタル制御装置１Ａは、第１，第２，第３の時間量信号発生回路１１１，１１２，１１３と、第１の差分生成手段１２１と第２の差分生成手段１２２とスイッチ制御信号生成手段１３１とを備えている。
【００７１】
第１の時間量信号発生回路１１１は第１の基準アナログ信号Ｅｒを入力し、第２の時間量信号発生回路１１２は出力電圧Ｅｏを入力し、第３の時間量信号発生回路１１３は出力電流検出用の抵抗Ｒｏの一方の端子（第２の時間量信号発生回路１１２に接続された側の端子とは異なる端子）からの電圧Ｅｃ３を入力している。
【００７２】
第１の差分生成手段１２１は、第１，第２のデジタル信号生成手段１２１３，１２１４と差分処理／演算処理手段１２１５を備え、第２の差分生成手段１２３は第３のデジタル信号生成手段１２３１と差分処理／演算処理手段１２３２とを備え、それぞれの動作は実質上図７（Ｂ）において説明した差分生成手段１２と同じである。
スイッチ制御信号生成手段１３１は、信号選択部１３１１と信号生成部１３１２とを備えている。
【００７３】
差分処理／演算処理手段１２１５は第１，第２のデジタル信号生成手段１２１３，１２１４からの信号を入力して差分を生成している。また、差分処理／演算処理手段１２３２は第２，第３のデジタル信号生成手段１２１４，１２３１からの信号を入力して差分を生成している。
【００７４】
差分処理／演算処理手段１２３２は出力電流Ｉｏがある値に達すると（すなわち、抵抗Ｒｏでの電圧降下がある値に達すると）、過電流検出信号Ｏｃおよび差分信号Ｄ１′を出力する。
【００７５】
信号選択部１３１１は過電流検出信号Ｏｃを入力しないときは、差分処理／演算処理手段１２１５からの差分信号Ｄ１を信号生成部１３１２に送出する。
過電流検出信号Ｏｃを入力すると差分処理／演算処理手段１２３２からの差分信号Ｄ１′を信号生成部１３１２に送出し、これによりスイッチ制御信号生成手段１３１は、出力電流Ｉｏを低減する制御信号Ｐを電力変換回路３のトランジスタスイッチＴｒに送出する。
【００７６】
図１１に電力変換回路３の出力電流の制限手段を設けた他の実施形態を示す。
図１１のデジタル制御装置１Ｂは、第１，第２，第３の時間量信号発生回路１１１，１１２，１１３と、第１の差分生成手段１２１，第２の差分生成手段１２２と、スイッチ制御信号生成手段１３１とを備えている。
【００７７】
第１の時間量信号発生回路１１１は第１の基準アナログ信号Ｅｒを入力し、第２の時間量信号発生回路１１２は出力電圧Ｅｏを入力し、第３の時間量信号発生回路１１３はトランジスタスイッチＴｒと電流検出用の抵抗Ｒとの接続点の電圧Ｅｃ２を入力している。
【００７８】
第１の差分生成手段１２１は、第１，第２のデジタル信号生成手段１２１３，１２１４と差分処理／演算処理手段１２１５を備え、実質上図８（Ｂ）において説明した第１の差分生成手段１２１と同じである。第２の差分生成手段１２２は第３のデジタル信号生成手段１２２３と差分処理手段１２２４とを備え、実質上図８（Ｂ）において説明した第２の差分生成手段１２２と同じである。
【００７９】
差分処理／演算処理手段１２１５は第１，第２のデジタル信号生成手段１２１３，１２１４からの信号を入力して差分を生成し、出力電圧Ｅｏが所定の値以上となったときには予め設定された値ＵをＤ１として出力する。
また、差分処理手段１２２４は第１，第３のデジタル信号生成手段１２１３，１２２３からの信号を入力して差分を生成する。
【００８０】
差分処理／演算処理手段１２１５は、上記したように出力電圧Ｅｏが所定の値以上となったときには予め設定された値ＵをＤ１として出力し、これによりスイッチ制御信号生成手段１３２は、出力電流Ｉｏを低減する制御信号Ｐを電力変換回路３のトランジスタスイッチＴｒに送出する。
【００８１】
図１２に電力変換回路３の出力電流の制限手段を設けたさらに他の実施形態を示す。
【００８２】
図１２のデジタル制御装置１Ｂは、第１，第２，第３，第４の時間量信号発生回路１１１，１１２，１１３，１１４と、第１の差分生成手段１２１，第２の差分生成手段１２２と、スイッチ制御信号生成手段１３１とを備えている。
【００８３】
第１の時間量信号発生回路１１１は第１の基準アナログ信号Ｅｒを入力し、第２の時間量信号発生回路１１２は出力電圧Ｅｏを入力し、第３，第４の時間量信号発生回路１１３，１１４はリアクトルＬに直列に接続された抵抗Ｒの端子電圧Ｅｃ４，Ｅｃ５をそれぞれ入力している。
【００８４】
第１の差分生成手段１２１は、第１，第２のデジタル信号生成手段１２１３，１２１４と差分処理／演算処理手段１２１５を備え、実質上図８（Ｂ）において説明した第１の差分生成手段１２１と同じである。第２の差分生成手段１２２は第３，第４のデジタル信号生成手段１２２２，１２２３と差分処理手段１２２４とを備え、実質上図８（Ｂ）において説明した第２の差分生成手段１２２と同じである。
【００８５】
差分処理／演算処理手段１２１５は第１，第２のデジタル信号生成手段１２１３，１２１４からの信号を入力して差分を生成し、出力電圧Ｅｏが所定の値以上となったときには予め設定された値をＤ１として出力する。
差分処理手段１２１３は第３，第４のデジタル信号生成手段１２１３，１２２４からの信号を入力して差分を生成している。
【００８６】
差分処理／演算処理手段１２１５は、上記したように出力電圧Ｅｏが所定の値以上となったときには予め設定された値をＤ１として出力し、これによりスイッチ制御信号生成手段１３２は、出力電流Ｉｏを低減する制御信号Ｐを電力変換回路３のトランジスタスイッチＴｒに送出する。
【００８７】
図１３に電力変換回路３の出力リプル制御の実施形態を示す。
図１３のデジタル制御装置１Ｂは、第１，第２，第３の時間量信号発生回路１１１，１１２，１１３と、第１の差分生成手段１２１と第２の差分生成手段１２２とスイッチ制御信号生成手段１３２とを備えている。
【００８８】
第１の時間量信号発生回路１１１は第１の基準アナログ信号Ｅｒ１を入力し、第２の時間量信号発生回路１１２は出力電圧Ｅｏを入力し、第３の時間量信号発生回路１１３は第２の基準アナログ信号Ｅｒ２を入力している。基準アナログ信号Ｅｒ１は、出力電圧Ｅｏの値を検出できる値に設定され、第２の基準アナログ信号Ｅｒ２は出力電圧Ｅｏのリプル分を検出するできる値に設定されている。
【００８９】
第１の差分生成手段１２１は、第１，第２のデジタル信号生成手段１２１３，１２１４と差分処理／演算処理手段１２１５を備え、第２の差分生成手段１２２は第３のデジタル信号生成手段１２２３と差分処理手段１２２４とを備え、それぞれの動作は実質上図８（Ｂ）において説明した第１，第２の差分生成手段１２１，１２２と同じである。
【００９０】
差分処理／演算処理手段１２１５は第１，第２のデジタル信号生成手段１２１３，１２１４からの信号を入力して差分を生成している。また、差分処理手段１２３２は第３，第２のデジタル信号生成手段１２２３，１２１３からの信号を入力して差分を生成している。
差分処理手段１２３４は出力電圧Ｅｏの変動（リプル）を検出し（この変動はリアクトルＬを流れる電流の変動と等価である）、スイッチ制御信号生成手段１３２は、これに基づき制御信号Ｐを生成して電力変換回路３のトランジスタスイッチＴｒを駆動する。
【００９１】
以下、デジタル制御装置の各部の詳細を説明する。
図１４（Ａ），（Ｂ）は、図７（Ａ），図８（Ａ）の一部を具体的に示す機能ブロック図である。以下の説明では、主に、基準アナログ信号Ｅｒと信号Ｅｏの差分を求める場合を説明するが、信号Ｅｃ１と信号Ｅｃ２との差分を求める場合等も同様である。
【００９２】
図１４（Ａ）において、デジタル制御装置は、２つのＶＣＯ（第１の時間量信号発生手段１１１と第２の時間量信号発生手段１１２）と、差分生成手段１２とからなる。
【００９３】
第１の時間量信号発生手段１１１は、第１の基準アナログ信号（Ｅｒ）を入力し、これをパルス信号ｐｆ１に変換し、第２の時間量信号発生手段１１２は第２のアナログ信号（Ｅｏ）を入力しこれをパルス信号ｐｆ２（第２のパルス信号）に変換する。
【００９４】
図１４（Ａ）では、第１の時間量信号発生手段１１１、第２の時間量信号発生手段１１２および差分生成手段１２には、共通のクロックＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、第１の時間量信号発生手段１１１、第２の時間量信号発生手段１１２および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、時間量信号発生手段１１１はパルス信号ｐｆ１を生成し、時間量信号発生手段１１２はパルス信号ｐｆ２を生成する。
【００９５】
差分生成手段１２は、第１の時間量信号発生手段１１１からのパルス信号ｐｆ１と、第２の時間量信号発生手段１１２からのパルス信号ｐｆ２とを入力しこれら信号のパルス幅の差分を、検出タイミングＤＴで検出している。差分生成手段１２は、図１６（Ａ），（Ｂ）、図１７に示すように、パルス信号ｐｆ１の１回目のオン期間と、パルス信号ｐｆ２の１回目のオン期間との差分をクロックＣＬＣＫ２（検出クロック：ＣＬＣＫ１の逓倍クロックとしてもよい）の分解能で検出する。図１４（Ａ）には示していないが、図１６（Ａ），（Ｂ）に示すＤ１１，Ｄ１２は、差分生成手段１２の内部出力であり、パルス信号ｐｆ１，ｐｆ２の各１回目のオン期間のどちらが長いかに応じて、Ｄ１１，Ｄ１２の一方がハイレベル信号Ｄ１として出力される。
【００９６】
なお、差分生成手段１２は、各パルス信号ｐｆ１，ｐｆ２の各２回目以降の回目のオン期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の回目のオフ期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の周期の差分を検出してもよいし、パルス信号ｐｆ１，ｐｆ２の、所定回数目の立上がりまたは立下りまでの期間の差分を検出してもよい。
【００９７】
図１４（Ａ）のデジタル制御装置では、時間量信号発生手段１１１，時間量信号発生手段１１２，差分生成手段１２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２，差分生成手段１２を駆動するようにしてもよいし、時間量信号発生手段１１２からのクロックにより時間量信号発生手段１１１，差分生成手段１２を駆動するようにしてもよいし、さらに差分生成手段１２が生成する所定のクロックにより時間量信号発生手段１１１，時間量信号発生手段１１２を駆動するようにしてもよい。図１５に、時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２，差分生成手段１２を駆動するデジタル制御装置を示す。
【００９８】
差分生成手段１２は、図１７（Ａ）に示すようにパルス信号ｐｆ１とパルス信号ｐｆ２とを入力し、図１７（Ｂ）に示すようにパルス信号ｐｆ１の立下りと、パルス信号ｐｆ２の立下りとの差分を、ＣＬＣＫ２（検出クロック）により検出し、出力データ「ｄｄ・・・ｄｄ」を出力する。図１７（Ｂ）ではパルス信号ｐｆ１の立上りから立下りまでのＣＬＣＫ２の個数をＮａで、パルス信号ｐｆ２の立上りから立下りまでのＣＬＣＫ２の個数をＮｂで示し、ＣＬＣＫ２の周期をδｔで表してある。
【００９９】
図１４（Ｂ）は、図１４（Ａ）の時間量信号発生手段１１１が発振器（ＶＣＯ）である場合のデジタル制御装置を示すブロック図である。図１４（Ｂ）において、時間量信号発生手段１１１は、アナログ信号に相当する周波数信号（パルス信号）に変換して差分生成手段１２に出力することができる。図１４（Ｂ）における差分生成手段１２の出力Ｄ１は、図１４（Ａ）の差分生成手段１２の出力と同様である。また、図１４（Ｂ）でも、たとえば時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２，差分生成手段１２を駆動するようにしてもよいし、時間量信号発生手段１１２からのクロックにより時間量信号発生手段１１１，差分生成手段１２を駆動するようにしてもよいし、さらに差分生成手段１２が生成する所定のクロックにより時間量信号発生手段１１１，時間量信号発生手段１１２を駆動するようにしてもよい。
【０１００】
図１８は、第１の時間量信号発生手段が、基準アナログ信号Ｅｒを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図１８ではｈ≠１）の時間量信号発生要素の何れかから出力し、第２の時間量信号発生手段が、アナログ信号Ｅｏを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは２以上の整数）の時間量信号発生要素の何れかから出力する実施形態を示す図である。
【０１０１】
図１８において、デジタル制御装置は、ｈ個のＶＣＯ１１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第１〜第ｈの時間量信号発生要素）と、ｈ′個のＶＣＯ１１２（ｘ）（ｘ＝１，２，・・・，ｈ′）（第１〜第ｈ′の時間量信号発生要素）と、差分生成手段１２とからなる。
【０１０２】
ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の動作レンジは、図２０に示すように段階的に異なっている。なお、図２０では、ＶＣＯ１１２（ｘ）の動作レンジのみを示す。
たとえば、ｈ＝ｈ′＝８（ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）のｘが、１，２，・・・，８）である場合において、
ＶＣＯ１１１（１），ＶＣＯ１１２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ１１１（２），ＶＣＯ１１２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ１１１（８），ＶＣＯ１１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【０１０３】
ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分生成手段１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｈ）を生成し、ＶＣＯ１１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｈ′）を生成する。
【０１０４】
特定手段１１１０は、ＶＣＯ１１１（ｘ）からのパルス信号ｐｆ１（ｘ）を入力し、基準アナログ信号Ｅｒの値を示すパルス信号を特定し、特定手段１１２０は、ＶＣＯ１１２（ｘ）からのパルス信号ｐｆ２（ｘ）を入力し、アナログ信号Ｅｏの値を示すパルス信号を特定する。処理手段ＰＲＣは、これらのパルス信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
【０１０５】
図１８では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の入力信号（電圧）が動作レンジをオーバしたＶＣＯのオン周期が短かく、したがってオン周期が当該レンジオーバしたときの周期よりも長いＶＣＯのうち最小のオン周期にかかるＶＣＯからのパルス信号を特定することができる。すなわち、特定手段１１１０，１１２０は、レンジオーバした次の段のＶＣＯのパルス信号を検出することで、基準アナログ信号Ｅｒ，アナログ信号Ｅｏの値を示すＶＣＯを特定することができる。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【０１０６】
図１９は、図１８のＶＣＯ１１１（ｘ）に代えて、基準アナログ信号Ｅｒに相当するパルス信号を発生する発振器を用いたデジタル制御装置を示すブロック図である。図１９において、発振器（第１の時間量信号発生手段１１１）は、基準アナログ信号Ｅｒの大きさに相当する周波数信号（パルス信号）を差分生成手段１２に出力する。図１９における差分生成手段１２の出力Ｄ１は、図１８の差分生成手段１２の出力と同様である。第１の時間量信号発生手段１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【０１０７】
なお、図１８のデジタル制御装置では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分生成手段１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分生成手段１２が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）を駆動するようにしてもよい。また、図１９のデジタル制御装置では、発振器１１１，ＶＣＯ１１２（ｘ），差分生成手段１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分生成手段１２が生成するクロックにより発振器１１１，ＶＣＯ１１２（ｘ）を駆動するようにしてもよいし、第１の時間量信号発生手段１１１（発振器）１１１からのクロックによりＶＣＯ１１２（ｘ），差分生成手段１２を駆動するようにしてもよい。
【０１０８】
図２１は、図１０のデジタル制御装置の第１，第２の差分生成手段１２１，１２２部分を示す図であり、３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１４（Ａ）に示したデジタル制御装置を複数組み合せて構成した例を示す図である。図２１では、デジタル制御装置は、基準アナログ信号Ｅｒを入力する第１の時間量信号発生手段（ＶＣＯ）１１１と、アナログ信号Ｅｏを入力する時間量信号発生手段（ＶＣＯ）１１２と、第３のアナログ信号を入力する第３の時間量信号発生手段（ＶＣＯ）１１３と、時間量信号発生手段１１１，時間量信号発生手段１１２からのパルス信号を入力する第１の差分生成手段１２１と、時間量信号発生手段１１２，時間量信号発生手段１１３からのパルス信号を入力する第２の差分生成手段１２２とからなる。差分生成手段１２１および差分生成手段１２２は、図１４（Ａ）に示したデジタル制御装置と同様の動作をすることができる。なお、図１４（Ｂ）、図１５、図１８または図１９に示したデジタル制御装置を用いて図２１に示したと同様のデジタル制御装置を構成することができる。
【０１０９】
本発明では、差分生成手段１２は、基準アナログ信号Ｅｒに相当するデジタル信号、アナログ信号Ｅｏに相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【０１１０】
図２２は、基準アナログ信号Ｅｒを２で除算した値に相当するデジタル値と、アナログ信号Ｅｏの値に相当するデジタル値との差分を出力する差分生成手段１２を示している。図２２において、差分生成手段１２は、差分処理／演算処理手段１２０５と、第１のデジタル信号生成手段１２０３，１２０４とからなり、差分処理／演算処理手段１２０５は、レジスタＲＥＧ１，ＲＥＧ２と、レジスタＲＥＧ３と処理手段ＰＲＣからなる。上述した実施形態では、差分生成手段１２は、図１７（Ａ），（Ｂ）に示したようにパルス信号ｐｆ１とｐｆ２のオン期間の差を求めているが、図２２では差分生成手段１２は、第１のデジタル信号生成手段（パルス幅検出手段）１２０３，１２０４がパルス信号ｐｆ１のパルス幅とパルス信号ｐｆ２のパルス幅とをそれぞれ検出する。パルス信号ｐｆ１を入力した第１のデジタル信号生成手段１２０３は、検出値を数値化してレジスタＲＥＧ１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ０１）を右シフトした値（Ｄ０１を（１／２）倍した値）をレジスタＲＥＧ２に格納する。一方、パルス信号ｐｆ２を入力した第２のデジタル信号生成手段１２０４は、検出値を数値化してレジスタＲＥＧ３に格納する（この値を、Ｄ０２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。処理手段ＰＲＣは、レジスタＲＥＧ２の値と、レジスタＲＥＧ３の値との差分を演算して演算結果（（１／２）×Ｄ０１−Ｄ０２）をＤ１として出力する。
【０１１１】
図２３（Ａ），（Ｂ）は、デジタル制御装置の実施形態を示す機能ブロック図である。
図２３（Ａ）において、デジタル制御装置は、２つのＶＣＯ（第１の時間量信号発生手段１１１，第２の時間量信号発生手段１１２）と、差分生成手段１２とからなる。差分生成手段１２は、２つのデジタル信号生成手段１２０３，１３０４と、差分処理／演算処理手段１２０５とからなる。
【０１１２】
第１の時間量信号発生手段１１１は基準アナログ信号Ｅｒ（第１のアナログ信号）を入力しパルス信号ｐｆ１（第１のパルス信号）を生成し、第２の時間量信号発生手段１１２はアナログ信号Ｅｏ（第２のアナログ信号）を入力しパルス信号ｐｆ２（第２のパルス信号）を生成する。
【０１１３】
図２３（Ａ）では、時間量信号発生手段１１１，１１２および差分生成手段１２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、時間量信号発生手段１１１，１１２および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、時間量信号発生手段１１１はパルス信号ｐｆ１を生成し、時間量信号発生手段１１２はパルス信号ｐｆ２を生成する。
【０１１４】
第１，第２のデジタル信号生成手段１２０３，１３０４は、第１の時間量信号発生手段１１１からのパルス信号ｐｆ１と、第２の時間量信号発生手段１１２からのパルス信号ｐｆ２とを入力し、順次ビットの値を増やす。
【０１１５】
差分生成手段１２は、第１，第２のデジタル信号生成手段１２０３，１３０４の値の差分を、所定の検出タイミングＤＴで検出し、これを数値データ「ｄｄ・・・ｄｄ」に変換し、基準アナログ信号Ｅｒとアナログ信号Ｅｏとの差分として差分処理／演算処理手段１２０５に出力する。
【０１１６】
なお、図２３（Ａ）のデジタル制御装置２では、時間量信号発生手段１１１，１１２、差分生成手段１２、 第１，第２のデジタル信号生成手段１２０３，１３０４を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２，差分生成手段１２を駆動するようにしてもよいし、時間量信号発生手段１１２からのクロックにより時間量信号発生手段１１１，差分生成手段１２を駆動するようにしてもよいし、さらに差分生成手段１２が生成する所定のクロックにより時間量信号発生手段１１１，１１２を駆動するようにしてもよいし、またさらに第１，第２のデジタル信号生成手段１２０３，１３０４の双方または一方があふれたときのタイミングにより、時間量信号発生手段１１１，１１２、差分生成手段１２、第１，第２のデジタル信号生成手段１２０３，１３０４を駆動するようにしてもよい。
【０１１７】
図２４に、差分生成手段１２からのクロックにより時間量信号発生手段１１１，１１２、第１，第２のデジタル信号生成手段１２０３，１２０４、差分処理／演算処理手段１２０５を駆動するデジタル制御装置を示す。Ｋ１，Ｋ２は、第１，第２のデジタル信号生成手段（シフトレジスタ）１２０３，１２０４の最終ビットの出力であり、何れかのデジタル信号生成手段があふれたときは、ＯＲゲート１０１，１０２を介してパルス発生器１０３がＣＬＣＫ１を生成して第１，第２の時間量信号発生手段１１１，１１２、第１，第２のデジタル信号生成手段１２０３，１２０４、差分処理／演算処理手段１２０５をリセットする。また、図２４において、差分処理／演算処理手段１２０５の出力Ｄ１（「ｄｄ・・・ｄｄ」）は、第１，第２のデジタル信号生成手段１２０３，１２０４の差分値である。
【０１１８】
図２５（Ａ），（Ｂ），（Ｃ）を参照して、図２３（Ａ）のデジタル制御装置の動作を説明する。図２５（Ａ）では第１のデジタル信号生成手段（シフトレジスタ）１２０３のビットをａ０〜ａＮ−１で示し、第２のデジタル信号生成手段（シフトレジスタ）１２０４のビットをｂ０〜ｂＮ−１で示してある。
図２５（Ｂ）では、ａ０〜ａＮ−１＝１、ｂ０〜ｂｆ＝１，ｂｆ＋１〜ｂＮ−１＝０の場合を示している。図２５（Ａ）において、差分生成手段１２は、第１のデジタル信号生成手段（シフトレジスタ）１２０３のビット「１」の個数と、第２のデジタル信号生成手段（シフトレジスタ）１２０４のビット「１」の個数との差分を演算し、図２５（Ｃ）に示すような演算結果を数値データＤ１（「ｄｄ・・・ｄ」）として出力する。
【０１１９】
図２６は、第１の時間量信号発生手段１１１が、基準アナログ信号Ｅｒを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数：ただし、図２６ではｉ≠１）の時間量信号発生要素の何れかから出力し、第２の時間量信号発生手段１１２が、アナログ信号Ｅｏを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の時間量信号発生要素の何れかから出力する実施形態を示す図である。
【０１２０】
図２６において、デジタル制御装置は、ｉ個のＶＣＯ１１１（ｘ）（ｘ＝１，２，・・・，ｉ）（第１〜第ｉの時間量信号発生要素）と、ｉ′個のＶＣＯ１１２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第１〜第ｉ′の時間量信号発生要素）と、差分生成手段１２と、ｉ個のシフトレジスタ１２０３（ｘ）（ｘ＝１，２，・・・，ｉ）（第１〜第ｉのシフトレジスタ）と、ｉ′個のシフトレジスタ１２０４（ｘ）（ｘ＝１，２，・・・，ｉ′）（第１〜第ｉ′のシフトレジスタ）とからなる。
【０１２１】
ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の動作レンジは、図２０において、図１８のＶＣＯ１１２（ｘ）について示したように段階的に異なっている。シフトレジスタ１２０３（ｘ）はＶＣＯ１１１（ｘ）からのパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を入力してビット「１」を順次増やし、シフトレジスタ１２０４（ｘ）はＶＣＯ１１２（ｘ）からのパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を入力してビット「１」を順次増やす。そして、シフトレジスタ１２０３（ｘ），１２０４（ｘ）の値は差分生成手段１２に出力される。
【０１２２】
図２６において、差分生成手段１２は、第１，第２のデジタル信号生成手段１２０３，１２０４と、差分処理／演算処理手段１２０５とからなり、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分生成手段１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を生成し、ＶＣＯ１１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を生成する。
【０１２３】
特定手段１２０８は、シフトレジスタ１２０３（ｘ）からの信号を入力し、基準アナログ信号Ｅｒの値を示すシフトレジスタを特定し、特定手段１２０９は、シフトレジスタ１２０４（ｘ）からの信号を入力し、アナログ信号Ｅｏの値を示すシフトレジスタを特定する。
【０１２４】
図２６では、たとえば連続する、最終ビット（あるいはそれより前の連続する複数ビット）が１のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定することができる。また、たとえば、連続する、最先ビット（あるいは所定ビット目以降の連続する複数ビット）が０のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタ（または、前記所定の検出期間の設定によっては、それより１段下のシフトレジスタ）を、対象とするシフトレジスタとして特定することができる。もちろん、これらの検出手法を併用することもできる
【０１２５】
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、基準アナログ信号Ｅｒ，Ｅｏの値を示すシフトレジスタの値が同一のときに、当該シフトレジスタを、特定すべきシフトレジスタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきシフトレジスタとして候補にあげられたシフトレジスタの前後段のシフトレジスタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたシフトレジスタの値に、当該シフトレジスタが何番目の段かに応じた値が加算される。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【０１２６】
図２７は、図２６のＶＣＯ１１１（ｘ）に代えて、基準アナログ信号Ｅｒに相当するパルス信号を発生する発振器（第１の時間量信号発生手段１１１）を用いたデジタル制御装置を示すブロック図である。図２７において、第１の時間量信号発生手段１１１は、基準アナログ信号Ｅｒの大きさに相当する周波数信号（パルス信号）をシフトレジスタ（第１のデジタル信号生成手段１２０３）に出力し、第１のデジタル信号生成手段１２０３の値は差分処理／演算処理手段１２０５に出力される。なお、第１の時間量信号発生手段１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【０１２７】
なお、図２６のデジタル制御装置では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分生成手段１２、シフトレジスタ１２０３（ｘ），シフトレジスタ１２０４（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分生成手段１２が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）、シフトレジスタ１２０３（ｘ），シフトレジスタ１２０４（ｘ）を駆動するようにしてもよい。
【０１２８】
また、図２７のデジタル制御装置では、第１の時間量信号発生手段１１１，ＶＣＯ１１２（ｘ），差分生成手段１２、第１のデジタル信号生成手段（シフトレジスタ）１２０３，シフトレジスタ１２０４（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分生成手段１２が生成するクロックにより第１の時間量信号発生手段１１１，ＶＣＯ１１２（ｘ）、第１のデジタル信号生成手段（シフトレジスタ）１２０３，シフトレジスタ１２０４（ｘ）を駆動するようにしてもよいし、第１の時間量信号発生手段１１１からのクロックによりＶＣＯ１１２（ｘ），差分生成手段１２、第１のデジタル信号生成手段（シフトレジスタ）１２０３，シフトレジスタ１２０４（ｘ）を駆動するようにしてもよい。
【０１２９】
図２８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル制御装置を複数組み合せて構成した実施形態を示す図である。図２８では、デジタル制御装置は、基準アナログ信号Ｅｒを入力する第１の時間量信号発生手段１１１と、アナログ信号Ｅｏを入力する第２の時間量信号発生手段１１２と、アナログ信号Ｅｃ２を入力する第３の時間量信号発生手段１１３と、これら時間量信号発生手段に接続されたデジタル信号生成手段１２１３，１２１４，１２２３と、デジタル信号生成手段１２１３，１２１４からの信号を入力する差分生成手段１２１と、デジタル信号生成手段１２１３，１２２３からの信号を入力する差分生成手段１２２とからなる。差分生成手段１２１および１２２は、図２６（Ａ）に示したデジタル制御装置と同様の動作をすることができる。なお、図２３（Ｂ）、図２４、図２６および図２７に示したデジタル制御装置を用いて図２８に示したと同様のデジタル制御装置を構成することができる。
【０１３０】
差分生成手段１２は、基準アナログ信号Ｅｒに相当するデジタル信号、アナログ信号Ｅｏに相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
【０１３１】
図２９（Ａ）は、基準アナログ信号Ｅｒに所定バイアスを加えた信号値に相当するデジタル値と、アナログ信号Ｅｏの値に相当するデジタル値との差分を出力する差分生成手段１２を示している。図２９（Ａ）において、差分処理／演算処理手段１２０５は、処理手段ＰＲＣと、レジスタＲＥＧ１とからなる。図２９（Ａ）では差分処理／演算処理手段１２０５は、第１のデジタル信号生成手段１２０３の値Ｄ０１に１ビット分加算したレジスタＲＥＧ１のビット列（１，ａ０，ａ１，・・・，ａＮ−２）の「１」の個数Ｄ０１＋１と、デジタル信号生成手段１２０４のビット列（ｂ０，ｂ１，・・・，ｂＮ−２，ｂＮ−１）の「１」の個数Ｄ０２との差分を演算して演算結果（（Ｄ０１−１）−Ｄ０２）をＤ１として入力する。
【０１３２】
図２９（Ｂ）は、基準アナログ信号Ｅｒに所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｅｏの値に相当するデジタル値との差分を出力する差分生成手段１２を示している。図２９（Ｂ）において、差分生成手段１２は、差分処理／演算処理手段１２０５と、デジタル信号生成手段１２１３（第１のシフトレジスタ）からの値を数値化して格納するレジスタＲＥＧ１と、レジスタＲＥＧ１からの数値を除算して格納するＲＥＧ２と、デジタル信号生成手段１２１４（第２のシフトレジスタ）からの値を数値化して格納するレジスタＲＥＧ３とからなる。
【０１３３】
図２９（Ｂ）では差分生成手段１２は、レジスタＲＥＧ１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ０１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１：（１／２）×Ｄ０１）をレジスタＲＥＧ２に格納する一方、このレジスタＲＥＧ２の値とレジスタＲＥＧ３の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ０２）との差分を処理手段ＰＲＣにより演算し、演算結果（（１／２）×Ｄ０１−Ｄ０２）をＤ１として出力する。
【０１３４】
図３０（Ａ），（Ｂ）は、デジタル制御装置の実施形態を示す機能ブロック図である。
図３０（Ａ）において、デジタル制御装置は、２つのＶＣＯ（時間量信号発生手段１１１，１１２）と、差分生成手段１２とからなる。差分生成手段１２は、２つのカウンタ（第１，第２のデジタル信号生成手段１２０３，１２０４）と、差分処理／演算処理手段１２０５とからなる。
【０１３５】
第１の時間量信号発生手段１１１は基準アナログ信号Ｅｒを入力しパルス信号ｐｆ１を生成し、第２の時間量信号発生手段１１２はアナログ信号Ｅｏを入力しパルス信号ｐｆ２を生成する。
【０１３６】
図３０（Ａ）では、時間量信号発生手段１１１，１１２および差分生成手段１２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、第１の時間量信号発生手段１１１，第２の時間量信号発生手段１１２および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、時間量信号発生手段１１１はパルス信号ｐｆ１を生成し、時間量信号発生手段１１２はパルス信号ｐｆ２を生成する。
【０１３７】
第１，第２のデジタル信号生成手段１２０３，１２０４は、時間量信号発生手段１１１からのパルス信号ｐｆ１と、時間量信号発生手段１１２からのパルス信号ｐｆ２とを入力し、それぞれパルス個数を計数している。
差分処理／演算処理手段１２０５は、所定の検出タイミングＤＴで第１のデジタル信号生成手段１２０３、第２のデジタル信号生成手段１２０４の値の差を検出し、これを基準アナログ信号Ｅｒとアナログ信号Ｅｏとの差分として出力する。
【０１３８】
なお、図３０（Ａ）のデジタル制御装置では、時間量信号発生手段１１１，１１２、差分処理／演算処理手段１２０５を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２、第１，第２のデジタル信号生成手段１２０３，１２０４、差分処理／演算処理手段１２０５を駆動するようにしてもよいし、時間量信号発生手段１１２からのクロックにより時間量信号発生手段１１１、第１，第２のデジタル信号生成手段１２０３，１２０４，差分処理／演算処理手段１２０５を駆動するようにしてもよく、クロックは適宜に採用することができる。
【０１３９】
またさらに、第１，第２のデジタル信号生成手段１２０３，１２０４の双方または一方があふれたときのタイミングにより、第１，第２の時間量信号発生手段１１１，１１２、差分処理／演算処理手段１２０５、デジタル信号生成手段１２０３，１２０４を駆動するようにしてもよい。図３１に、差分処理／演算処理手段１２０５からのクロックにより時間量信号発生手段１１１，１１２、第１，第２のデジタル信号生成手段１２０３，１２０４、差分処理／演算処理手段１２０５を駆動するデジタル制御装置を示す。Ｋ３は、検出タイミングＤＴで第１，第２のデジタル信号生成手段１２０３，１２０４の値の差分を検出し、この差分の検出により生成される信号Ｋ３に基づきパルス発生器１０３がＣＬＣＫ１を生成し、時間量信号発生手段１１１，１１２、第１，第２のデジタル信号生成手段１２０３，１２０４、差分処理／演算処理手段１２０５をリセットする。また、図３１において、差分処理／演算処理手段１２０５の出力Ｄ１（「ｄｄ・・・ｄｄ」）は、第１，第２のデジタル信号生成手段１２０３，１２０４の差分値である。
【０１４０】
図３２は、第１の時間量信号発生手段が、基準アナログ信号Ｅｒを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数：ただし、図３２ではｉ≠１）の時間量信号発生要素の何れかから出力し、第２の時間量信号発生手段が、アナログ信号Ｅｏを入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の時間量信号発生要素の何れかから出力する実施形態を示す図である。
【０１４１】
図３２において、差分生成手段１２は、第１，第２のデジタル信号生成手段１２０３，１２０４と差分処理／演算処理手段１２０５とからなる。第１のデジタル信号生成手段１２０３はカウンタ１２０３（ｘ）からなり、第２のデジタル信号生成手段１２０４はカウンタ１２０４（ｘ）からなる。特定手段１２１０は、カウンタ１２０３（ｘ）からの信号を入力し、基準アナログ信号Ｅｒの値を示すカウンタを特定し、特定手段１２２０は、カウンタ１２０４（ｘ）からの信号を入力し、アナログ信号Ｅｏの値を示すカウンタを特定する。
【０１４２】
図３２では、たとえば連続する、最上位桁（あるいはそれより下位の連続する複数桁）が１のカウンタを所定期間内に検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定することができる。また、たとえば、連続する、最下位桁（あるいは所定桁より上位の連続する複数桁）が０のカウンタを所定期間内に検出し、それらの検出したカウンタのうち最下段のカウンタ（または、前記所定の検出期間の設定によっては、それより１段下のカウンタ）を、対象とするカウンタとして特定することができる。もちろん、これらの検出手法を併用することもできる
【０１４３】
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、基準アナログ信号Ｅｒ，Ｅｏの値を示すカウンタの値が同一のときに、当該カウンタを、特定すべきカウンタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきカウンタとして候補にあげられたカウンタの前後段のカウンタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたカウンタの値に、当該カウンタが何番目の段かに応じた値が加算される。
【０１４４】
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【０１４５】
図３３は、図３２のＶＣＯ１１１（ｘ）に代えて、基準アナログ信号Ｅｒに相当するパルス信号を発生する発振器（第１の時間量信号発生手段１１１）を用いたデジタル制御装置を示すブロック図である。図３３において、時間量信号発生手段１１１は、基準アナログ信号Ｅｒの大きさに相当する周波数信号（パルス信号）を第１のデジタル信号生成手段１２０３に出力し、第１のデジタル信号生成手段１２０３の値は差分処理／演算処理手段１２０５に出力される。なお、時間量信号発生手段１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【０１４６】
なお、図３２のデジタル制御装置では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分処理／演算処理手段１２０５、カウンタ１２０３（ｘ），カウンタ１２０４（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分処理／演算処理手段１２０５が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）、カウンタ１２０３（ｘ），カウンタ１２０４（ｘ）を駆動するようにしてもよい。
【０１４７】
また、図３３のデジタル制御装置では、発振器（時間量信号発生手段１１１），ＶＣＯ１１２（ｘ），差分処理／演算処理手段１２０５、第１のデータ信号生成手段１２０３，カウンタ１２０４（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分処理／演算処理手段１２０５が生成するクロックにより時間量信号発生手段１１１，ＶＣＯ１１２（ｘ）、第１のデータ信号生成手段１２０３，カウンタ１２０４（ｘ）を駆動するようにしてもよいし、時間量信号発生手段１１１からのクロックによりＶＣＯ１１２（ｘ），差分処理／演算処理手段１２０５、ＶＣＯ１１２（ｘ）を駆動するようにしてもよい。
【０１４８】
図３４は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図３０（Ａ）に示したデジタル制御装置を複数組み合せて構成した例を示す図である。図３４では、デジタル制御装置は、基準アナログ信号Ｅｒを入力する３つのＶＣＯ（第１〜第３の時間量信号発生手段１１１〜１１３）と差分生成手段１２１，１２２とからなる。差分生成手段１２１はデジタル信号生成手段１２１３，１２１４と差分処理／演算処理手段１２１５とからなり、差分生成手段１２２はデジタル信号生成手段１２２３と差分処理／演算処理手段１２２４とからなる。
【０１４９】
差分処理／演算処理手段１２１５は、第１，第２の時間量信号発生手段１１１，１１２からの基準アナログ信号Ｅｒ，Ｅｏを入力し比較結果を差分処理／演算処理手段１２１５に出力し、差分処理／演算処理手段１２２４は、第１，第３の時間量信号発生手段１１１，１１３からの基準アナログ信号Ｅｒ，Ｅｃ２を入力し比較結果を差分処理／演算処理手段１２２４に出力する。
差分生成手段１２１および差分生成手段１２２は、図３０（Ａ）に示したデジタル制御装置と同様の動作をすることができる。なお、図３０（Ｂ）、図３１、図３２および図３３に示したデジタル制御装置を用いて図３３に示したと同様のデジタル制御装置を構成することができる。
【０１５０】
本発明では、差分生成手段１２１は、基準アナログ信号Ｅｒに相当するデジタル信号と、アナログ信号Ｅｏに相当するデジタル信号との差分に適宜四則演算を施す。差分生成手段１２２は、アナログ信号Ｅｃ１に相当するデジタル信号と、アナログ信号Ｅｃ２に相当するデジタル信号との差分に適宜四則演算を施す。
【０１５１】
図３５は、基準アナログ信号Ｅｒに所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｅｏの値に相当するデジタル値との差分を出力するデジタル制御装置の一部を示している。図３５において、差分生成手段１２１は、２つのカウンタ（第１，第２のデジタル信号生成手段１２０３，１２０４）と、差分処理／演算処理手段１２０５とからなる。差分処理／演算処理手段１２０５はレジスタＲＥＧ１を有している。
図３５では、第１のデジタル信号生成手段１２０３の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ０１）は２で除算され、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１＝（１／２）×Ｄ０１）がレジスタＲＥＧ１に格納される。差分処理／演算処理手段１２０５は、レジスタＲＥＧ１の値と第１のデジタル信号生成手段１２０３の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ０２）との差分（（１／２）×Ｄ０１−Ｄ０２）をＤ１として出力する。
【０１５２】
図３６（Ａ），（Ｂ）は、デジタル制御装置の他の例を示す機能ブロック図である。図３６（Ａ），（Ｂ）において、デジタル制御装置は、２つの積分回路（時間量信号発生手段１１１，１１２）と、差分生成手段１２とからなる。
【０１５３】
時間量信号発生手段１１１は基準アナログ信号Ｅｒ（第１のアナログ信号）を入力し、これを積分して出力し、第２の時間量信号発生手段１１２はアナログ信号Ｅｏ（第２のアナログ信号）を入力しこれを積分して出力する。
【０１５４】
図３６（Ａ），（Ｂ）では、第１の時間量信号発生手段１１１，１１２および差分生成手段１２には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、時間量信号発生手段１１１，１１２および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、時間量信号発生手段１１１は積分信号ＯＵＴ１を生成し、第２の時間量信号発生手段１１２は積分信号ＯＵＴ２を生成する。
【０１５５】
差分生成手段１２は、本実施形態では、時間量信号発生手段１１１からの積分信号ＯＵＴ１と、第２の時間量信号発生手段１１２からの積分信号ＯＵＴ２とを入力しこれらの信号が所定値（図３７（Ａ），（Ｂ）のＳｓ参照）に達するまでの時間の差分をＣＬＣＫ２の精度で検出している。
【０１５６】
差分生成手段１２は、第１の時間量信号発生手段１１１からの積分信号ＯＵＴ１と、第２の時間量信号発生手段１１２からの積分信号ＯＵＴ２とを入力し、第１の時間量信号発生手段１１１からの積分信号ＯＵＴ１が所定値Ｓｓに達するまでの時間と第２の時間量信号発生手段１１２からの積分信号ＯＵＴ２のが所定値Ｓｓに達するまでの時間との差分を、図３７（Ａ），（Ｂ）に示すように、デジタル検出してデジタル出力（「ｄｄ・・・ｄｄ」）を出力する。Ｄ１１，Ｄ１２は、内部出力であり、図３６（Ａ），（Ｂ）には示していない。
【０１５７】
なお、図３６（Ａ）のデジタル制御装置では、時間量信号発生手段１１１，１１２、差分生成手段１２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば時間量信号発生手段１１１からのクロックにより時間量信号発生手段１１２，差分生成手段１２を駆動するようにしてもよいし、時間量信号発生手段１１２からのクロックにより時間量信号発生手段１１１、差分生成手段１２を駆動するようにしてもよいし、さらに差分生成手段１２が生成する所定のクロックにより時間量信号発生手段１１１を駆動するようにしてもよい。
【０１５８】
以下に、動作を説明する。差分生成手段１２は、図３７（Ａ）に示すように積分信号ＯＵＴ１と積分信号ＯＵＴ２とを入力し、図３７（Ｂ）に示すようにＯＵＴ１が所定値に達するまでの時間と、ＯＵＴ２が所定値に達するまでの時間との差分を、ＣＬＣＫ２（検出クロック）により計算し、出力データ「ｄｄ・・・ｄｄ」を出力している。
【０１５９】
すなわち、検出手段４２は、ＯＵＴ１がＯＵＴ２よりも所定値Ｓｓに早く達したときは、出力端子Ｄ１１から「１」を出力し（出力端子Ｄ１２を「０」に維持する）、遅く達したときは出力端子Ｄ１２から「１」を出力する（出力端子Ｄ１１を「０」に維持する）。なお、ＯＵＴ１とＯＵＴ２とが同時に所定値Ｓｓに達したときは、出力端子Ｄ１１，Ｄ１２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【０１６０】
なお、図３６（Ｂ）は、図３６（Ａ）の第１の時間量信号発生手段１１１として、第１のアナログ信号に相当する信号を生成する波形生成回路を用いたデジタル制御装置を示すブロック図である。図３６（Ｂ）において、第１の時間量信号発生手段１１１（波形生成回路）は、所定勾配の波形を出力することができる。図３６（Ｂ）における差分生成手段１２の出力Ｄ１は、図３６（Ａ）の差分生成手段１２の出力と同様である。また、図３６（Ｂ）でも、たとえば第１の時間量信号発生手段１１１からのクロックにより第２の時間量信号発生手段１１２，差分生成手段１２を駆動するようにしてもよいし、第２の時間量信号発生手段１１２からのクロックにより第１の時間量信号発生手段１１１，差分生成手段１２を駆動するようにしてもよいし、さらに差分生成手段１２が生成する所定のクロックにより第１，第２の時間量信号発生手段１１１，１１２を駆動するようにしてもよい。
【０１６１】
図３８は、第１の時間量信号発生手段１１１（積分回路）が、基準アナログ信号Ｅｒを入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数：ただし、図３８ではｋ≠１）の積分要素の何れかから出力し、第２の時間量信号発生手段１１２（積分回路）が、アナログ信号Ｅｏを入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分要素の何れかから出力する実施形態を示す図である。
【０１６２】
図３８において、デジタル制御装置は、ｋ個の積分要素１１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第１〜第ｋの時間量信号発生要素）と、ｋ′個の積分要素１１２（ｘ）（ｘ＝１，２，・・・，ｋ′）（第１〜第ｋ′の時間量信号発生要素）と、差分生成手段１２とからなる。
【０１６３】
積分要素１１１（ｘ），積分要素１１２（ｘ）の動作レンジは、図４０（Ａ）に示すように段階的に異なっている。なお、図４０（Ａ）では、積分要素１１２（ｘ）の動作レンジのみを示す。
たとえば、ｋ＝ｋ′＝８（積分要素１１１（ｘ），積分要素１１２（ｘ）のｘが、１，２，・・・，８）である場合において、
積分要素１１１（１），積分要素１１２（１）の動作レンジ：０〜２Ｖ
積分要素１１１（２），積分要素１１２（２）の動作レンジ：２〜４Ｖ
・・・
積分要素１１１（８），積分要素１１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【０１６４】
差分生成手段１２、積分要素１１１（ｘ）、積分要素１１２（ｘ）および差分生成手段１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、積分要素１１１（ｘ）、積分要素１１２（ｘ）および差分生成手段１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分要素１１１（ｘ）は積分信号ＯＵＴ１（ｘ）（ｘ＝１，２，・・・，ｋ）を生成し、積分要素１１２（ｘ）は積分信号ＯＵＴ２（ｘ）（ｘ＝１，２，・・・，ｋ′）を生成する。
【０１６５】
特定手段１１１０は、積分要素１１１（ｘ）からの積分信号ＯＵＴ１（ｘ）を入力し、基準アナログ信号Ｅｒの値を示す積分信号を特定し、特定手段１１２０は、積分要素１１２（ｘ）からの積分信号ＯＵＴ２（ｘ）を入力し、アナログ信号Ｅｏの値を示す積分信号を特定する。差分生成手段１２１は、これらの積分信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
以上のように、動作範囲が狭い積分要素を使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【０１６６】
図４０（Ｂ）に、積分要素の例を示す。ここでは積分要素１１２（１）について説明する。積分要素１１２（１）は、充電制限手段５１とＲＣ回路５２とからなり、充電制限手段５１は、アナログ信号Ｅｏが、
Ｅ（１）≦Ｅｏ＜Ｅ（２）
のときに（Ｅ（１），Ｅ（２）は図４０（Ａ）参照）、積分要素１１２（１）に電流が流れ込む。なお、図４０（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのトランジスタスイッチＴｒが設けられている。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【０１６７】
図３９は、図３８の第１の時間量信号発生手段１１１では、基準アナログ信号Ｅｒに相当する信号を発生する波形生成を用いたている。図３９において、時間量信号発生手段１１１は、基準アナログ信号Ｅｒの大きさに相当する勾配を持つ信号を差分生成手段１２１に出力する。図３９における差分生成手段１２１の出力Ｄ１は、図３８の差分生成手段１２１の出力と同様である。時間量信号発生手段１１１の動作レンジの値は、積分要素１１２（ｘ）の動作レンジをカバーしている。
【０１６８】
図４１は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図３６（Ａ）に示したデジタル制御装置を複数組み合せて構成した実施形態を示す図である。図４１では、デジタル制御装置は、基準アナログ信号Ｅｒを入力する第１の時間量信号発生手段１１１と、アナログ信号Ｅｏを入力する第２の時間量信号発生手段１１２と、Ｅｃ２を入力する第３の時間量信号発生手段（積分回路）１１３と、第１，第２の時間量信号発生手段１１１，１１２からの信号ＯＵＴ１，ＯＵＴ２を入力する差分生成手段１２１と、第１の時間量信号発生手段１１１，第３の時間量信号発生手段１１３からの信号ＯＵＴ１１１，ＯＵＴ１１３を入力する差分生成手段１２１とからなる。
【０１６９】
差分生成手段１２１および差分生成手段１２２は、図３６（Ａ）に示したデジタル制御装置と同様の動作をすることができる。なお、図３６（Ｂ）、図３８または図３９に示したデジタル制御装置を用いて図４１に示したと同様のデジタル制御装置を構成することができる。
本発明では、差分生成手段１２は、基準アナログ信号Ｅｒに相当するデジタル信号、アナログ信号Ｅｏに相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【０１７０】
図４２は、基準アナログ信号Ｅｒを２で除算した値に相当するデジタル値と、アナログ信号Ｅｏの値に相当するデジタル値との差分を出力する差分生成手段１２を示している。図４２において、差分生成手段１２は、第１，第２の時間量信号発生手段１２０３，１２０４（２つのしきい値検出手段）と、差分処理／演算処理手段１２０５とからなる。
【０１７１】
差分処理／演算処理手段１２０５は、しきい値検出手段１２０３，１２０４と、レジスタＲＥＧ１，ＲＥＧ２、ＲＥＧ３とからなる。
【０１７２】
図４２では、２つのしきい値検出手段（第１，第２デジタル信号生成手段１２０３，１２０４）がＯＵＴ１，ＯＵＴ２が所定値Ｓｓに達するまでの時間をそれぞれ検出する。ＯＵＴ１を入力した第１のデジタル信号生成手段１２０３は、検出値を数値化してレジスタＲＥＧ１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ０１）を右シフトした値（Ｄ０１を（１／２）倍した値）をレジスタＲＥＧ２に格納する。一方、ＯＵＴ２を入力したパルス幅検出手段１２０４は、検出値を数値化してレジスタＲＥＧ３に格納する（この値を、Ｄ０２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算手段ＰＲＣは、レジスタＲＥＧ２の値と、レジスタＲＥＧ３の値との差分を演算して演算結果（（１／２）×Ｄ０１−Ｄ０２）をＤ１として出力する。
【０１７３】
本発明では、基準アナログ信号Ｅｒの処理系と、アナログ信号Ｅｏの処理系とを別々のクロックにより駆動することができる。
図４３（Ａ）では、図２３（Ａ）に示したデジタル制御装置２において、第１の時間量信号発生手段（ＶＣＯ）１１１とシフトレジスタ２３１とをクロックＣＬＣＫ１１により駆動し、時間量信号発生手段（ＶＣＯ）１１２とシフトレジスタ２３２とをクロックＣＬＣＫ１２により駆動している。なお、通常、周期が大きい側のクロックと、周期が小さい側のクロックとは同期している。
【０１７４】
たとえば、基準アナログ信号Ｅｒのレンジがアナログ信号Ｅｏのレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。たとえば、図４４（Ａ），（Ｂ）では、ＣＬＣＫ１１：ＣＬＣＫ１２＝１：２とすることで、アナログ信号Ｅｏのレンジを基準アナログ信号Ｅｒのレンジの倍となるように対処できる。たとえば、差分生成手段１２は、図４４（Ａ），（Ｂ）に示すようなＣＬＣＫ１１の前半周期と、ＣＬＣＫ１２の１周期とを対応させて基準アナログ信号Ｅｒとアナログ信号Ｅｏとの差分を演算することができる。なお、図２３（Ｂ）、図２４、図２６、図２７および図２８に示したデジタル制御装置２を用いて上記と同様のデジタル制御装置を構成することができる。
【０１７５】
図４３（Ｂ）では、図３０（Ａ）に示したデジタル制御装置において、第１の時間量信号発生手段（ＶＣＯ）１１１とカウンタ３３１とをクロックＣＬＣＫ１１により駆動し、第２の時間量信号発生手段（ＶＣＯ）１１２とカウンタ３３２とをクロックＣＬＣＫ１２により駆動している。図４３（Ｂ）でも、たとえば、基準アナログ信号Ｅｒのレンジがアナログ信号Ｅｏのレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。なお、図３０（Ｂ）、図３１、図３２、図３３および図３４に示したデジタル制御装置を用いて上記と同様のデジタル制御装置を構成することができる。
【０１７６】
本発明のデジタル制御装置では、基準アナログ信号Ｅｒの処理系と、アナログ信号Ｅｏの処理系とを別々のクロックにより駆動することで、アナログ信号Ｅｏの値を、所定形状の波形と比較することができる。
たとえば、図４３（Ａ），（Ｂ）において、アナログ信号Ｅｏの処理系のクロックＣＬＣＫ１２を、基準アナログ信号Ｅｒの処理系のクロックＣＬＣＫ１１よりも大きくして、基準アナログ信号ＥｒとＥｏとを比較することで、基準アナログ信号Ｅｒの積分波形に相当する波形とアナログ信号Ｅｏの波形とを比較することができる。
【０１７７】
図４３（Ａ）の差分生成手段１２は、第１の差分生成手段１２０３の積算値と差分生成手段１２０４の積算値とを比較することで、図４５（Ａ），（Ｂ）に示すように、基準アナログ信号Ｅｒの積分に相当する波形と、アナログ信号Ｅｏとを比較することができる。なお、図２３（Ｂ）、図２４、図２６、図２７および図２８に示したデジタル制御装置２を用いて上記と同様のデジタル制御装置を構成することができる。
【０１７８】
図４３（Ｂ）でも、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、差分生成手段１２は、第１の差分生成手段（カウンタ）１２０３の値と１２０４の値とを比較することで基準アナログ信号Ｅｒの積分に相当する波形と、アナログ信号Ｅｏとを比較することができる。なお、図３０（Ｂ）、図３１、図３２、図３３および図３４に示したデジタル制御装置を用いて上記と同様のデジタル制御装置を構成することができる。
【０１７９】
本発明では、図４５（Ａ）に示した波形に代えて、図４６（Ａ）に示す立下り波形を持つ鋸歯波形、図４６（Ｂ）に示す三角波形，図４６（Ｃ）に示す、立上がりが緩やかで、立下りが急峻な傾斜を有する波形等、適宜の波形を生成することができる。このような波形は、図４３（Ａ），（Ｂ）において基準アナログ信号Ｅｒの値を周期的に変更することにより生成することもできるし、たとえば図４６（Ａ）に示す波形や、図４６（Ｂ）の波形のうち傾斜が負の部分は、シフトレジスタの各ビットを全て１に設定しておき、これらに０を順次セットしていくことで生成することができる。
【０１８０】
図４３（Ａ），（Ｂ）の時間量信号発生手段１１１に代えて、プログラマブル発振器を用いることもできる。この場合、プログラマブル発振器に波形データを設定することにより、積分結果が所望波形となるような波形を発生させることで、図４６（Ａ），（Ｂ），（Ｃ）に例示したような波形を生成できる。図４３（Ａ）の第１，第２の差分生成手段（シフトレジスタ）１２０３，１２０４や図４３（Ｂ）の第１，第２の差分生成手段第１，第２の差分生成手段（シフトレジスタ）１２０３，１２０４に直接波形データを入力することで所望の波形を生成することができる。
【０１８１】
本発明のデジタル制御装置では、基準アナログ信号Ｅｒの処理系と、アナログ信号Ｅｏの処理系とを別々のクロックにより駆動し、周波数が高い側のアナログ信号のデジタル検出値の平均をとる。
【０１８２】
図４３（Ｂ）に示した処理によっても上記の機能を奏することができることは言うまでもない。もちろん、図２３（Ｂ）、図２４、図２６、図２７および図２８に示したデジタル制御装置、図３０（Ｂ）、図３１、図３２、図３３および図３４に示したデジタル制御装置のＣＬＣＫ１を、ＣＬＣＫ１１とＣＬＣＫ１２とにより構成してフィルタ機能を奏するデジタル制御装置を構成することができる。なお、図２６（Ａ），（Ｂ）、図２８、図２９、図３１に示したデジタル制御装置の第１のアナログ信号の処理系側と第２のアナログ信号の処理系における所定値Ｓｓの値を異ならせることで上記と同様の動作を行わせることがでできる。
【０１８３】
以下、図４７（Ａ），（Ｂ）、図４８（Ａ），（Ｂ）、図４９（Ａ），（Ｂ）、図５０により、増幅、微分、積分機能を備えたデジタル制御装置を示す。図４７（Ａ）、図４８（Ａ）、図４９（Ａ）の差分生成手段６０は、図１（Ａ），（Ｂ）、図１５，図１８、図１９、図２１に示した差分生成手段１２、図２３（Ａ），（Ｂ）、図２４、図２６、図２７、図２８に示した差分生成手段１２、図３０（Ａ），（Ｂ）、図３１、図３２、図３３、図３４に示した差分生成手段１２、図３６（Ａ），（Ｂ）、図３８、図３９、図４１に示した差分生成手段１２が対応する。
【０１８４】
図４７（Ａ）は、差動増幅器として動作できる本発明のデジタル定数乗算器を示す説明図である。図４７（Ａ）において、差分処理手段１２０５からの出力Ｄｄｉｆは、定数乗算器６１に入力される。図４７（Ａ）では、演算処理手段１２０５′は入力値に定数ａを乗算してＤ１として出力する。定数ａが、２のｎ乗または（１／ｎ）乗（ｎは正の整数）であるときは、右シフトまたは左シフトにより定数演算を簡単に行うことができる。図４７（Ａ）では、アナログ入力の増幅を、Ａ／Ｄコンバータを使用しない簡易な手段で行うことができる。
【０１８５】
図４８（Ａ）は、微分器として動作できる本発明のデジタル定数乗算器を示す説明図である。図４８（Ａ）において、差分処理手段１２０５からの出力Ｄｄｉｆは、微分器６２に入力される。図４８（Ａ）では、演算処理手段１２０５′は入力値を微分してＤ１として出力する。演算処理手段１２０５′は、差分処理手段１２０５からの出力をたとえばＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分をδｔで除算する。このときの様子を図４８（Ｂ）に示す。図４８（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な手段で行うことができる。
【０１８６】
図４９（Ａ）は、積分器として動作できる本発明のデジタル定数乗算器を示す説明図である。図４９（Ａ）において、差分処理手段１２０５からの出力Ｄｄｉｆは、演算処理手段１２０５′に入力される。図４９（Ａ）では、演算処理手段１２０５′は入力値を積分してＤ１として出力する。演算処理手段１２０５′は、差分処理手段１２０５からの出力を、ＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分を演算する。このときの様子を図４９（Ｂ）に示す。図４９（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な手段で行うことができる。なお、積分器１２０５′では、積分を所定の時間内で行うことができ、たとえば図５０に示すようにレジスタに格納された差分処理手段１２０５からの出力Ｄｄｉｆを所定個数分のみ累積することができる。
【０１８７】
図５１は電力変換器３のアナログ出力Ｅｏとアナログ基準信号Ｅｒを、デジタル制御装置４に入力する実施形態を示すブロック図である。図５１おいて、デジタル制御装置４は、アナログ比較器４１と、アナログ量／時間量変換手段４２と、スイッチ制御信号生成手段４３とからなる。スイッチ制御信号生成手段４３は、時間量信号生成手段４２１と比較手段４２２とからなる。
【０１８８】
アナログ比較器４１は、アナログ出力Ｅｏとアナログ基準信号Ｅｒとを入力し、アナログ量／時間量変換手段４２は、その差分を離散時間量信号に変換する。
比較手段４３１は、時間量信号生成手段４３２からの時間量信号（三角波に相当する）Ｓ２とアナログ量／時間量変換手段４２からの時間量信号Ｓ１とを比較して制御信号Ｓｏｕｔを生成する。
アナログ量／時間量変換手段４２の全部または一部、あるいは時間量信号生成手段４２２は、電圧制御発振器、または所定しきい値電圧に達したときに所定信号を出力するアナログ積分器とすることができる。具体的には、アナログ量／時間量変換手段４２と時間量信号生成手段４３２と比較手段４３１とからなる機能は、図１５〜図４３で説明したデジタル制御装置における差分生成手段を比較手段に代えることで実現できる。また、デジタル制御装置４は、デジタル制御装置１（１Ａ，１Ｂ）と同様、１つのチップに実装することができる。
【０１８９】
なお、図５１では、出力信号（電圧）Ｅｏを制御パラメータに使用したが、これとともにまたはこれに代えて、電力変換回路３の所定部位の電圧および／または電流を制御パラメータとして使用することができる。この場合、パラメータの個数や電圧や電流を検出する部位は適宜選ぶことができる。
【０１９０】
【発明の効果】
本発明のデジタル制御装置によれば、制御信号を高速でデジタル演算することができる、低製造コストの制御装置および集積回路を実現できる。
【図面の簡単な説明】
【図１】本発明の基本構成を示すブロック図である。
【図２】図１のデジタル制御装置のより具体的な例を示す図である。
【図３】（Ａ），（Ｂ）は図２に示したデジタル制御装置のＰＷＭ制御時の動作波形図である。
【図４】（Ａ），（Ｂ）は図２に示したデジタル制御装置のＰＦＭ制御時の動作波形図である。
【図５】図１のデジタル制御装置のより具体的な他の例を示す図である。
【図６】（Ａ），（Ｂ）は図５に示したデジタル制御装置の動作波形図である。
【図７】（Ａ），（Ｂ）は図２のデジタル制御装置の具体例を示すブロック図である。
【図８】（Ａ），（Ｂ）は図５のデジタル制御装置の具体例を示す回路図である。
【図９】（Ａ），（Ｂ），（Ｃ）は、本発明が適用される電力変換回路の例を示す図である。
【図１０】出力電流の制限を行う実施形態を示すブロック図である。
【図１１】出力電流の制限を行う他の実施形態を示すブロック図である。
【図１２】出力電流の制限を行うさらに他の実施形態を示すブロック図である。
【図１３】出力リプル制御を行うさらに実施形態を示すブロック図である。
【図１４】（Ａ）は第１および第２の時間量信号発生手段がともにＶＣＯからなる例を示す機能ブロック図、（Ｂ）は第１の時間量信号発生手段が発振器からなり第２の時間量信号発生手段がＶＣＯからなる例を示す機能ブロック図である。
【図１５】第１の時間量信号発生手段からのクロックにより第２の時間量信号発生手段，差分生成手段を駆動する例を示す図である。
【図１６】（Ａ），（Ｂ）は図１４（Ａ）のデジタル演算器の動作を示す波形図である。
【図１７】（Ａ）は図１４（Ａ）のデジタル演算器の動作を示す説明図、（Ｂ）は図１４（Ａ）のデジタル演算器の動作を詳細に示す波形図である。
【図１８】第１，第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素によりそれぞれ構成された例を示す機能ブロック図である。
【図１９】第１の時間量信号発生手段が周波数信号を出力する発振器により構成され、第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素により構成された実施形態を示す機能ブロック図である。
【図２０】図１８および図１９に示す第２の時間量信号発生手段を構成する複数の時間量信号発生要素の動作説明図である。
【図２１】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１４（Ａ）に示したデジタル制御装置を複数組み合せて構成した例を示す図である。
【図２２】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する説明である。
【図２３】（Ａ）は第１および第２の時間量信号発生手段がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の時間量信号発生手段が発振器からなり第２の時間量信号発生手段がＶＣＯからなる例を示す機能ブロック図である。
【図２４】差分生成手段からのクロックにより第１，第２の時間量信号発生手段、第１，第２のシフトレジスタを駆動するデジタル制御装置を示す機能ブロック図である。
【図２５】（Ａ），（Ｂ），（Ｃ）は、図２３（Ａ）のデジタル制御装置の動作説明図である。
【図２６】第１，第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素によりそれぞれ構成された実施形態を示す機能ブロック図である。
【図２７】第１の時間量信号発生手段が周波数信号を出力する発振器により構成され、第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素により構成された実施形態を示す機能ブロック図である。
【図２８】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル制御装置を複数組み合せて構成した例を示す図である。
【図２９】（Ａ）は第１のアナログ信号に所定バイアスを加えた信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する差分生成手段を示す機能ブロック図、（Ｂ）は第１のアナログ信号に所定値を乗算した信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する差分生成手段を示す機能ブロック図である。
【図３０】例を示す図であり、（Ａ）は第１および第２の時間量信号発生手段がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の時間量信号発生手段が発振器からなり第２の時間量信号発生手段がＶＣＯからなる例を示す機能ブロック図である。
【図３１】実施形態を示す図であり、差分生成手段からのクロックにより第１，第２の時間量信号発生手段、第１，第２のカウンタを駆動するデジタル制御装置を示す機能ブロック図である。
【図３２】第１，第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素によりそれぞれ構成された実施形態を示す機能ブロック図である。
【図３３】第１の時間量信号発生手段が周波数信号を出力する発振器により構成され、第２の時間量信号発生手段が動作レンジが段階的に異なる複数の時間量信号発生要素により構成された実施形態を示す機能ブロック図である。
【図３４】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図３０（Ａ）に示したデジタル制御装置を複数組み合せて構成した実施形態を示す図である。
【図３５】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する差分生成手段を示す機能ブロック図である。
【図３６】実施形態を示す図であり、（Ａ）は第１および第２の時間量信号発生手段がともに時間量信号発生手段（積分回路）からなる実施形態を示す機能ブロック図、（Ｂ）は第１の時間量信号発生手段が第１のアナログ信号に相当する信号を生成する波形生成回路からなり第２の時間量信号発生手段が積分回路からなる実施形態を示す機能ブロック図である。
【図３７】（Ａ），（Ｂ）は図３０（Ａ）のデジタル演算器の動作を示す波形図である。
【図３８】第１，第２の時間量信号発生手段が動作レンジが段階的に異なる複数の積分要素によりそれぞれ構成された実施形態を示す機能ブロック図である。
【図３９】第１の時間量信号発生手段が単一の波形生成回路により構成され、第２の時間量信号発生手段が動作レンジが段階的に異なる複数の積分要素により構成された実施形態を示す機能ブロック図である。
【図４０】（Ａ）は図３８および図３９に示す第２の時間量信号発生手段を構成する複数の積分要素の動作説明図、（Ｂ）は図３８および図３９に示した積分要素の一例を示す回路図である。
【図４１】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図３０（Ａ）に示したデジタル制御装置を複数組み合せて構成した実施形態を示す図である。３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図３６（Ａ）に示したデジタル制御装置を複数組み合せて構成した実施形態を示す図である。
【図４２】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する差分生成手段を示す機能ブロック図である。
【図４３】（Ａ）は、図２３（Ａ）に示したデジタル制御装置において、第１の時間量信号発生手段とシフトレジスタとをあるクロックにより駆動し、第２の時間量信号発生手段とシフトレジスタとを他のクロックにより駆動する実施形態を示す図であり、（Ｂ）は、図３０（Ａ）に示したデジタル制御装置において、第１の時間量信号発生手段とカウンタとをあるクロックにより駆動し、第２の時間量信号発生手段とカウンタとを他のクロックにより駆動する実施形態を示す図である。
【図４４】（Ａ），（Ｂ）は、図４３（Ａ）の差分生成手段の動作の一例を示す図であり、第１のアナログ信号のレンジが第２のアナログ信号のレンジよりも大きい場合に、第１のアナログ信号の処理系を駆動するクロックを、第２のアナログ信号の処理系を駆動するクロックよりも大きくすることで、レンジの調整を行なう場合の説明図である。
【図４５】（Ａ），（Ｂ）は、図４３（Ａ）の差分生成手段の動作の一例を示す図であり、第１のアナログ信号の積分に相当する波形と、第２のアナログ信号との比較を示す説明図である。
【図４６】（Ａ）は図４５（Ａ）に示した波形に代えて使用される鋸歯波形、（Ｂ）は同じく三角波形，（Ｃ）は同じく所定形状波形を示す図である。
【図４７】（Ａ），（Ｂ）は差分生成手段にデジタル定数乗算器が接続された例を示す図である。
【図４８】（Ａ），（Ｂ）は差分生成手段にデジタル微分器が接続された例を示す図である。
【図４９】（Ａ），（Ｂ）は差分生成手段にデジタル積分器が接続された例を示す図である。
【図５０】移動平均をとることができる図４９のデジタル積分器の例を示す図である。
【図５１】電力変換器のアナログ出力とアナログ基準信号を、デジタル制御装置に入力する実施形態を示すブロック図である。
【図５２】電力変換回路に適用される従来の制御装置を示す説明図である。
【符号の説明】
１，１Ａ，１Ｂ，４ デジタル制御装置
２ 変調用デジタル信号発生手段
３ 電力変換回路
１１，４２ アナログ量／時間量変換手段
１２，１２１，１２２，１２３ 差分生成手段
１３，１３１，１３２，４３ スイッチ制御信号生成手段
３１ リアクトル
３２ トランジスタスイッチ
１０１，１０２ ＯＲゲート
１０３ パルス発生器
３０１ リアクトル群
３０２ スイッチ群
４３１ 比較回路
１１１，１１２，１１３，１１４，４３２ 時間量信号発生手段
１１１０，１１２０ 特定手段
１２０１，１２１１，１２２１，１２３４ 差分検出手段
１２０２，１２１２ 演算処理手段
１２０３，１２０４，１２１３，１２１４，１２２２，１２２３，１２３１ デジタル信号生成手段
１２０５，１２１５，１２２４，１２３２ 差分処理／演算処理手段
１３１１ 信号選択部
１３１２ 信号生成部

Claims (31)

1. 少なくとも１つのスイッチをオン・オフ制御することで、電源からのエネルギーをリアクトルに蓄積し、当該リアクトルに蓄積されたエネルギーを負荷側に放出する電力変換回路に適用される制御装置において、
   前記電力変換回路から少なくとも１つのアナログ信号を入力するとともに、これらのアナログ信号の検出基準となる少なくとも１つの基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換するアナログ量／時間量変換手段と、
   前記アナログ量／時間量変換手段からの時間量信号に基づき、前記アナログ信号と前記基準アナログ信号との差分に相応するデジタル信号を生成する差分生成手段と、
   前記差分生成手段が生成したデジタル信号に基づき前記各スイッチの制御信号を生成するスイッチ制御信号生成手段と、
   を備えたことを特徴とするデジタル制御装置。
2. 前記アナログ量／時間量変換手段は、
   前記電力変換回路のアナログ入力電流、
   前記電力変換回路のアナログ入力電圧、
   前記リアクトルを流れる電流、
   前記リアクトルの端子間電圧、
   前記電力変換回路を構成するキャパシタを流れる電流、
   前記電力変換回路を構成するキャパシタの端子間電圧、
   前記電力変換回路を構成する抵抗を流れる電流、
   前記電力変換回路を構成する抵抗の端子間電圧、
   前記スイッチの所定端子間を流れる電流、
   前記スイッチの所定端子間電圧、
   前記電力変換回路の所定部位を流れる電流、
   前記電力変換回路の所定部位と他の所定部位との間の電圧、
   の少なくとも１つを入力することを特徴とする請求項１に記載のデジタル制御装置。
3. 前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、
   前記スイッチ制御信号生成手段は、外部から順次入力した繰り返し波形データまたは周期データを入力して、固定周期または可変周期で前記各スイッチの前記制御信号を発生することを特徴とする請求項１に記載のデジタル制御装置。
4. 前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、
   前記スイッチ制御信号生成手段は、
   外部から入力した繰り返し波形信号または内部生成した繰り返し波形信号を入力し、当該繰り返し波形信号を離散時間量で表される信号に変換する時間量信号生成手段と、
   前記アナログ量／時間量変換手段からの離散時間量で表される信号と、前記時間量信号生成手段からの離散時間量で表される信号との差分に基づいて、固定周期または可変周期で前記各スイッチの前記制御信号を発生することを特徴とする請求項１に記載のデジタル制御装置。
5. 前記アナログ量／時間量変換手段の全部または一部、あるいは前記時間量信号生成手段は、電圧制御発振器、または所定しきい値電圧に達したときに所定信号を出力するアナログ積分器であることを特徴とする請求項１から４の何れかに記載のデジタル制御装置。
6. 前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子からアナログ信号を入力するとともに、当該アナログ信号の検出基準となる基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の値を離散時間量で表される信号に変換し、かつ、前記リアクトルのエネルギー蓄積時および／またはエネルギー放出時における電流値を検出するための２つのアナログ信号を入力し、これら各アナログ信号の値を離散時間量で表される信号に変換することを特徴とする請求項１から５の何れかに記載のデジタル制御装置。
7. 前記差分生成手段は、差分検出手段と演算処理手段とを含み、
   前記差分検出手段は前記アナログ量／時間量変換手段からの時間量信号を入力して入力信号のデジタル差分信号を検出し、前記演算処理手段は当該デジタル差分信号に比例、積分または微分処理を施した信号を生成することを特徴とする請求項６に記載のデジタル制御装置。
8. 前記差分生成手段は、デジタル信号生成手段と差分処理／演算処理手段とを含み、
   前記デジタル信号生成手段は前記アナログ量／時間量変換手段からの時間量信号を入力してデジタル信号を生成し、前記差分処理／演算処理手段は当該デジタル信号の差分を生成しこれに比例、積分または微分処理を施した信号を生成することを特徴とする請求項６に記載のデジタル制御装置。
9. 前記アナログ量／時間量変換手段が前記基準アナログ信号を入力せずに、前記差分生成手段が所定回路から前記基準アナログ信号に対応する基準デジタル信号を入力し、または前記差分生成手段が前記基準アナログ信号に対応する基準値を記憶していることを特徴とする請求項１から８の何れかに記載のデジタル制御装置。
10. さらに、前記電力変換回路からのアナログ信号を入力するアナログ差動増幅器を含むＡ／Ｄ変換回路を備え、
    前記スイッチ制御信号生成手段は、前記Ａ／Ｄ変換回路からのデジタル信号と、前記差分生成手段が生成したデジタル信号に基づき、前記各スイッチの制御信号を発生することを特徴とする請求項１から９の何れかに記載のデジタル制御装置。
11. 前記アナログ量／時間量変換手段は、前記電力変換回路の出力端子から第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、
    前記差分検出手段は、前記第１の時間量信号発生手段からの第１のパルス信号と、前記第２の時間量信号発生手段からの第２のパルス信号とを入力し、所定の検出クロックにより、前記第１の時間量信号発生手段からの前記第１のパルス信号のパルス幅と前記第２の時間量信号発生手段からの前記第２のパルス信号のパルス幅との差分を検出して出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
12. 前記差分検出手段は、
    前記第１の時間量信号発生手段からの前記第１のパルス信号の所定回数目のオン期間と前記第２の時間量信号発生手段からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、
    前記第１の時間量信号発生手段からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の時間量信号発生手段からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、
    前記第１の時間量信号発生手段からの前記第１のパルス信号の周期と前記第２の時間量信号発生手段からの前記第２のパルス信号の周期との差分を検出する、ことを特徴とする請求項１１に記載のデジタル制御装置。
13. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、
    前記差分検出手段は、前記第１の時間量信号発生手段の前記第１〜第ｈの時間量信号発生要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の時間量信号発生手段の前記第１〜第ｈ′の時間量信号発生要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
14. 前記アナログ量／時間量変換手段は、第１のアナログ信号に相応する所定のパルス信号を単一の時間量信号発生要素から出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、
    前記差分検出手段は、前記第２の時間量信号発生手段の前記第１〜第ｈ′の時間量信号発生要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、前記第１のアナログ信号に相応するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
15. 前記差分検出手段は、
    前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、
    前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、
    前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記時間量信号発生要素の動作レンジに対応するバイアス時間を加算した値との差分を検出する、
    ことを特徴とする請求項１３または１４に記載のデジタル制御装置。
16. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段からの前記第１のパルス信号を入力する第１のシフトレジスタと前記第２の時間量信号発生手段からの前記第２のパルス信号を入力する第２のシフトレジスタとを備え、
    前記差分処理／演算処理手段は、
    前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、
    （ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、
    （ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
17. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段の前記第１〜第ｉの時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、前記第２の時間量信号発生手段の前記第１〜第ｉ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群とを備え、
    前記差分処理／演算処理手段は、
    前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
    （ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
    （ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
18. 前記アナログ量／時間量変換手段は、前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタと、前記第２の時間量信号発生手段の前記第１〜第ｉ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群とを備え、
    前記差分処理／演算処理手段は、
    前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
    （ａ）前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
    （ｂ）前記第１の時間量信号発生手段からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
19. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の時間量信号発生手段とを備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段からの前記第１のパルス信号を入力する第１のカウンタと、前記第２の時間量信号発生手段からの前記第２のパルス信号を入力する第２のカウンタとを備え、
    前記差分処理／演算処理手段は、
    前記第１のカウンタの値と前記第２のカウンタの値とを入力し、
    （ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、
    （ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
20. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の時間量信号発生要素の何れかから出力する第１の時間量信号発生手段と、
    第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段と、
    を備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段の前記第１〜第ｊの時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、前記第２の時間量信号発生手段の前記第１〜第ｊ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群とを備え、
    前記差分処理／演算処理手段は、前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
    （ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
    （ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
21. 前記アナログ量／時間量変換手段は、第１のアナログ信号に相応する第１のパルス信号を生成する第１の時間量信号発生手段と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の時間量信号発生要素の何れかから出力する第２の時間量信号発生手段とを備え、
    前記デジタル信号生成手段は、前記第１の時間量信号発生手段からのパルス信号を入力するカウンタと、前記第２の時間量信号発生手段の前記第１〜第ｊ′の時間量信号発生要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、
    を備え、前記差分処理／演算処理手段は、前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
    （ａ）前記第１の時間量信号発生手段からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
    （ｂ）前記第１の時間量信号発生手段からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
    ことを特徴とする請求項８に記載のデジタル制御装置。
22. 前記アナログ量／時間量変換手段は、前記第１の時間量信号発生手段および前記第２の時間量信号発生手段が、電圧制御発振器または電流制御発振器により構成されることを特徴とする請求項１１から２１の何れかに記載のデジタル制御装置。
23. 第１の時間量信号発生手段の駆動クロックと、第２の時間量信号発生手段の駆動クロックとが異なることを特徴とする請求項１１から請求項２２の何れかに記載のデジタル制御装置。
24. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路とを備え、
    前記差分検出手段は、前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、
    前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を検出して出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
25. 前記アナログ量／時間量変換手段は、第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分要素からなる第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分要素からなる第２の波形生成回路とを備え、
    前記差分検出手段は、前記第１の波形生成回路の前記第１〜第ｋの積分要素の出力値から第１のアナログ信号の値を示す積分要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分要素の出力値から第２のアナログ信号の値を示す積分要素を特定し、所定の検出クロックにより、
    （ａ）前記第１のアナログ信号の値を示す積分要素の出力値と前記第２のアナログ信号の値を示す積分要素の出力値との差分を検出して出力し、または、
    （ｂ）前記第１のアナログ信号の値を示す積分要素の出力値と前記第２のアナログ信号の値を示す積分要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
26. 前記アナログ量／時間量変換手段は、第１のアナログ信号を相応する信号を生成する第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分要素からなる第２の波形生成回路とを備え、
    前記差分検出手段は、前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分要素の出力値との差分を検出して出力する、
    ことを特徴とする請求項７に記載のデジタル制御装置。
27. 外部クロック、自己を構成する要素の何れかが生成するクロックにより、全体が同期駆動することを特徴とする請求項１から２６の何れかに記載のデジタル制御装置。
28. 少なくとも１つのスイッチをオン・オフ制御することで、電源からのエネルギーをリアクトルに蓄積し、当該リアクトルに蓄積されたエネルギーを負荷側に放出する電力変換回路に適用される制御装置において、
    前記電力変換回路からアナログ出力信号を入力するとともに、これらのアナログ信号の検出基準となる少なくとも１つの基準アナログ信号を前記電力変換回路または所定回路から入力し、これら各アナログ信号の差分信号を出力するアナログ比較器と、
    前記アナログ比較からのアナログ信号の値を離散時間量で表される信号に変換するアナログ量／時間量変換手段と、
    外部から入力した繰り返し波形信号（アナログ）または内部生成した繰り返し波形信号（アナログ）を入力し当該繰り返し波形信号を離散時間量で表される信号に変換する時間量信号生成手段と、前記時間量信号生成手段からの離散時間量で表される信号とアナログ量／時間量変換手段からの離散時間量で表される信号とを比較する比較手段とを有し、前記比較手段による比較結果に基づいて固定周期または可変周期で前記各スイッチの前記制御信号を発生するスイッチ制御信号生成手段と、
    を備えたことを特徴とするデジタル制御装置。
29. 前記アナログ量／時間量変換手段の全部または一部、あるいは前記時間量信号生成手段は、電圧制御発振器、または所定しきい値電圧に達したときに所定信号を出力するアナログ積分器であることを特徴とする請求項２８に記載のデジタル制御装置。
30. 外部クロック、自己を構成する要素の何れかが生成するクロックにより、全体が同期駆動することを特徴とする請求項２８または２９に記載のデジタル制御装置。
31. 請求項１から３０に記載のデジタル制御装置が実装されてなることを特徴とする集積回路。

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