CN107370476B - 用于数字llc转换器的相移时钟 - Google Patents

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Abstract

本公开的技术可以数字地生成驱动器信号，驱动器信号具有分辨率比可以通过简单地对系统时钟的时钟周期进行计数实现的分辨率更精细的周期(或频率)。驱动器信号可以被配置为基于单个输出时钟信号来触发，单个输出时钟信号可以相对于主系统时钟被移相。时钟相移电路可以相对于主系统时钟将输出时钟信号的相移增加至任何分数。基于经移相的输出时钟而生成的驱动器信号可以实现在控制一些脉宽调制电路(诸如，LLC转换器)时所期望的频率的高分辨率。

Description

用于数字LLC转换器的相移时钟
技术领域
本公开涉及生成用于频率调制电路的控制信号。
背景技术
一些频率调制电路的输出功率相对于输入频率的转移曲线较陡。输入信号中的较小频率变化可能会导致较大的输出变化，因此，可能需要对输入信号频率进行精确控制。在一些示例中，通过对系统时钟的整个时钟周期进行计数来生成输入信号可能不会产生足够精细以用于精确地控制输入信号频率的分辨率。一些提高分辨率的技术也可能会增加系统功耗或增加系统复杂性和成本。
发明内容
在一个示例中，本公开涉及一种系统，该系统包括：主输入时钟；时钟相移电路，被配置为：输出第二时钟信号，其中，第二时钟信号频率是与主输入时钟频率近似相同的频率，并且增加第二时钟信号相对于主输入时钟的相移；以及控制单元，被配置为：接收第二时钟信号，以预定频率生成驱动器信号，其中，第二时钟信号相对于主输入时钟的相移设置主输入时钟频率与预定频率之间的频率比的分数部分。
在另一示例中，本公开涉及一种时钟电路，该时钟电路包括：电容器；电容器放电时段，其中，该电容器放电时段包括持续时间，该持续时间包括在电容器放电时段开始与电容器放电时段结束之间的时间；充电电流单元，该充电电流单元被配置为生成处于多个安培数水平的充电电流，其中：该充电电流在预定充电时间内对电容器进行充电，并且预定充电时间被同步至主输入时钟，该主输入时钟限定主输入时钟频率；放电电流单元，该放电电流单元被配置为：以固定的恒定放电电流对电容器进行放电，在预定充电时间结束后，以预定延迟开始电容器放电时段；以及比较器，该比较器被配置为响应于检测到跨电容器的电压越过指示电容器放电时段结束的预定阈值，输出触发信号；以及其中，时钟电路被配置为：生成第二时钟信号，其中，第二时钟信号包括相对于主输入时钟的相移，并且电容器放电时段的持续时间确定相移。
在另一示例中，本公开涉及一种方法，该方法包括：由时钟相移电路接收主时钟输入信号，其中，该主时钟输入信号包括主时钟输入信号频率；由时钟相移电路确定电容器充电电流；由时钟相移电路利用电容器充电电流在预定充电时间内对电容器进行充电，其中，预定充电时间被同步至主时钟输入信号；由时钟相移电路利用固定的放电电流对电容器进行放电；由时钟相移电路确定放电时段，其中，放电时段是电容器的电压达到阈值电压所需的时间量；由时钟相移电路输出第二时钟信号，其中：第二时钟信号频率与主时钟输入信号频率近似相等，该第二时钟信号包括相对于主输入时钟的相移，并且放电时段确定相移。
在下面的附图和描述中陈述了本公开的一个或者多个示例的细节。本公开的其它特征、目标和优点将通过描述和附图以及以下内容而变得显而易见。
附图说明
图1A是描绘了经移相的时钟信号的定时图，经移相的时钟信号用于在预定时间以比主输入时钟频率更精细的分辨率传送示例驱动器信号。
图1B是图示出根据本公开的一种或多种技术的包括时钟相移电路的示例驱动器信号生成系统的概念示意框图。
图2A是图示出根据本公开的一种或多种技术的用于利用时钟相移电路来生成驱动器信号的示例系统的概念示意框图。
图2B是图示出图2A的LLC转换器控制系统的示例操作的定时图。
图3是图示出根据本公开的一种或多种技术的可以用来实施相移时钟的一部分的一个示例电路的示意图。
图4是图示出如图3所描绘的振荡器电路的操作的定时图。
图5是图示出通过利用四个振荡器电路来增加第二输出时钟信号的相移的示例的定时图。
图6是图示出主输入时钟的多个周期以及相移如何响应于充电电流安培数水平从一个周期到另一个周期而增加的定时图。
图7是图示出根据本公开的用于生成经移相的时钟信号的技术的流程图。
具体实施方式
在本公开中描述的系统、电路和技术可以数字地生成驱动器信号，驱动器信号具有分辨率比可以通过简单地对系统时钟的时钟周期进行计数实现的分辨率更精细的周期(或频率)。驱动器信号可以被配置为基于单个输出时钟信号而触发，该单个输出时钟信号可以相对于主系统时钟被移相。时钟相移电路可以将输出时钟的相移增加至主系统时钟周期的任何分数。该系统可以使用经移相的输出时钟来生成具有高分辨率的频率的驱动器信号。这种驱动器信号的一些示例应用可以包括生成频率调制功率转换器(如LLC转换器或LCC转换器或其它频率调制电路等)的导通时间或半周期。一个具体示例可以包括用于高压DC至AC转换的LLC转换器，然而，本公开的技术可以用于对驱动器信号的频率具有精细分辨率要求的任何应用。
因为LLC转换器的转移曲线(即输出功率相对于输入频率)非常陡，所以较小的频率变化可能会导致较大的输出变化。因此，可能需要非常精确地控制用于LLC转换器和其它谐振转换器的信号的频率。用于为LLC转换器数字地生成导通时间和半周期控制信号的一种简单的技术是：对时钟周期进行计数并且选择高得足以满足所需的频率分辨率的时钟频率。例如，50MHz到100MHz的主系统时钟可以生成用于以50kHz到100kHz操作的LLC转换器的半周期信号。在该示例中，半周期的持续时间的分辨率可以在0.2％的量级，该分辨率对于大多数应用而言足够好。可以使用一些抖动来提高分辨率。然而，抖动可能具有在输出电流上的不希望的噪声方面的缺点。
为了在一些电路中利用更高功率密度要求，功率转换器可以以更高的频率操作。在磁学和更快切换方面取得的改进(诸如氮化镓(GaN)开关)可以支持更高频率的转换器。这些更高频率的电路可能需要利用比更低频率的电路更精确的定时来发送控制信号。高频率的功率转换器可能需要在1MHz或者更大量级的半周期信号。直接从50MHz的时钟生成1MHz的半周期驱动器信号可能会产生百分之四(4％)的分辨率，该分辨率不足以操作1MHz的LLC转换器以得到可接受的性能。切换至更高频率的系统时钟可能具有功耗更高的缺点，因此，对于实现高总体系统效率没有吸引力。更高频率的主时钟还可能会导致在电路设计以及避免电磁干扰(EMI)的屏蔽方面的费用增加，电磁干扰在利用更高频率的系统时钟的情况下更常见。
通过小相移将更低频率的系统时钟划分为分数部分是一种以高分辨率生成脉宽调制(PWM)控制信号的技术。作为示例，一种特定的技术可以包括多路复用器和大量的延迟元件，以从大量经移相的信号中进行选择。延迟锁相环(DLL)可以调整所有延迟元件的总延迟时间以匹配系统时钟的周期。多路复用器和DLL技术可允许直接选择期望的延迟，但可能具有的缺点是DLL较为复杂且需要稳定时间。另一示例方法可以测量未调整的延迟的数量，这些延迟与一个时钟周期适配，并通过未调整的延迟的数量来划分期望的延迟。该技术可能具有以下缺点：可能需要一些开销数的延迟元件用于部件公差以及温度漂移，并且可能需要对每个PWM周期进行一次划分。
在本公开中，单个经移相的时钟(其可以增加相对于主输入时钟的相移的量)可以具有复杂性更低的优点并且包括比其它技术更少的部件。基于经移相的时钟生成的驱动器信号可以实现在对脉宽调制电路(诸如，LLC转换器)进行控制时需要的高频率分辨率。
图1A是描绘了经移相的时钟信号的定时图，经移相的时钟信号用于在预定时间以比主输入时钟频率更精细的分辨率传送示例驱动器信号。示例驱动器信号40A在预定时间处根据经移相的时钟PS_CLK的定时开始和停止，该预定时间位于主输入时钟50的脉冲之间。换言之，在作为主时钟周期(T)的分数的某个预定时间处开始和停止。
经移相的时钟PS_CLK可以与主输入时钟50的频率近似相同。经移相的时钟信号PS_CLK可以从主输入时钟50移位预定时间量15。示例驱动器信号40A可以被配置为基于经移相的时钟PS_CLK触发，而非基于主输入时钟50触发。尽管在图1A中未示出，但增加在示例驱动器信号40A的开始时间与停止时间之间的PS_CLK的相移可能会为产生具有如下持续时间的示例驱动器信号40A，该持续时间是主输入时钟信号周期T的某个分数。以此方式，示例触发信号40A可以在预定时间15处开始和停止，预定时间15具有比从主输入时钟50可获得的分辨率更精细的分辨率。下面将进一步对使用单个经移相的时钟获得更精细的分辨率的能力进行详细说明。
图1B是图示出根据本公开的一种或多种技术的包括时钟相移电路的示例驱动器信号生成系统的概念示意框图。驱动器信号系统1可以以比可以通过对主系统时钟50的时钟周期进行计数实现的分辨率更精细的频率分辨率生成驱动器信号。
驱动器信号系统1可以具有多种应用。频率调制装置或系统可以使用驱动器信号系统1作为控制输入。例如，频率调制功率转换器像是LLC转换器或LCC转换器或使用压电变压器的转换器等。为了在一些电路中利用更高功率密度要求，功率转换器可以以更高的频率操作。当相比于用于更低频率的电路的控制信号利用更精确的定时来接收控制信号时，这些更高频率的电路可以传送更好的性能。例如，，除了对50％的占空比的输入进行精确定时以外，更高频率的LLC或LCC功率转换器在接收到如上面图1A中示出的在主时钟脉冲之间的预定时间处开始和停止的其它控制信号时，可以更好地运行。一些示例可以包括死区时间信号或电平位移器控制脉冲。
驱动器信号系统1(简称系统1)可以包括主输入时钟50、时钟相移电路20、控制单元30，并且输出驱动器信号40。例如，时钟相移电路20可以包括内部逻辑22。控制单元30可以包括半周期定时器32、电平位移控制器34和死区时间单元36。控制单元30的其它示例可以包括更多或更少的部件。主输入时钟50可以输出去往时钟相移电路20及系统52的其它功能的主时钟信号。时钟相移电路20的输出连接至控制单元30，并且控制单元30可以输出驱动器信号40。驱动器信号40可以包括50％的占空比的驱动器信号、死区时间信号和其它控制信号。
控制单元30可以接收经移相的时钟信号并且以预定频率和定时生成驱动器信号以控制其它电路，以便控制频率调制功率转换器。控制单元30可以包括接收经移相的时钟输入并且在预定时间处生成控制信号的单元，该控制信号的分辨率比从主输入时钟50可获得的分辨率更精细。控制单元30内的单元可以通过利用相移时钟信号在不同于主时钟50的时钟边沿的预定时间处生成驱动器信号。例如，半周期定时器单元32可以在从主时钟50移位的预定时间(诸如，移位了主时钟周期的0.35倍(0.35T))处开始半周期驱动器信号40。类似地，电平位移控制单元34和死区时间单元36可以生成驱动信号，该驱动信号以相同预定相移(0.35T)或不同相移开始。例如，电平位移控制单元34可以在相移时钟20将相移从0.35T增加至0.5T之后，发送电平位移控制驱动器信号。以此方式，控制单元30内的每个单元可以在预定时间处生成驱动器信号，以按照最佳的性能对受到控制的电路(诸如，功率转换器)进行操作。
相移时钟20可以将从主输入时钟信号被移相的单个时钟信号传送至控制单元30。响应于增量命令24，相移时钟20可以通过利用每个主时钟周期增加相移来逐渐增加第二输出时钟信号(PS_CLK)的相移。例如，相对于主时钟信号50A，相移时钟20可以按照每个主输入时钟周期0.05T的增量来将PS_CLK的相移从0.35T逐渐增加至0.5T。与可以通过多个延迟元件来生成多个经移相的信号的时钟相移电路相比，时钟相移电路20可以具有以下优点：生成经移相的第二输出时钟信号的复杂性低，并且启动时间快，只需几个时钟周期。下面将通过图3对相移时钟单元20的示例实施方式进行详细说明。
相移时钟20可以包括内部逻辑22。内部逻辑22可以包括反馈和控制部件，该反馈和控制部件可以利用来自主输入时钟50的主输入时钟信号来触发定时电路，以增加第二输出时钟信号PS_CLK的相移，直到PS_CLK达到期望的相移。响应于增量命令24，内部逻辑22可以进一步增加第二输出时钟信号PS_CLK相对于主输入时钟50的相移，直到PS_CLK达到第二期望的相移。
在操作中，响应于增量命令24，内部逻辑22可以将PS_CLK的相移增加至0.5T。相移时钟20可以将处于0.5T的经移相的时钟信号PS_CLK传送至控制单元30。控制单元30可以基于处于0.5T的PS_CLK来开始半周期驱动器信号40。内部逻辑22可以进一步相对于主时钟50将PS_CLK的相移增加至0.65T,并且将处于0.65T的经移相的时钟信号PS_CLK传送至控制单元30。控制单元30可以基于处于0.65T的PS_CLK来结束半周期驱动器信号。系统1可重复该过程。以此方式，系统1可以以预定频率生成半周期驱动器信号，该预定频率的分辨率比单独从主输入时钟50可获得的分辨率更精细。经移相的时钟信号PS_CLK可以将设置来自主输入时钟50的主输入时钟信号与半周期驱动器信号的预定频率之间的频率比的分数部分。下面将在定时图中具体说明以预定频率生成驱动器信号的细节，该预定频率至少部分地是主输入时钟信号的分数比。
图2A是图示出根据本公开的一种或多种技术的用于利用时钟相移电路生成驱动器信号的示例系统的概念示意框图。图2A图示出与图1B所示的系统1类似的示例系统2。示例系统2比图1更详细地描绘了驱动器信号生成系统，并且系统2涉及控制频率调制LLC转换器。系统2的其它示例可以传送控制其它部件或电路的驱动器信号。
与图1B中的示例系统1类似，示例系统2可以包括主输入时钟50、相移时钟20、增量模块24和LLC控制单元130。系统2的执行与系统1相同功能的部件可以具有与系统1相同的附图标记。系统2还可以包括电压回路控制器105、可以将信号输出至高侧开关144的高侧栅极驱动器142、以及将信号输出至低侧开关148的低侧栅极驱动器146。与系统1的控制单元30类似，LLC控制单元130可以包括半周期定时器模块32、死区时间模块36和电平位移控制模块34。LLC控制单元130还可以包括电平位移器134和切换模块138。
系统2可以将驱动器信号传送至LLC转换器，诸如用于高压DC至AC转换的LLC转换器。来自系统2的驱动器信号可以控制高侧开关144和低侧开关148，高侧开关144和低侧开关148可以是示例LLC转换器的一部分。在LLC转换器的情况下，驱动器信号可以包括LLC半桥驱动器信号。系统2可以被配置为以预定定时或者以预定频率传送驱动器信号，该预定频率具有比从主时钟50可获得的分辨率更精细的分辨率。驱动器信号的预定频率可以包括通过基于主输入时钟50对时钟周期进行计数而生成的整数部分和通过对第二时钟信号PS_CLK的相位进行移位而生成的分数部分。在系统2的示例中，由于在本示例中PS_CLK的频率与主输入时钟50的频率近似相同，所以半周期定时器可以对PS_CLK的时钟周期进行计数，以确定驱动器信号频率的整数部分。例如，系统2可以驱动被配置为以1MHz进行操作的示例LLC转换器。主时钟50可以被配置为50MHz。直接从50MHz的时钟生成具有50％的占空比的1MHz的驱动器信号可以产生百分之四(4％)的分辨率，该分辨率不足以操作1MHz的LLC转换器以得到可接受的性能，如低噪声、效率、精确的输出电压和电流、或其它参数。换言之，从50MHz的时钟生成1MHz的LLC频率意味着每个半周期有25个时钟周期。如果需要增加频率，只能通过将时钟周期计数一步减少到24来增加频率，这将频率增加到1.04MHz。因此，分辨率为4％。
主输入时钟50将主时钟信号传送至时钟相移电路20以及更大的系统的其它部件，系统2可以是该更大的系统的一部分。这些其它部件可以包括其它的中心和非LLC系统功能52。主时钟50可以输出与图1A所示的主输入时钟信号50A相同的主输入时钟信号。
响应于来自主输入时钟50和增量模块24的输入，时钟相移电路20输出经移相的时钟信号PS_CLK。相移时钟20包括与图1B中所示的相同内部逻辑22，并且以相同的方式来进行操作。在一些示例中，时钟相移电路20可以从增量模块24接收相移控制字102形式的输入。响应于相移控制字102，相移时钟20可以将相移时钟信号(PS_CLK)移位更大的或更小的增量。可互换地使用短语“相移时钟信号”和“第二输出时钟信号”来描述PS_CLK。相移控制字102可以是适合限定PS_CLK相对于主输入时钟50的相移的任何信号。在一个示例中，相移控制字102可以是二进制编码的3位至5位的信号。在所有最低有效位(LSB)阶跃相同的情况下，从“全部为1”到“全部为0”的相移变化可以与LSB阶跃相同。
响应于监测到来自LLC转换器(图2A中未示出)的输出或来自系统2外的其它信号，电压回路控制器105可以传送修改系统2的驱动器信号的信号。电压回路控制器105可以将信号传送至LLC控制单元130，以控制驱动器信号的预定频率的整数部分108。电压回路控制器105可以将信号传送至增量模块24，该增量模块24可以控制通过对第二时钟信号的相位进行移位而生成的分数部分110。例如，用于LLC转换器的驱动器信号的预定半周期可以是主输入时钟50的43.67个时钟周期。对LLC转换器而言，“半周期”也可称为“导通时间”。电压回路控制器105可以将该周期划分为半周期的整数部分108(例如，43个时钟周期)和分数部分110(例如，时钟周期的0.67倍)。增量单元24可以接收分数部分110，以使时钟相移电路20将PS_CLK的相位移位至主输入时钟信号的分数部分(如0.87T)。在每个导通时间期间，增量模块可以将相移增加分数部分。例如，如果在导通时间开始时相移为0.2T，则增量模块可以将相移增加至0.87T，直到导通时间结束。下面对图2B和图4-6中的定时图的描述提供了另外的细节。
LLC控制单元130可以接收经移相的时钟信号PS_CLK(分数部分)和整数部分信号108，并且作为响应，以预定频率和定时生成驱动器信号，来控制其它电路。LLC控制单元130与图1B中所示的控制单元30类似。LLC控制单元130的部件可以接收输入信号并将每个部件的输出组合，以生成用于示例LLC转换器的驱动器信号的整个集合。LLC控制单元130仅仅是如何使用已经进行增量的单个相移时钟信号来生成分辨率比从主输入时钟50可获得的分辨率更高的驱动器信号的一个示例。控制单元的其它示例可以包括不同的部件，以生成被配配置为控制除了LLC转换器之外的电路的不同的驱动器信号。
半周期定时器32和死区时间单元36可以生成LLC转换器的驱动器信号的各个部分。半周期定时器32和死区时间单元36与控制单元30中的部件类似并以相同的方式来进行操作。例如，半周期定时器32可以接收驱动器信号的预定导通时间的整数部分108(例如，43个时钟周期)。对于整数部分来说，半周期定时器32可以对PS_CLK的时钟周期进行计数，该PS_CLK已经包括分数部分。通过将驱动器信号划分为整数部分和分数部分，半周期定时器32的定时器部分可以仍然很简单，这是因为半周期定时器32的定时器部分仅需要对时钟周期进行计数。
电平位移控制器34和电平位移器134可以将控制信号从半桥电路的低侧控制电路转换至高侧栅极驱动器。一些半桥电路(诸如LLC转换器或电机驱动器)可以以超高电压(UHV，例如，接近400V)电平进行操作。LLC控制单元130可以使用电平位移器134和电平位移控制器34来可靠地将信号转换为UHV电平。电平位移器134可以将驱动器信号输出至高侧栅极驱动器142并进一步输出至高侧开关144，以控制LLC转换器(未示出)。死区时间生成器36和电平位移控制脉冲生成器34已经接收经移相的时钟，因此不必处理任何分数时钟。死区时间生成器36和电平位移控制脉冲生成器34可以简单地对经移相的时钟脉冲的整数数量进行计数，以生成死区时间的开始和结束时间及电平位移控制脉冲。脉冲的确切持续时间对LLC转换器系统来说可能不是关键的，因此可以将其进行修整到时钟脉冲的整数数量。同样，通过将死区时间和电平位移器控制脉冲相对于半周期的开始或结束进行同步具有以下优点：死区时间和电平位移器在LLC转换器操作中无任何抖动。
切换单元138可以在电平位移控制器34和低侧栅极驱动器146之间切换来自半周期定时器32和死区时间单元36的输出驱动器信号定时。从切换单元138到低侧栅极驱动器146并且进一步到低侧开关148的信号可以不利用电平位移器。
从经移相的时钟生成LLC转换器的驱动器信号可以产生比直接从主输入时钟生成驱动器信号的情况分辨率更精细并且频率和定时更精确的驱动器信号。使用经移相的时钟可以包括以下优点，诸如，避免需要更高频率的主时钟来获得同样的更精细的分辨率。更高频率的主时钟可以导致数字控制器的功耗增加，这对于实现高的总效率来说是没有吸引力的。更高频率的主时钟还可能会导致在电路设计和避免电磁干扰(EMI)的屏蔽方面的费用增加，电磁干扰在更高频率的系统时钟的情况下更常见。此外，生成高于100MHz的时钟频率可能需要锁相环(PLL)，锁相环可能需要一些时间来稳定并且因此可能会增加转换器的启动时间。与使用多个延迟元件来生成多个经移相的输出时钟的相移时钟示例相比，可以增加相对于主输入时钟的相移的量的单个经移相的时钟的复杂性可能更低且包括的部件更少。
图2B是图示出图2A的LLC转换器控制系统的示例操作的定时图。图2B的定时图图示出具有如下周期的驱动器信号，该周期可以包括主输入时钟的多个完整时钟周期(整数部分)以及时钟周期的一部分的偏移(分数部分)。将在图2A的背景下对图2B的元件进行说明。
图2B描绘了由主输入时钟50(图2B中未示出)生成的主输入时钟信号50A、在增量阶段和恒定相移阶段期间的第二输出时钟信号PS_CLK、以及示例驱动器信号175和177。
具有周期T的主输入时钟信号50A是在图1A中描绘的相同主输入时钟信号50A的较长部分。主输入时钟信号50A还可以为如图2A所示的中心和非LLC系统功能52提供定时信号。
当增量单元24可能处于不活动状态或将恒定相移信号传送至相移时钟20时，会出现PS_CLK的恒定相移时段160。恒定相移时段164和168与时段160类似。时钟相移电路20可以被配置为在不存在时间事件的时间期间响应于增量单元24来增加相位并且在存在时间事件的时间期间固定相位。例如，当PS_CLK信号增加相对于主输入时钟信号50A的相移时，诸如电平位移器导通脉冲172和死区时段152等时间事件可能会在恒定相移时段160期间出现，而在时段162期间不出现。类似地，电平位移器断开脉冲174可能会在恒定相移时段164期间出现。其它的时间事件(未示出)可能会在增量时段期间出现，诸如增量时段165。
示例驱动器信号175的驱动器信号时段170可以包括多个中间分量。在图2B的示例中，驱动器信号时段170可以包括死区时间152、高侧栅极驱动器导通时间154、死区时间155和低侧栅极驱动器导通时间156。驱动器信号时段170可以在之前的低侧栅极驱动器导通时段150结束后开始。随后的驱动器信号时段可以从死区时间158开始。
从图2A中，系统2可以通过增加相移时钟20以在驱动器时段170内符合预定开始时间来限定驱动器时段170的预定频率。死区时间152使驱动器时段170开始，随后在死区时间152结束并且在高侧栅极驱动器导通时间154开始时开始电平位移器导通脉冲172。所有的这些时间事件(即死区时间152、电平位移器导通脉冲172和高侧栅极驱动器导通时间154的开始)都在恒定相移时段160期间出现。在图2B的示例中，恒定相移时段160相对于主输入时钟信号50A为0.2T。
系统2可以在增量时段162期间开始增加相移时钟信号PS_CLK。在增量时段162结束并且恒定相移时段164开始时，PS_CLK可以达到相对于主输入时钟信号50A的预定相移，使得电平位移器断开脉冲174和高侧栅极驱动器导通时间154可以通过与相移时钟信号PS_CLK同步来结束。在图2B的示例中，当使PS_CLK相对于主输入时钟信号50A移位0.8T时，高侧驱动器导通时间154在恒定相移时段164期间结束。在该示例中，高侧驱动器导通时间154的整数部是20个时钟周期。系统2可以完成具有死区时间155的驱动器信号时段170和低侧栅极驱动器导通时段156。在增量时段165期间，系统2可以进一步增加PS_CLK，直到PS_CLK达到0.4T的预定相移。在恒定相移时段168期间，PS_CLK可以继续0.4T的相移，直到达到正确数量的时钟周期(整数部分)，以结束低侧栅极驱动器导通时段156。下一个驱动器信号时段可以从死区时间158开始。
图2B的示例描绘了具有相同长度的低侧导通和高侧导通。在给出的示例中，高侧导通和低侧导通具有相同的总长度：20个时钟脉冲+0.6T相移增加＝主输入时钟周期的20.6T。以此方式，通过少量地增加PS_CLK的相移，系统2可以利用仅单个第二时钟信号PS_CLK来实现相对于主输入时钟信号50A的多个不同的相移量。通过将相移分数部分与计数得到的时钟周期(整数部分)组合，系统2可以实现分辨率比通过对没有相移的时钟周期进行计数而获得的分辨率更高的驱动器信号的频率。
图3是图示出根据本公开的一种或多种技术的可以用于实施相移时钟的一部分的一个示例电路的示意图。图3图示出在图1和2中示出的相移时钟20的内部逻辑22和其它部件的一部分。下面图3的描述将集中于示例时钟相移电路20A的结构。将在图4至6图示出的定时图的背景下详细说明示例时钟相移电路的操作的进一步细节。
示例相移时钟20A可以包括多个振荡器电路10A至10N、具有值V18的参考电压18、以及控制和输出电路5。每个振荡器电路10A至10N可以包括类似的元件。例如，振荡器电路10A可以包括电容存储装置11A、由开关S12A控制的充电电路12A、由开关S13A控制的放电电路13A、以及阈值检测器17a。参考电压18可以连接至每个阈值检测器17a至17n的输入，以向每个阈值检测器提供参考电压值V18。每个阈值检测器17a至17n的输出可以连接至控制和输出电路5，从而将触发信号CLKa到CLKn传送至控制和输出电路5。
示例时钟相移电路20A描绘了两个振荡器电路10A和10N。然而，时钟相移电路20A可以包括两个、四个、八个或任何数量的振荡器电路。其它示例可以包括更多的、更少的或者不同的部件来实施与图3中所示的时钟相移电路20A相同的功能。在一个示例中，时钟相移电路20A可以包括四个振荡器电路(例如，10A至10D)。利用四个振荡器电路，相移时钟20A可以通过增加相对于主输入时钟的相移来仅增加第二时钟信号的相移。在其它示例中，相移时钟20A可以通过添加另外的振荡器电路来相对于主输入时钟信号仅在两个方向(增加和减少)上增加相移。在另一示例中，在没有保持时间的情况下，时钟相移电路20A可以包括三个振荡器电路。相移时钟20A可以被实施为模拟集成电路而非分立部件。相移时钟20A也可以通过微处理器、FPGA、微控制器或类似的电路来实施。
输出和控制电路5可以在输出处提供经移相的时钟信号PS_CLK并且通过开关信号S12A至S12N及S13A至S13N来控制各个振荡器单元10A至10N的操作。图1中示出的内部逻辑22可以包括输出和控制电路5的多个部分。
振荡器电路10A至10N可以提供定时和触发功能，以基于主输入时钟来输出第二经移相的时钟输出信号PS_CLK。振荡器电路包括交替充电的充电电流单元12和放电单元13、以及电容存储元件11。通过控制充电电流并测量电容存储元件放电时段，振荡器电路可以确定输出时钟信号PS_CLK的相移。为了简单起见，下述的说明将着眼于振荡器电路10A。所有其它的振荡器电路都具有相同的结构和功能。
电容存储元件11A(简称电容器11A)可以将阈值检测器17a的比较输入连接至接地。因此，阈值检测器17a可以测量电容器11A的电压V11A。充电电流单元12A将电源电圧V+连接至电容器11A的正极板。放电电流单元13A将电容器11A的正极板连接至接地。可以互换地使用术语“充电电流单元”和“充电电路”以及“放电电流单元”和“放电电路”。图3的示例描绘了与接地相比为正的电源电压，然而在其它示例中，电源电压可以被配置为与接地相比为负。
电容存储元件11A可以被实施为使得其具有线性电容。线性电容意味着：当存储在电容存储元件中的电荷线性增加时，跨每个电容存储元件的电压也近似线性地增加。电容电荷存储元件可以被实施为诸如平行板电容器等传统电容器、线路之间的耦合电容、或是MOS电容器。
阈值检测器17A可以确定电容器11A何时达到阈值电压。阈值检测器17A可以将电容器电压V11A与参考电压V18进行比较。在时钟相移电路20A的示例中，阈值检测器17A可以检测电容器电压V11A何时达到预定放电电压。由于所有的阈值检测器17A至17N都可以使用参考电压18作为检测阈值，所以所有的振荡器电路10A至10N可以放电至相同的放电电压。
如图3所示，阈值检测器17A至17N可以被实施为比较器。然而，这仅仅是示例。也可以将每个阈值检测器17A至17N实施为施密特触发器、反相器、或者具有至少两个串联连接的反相器的反相器链。例如，在施密特触发器中或是在反相器中，可以在内部生成参考电压，其中，每当输入信号达到内部生成的阈值时，施密特触发器或反相器的输出信号发生变化。
在图3的示例中，当将阈值检测器17A实施为比较器时，阈值检测器17A可以具有比较器延迟。比较器延迟可以是在输入电容器电压V11A与预定阈值电压V18匹配的时间与阈值检测器17A(或简称为比较器17A)输出触发信号的时间之间的延迟。换言之，电容器电压V11A可以达到预定放电电压，这标志着放电时段结束，但在比较器17A输出指示放电时段结束的触发信号之前，可以存在另外的比较器延迟。
放电电路13A可以被配置为按照通过开关信号S13A进行控制的方式对电容器11A进行放电。控制和输出电路5可以将开关信号S13A同步至主输入时钟信号或经移相的输出时钟(PS_CLK)。在图3的示例中，放电电路13A可以被配置为以固定的电流I13A来对电容器11A进行放电。以固定的电流对电容器11A进行放电意味着：对于每个电压电平V11A而言，在电容器11A被放电至最终放电电压时，电容器11A将在指定放电时段内放电。例如，假设放电电压为零，当充电电路12A将电容器11A充电至最大电压max(V11A)时，放电时段将是充电电路12A将电容器11A充电至最大电压的一半(1/2*max(V11A))的情况的两倍。换言之，以固定的放电电流I13A将电容器11A从max(V11A)放电至最终放电电压可以限定tmax的放电时段。将电容器11A从1/2*max(V11A)放电至相同的最终放电电压可以限定1/2*tmax的放电时段。因此，控制电压电平V11A将控制放电时段。在其它示例中，在非零放电电压的情况下，放电时间与充电电压减去放电电压成比例。
充电电路12A可以被配置为按照通过开关信号S12A进行控制的方式对电容器11A进行充电。控制和输出电路5可以将开关信号S12A同步至主输入时钟信号或经移相的输出时钟(PS_CLK)。控制和输出电路5可以选择固定的充电时间来启动和停用充电电路12A。例如，控制和输出电路5可以使充电电路12A对电容器11A进行二分之一个主输入时钟周期的充电。在图3的示例中，充电电路12A可以在最小充电电流与最大充电电流之间对充电电流I12A进行精确地控制。其它用于充电电流的术语可以包括安培数水平。通过在固定充电时间内对充电电流或安培数水平进行精确控制，时钟相移电路20A可以控制电容器11A的最终充电电压V11A。因此，通过与来自放电电流电路13A的固定放电电流I13A组合，控制充电电流I12A控制了放电时段。换言之，设置精确的充电电流I12A意味着时钟相移电路20A可以确定精确的放电时段。
最大充电电流和最小充电电流可以取决于总体电路配置。例如，放电电流的一半的最小充电电流可以确保放电时段长于比较器延迟。这可以产生四分之一个时钟周期的最小放电时段。这可确保放电时段长于比较器延迟，并且确保当与主输入时钟或经移相的时钟信号(PS_CLK)同步时，接通和断开充电电流的时间是对称的。在一些示例中，是比较器延迟的2到3倍的放电时间便可足够，特别是在系统包括保持时间204的情况下。
所有的电容器11A至11N以及充电电路部件都可以被配置为向每个振荡器电路10A至10N提供近似相同的充电和放电性能。例如，对于给出的充电电压Vcharge，每个振荡器电路可以限定近似相同的放电时段。由于各批部件之间的差异以及原料或工艺偏差而可能产生的制造偏差可能会使振荡器电路之间存在一些偏差。类似地，在比较器17A至17N之间的比较器延迟可以近似相等。制造偏差可能会使比较器之间存在一些差异。
图3的示例电路可以具有以下优点：用于生成相移时钟的模拟电路的复杂性低并且启动时间快，只需几个时钟周期。图4至图6所示的定时图将更详细地解释图3的示例电路的操作。
图4是图示出如图3所描绘的振荡器电路的操作的定时图。图4图示出振荡器电路10A的操作如何通过限定由充电电路12A传送的充电电流来限定相对于主输入时钟的相移。
图4描绘了在主输入时钟信号50A的若干周期T中电容器11A的电压(V11A)。电容器11A在充电时段202中充电，充电时段202以充电电流I12A开始于206并且在固定时间后在208处结束。电容器11A可以包括保持时间204和放电时间214。如上面针对图3所描绘的，振荡器电路10A可以包括比较器17A，该比较器17A具有比较器延迟210(210A至210D)。比较器延迟210可以在比较器17A输出触发信号时导致阈值电压与实际电压V11A之间的电压差212。
充电时段202为被同步至主输入时钟信号50A的固定时间段。在图4的示例中，充电时段202可以设置为0.5T，其中将充电的起始点206设置为主输入时钟信号50A的正1/2周期的第一上升边沿。该示例中的主输入时钟信号50A是具有50％的占空比的时钟。在其它示例中，充电时段202可以设置为主输入时钟信号50A的周期T的不同分数。
充电电流I12A在充电时段202的起始点206处开始并且在充电时段202的结尾208处停止。如图例框中的不同虚线所示，图4的示例描绘了四个不同安培数水平的充电电流I12A。这些安培数水平可以包括Iref的四个不同倍数的I12A(1.50Iref、1.20Iref、0.80Iref和0.50Iref)。充电电路12A可以将I12A选择为任何安培数水平，不限于所示的示例。由于充电电路12A在预定时间内施加充电电流I12A，所以充电电流I12A的安培数水平在充电时间208结束时限定最终的电压V11A。
通过在放电之前实施保持时间204可提高精确性，这是因为比较器状态需要更长的时间来稳定。在图2B和3的示例中，比较器17A可以在V11A在正方向上越过阈值220之后改变其内部状态。如果比较器内部状态未完全稳定，则比较器延迟可能不会完全独立于从正阈值到负阈值跨越的时间，因此可能会取决于充电电流水平。如图4所描绘的保持时间204是时钟周期的二分之一(0.5T)，然而在一些示例中，保持时间204可低至0。在另一示例中，在没有保持时间204的情况下，时钟相移电路可以包括三个振荡器电路。
放电时间214开始于输入时钟的边沿。在该示例中，放电时间开始于主输入时钟信号50A的上升边沿216。由于放电电流I13A独立于充电电流设置I12A并且可以是恒定的，所以对于任何充电电流安培数水平I12A而言，下降斜率也可以是恒定的。换言之，电容器11A在预定义时间216处以预定恒定电流I13A从最终充电电压V11A进行放电，直到电压比较器17A检测到越过阈值220并且随后停止放电。阈值220与图3所示的参考电压V18类似。因此，每个不同的充电电流安培数水平可以具有预定放电时间214A至214D。例如，放电时间214A可以是主输入时钟周期T的二分之一，而放电时间214D可以是周期T的四分之三，如出于清楚起见在第二周期中示出的。
诸如比较器17A等比较器可以具有上面针对图3描述的比较器延迟。比较器延迟210可以包括在V11A达到预定阈值220时与比较器17A输出指示V11A达到预定阈值的触发信号使之间的时间延迟。如图4的示例所示的，比较器延迟210A至210D可以是比较器17A的恒量，这是因为放电斜率(即放电电流I13A)是恒定的。因此，在阈值电压与在比较器17A输出触发信号时的实际电压之间的电压差212还可以针对所有充电电流I12A是恒量。
过度放电可能会导致在阈值电压与电容器11A的最终放电电压V11A之间存在电压差212。系统2可以为下一个周期保持该电压差212，作为在时间230处的充电的起始点。相对于比较器阈值202的该电压差212或阈值电压偏移可以在下一个周期期间补偿比较器延迟210。换言之，电容器保持在放电时段结束时的放电电压，作为下一个充电周期的初始充电电压。因此，生成的放电时段延迟时间214A至214D可以与充电电流的大小准确地成比例。也可以将充电电流的大小描述为充电电流安培数水平。如图4所示，当与比较器延迟210A至210D进行比较时，将电流接通和断开的时间可以是对称的，并且生成的放电时间214A至214D可能会较长。因此，在一些示例中，充电电流I12A可以具有最小值。在图4示出的示例中，I12A的最小安培数水平可以是恒定放电电流I13A的一半(0.5Iref)。这会产生四分之一个时钟周期的对应最小放电时间214A。放电时间210也可称为“放电时间延迟”。如在图5至图6更详细地说明的，最小放电时间可以对应于第二输出时钟相对于主输入时钟信号50A的最小相移。
系统2也可以限定充电电流I12A的最大安培数水平。在图4的示例中，最大安培数水平可以是1.50Iref。与最大充电电流对应的最大放电时间214D可以是0.75T。因此，第二输出时钟相对于主输入时钟信号50A的最大相移可以是0.75T。如图4的示例所示，最小充电时间和最大充电时间(214A和214D)之间以及最小相移和最大相移之间相差二分之一个周期或180度。
图5是图示出通过利用四个振荡器电路来增加第二输出时钟信号的相移的示例的定时图。在另一示例中，在没有保持时间的情况下，时钟相移电路可以包括三个振荡器电路。电压V11A与如图3所示的振荡器电路10A中的电容器11A上的电压类似。电压V11B至V11D可以与振荡器电路10B至10D类似，未在图3中示出。
图5描绘了主输入时钟信号50A，该主输入时钟信号50A与在上述图1至4中描述的主输入时钟信号相同。图5包括沿着主输入时钟信号50A在不同时间处的电压电平定时V11A至V11D。图5描绘了沿着相同主输入时钟信号的这些不同时间，以用于说明。然而，在操作中，在302至308这些时间期间的电压V11A至V11D在315至321这些时间期间的电压V11A至V11D的定时之前或之后到来。
图5的上半部分描绘了设置为最大(例如，1.5Iref)的所有四个充电电流。这会产生最大电压、最大放电时间300和最大相移314。作为进行比较的示例，图5的上半部分同样描绘了小于最大值1.2Iref的充电电流的电压分布310。然而，为了清楚起见，图5仅示出了最大充电电流的第二输出时钟PS_CLKmax。
图5的下半部分描绘了具有设置为最小值的充电电流的四个相同的振荡器电路。在该示例中，最小值可以是0.5Iref。这会产生最小电压分布、最小放电时间312和最小相移324。如针对图4进行的讨论，在图5的示例中，与最大电流PS_CLKmax对应的第二输出时钟与最小电流PS_CLKmin的第二输出时钟之间的差异为180度、或主输入时钟信号50A的时钟周期的二分之一(0.5T)。
在操作中，图5的上半部分可以描绘在恒定相移时段期间在主输入时钟50A与第二输出时钟PS_CLKmax之间的关系，如图2B所示。每个振荡器电路的每个充电电流(例如I12A至I12D)可以设置为1.5Iref，因此产生具有0.75T的恒定相移的第二输出时钟信号PS_CLKmax。
类似地，图5的下半部分图示出将每个振荡器电路的充电电流(例如I12A至I12D)设置为0.5Iref的示例，因此产生具有0.5T的恒定相移(324)的第二输出时钟信号PS_CLKmin。由于同样的振荡器电路可以传送在最小充电电流与最大充电电流之间的充电电流的任何设置，所以在315至321中描绘的电压分布与在302至308中所示的电压分布处于不同的时间。作为一个示例，图2B中的恒定相移时段168可以与由电压分布315至321示出的输出类似。
图6是图示出主输入时钟的多个周期以及相移如何响应于充电电流安培数水平从一个周期至另一个周期增加的定时图。图6也图示出时钟相移电路可以如何通过至少将充电电流改变为最小安培数水平、跳过一个触发信号以及改变在下一个触发信号上的输出时钟信号的状态来将相移增加至超过最大相移。
图6图示出在时钟相移电路正在增加相移的时段期间四个振荡器电路的电压分布(V11A至V11D)。增加由图6图示出的时段可以与图2B中所描绘的增加时段162和165类似。每个振荡器电路可以增加充电电流(410B至425B)的安培数水平，这可以实现经移相的时钟信号PS_CLK相对于主输入时钟信号50A的增加的相移。
将在图3所描绘的示例时钟相移电路的方面来描述增量相位。示例相移增加序列可以从电压分布V11A(402)开始。在固定的预定充电时间内，充电电流(410B)可以是1.2Iref。正如前述的示例，将在图6中描绘的示例预定充电时间同步至主输入时钟50A的二分之一个周期。V11A在二分之一个周期的示例保持时间内保持处于最终充电电压，直到主输入时钟50A的下一个周期410A以恒定电流触发放电。当比较器17A检测到V11A等于放电阈值电压时，比较器17A可以输出触发信号，触发信号停止放电并且切换第二输出时钟PS_CLK(410)的状态。电压分布V11A描绘了比较器延迟以及在V11A的最终电压与阈值电压之间的电压差。上面在图4中已经对此进行了详细的讨论。电压分布V11B至V11D描绘了类似的比较器延迟和电压差。
在充电电流410B的V11A保持时间期间，时钟相移电路可以将充电电流412B增加至1.3Iref并且在二分之一个周期的固定充电时间内对在相关联的振荡器电路中的电容器进行充电。V11B(404)的最终电压可以高于V11A(402)的最终电压，这是因为充电电流安培数水平412B为1.3Iref。当比较器触发信号停止对V11B的放电并且改变第二输出时钟信号PS_CLK(412)的状态时，这会导致增加的放电时间以及0.65T的PS_CLK的增加的相移。换言之，将1.2Iref的充电电流V11A增加至1.3Iref的V11B可能会增加主输入时钟50A与第二输出时钟信号PS_CLK之间的相移差。在图6的示例中，410A处的主输入时钟与410处的PS_CLK之间的相移差为0.6T，而412A处的主输入时钟与412处的PS_CLK之间的相移差增加到0.65T。通过不断分别增加充电电流414B和416B，时钟相移电路可以继续以类似的方式来增加在414和414A之间的相移以及在416和416A之间的相移。
在图6的示例中，最大充电电流为1.5Iref。为了继续使相移增加增量，时钟相移电路可以跳过一个比较器触发信号并且从最小充电电流开始增加充电电流。该技术可以提供以下优点：时钟相移电路可以增加相移并且可超过360度的倍数，但第二时钟信号可以不包含间断点或短脉冲。所以在持续增加相移的增量时段期间，由输出时钟供应的电路(诸如在图2中的LLC控制单元)仅仅能“看见”以比主输入时钟信号50A更低的频率运行的时钟。但由输出时钟供应的电路并不能看见与跳过的触发信号425相关的任何影响。
在该示例中，V11D(408)的充电电流416B处于最大值1.5Iref。在下一个周期上，V11A再次将充电电流425B设置为1.5Iref，但在V11A越过阈值后从比较器425跳过触发信号。换言之，时钟相移电路忽略来自V11A的放电时间以及相关联的触发信号。相反，时钟相移电路将V11B(404)的充电电流418B设置为最小值0.5Iref。时钟相移电路改变在下一个触发信号上的第二输出时钟S_CLK的状态，该触发信号在V11B(404)的放电时间后出现。这会引起从418A到418的0.25的相移。注意，这与从跳过的周期425A到418的0.75T的相移(425D)相同。因此，由于跳过的触发425，所以相移时钟PS_CLK的输出不具有短脉冲或间断点。注意，其触发信号使第二输出时钟信号PS_CLK从低转变到高的振荡器电路可以被反转，并且使PS_CLK在跳过的触发425之后从高转变到低。除了跳过的时段之外，每当放电时段结束时，输出时钟便改变状态(切换)。
相移时钟可以通过增加在V11C(406)的420B和V11D(408)的422B中示出的充电电流安培数水平来继续增加相移。这可能会使分别为0.3T和0.35T的在420A与420之间的相移以及在422A与422之间的相移增加。这可能会继续，直到振荡器电路再次达到1.5Iref的最大电流。时钟相移电路可执行类似的序列，以从振荡器电路跳过触发信号并且从0.5Iref的最小充电电流开始增加充电电流。
图6的示例描绘了使用四个振荡器电路。通过使用振荡器电路，第二输出时钟PS_CLK的相移可以相对于主输入时钟50A增加。为了相对于主输入时钟增加和减少第二输出时钟，可能需要另外的振荡器电路。在四个振荡器电路的情况下，可以不倒转跳过触发这个步骤，因此相移延迟仅可以随着相对于主输入时钟的增加而增量。为了减少在其它方向上的相移并且生成高于输入频率的时钟频率，将需要至少两个另外的振荡器电路，另外的振荡器电路具有充电时间相同但充电电流水平不同的充电间隔，从而导致总共超过四个振荡器电路。这可能显著增加复杂性。仅增加延迟从而生成频率低于或等于输入频率的复杂性稍低的方案可以优于复杂性更高的方案。
图7是图示出根据本公开的用于生成经移相的时钟信号的技术的流程图。对图7的描述将在图3的示意图以及图4的定时图的背景下进行，除非另有说明。
时钟相移电路20A可以接收主时钟输入信号50A(500)。主输出时钟信号50A可以被配置为具有预定主时钟频率(诸如，50MHz、100MHz或者其它频率)的占空比为50％的时钟。
时钟相移电路20A可以确定电容器充电电流I12A(502)，以实现预定放电时间210和相移。时钟相移电路20A可以将电容器充电电流I12A确定为处于最小安培数水平和最大安培数水平之间的任何安培数水平。
时钟相移电路20A可以利用电容器充电电流I12A在预定充电时间内对电容器11A进行充电(504)，预定充电时间被同步至主时钟输入信号202。在图4的示例中，预定充电时间为二分之一个时钟周期。在预定充电时间208结束时，时钟相移电路20A可以在保持时间204内保持电容器电压V11A。
主输入时钟信号50A的下一个转换216可以触发电容器，以利用固定放电电流I13A来放电(506)。比较器17A可以监测电容器电压V11A，并且当V11A达到阈值电压V18时，输出触发信号以停止放电。比较器17D可以包括比较器延迟210，该比较器延迟210可以导致电压阈值偏移212。
时钟相移电路20A可以确定放电时段，其中放电时段是从放电时段216开始一直到电容器V11A的电压达到阈值电压V18的时间量(508)。因为每个充电电流安培数水平可以导致不同的最终充电电压V11A，所以对于每个充电电流安培数水平，放电时段214A至214D可以不同。
如图5所示，时钟相移电路20A可以输出频率与主时钟输入信号50A的频率近似相等的第二时钟信号PS_CLK(510)。相对于第二输出时钟信号PS_CLK的主输入时钟的相移可以通过与充电电流相关联的放电时段的长度来确定。针对在时钟相移电路内的其它振荡器电路，时钟相移电路可以重复图7中的步骤。因此，时钟相移电路可以生成相对于主输入时钟信号具有预定相移的第二时钟信号。
示例1：一种系统，该系统包括：主输入时钟；时钟相移电路，所述时钟相移电路被配置为：输出第二时钟信号，其中第二时钟信号频率是与主输入时钟频率近似相同的频率，并且增加所述第二时钟信号相对于所述主输入时钟的相移；以及控制单元，所述控制单元被配置为：接收所述第二时钟信号，以预定频率生成驱动器信号，其中所述第二时钟信号相对于所述主输入时钟的相移设置所述主输入时钟频率与所述预定频率之间的频率比的分数部分。
示例2：根据示例1的系统，其中，所述驱动器信号的所述预定频率包括通过对所述主输入时钟的时钟周期进行计数而生成的整数部分和通过对所述第二时钟信号的相位进行移位而生成的所述分数部分。
示例3：根据示例2的系统，其中，所述整数部分包括通过对所述第二时钟信号的时钟周期进行计数而生成的所述主输入时钟的倍数。
示例4：根据示例1至3中任一示例的系统，其中，当所述相移超过360度的倍数时，所述第二时钟信号不包含间断点或短脉冲。
示例5：根据示例1至4中任一示例的系统，其中，所述时钟相移电路基于相位控制字来增加所述相移。
示例6：根据示例1至5中任一示例的系统，其中，所述时钟相移电路还被配置为在当不存在时间事件的时间期间增加相位，并且在当存在时间事件的时间期间固定相位。
示例7：根据示例1至6中任一示例的系统，其中，所述驱动器信号是LLC半桥驱动器信号。
示例8：根据示例1至7中任一示例的系统，其中，所述第二时钟信号的所述相移的增量相对于所述主输入时钟增加。
示例9：一种时钟电路，该时钟电路包括：电容器；电容器放电时段，其中所述电容器放电时段包括持续时间，所述持续时间包括在所述电容器放电时段开始与所述电容器放电时段结束之间的时间；充电电流单元，所述充电电流单元被配置为生成处于多个安培数水平的充电电流，其中：所述充电电流在预定充电时间内对所述电容器进行充电，并且所述预定充电时间被同步至主输入时钟，所述主输入时钟限定主输入时钟频率；放电电流单元，所述放电电流单元被配置为：以固定的恒定放电电流对所述电容器进行放电，在所述预定充电时间结束后，以预定延迟开始所述电容器放电时段；以及比较器，所述比较器被配置为响应于检测到跨所述电容器的电压越过指示所述电容器放电时段结束的预定阈值，输出触发信号；以及其中，所述时钟电路被配置为：生成第二时钟信号，其中所述第二时钟信号包括相对于所述主输入时钟的相移，并且所述电容器放电时段的所述持续时间确定所述相移。
示例10：根据示例9的时钟电路，其中，来自所述比较器的所述触发信号改变所述第二时钟信号的状态。
示例11：根据示例9至10中任一示例的时钟电路，其中，所述主时钟包括多个周期，并且其中，所述相移响应于所述充电电流安培数水平从一个周期到另一个周期增加。
示例12：根据示例9至11中任一示例的时钟电路，所述电容器保持在所述放电时段结束时的放电电压，作为下一个充电周期的初始充电电压。
示例13：根据示例9至12中任一示例的时钟电路，其中：所述充电电流限定最大安培数水平和最小安培数水平，所述第二时钟信号的最大相移对应于所述最大安培数水平，所述第二时钟信号的最小相移对应于所述最小安培数水平，并且其中，所述最大相移与所述最小相移相差近似180度。
示例14：根据示例13的时钟电路，其中，所述时钟电路还被配置为至少通过下述步骤来使所述相移增加超出所述最大相移：将所述充电电流改变为所述最小安培数水平；跳过一个触发信号；以及在下一个触发信号上改变所述第二时钟信号的状态。
示例15：一种方法，该方法包括：由时钟相移电路接收主时钟输入信号，其中所述主时钟输入信号包括主时钟输入信号频率；由时钟相移电路确定电容器充电电流；由时钟相移电路利用电容器充电电流在预定充电时间内对电容器进行充电，其中所述预定充电时间被同步至所述主时钟输入信号；由所述时钟相移电路利用固定的放电电流对所述电容器进行放电；由所述时钟相移电路确定放电时段，其中所述放电时段是所述电容器的电压达到阈值电压所需的时间量；由所述时钟相移电路输出第二时钟信号，其中：第二时钟信号频率与所述主时钟输入信号频率近似相等，并且所述第二时钟信号包括相对于所述主输入时钟的相移，并且所述放电时段确定所述相移。
示例16：根据示例15的方法，该方法还包括：由所述时钟相移电路保持在所述放电时段结束时所述电容器的阈值电压偏移，作为下一个充电周期的初始充电电压。
示例17：根据示例15至16中任一示例的方法，该方法还包括：由所述时钟相移电路在所述放电时段结束时改变所述第二时钟信号的状态，其中所述时钟相移电路包括比较器，所述比较器被配置为确定所述电容器的所述放电电压何时达到阈值电压。
示例18：根据示例15至17中任一示例的方法，其中，所述主输入时钟包括多个周期，所述方法还包括：响应于所确定的充电电流，从一个周期到另一个周期增加所述第二时钟的所述相移。
示例19：示例18的方法，其中：所确定的充电电流限定最大安培数水平和最小安培数水平，所述第二时钟信号的最大相移对应于所述最大安培数水平，所述第二时钟信号的最小相移对应于所述最小安培数水平，并且其中所述最大相移与所述最小相移相差近似180度。
示例20：根据示例19的方法，该方法进一步包括至少通过以下步骤来使所述相移增加超出所述最大相移：将所述充电电流改变为所述最小安培数水平；跳过一个触发信号；以及在下一个触发信号上改变所述第二时钟信号的状态。
已经对本发明的各种示例进行了说明。这些和其它实施例在以下权利要求书的范围内。

Claims (19)

1.一种控制系统，所述系统包括：
主输入时钟，其中所述主输入时钟限定主输入时钟频率；
时钟相移电路，所述时钟相移电路被配置为：
输出第二时钟信号，其中第二时钟信号频率是与主输入时钟频率近似相同的频率，并且
增加所述第二时钟信号相对于所述主输入时钟的相移；以及控制单元，所述控制单元被配置为：
接收所述第二时钟信号，
以预定频率生成驱动器信号，其中所述第二时钟信号相对于所述主输入时钟的相移设置所述主输入时钟频率与所述预定频率之间的频率比的分数部分；
其中，所述驱动器信号的所述预定频率包括通过对时钟周期进行计数而生成的整数部分和通过对所述第二时钟信号的相位进行移位而生成的所述分数部分。
2.根据权利要求1所述的控制系统，其中，所述整数部分包括通过对所述第二时钟信号的时钟周期进行计数而生成的所述主输入时钟的倍数。
3.根据权利要求1所述的控制系统，其中，当所述相移超过360度的倍数时，所述第二时钟信号不包含间断点或短脉冲。
4.根据权利要求1的控制系统，其中，所述时钟相移电路基于相位控制字来增加所述相移。
5.根据权利要求1的控制系统，其中，所述时钟相移电路还被配置为在当不存在时间事件的时间期间增加相位，并且在当存在时间事件的时间期间固定相位。
6.根据权利要求1所述的控制系统，其中，所述驱动器信号是LLC半桥驱动器信号。
7.根据权利要求1所述的控制系统，其中，所述第二时钟信号的所述相移的增量相对于所述主输入时钟增加。
8.一种时钟电路，所述时钟电路包括：
电容器；
电容器放电时段，其中所述电容器放电时段包括持续时间，所述持续时间包括在所述电容器放电时段开始与所述电容器放电时段结束之间的时间；
充电电流单元，所述充电电流单元响应于主输入时钟信号并且被配置为生成处于多个安培数水平的充电电流，其中：
所述充电电流在预定充电时间内对所述电容器进行充电，并且
所述预定充电时间被同步至所述主输入时钟信号，所述主输入时钟信号限定主输入时钟频率；
放电电流单元，所述放电电流单元被配置为：
以固定的恒定放电电流对所述电容器进行放电，
在所述预定充电时间结束后，以预定延迟开始所述电容器放电时段；以及
比较器，所述比较器被配置为响应于检测到跨所述电容器的电压越过指示所述电容器放电时段结束的预定阈值，输出触发信号；以及
其中，所述时钟电路被配置为：
生成第二时钟信号，其中所述第二时钟信号包括相对于所述主输入时钟的相移，并且
所述电容器放电时段的所述持续时间确定所述相移。
9.根据权利要求8所述的时钟电路，其中，来自所述比较器的所述触发信号改变所述第二时钟信号的状态。
10.根据权利要求8所述的时钟电路，其中，所述主输入时钟信号包括多个周期，并且其中，所述相移响应于所述充电电流安培数水平从一个周期到另一个周期增加。
11.根据权利要求8所述的时钟电路，所述电容器保持在所述放电时段结束时的放电电压，作为下一个充电周期的初始充电电压。
12.根据权利要求8所述的时钟电路，其中：
所述充电电流限定最大安培数水平和最小安培数水平，
所述第二时钟信号的最大相移对应于所述最大安培数水平，
所述第二时钟信号的最小相移对应于所述最小安培数水平，并且其中，所述最大相移与所述最小相移相差近似180度。
13.根据权利要求12所述的时钟电路，其中，所述时钟电路还被配置为至少通过下述步骤来使所述相移增加超出所述最大相移：
将所述充电电流改变为所述最小安培数水平；
跳过一个触发信号；以及
在下一个触发信号上改变所述第二时钟信号的状态。
14.一种控制方法，所述方法包括：
由时钟相移电路接收主输入时钟信号，其中所述主输入时钟信号限定主输入时钟频率；
由所述时钟相移电路确定电容器充电电流；
由所述时钟相移电路利用电容器充电电流在预定充电时间内对电容器进行充电，其中所述预定充电时间被同步至所述主输入时钟信号；
由所述时钟相移电路利用固定的放电电流对所述电容器进行放电；
由所述时钟相移电路确定放电时段，其中所述放电时段是所述电容器的电压达到阈值电压所需的时间量；
由所述时钟相移电路输出第二时钟信号，其中：
第二时钟信号频率与所述主输入时钟频率近似相等，并且
所述第二时钟信号包括相对于所述主输入时钟信号的相移，并且所述放电时段确定所述相移。
15.根据权利要求14所述的控制方法，还包括：由所述时钟相移电路保持在所述放电时段结束时所述电容器的阈值电压偏移，作为下一个充电周期的初始充电电压。
16.根据权利要求14所述的控制方法，还包括：由所述时钟相移电路在所述放电时段结束时改变所述第二时钟信号的状态，其中所述时钟相移电路包括比较器，所述比较器被配置为确定所述电容器的放电电压何时达到阈值电压。
17.根据权利要求14所述的控制方法，其中，所述主输入时钟信号包括多个周期，所述方法还包括：响应于所确定的充电电流，从一个周期到另一个周期增加所述第二时钟的所述相移。
18.根据权利要求17所述的控制方法，其中：
所确定的充电电流限定最大安培数水平和最小安培数水平，
所述第二时钟信号的最大相移对应于所述最大安培数水平，
所述第二时钟信号的最小相移对应于所述最小安培数水平，并且其中所述最大相移与所述最小相移相差近似180度。
19.根据权利要求18所述的控制方法，进一步包括至少通过以下步骤来使所述相移增加超出所述最大相移：
将所述充电电流改变为所述最小安培数水平；
跳过一个触发信号；以及
在下一个触发信号上改变所述第二时钟信号的状态。
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