KR101948421B1 - 디지털 lcc 컨버터를 위한 위상 천이 클록 회로 및 클록 생성 방법 - Google Patents

디지털 lcc 컨버터를 위한 위상 천이 클록 회로 및 클록 생성 방법 Download PDF

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Abstract

본 개시물의 기법은 시스템 클록의 클록 사이클을 단순히 카운팅함으로써 달성되는 것보다 고분해능으로 주기(또는 주파수)를 갖는 드라이버 신호를 디지털로 생성할 수 있다. 드라이버 신호는 마스터 시스템 클록에 대해 위상 천이될 수 있는 단일 출력 클록 신호에 기초하여 트리거링하도록 구성될 수 있다. 클록 위상 천이 회로는 마스터 시스템 클록에 대한 임의의 분수로 출력 클록 신호의 위상 천이를 증분시킬 수 있다. 위상 천이된 출력 클록에 기초하여 생성된 드라이버 신호는 LLC 컨버터와 같은 일부 펄스폭 변조 회로를 제어할 때 바람직한 주파주로 고분해능을 달성할 수 있다.

Description

디지털 LCC 컨버터를 위한 위상 천이 클록 회로 및 클록 생성 방법{PHASE SHIFT CLOCK FOR DIGITAL LLC CONVERTER}
본 개시물은 주파수 변조 회로를 위한 제어 신호를 생성하는 것에 관한 것이다.
일부 주파수 변조 회로는 출력 전력 대 입력 주파수의 가파른 전달 곡선을 갖는다. 입력 신호에서의 작은 주파수 변화는 큰 출력 변화를 야기할 수 있고, 따라서, 입력 신호 주파수의 정확한 제어가 필요하다. 일부 예들에서, 시스템 클록의 전체 클록 사이클을 카운팅함으로써 입력 신호를 생성하는 것이 입력 신호 주파수를 정확히 제어하기에 충분히 미세한 분해능을 도출하지 않을 수도 있다. 분해능을 증가시키는 일부 기법들은 시스템 전력 소비를 증가시키거나 시스템 복잡도 및 비용을 증가시킬 수도 있다.
일 예에서, 본 개시물은 시스템에 관한 것이며, 상기 시스템은, 마스터 입력 클록; 클록 위상 천이 회로 - 상기 클록 위상 천이 회로는, 제 2 클록 신호를 출력 - 제 2 클록 신호 주파수는 마스터 입력 클록 주파수와 거의 동일한 주파수임 - 하고, 상기 마스터 입력 클록에 대해 상기 제 2 클록 신호의 위상 천이를 증분하도록(increment) 구성됨 -; 및 제어 유닛 - 상기 제어 유닛은, 상기 제 2 클록 신호를 수신하고, 사전결정된 주파수의 드라이버 신호를 생성 - 상기 마스터 입력 클록에 대한 상기 제 2 클록 신호의 위상 천이는 상기 마스터 입력 클록 주파수와 상기 사전결정된 주파수 사이의 주파수 비(raio)의 소수부를 설정함 - 하도록 구성됨 - 을 포함한다.
다른 예에서, 본 개시물은, 클록 회로에 관한 것이며, 상기 클록 회로는, 커패시터; 커패시터 방전 기간 - 상기 커패시터 방전 기간은 상기 커패시터 방전 기간의 시작과 상기 커패시터 방전 기간의 종료 사이의 시간을 포함하는 기간을 포함함 -; 복수의 암페어 레벨에서 충전 전류를 생성하도록 구성된 충전 전류 유닛 - 상기 충전 전류는 사전결정된 충전 시간에 대해 상기 커패시터를 변경하고, 상기 사전결정된 충전 시간은 마스터 입력 클록 주파수를 정의하는 마스터 입력 클록에 동기화됨 -; 방전 전류 유닛 - 상기 방전 전류 유닛은, 고정된 일정한 방전 전류로 상기 커패시터를 방전하고, 상기 사전결정된 충전 시간의 종료 이후 사전결정된 지연에서 상기 커패시터 방전 기간을 시작하도록 구성됨 -; 및 상기 커패시터 양단의 전압이 상기 커패시터의 방전 기간의 종료를 나타내는 사전결정된 임계치를 넘은 것을 검출한 것에 응답하여 트리거 신호를 출력하도록 구성된 비교기를 포함하되, 상기 클록 회로는, 제 2 클록 신호를 생성하고, 상기 제 2 클록 신호는 상기 마스터 입력 클록에 대한 위상 천이를 포함하며, 상기 커패시터 방전 기간의 기간은 상기 위상 천이를 결정한다.
또 다른 예에서, 본 개시물은 방법에 관한 것이며, 상기 방법은, 클록 위상 천이 회로에 의해, 마스터 클록 입력 신호를 수신하는 단계 - 상기 마스터 클록 입력 신호는 마스터 클록 입력 신호 주파수를 포함함 -; 클록 위상 천이 회로에 의해, 커패시터 충전 전류를 결정하는 단계; 클록 위상 천이 회로에 의해, 사전결정된 충전 시간 동안 상기 커패시터 충전 전류로 커패시터를 충전하는 단계 - 상기 사전결정된 충전 시간은 상기 마스터 클록 입력 신호에 동기화됨 -; 상기 클록 위상 천이 회로에 의해, 고정 방전 전류로 상기 커패시터를 방전하는 단계; 상기 클록 위상 천이 회로에 의해, 방전 기간을 결정하는 단계 - 상기 방전 기간은 상기 커패시터의 전압이 임계 전압에 도달하는 시간의 양임 -; 및 상기 클록 위상 천이 회로에 의해, 제 2 클록 신호를 출력하는 단계 - 제 2 클록 신호 주파수는 상기 마스터 클록 입력 신호 주파수와 대략 동일하고, 상기 제 2 클록 신호는 상기 마스터 입력 클록에 대한 위상 천이를 포함하고 상기 방전 기간은 상기 위상 천이를 결정함 - 를 포함한다.
본 개시물에 관한 하나 이상의 예와 관련된 세부사항은 첨부된 도면 및 아래의 설명에서 개시된다. 본 개시물의 다른 특징, 목적, 및 이점은 설명 및 도면, 그리고 특허청구범위로부터 명백해질 것이다.
도 1a는 사전결정된 시간에 마스터 입력 클록 주파수보다 미세한 분해능을 갖는 예시적 드라이버 신호를 전달하는데 사용되는 위상 천이 클록 신호를 도시하는 타이밍도이다.
도 1b는 본 개시물의 하나 이상의 기법에 따른 클록 위상 천이 회로를 포함하는 예시적 드라이버 신호 생성 시스템을 도시하는 개념도 및 개략적인 블록도이다.
도 2a는 본 개시물의 하나 이상의 기법들에 따라 클록 위상 천이 회로를 이용하여 드라이버 신호를 생성하기 위한 예시적 시스템을 도시하는 개념도 및 개략적인 블록도이다.
도 2b는 도 2a의 LLC 컨버터 제어 시스템의 예시적 동작을 도시하는 타이밍도이다.
도 3은 본 개시물의 하나 이상의 기법에 따라, 위상 천이 클록의 일 부분을 구현하는데 사용될 수 있는 하나의 예시적 회로를 도시하는 개략도이다.
도 4는 도 3에 도시된 바와 같은 발진 회로의 동작을 도시하는 타이밍도이다.
도 5는 4개의 발진 회로를 이용함으로써 제 2 출력 클록 신호의 위상 천이를 증분하는 예를 도시하는 타이밍도이다.
도 6은 마스터 입력 클록의 복수의 사이클 및 충전 전류 암페어 레벨에 응답하여 사이클 단위로 위상 천이가 증분하는 방법을 도시하는 타이밍도이다.
도 7은 본 개시물에 따라 위상 천이된 클록 신호를 생성하는 기법을 도시하는 흐름도이다.
본 명세서에서 설명되는 시스템, 회로 및 기법은 단순히 시스템 클록의 클록 사이클을 카운팅함으로써 달성될 수 있는 것보다 더 미세한 분해능으로 주기(period)(또는 주파수)를 갖는 드라이버 신호를 디지털 방식으로 생성할 수 있다. 드라이버 신호는 마스터 시스템 클록에 대해 위상 천이될 수 있는 단일 출력 클록 신호에 기초하여 트리거되도록 구성될 수 있다. 클록 위상 천이 회로는 마스터 시스템 클록 주기의 임의의 부분으로의 출력 클록의 위상 천이를 증가시킬 수 있다. 시스템은 고분해능 주파수를 갖는 드라이버 신호를 생성하도록 위상 천이된 출력 클록을 사용할 수 있다. 이러한 드라이버 신호에 대한 일부 예시적인 애플리케이션은 LLC 또는 LCC 변환기 또는 다른 주파수 변조 회로와 같은 주파수 변조 전력 컨버터에 대한 온 타임 또는 반주기를 생성하는 것을 포함할 수 있다. 하나의 특정 예는 고전압 DC-AC 변환을 위한 LLC 컨버터를 포함할 수 있지만, 본 기술 개시물은 드라이버 신호의 주파수에서 정밀한 분해능을 필요로 하는 임의의 애플리케이션에 사용될 수도 있다.
LLC 컨버터에 대한 전달 곡선, 즉 출력 전력 대 입력 주파수가 매우 가파르므로, 주파수의 작은 변화는 큰 출력 변화를 야기할 수 있다. 그러므로, LLC 및 다른 공진 컨버터에 대한 신호의 주파수를 매우 정확하게 제어하는 것이 바람직할 수 있다. LLC 변환기에 대해 온 타임 및 반주기 제어 신호를 디지털 방식으로 생성하는 한 가지 간단한 기법은 클록 사이클을 카운팅하고 요구되는 주파수 분해능을 충족시킬 만큼 클록 주파수를 높게 선택하는 것이다. 예를 들어, 50 내지 100MHz 마스터 시스템 클록은 50 내지 100kHz에서 동작하는 LLC 컨버터에 대해 반주기 신호를 생성할 수 있다. 본 예에서, 반주기 동안의 분해능은 약 0.2%일 수 있고, 이는 대부분의 애플리케이션에 충분할 수 있다. 분해능은 일부 디더링(dithering)을 사용하여 증가할 수 있다. 그러나, 디더링은 출력 전류에 대한 바람직하지 않은 잡음의 관점에서 단점을 가질 수도 있다.
일부 회로에서 더 높은 전력 밀도 요구사항의 이점을 이용하기 위해, 전력 컨버터는 더 높은 주파수에서 동작할 수 있다. 갈륨 질화물(GaN) 스위치와 같은 자성 및 빠른 스위칭의 향상은 고주파수 컨버터를 지원할 수 있다. 이러한 고주파수 회로는 제어 신호가 저주파수 회로보다 더 정밀한 타이밍으로 전송되도록 요구할 수 있다. 고주파수 전력 컨버터는 약 1MHz 이상의 반주기 신호를 요구할 수도 있다. 50MHz 클록에서 직접 1MHz 반주기 드라이버 신호를 생성하면 4퍼센트(4%)의 분해능을 야기할 수 있고, 이는 허용 가능한 성능을 위해 1MHz LLC 변환기를 동작시키기에 불충분할 수도 있다. 고주파수 시스템 클록으로 스위칭하는 것은 더 높은 전력 소비라는 단점을 가질 수 있고, 따라서 전반적으로 높은 시스템 효율을 달성하기에 매력적이지 않을 수 있다. 주파수 마스터 클록이 높을수록 고주파 시스템 클록 사용으로 더 우세할 수 있는 전자기 간섭(electro-magnetic interference: EMI)을 방지하는 차폐 및 회로 설계에 대한 비용이 증가할 수 있다.
작은 위상 천이에 의해 저주파수 시스템 클록을 부분으로 분할하는 것은 고분해능으로 펄스 폭 변조(PWM) 제어 신호를 생성하는 하나의 기법이다. 일례로서, 하나의 특정 기법은 다수의 위상 천이된 신호로부터 선택하기 위한 다수의 지연 요소 및 멀티플렉서를 포함할 수 있다. 지연 고정 루프(delay locked loop: DLL)는 모든 지연 요소의 총 지연 시간을 시스템 클록의 주기와 일치하도록 조정할 수 있다. 멀티플렉서 및 DLL 기법은 원하는 지연을 직접 선택할 수 있게 하지만, DLL의 복잡성 및 안정화 시간에 대한 단점을 가질 수 있다. 또 다른 예시적인 접근법은 하나의 클록 주기에 들어맞는 조정되지 않은 지연의 수를 측정하고, 원하는 지연을 조정되지 않은 지연의 수로 나눌 수 있다. 이러한 기법은 컴포넌트 허용 오차뿐만 아니라 온도 드리프트에 대한 지연 요소의 오버 헤드 카운트가 필요하고 각 PWM 사이클마다 하나의 분할을 요구한다는 단점이 있을 수 있다.
본 명세서에서, 마스터 입력 클록에 대해 위상 천이의 양을 증가시킬 수 있는 단일 위상 천이된 클록은 보다 낮은 복잡성의 이점을 가질 수 있고 다른 기법보다 적은 컴포넌트를 포함할 수 있다. 위상 천이된 클록에 기초하여 생성된 드라이버 신호는 LLC 컨버터와 같은 펄스폭 변조된 회로를 제어할 때 바람직한 주파수로 고분해능을 달성할 수 있다.
도 1a는 마스터 입력 클록 주파수보다 미세한 분해능으로 사전결정된 시간에 예시적인 드라이버 신호를 전달하는데 사용되는 위상 천이된 클록 신호를 도시하는 타이밍도이다. 예시적인 드라이버 신호(40A)는 위상 천이된 클록(PS_CLK)의 타이밍에 따라 마스터 입력 클록(50) 펄스들 사이의 사전결정된 시간에 시작 및 정지한다. 다시 말해, 소정의 사전결정된 시간은 마스터 클록 주기(T)의 일부분이다.
위상 천이된 클록 신호(PS_CLK)는 마스터 입력 클록(50)과 거의 동일한 주파수일 수 있다. 위상 천이된 클록 신호(PS_CLK)는 사전결정된 양만큼 천이할 수 있다. 예시적인 드라이버 신호(40A)는 마스터 입력 클록(50)에 기초하기보다는 위상 천이된 클록(PS_CLK)에 기초하여 트리거하도록 구성된다. 도 1a에 도시되지는 않았으나, 예시적인 드라이버 신호(40A)의 시작 시간과 정지 시간 사이의 PS_CLK의 위상 천이를 증가시키면 마스터 입력 클록 신호 주기(T)의 일부분인 기간을 갖는 예시적인 드라이버 신호(40A)를 야기할 수 있다. 이러한 방법으로, 예시적 트리거 신호(40A)가 마스터 입력 클록(50)으로부터 이용 가능한 것보다 더 미세한 분해능을 갖는 사전결정된 시간(15)에서 시작 및 정지할 수 있다. 단일 위상 천이된 클록을 사용한 더 미세한 분해능 능력은 이하에서 더 상세히 설명될 것이다.
도 1b는 하나 본 명세서의 하나 이상의 기법에 따른 클록 위상 천이 회로를 포함하는 예시적 드라이버 신호 생성 시스템을 도시하는 개념적이고 개략적인 블록도이다. 드라이버 신호 시스템(1)은 마스터 시스템 클록(50)의 클록 사이클을 카운팅함으로써 달성되는 것보다 더 미세한 주파수 분해능으로 드라이버 신호를 생성할 수 있다.
드라이버 신호 시스템(1)은 다양한 애플리케이션을 가질 수 있다. 주파수 변조된 디바이스 또는 시스템은 제어 입력에 따라 드라이버 신호 시스템(1)을 사용할 수 있다. 예를 들어, 주파수 변조형 전력 컨버터 LLC 또는 LCC 컨버터 또는 압전 변압기(trnasformer)와 같다. 일부 회로들에서 고 전력 밀도 요구사항의 이점을 취하기 위해, 전력 컨버터가 더 높은 주파수로 동작할 수도 있다. 이러한 고주파수 회로는 저 주파수 회로에 대한 제어 신호보다 더 정확한 타이밍을 갖는 제어 신호를 수신할 때 더 나은 성능을 전달할 수 있다. 예를 들어, 50% 듀티 사이클(duty cycle) 입력에 대한 정확한 타이밍 외에, 고주파수 LLC 또는 LCC 전력 컨버터가 도 1a에 앞서 도시된 바와 같이 마스터 클록 펄스들 사이의 사전결정된 시간에 시작하고 중지하는 다른 제어 신호를 수신할 때 더 잘 수행될 수 있다. 일부 예들은 데드 타임(dead time) 신호 또는 레벨 시프터 제어 펄스를 포함할 수도 있다.
드라이버 신호 시스템(1)(간략하게 시스템(1))은 마스터 입력 클록(50), 클록 위상 천이 회로(20), 제어 유닛(30)을 포함하고 드라이버 신호(40)를 출력할 수 있다. 예를 들어, 클록 위상 천이 회로(20)는 내부 로직(22)을 포함할 수 있다. 제어 유닛(30)은 반주기 타이머(32), 레벨 천이 제어(34) 및 데드 타임 유닛(36)을 포함할 수 있다. 제어 유닛(30)에 관한 다른 예들은 더 많거나 더 적은 컴포넌트를 포함할 수 있다. 마스터 입력 클록(50)은 시스템(52)의 다른 기능뿐만 아니라 클록 위상 천이 회로(20)로 가는 마스터 클록 신호를 출력할 수 있다. 클록 위상 천이 회로(20)의 출력은 제어 유닛(30)에 연결되고, 제어 유닛(30)은 드라이버 신호(40)를 출력한다. 50% 듀티 사이클 드라이버 신호, 데드 타임 신호 및 다른 제어 신호를 포함할 수도 있다.
제어 유닛(30)은 위상 천이된 클록 신호를 수신하고 주파수 변조된 전력 컨버터를 제어하는 것과 같이 다른 회로를 제어하기 위해 사전결정된 주파수 및 타이밍에서 드라이버 신호를 생성할 수 있다. 제어 유닛(30)은 위상 천이된 클록 입력을 수신하고 마스터 입력 클록(50)으로부터 이용 가능한 것보다 더 미세한 분해능일 수 있는 사전결정된 시간에 제어 신호를 생성하는 유닛을 포함할 수 있다. 제어 유닛(30) 내의 유닛은 위상 천이 클록 신호를 이용함으로써 마스터 클록(50)의 클록 에지와 상이한 사전결정된 시간에 드라이버 신호를 생성할 수 있다. 예를 들어, 반주기 타이머 유닛(32)은, 예컨대, 마스터 클록 주기의 0.35만큼, 마스터 클록(50)으로부터 천이된 사전결정된 시간(0.35T)에 반주기 드라이버 신호(40)를 시작할 수 있다. 이와 마찬가지로, 레벨 천이 제어 유닛(34) 및 데드 타임 유닛(36)은 동일한 사전결정된 위상 천이(0.35T) 또는 다른 위상 천이에서 시작하는 구동 신호를 생성할 수 있다. 예를 들어, 레벨 천이 제어 유닛(34)은 위상 천이 클록(20)이 0.35T에서 0.5T로 위상 천이를 증분한 이후 레벨 천이 제어 드라이버 신호를 송신할 수 있다. 이러한 방식으로, 제어 유닛(30) 내의 각 유닛은 사전결정된 시간에 드라이버 신호를 생성하여 전력 컨버터와 같은 회로가 최적의 성능으로 제어되도록 동작시킬 수 있다.
위상 천이 클록(20)은 마스터 입력 클록 신호로부터 위상 천이된 단일 클록 신호를 제어 유닛(30)에 전달할 수 있다. 증분 커맨드(24)에 응답하여, 위상 천이 클록(20)은 각각의 마스터 클록 사이클에 대한 위상 천이를 증분함으로써 제 2 출력 클록 신호(PS_CLK)의 위상 천이를 서서히 증가시킬 수 있다. 예를 들어, 위상 천이 클록(20)은 마스터 입력 클록 사이클 당 0.05T의 증분으로 마스터 클록 신호(50A)에 비례하여, 0.35T에서 0.5T로 PS_CLK의 위상 천이를 서서히 증가시킬 수 있다. 복수의 지연 요소들에 의해 생성된 복수의 위상 천이된 신호들을 생성할 수 있는 클록 위상 천이 회로와 대조적으로, 클록 위상 천이 회로(20)는 위상 천이된 제 2 출력 클록 신호를 생성하는데 낮은 복잡도와 단지 몇 클록 사이클인 빠른 시동 시간을 이점으로 갖는다. 위상 천이 클록 유닛(20)에 관한 예시적 구현예가 도 3에 의해 아래에서 상세히 설명될 것이다.
위상 천이 클록(20)은 내부 로직(22)을 포함할 수 있다. 내부 로직(22)은 마스터 입력 클록 신호(50)로부터의 마스터 입력 클록 신호를 이용하여 타이밍 회로를 트리거하여 제 2 출력 클록 신호(PS_CLK)가 원하는 위상 천이에 도달할 때까지 PS_CLK의 위상 천이를 증분할 수 있는 피드백 및 제어 컴포넌트를 포함한다. 증분 커맨드(24)에 응답하여, 내부 로직(22)은 PS_CLK가 제 2 의 원하는 위상 천이에 도달할 때까지 마스터 입력 클록(50)에 대한 제 2 출력 클록 신호(PS_CLK)의 위상 천이를 또한 증분할 수 있다.
동작 시에, 내부 로직(22)은 증분 커맨드(24)에 응답하여 PS_CLK의 위상 천이를 0.5T로 증분시킬 수 있다. 위상 천이 클록(20)은 0.5T에서 위상 천이된 클록 신호(PS_CLK)를 제어 유닛(30)에 전달할 수 있다. 제어 유닛(30)은 0.5T에서 PS_CLK에 기초하여 반주기 드라이버 신호(40)를 시작할 수 있다. 내부 로직(22)은 마스터 클록(50)에 대해 PS_CLK의 위상 천이를 0.65T까지 더 증분시킬 수 있고, 0.65T에서 위상 천이된 클록 신호(PS_CLK)를 제어 유닛(30)에 전달할 수 있다. 제어 유닛(30)은 0.65T의 PS_CLK에 기초하여 반주기 드라이버 신호를 종료할 수 있다. 시스템(1)은 이 프로세스를 반복할 수 있다. 이러한 방식으로, 시스템(1)은 마스터 입력 클록(50) 단독으로부터 이용 가능한 분해능보다 미세한 분해능의 사전결정된 주파수의 반주기 드라이버 신호를 생성할 수 있다. 위상 천이된 클록 신호 (PS_CLK)는 마스터 입력 클록(50)으로부터의 마스터 입력 클록 신호와 반주기 드라이버 신호의 사전결정된 주파수 사이의 주파수 비의 소수부를 설정할 수 있다. 적어도 부분적으로 마스터 입력 클록 신호의 분수 비인, 사전결정된 주파수로 드라이버 신호를 생성하는 것에 관한 추가 세부사항은 아래 타이밍도에서 상세히 설명될 것이다.
도 2a는 본 명세서의 하나 이상의 기법에 따른 클록 위상 천이 회로를 이용하여 드라이버 신호를 생성하기 위한 예시적인 시스템을 나타내는 개념적이고 개략적인 블록도이다. 도 2a는 도 1에 도시된 시스템(1)과 유사한 예시적인 시스템(2)을 도시한다. 예시적인 시스템(2)은 도 1보다 상세하게 드라이버 신호 생성 시스템을 도시하고, 시스템(2)은 주파수 변조 LLC 변환기를 제어하는 것에 관한 것이다. 시스템(2)의 다른 예는 다른 컴포넌트 또는 회로를 제어하는 드라이버 신호를 전달할 수 있다.
예시적인 시스템(2)은 도 1b의 예시적인 시스템(1)과 유사하게 마스터 입력 클록(50), 위상 천이 클록(20), 증분 모듈(24) 및 LLC 제어 유닛(130)을 포함할 수 있다. 시스템(1)과 동일한 기능을 수행하는 시스템(2)의 컴포넌트는 시스템(1)에 대한 것과 동일한 참조 부호를 계속 포함할 수 있다. 시스템(2)은 전압 루프 제어기(105), 신호를 하이측 스위치(144)로 출력할 수 있는 하이 사이드 게이트 드라이버(142) 및 신호를 로우측 스위치(148)로 출력할 수 있는 로우 사이드 게이트 드라이버(146)를 또한 포함할 수 있다. LLC 제어 유닛(130)은 시스템(1)의 제어 유닛(30)과 유사하게 반주기 타이머 모듈(32), 데드 타임 모듈(36) 및 레벨 천이 제어 모듈(34)을 포함할 수 있다. LLC 제어 유닛(130)은 또한 레벨 시프터(134) 및 토글 모듈(138)을 포함할 수 있다.
시스템(2)은 고전압 DC-AC 변환을 위한 LLC 변환기와 같은 LLC 변환기에 드라이버 신호를 전달할 수 있다. 시스템(2)으로부터의 드라이버 신호들은 예시적인 LLC 변환기의 일부일 수 있는 하이 사이드 스위치(144) 및 로우 사이드 스위치(148)를 제어할 수 있다. LLC 컨버터의 경우, 드라이버 신호는 LLC 하프 브리지 드라이버 신호를 포함할 수 있다. 시스템(2)은 마스터 클록(50)으로부터 이용 가능한 분해능보다 미세한 분해능으로 사전결정된 타이밍 또는 사전결정된 주파수로 드라이버 신호를 전달하도록 구성될 수 있다. 드라이버 신호의 사전결정된 주파수는 마스터 입력 클록(50)에 기초하여 클록 사이클을 카운트함으로써 생성된 정수부(50) 및 제 2 클록 신호(PS_CLK)의 위상을 천이함으로써 생성된 소수부를 포함한다. 시스템(2)의 예에서, PS_CLK는 마스터 입력 클록(50)과 거의 동일한 주파수를 가지기 때문에, 반주기 타이머는 PS_CLK의 클록 사이클을 카운트하여 드라이버 신호 주파수의 정수부를 결정할 수 있다. 예를 들어, 시스템(2)은 1MHz에서 동작하도록 구성된 예시적인 LLC 컨버터를 구동할 수 있다. 마스터 클록(50)은 50MHz에 대해 구성될 수 있다. 50MHz 클록으로부터 직접 50% 듀티 사이클의 1MHz 드라이버 신호를 생성하는 것은 4퍼센트(4%)의 분해능이 발생할 수 있고, 이는 허용 가능한 성능, 예를 들어, 저 잡음, 효율성, 정확한 출력 전압 및 전류 또는 다른 파라미터에 대해 1MHz LLC 변환기를 동작시키기에 불충분할 수 있다. 다시 말해, 50MHz 클록으로부터 1MHz LLC 주파수를 생성한다는 것은 각각의 반 사이클 당 25 클록 사이클을 의미한다. 주파수를 증가시킬 필요가 있다면 클록 사이클 카운트를 하나의 단계마다 주파수를 1.04MHz로 증가시키는 24로 감소시킴으로써 증가할 수 있다. 따라서 분해능은 4%이다.
마스터 입력 클록(50)은 클록 위상 천이 회로(20)뿐만 아니라 시스템(2)이 일부일 수 있는 큰 시스템의 다른 컴포넌트들에 마스터 클록 신호를 전달한다. 이들 다른 컴포넌트는 다른 중앙 및 비-LLC 시스템 기능부(52)를 포함할 수 있다. 마스터 클록(50)은 도 1a에 도시된 바와 같이 동일한 마스터 입력 클록 신호(50A)를 출력할 수 있다.
클록 위상 천이 회로(20)는 마스터 입력 클록(50) 및 증분 모듈(24)로부터의 입력에 응답하여 위상 천이된 클록 신호(PS_CLK)를 출력한다. 위상 천이 클록(20)은 도 1b에 도시된 것과 동일한 내부 로직(22)을 포함하고 동일한 방식으로 동작한다. 일부 예에서, 클록 위상 천이 회로(20)는 위상 천이 제어 워드(102)의 형태로 증분 모듈(24)로부터 입력을 수신할 수 있다. 위상 천이 클록(20)은 위상 천이 제어 워드(102)에 응답하여 더 크거나 더 작은 증분에 의해 위상 천이 클록 신호(PS_CLK)를 천이할 수 있다. "위상 천이 클록 신호" 및 "제 2 출력 클록 신호"라는 어구는 PS_CLK를 기술하기 위해 상호 교환적으로 사용될 수 있다. 위상 천이 제어 워드(102)는 마스터 입력 클록(50)에 대한 PS_CLK의 위상 천이를 정의하는데 적합한 임의의 신호일 수 있다. 일 예에서, 위상 천이 제어 워드(102)는 이진 코딩된 3비트 내지 5비트 신호일 수 있다. 모든 최하위 비트(LSB) 스텝이 동등한 경우, "모두 1"에서 "모두 0"으로의 위상 천이 변화는 LSB 스텝과 동일할 수 있다.
전압 루프 제어기(105)는 LLC 컨버터(도 2A에 미도시) 또는 시스템(2) 외부의 다른 신호로부터의 출력을 모니터링하는 것에 응답하여 시스템(2) 드라이버 신호를 변경하는 신호를 전달할 수 있다. 전압 루프 제어기(105)는 신호를 LLC 제어 유닛(130)으로 송신하여 드라이버 신호의 사전결정된 주파수의 정수부(108)를 제어할 수 있다. 전압 루프 제어기(105)는 제 2 클록 신호의 위상을 천이함으로써 생성된 소수부(110)를 제어할 수 있는 신호를 증분 모듈(24)에 전달할 수 있다. 예를 들어, LLC 컨버터에 대한 드라이버 신호의 사전결정된 반주기는 마스터 입력 클록(50)의 43.67 클록 사이클일 수 있다. LLC 컨버터에 대해, "반주기"는 또한 "온-타임"이라고 지칭될 수도 있다. 전압 루프 제어기(105)는 이 주기를 반주기(예를 들어, 43 클록 사이클)의 정수부(108) 및 소수부(110)(예를 들어, 클록 사이클의 0.67)로 나눌 수 있다. 증분 유닛(24)은 소수부(110)를 수신하여 클록 위상 천이 회로(20)가 PS_CLK의 위상을 마스터 입력 클록 신호(예를 들어, 0.87T)의 소수부로 천이하게 할 수 있다. 증가 모듈은 각각의 온-타임 동안 소수부만큼 위상 천이를 증가시킬 수 있다. 예를 들어, 온 타임이 시작될 때 위상 천이가 0.2T인 경우, 증분 모듈은 온 타임이 끝날 때까지 위상 변화를 0.87T까지 증가시킬 수 있다. 도 2b 및 도 4 내지 도 6의 타이밍도에 관한 아래의 설명이 추가 세부 사항을 제공한다.
LLC 제어 유닛(130)은 위상 천이된 클록 신호 PS_CLK(소수부) 및 정수부 신호(108)를 수신할 수 있고, 그에 응답하여 사전결정된 주파수 및 타이밍에서 다른 회로를 제어하는 드라이버 신호를 생성할 수 있다. LLC 제어 유닛(130)은 도 1에 도시된 제어 유닛(30)과 유사하다. LLC 제어 유닛(130)의 컴포넌트는 입력 신호를 수신하고 각 컴포넌트의 출력을 결합하여 예시적인 LLC 컨버터에 대한 드라이버 신호의 완전한 세트를 생성할 수 있다. LLC 제어 유닛(130)은 마스터 입력 클록(50)으로부터 이용 가능한 것보다 더 미세한 분해능을 갖는 드라이버 신호를 생성하도록 증분된 단일 위상 천이된 클록 신호를 사용하는 방법의 일례일 뿐이다. 제어 유닛에 관한 다른 예는 상이한 드라이버 신호 LLC 컨버터 이외의 회로들을 제어하도록 구성된 상이한 드라이버 신호들을 생성하는 상이한 컴포넌트들을 포함할 수 있다.
반주기 타이머(32) 및 데드 타임 유닛(36)은 LLC 컨버터 드라이버 신호의 일부를 생성할 수 있다. 반주기 타이머(32) 및 데드 타임 유닛(36)은 제어 유닛(30) 내의 동일한 컴포넌트와 유사하며 동일한 방식으로 동작한다. 예를 들어, 반주기 타이머(32)는 드라이버 신호에 대한 사전결정된 온-타임의 정수부(108)(예를 들어, 43클록 사이클)를 수신할 수 있다. 정수부에 대해, 반주기 타이머(32)는 이미 소수부를 포함하는 PS_CLK의 클록 사이클을 카운트할 수 있다. 드라이버 신호를 정수부 및 소수부로 분할함으로써, 반주기 타이머(32)의 타이머 부분은 카운트 클록 사이클만을 필요로 하기 때문에 매우 단순하게 유지될 수 있다.
레벨 천이 제어부(34) 및 레벨 시프터(134)는 제어 신호를 로우 사이드 제어 회로로부터 하프 브리지 회로의 하이 사이드 게이트 드라이버로 변환할 수 있다. LLC 컨버터 또는 모터 드라이브와 같은 일부 하프 브리지 회로는 UHV(초고압) 레벨, 예를 들어 400V 근처에서 동작할 수 있다. LLC 제어 유닛(130)은 레벨 시프터(134) 및 레벨 천이 제어부(34)를 이용하여 신호를 UHV 레벨로 신뢰성 있게 전달할 수 있다. 레벨 시프터(134)는 LLC 컨버터(미도시)를 제어하기 위해 하이 사이드 게이트 드라이버(142) 및 하이 사이드 스위치(144)에 드라이버 신호를 출력할 수 있다. 데드 타임 생성기(36) 및 레벨 천이 제어 펄스 생성기(34)는 이미 위상 천이된 클록을 수신하고 따라서 임의의 부분 클록을 처리할 필요가 없다. 데드 타임 생성기(36) 및 레벨 천이 제어 펄스 생성기(34)는 데드 타임 및 레벨 천이 제어 펄스들의 시작 및 종료를 생성하기 위해 위상 천이된 클록 펄스들의 정수를 간단히 카운트할 수 있다. 펄스의 정확한 지속 기간은 LLC 컨버터 시스템에 대해 중요하지 않을 수 있으며, 따라서 정수 클록 펄스로 반올림 될 수 있다. 또한, 반주기의 시작 또는 종료에 대해 데드 타임 및 레벨 시프터 제어 펄스를 동기화함으로써 데드 타임 및 레벨 시프터가 LLC 컨버터 동작에 대한 지터(jitter)를 나타내지 않는 이점을 가질 수 있다.
토글 유닛(138)은, 레벨 천이 제어부(34)와 로우 사이드 게이트 드라이버(146) 사이에서 반주기 타이머(32) 및 데드 타임 유닛(36)으로부터의 출력 드라이버 신호 타이밍을 스위칭할 수 있다. 로우사이드 게이트 드라이버(146) 및 또한 로우 사이드 스위치(148)로의 토글 유닛(138)으로부터의 신호는 레벨 시프터를 이용하지 않을 수도 있다.
위상 천이된 클록으로부터 LLC 컨버터 드라이버 신호를 생성하는 것은 마스터 입력 클록으로부터 직접 드라이버 신호를 생성하는 것보다 더 정밀한 분해능 및 더 정확한 주파수와 타이밍을 갖는 드라이버 신호로 이어질 수 있다. 위상 천이된 클록의 사용은 동일하게 더 미세한 분해능을 달성하기 위한 더 높은 주파수의 마스터 클록에 대한 필요성을 피하는 것과 같은 장점을 포함할 수 있다. 보다 높은 주파수의 마스터 클록은 디지털 제어기의 전력 소비를 증가시킬 수 있고, 이는 높은 전체 효율을 달성하기에 좋지 못할 수도 있다. 주파수 마스터 클록이 높을수록 고주파 시스템 클록에서 더 우세할 수 있는 전자기 간섭(EMI)을 피하기 위한 차폐 및 회로 설계 비용을 증가시킬 수 있다. 또한 100MHz 이상의 클록 주파수를 생성하는 것은 위상 고정 루프(phased locked loop: PLL)가 필요할 수 있으며, 이는 적응(settle)하는데 약간의 시간이 필요할 수 있어 컨버터의 시동 시간을 증가시킬 수도 있다. 마스터 입력 클록에 대해 위상 천이의 양을 증가시킬 수 있는 단일 위상 천이 클록은 덜 복잡할 수도 있고 복수의 위상 천이된 출력 클록을 생성하기 위해 복수의 지연 요소를 사용하는 위상 천이 클록에 대해 더 적은 구성 요소를 포함할 수 있다.
도 2b는 도 2a의 LLC 컨버터 제어 시스템의 예시적인 동작을 도시하는 타이밍도이다. 도 2b의 타이밍도는, 도 2b는 마스터 입력 클록(정수부)의 전체 클록 사이클의 수를 포함하고 클록 사이클의 일부분(소수부)에 의해 오프셋 할 수 있는 기간을 갖는 드라이버 신호를 도시한다. 도 2b의 요소들은 도 2a의 맥락에서 설명될 것이다.
도 2b는 마스터 입력 클록(50)(도 2b에 미도시)에 의해 생성된 마스터 입력 클록 신호(50A), 증분 및 일정 위상 천이 위상 동안의 제 2 출력 클록 신호(PS_CLK) 및 예시적인 드라이버 신호들(175 및 177)을 도시한다.
주기 T를 갖는 마스터 입력 클록 신호(50A)는 도 1a에 도시된 동일한 마스터 입력 클록 신호(50A)의 더 긴 부분이다. 마스터 입력 클록 신호(50A)는 또한 도 2a에 도시된 바와 같이 중앙 및 비-LLC 시스템 기능들(52)에 대한 타이밍 신호들을 제공할 수 있다.
PS_CLK의 일정 위상 천이(160) 기간은 증분 유닛(24)이 비활성 일 때, 또는 일정한 위상 천이 신호를 위상 천이 클록(20)으로 전송할 때 발생할 수 있다. 일정 위상 천이 기간(164 및 168)은 기간(160)과 유사하다. 클록 위상 천이 회로(20)는 시간 이벤트가 없는 시간 동안 증분 유닛(24)에 응답하여 위상을 증분시키고, 시간 이벤트가 있는 시간 동안 위상을 고정하도록 구성될 수 있다. 예를 들어, 레벨 시프터 온 펄스(172) 및 데드 타임 기간(152)과 같은 시간 이벤트는 PS_CLK 신호가 마스터 입력 클록 신호(50A)에 대해 위상 천이를 증가시킬 때, 일정한 위상 천이 기간(160) 동안 발생하지만 기간(162) 동안에는 발생하지 않을 수 있다. 이와 마찬가지로, 레벨 시프터 오프-펄스(174)는 일정 위상 천이 기간(164) 동안 발생할 수 있다. 다른 시간 이벤트(미도시)가 증분 기간(165)과 같은 증분 기간 동안 발생할 수도 있다.
예시적인 드라이버 신호(175)의 드라이버 신호 기간(170)은 다수의 중간 컴포넌트를 포함할 수 있다. 도 2b의 예에서는, 드라이버 신호 기간(170)이 데드 타임(152), 하이 사이드 게이트 드라이버(154), 데드 타임(155) 및 로우 사이드 게이트 드라이버(156)를 포함할 수 있다. 드라이버 신호 기간(170)은 기간(150)에서 이전 로우 사이드 게이트 드라이버의 종료 후에 시작할 수 있다. 다음 드라이버 신호 기간은 데드 타임(158)으로 시작할 수 있다.
도 2a에서, 시스템(2)은 드라이버 기간(170)에 대한 사전결정된 시작 시간을 따르도록 위상 천이 클록(20)을 증분함으로써 드라이버 기간(170)의 사전결정된 주파수를 정의할 수 있다. 데드 타임(152)은 드라이버 기간(170)을 시작한 후에 데드 타임(152)의 종료 및 하이 사이드 게이트 드라이버 온 타임(154)에서 레벨 시프터 온 펄스(172)가 이어진다. 이들 모든 시간 이벤트, 즉 데드 타임(152), 레벨 시프터 온 펄스(172) 및 하이 사이드 게이트 드라이버 온 타임(154)의 시작은 일정한 위상 천이 기간(160) 동안 발생한다. 도 2b의 예에서, 일정한 위상 천이 기간(160)은 마스터 입력 클록 신호(50A)에 대해 0.2T에 존재한다.
시스템(2)은 증분 기간(162) 동안 위상 천이 클록 신호(PS_CLK)를 증분하기 시작할 수 있다. 증분 기간(162)의 종료 및 일정한 위상 천이 기간(164)의 시작에 의해, 레벨 시프터 천이 오프 펄스(174) 및 하이 사이드 게이트 드라이버 온(154)이 위상 천이 클록 신호(PS_CLK)와 동기화함으로써 종료될 수 있도록 PS_CLK는 마스터 입력 클록 신호(50A)에 대한 사전결정된 위상 천이에 도달할 수 있다. 도 2b의 예에서, 하이측 드라이버 온 타임(154)은 PS_CLK가 마스터 입력 클록 신호 (50A)에 대해 0.8T 천이될 때, 일정한 위상 천이 기간(164) 동안 종료한다. 하이 사이드 드라이버 온 타임(154)의 정수부는 본 예에서 20 클록 사이클이다. 시스템(2)은 데드 타임(155) 및 로우 사이드 게이트 드라이버 온 기간(156)을 사용하여 드라이버 신호 기간(170)을 완료할 수 있다. 시스템(2)은 PS_CLK가 0.4T의 사전결정된 위상 천이에 도달할 때까지 증분 기간(165) 동안 PS_CLK를 더 증가시킬 수 있다. PS_CLK는 로우 측 게이트 드라이버 온 기간(156)을 종료하도록 정확한 수의 클록 사이클(정수부)에 도달할 때까지 일정한 위상 기간(168) 동안 0.4T의 위상 천이에서 지속할 수 있다. 다음 드라이버 신호 기간은 데드 타임(158)으로 시작될 수 있다.
도 2b의 예는 동일한 길이를 갖는 로우 사이드 ON 및 하이 사이드 ON을 도시한다. 주어진 예에서, 하이 사이드 온 및 로우 사이드 모두는 20 클록 펄스의 동일한 총 길이 + 0.6T 위상 천이 증가 = 마스터 입력 클록 주기의 20.6T를 갖는다. 이러한 방식으로, 소량의 PS_CLK의 위상 천이를 증분함으로써, 시스템(2)은 마스터 입력 클록 신호(50A)에 대해 복수의 상이한 위상 천이 양을 달성하도록 단일 제 2 클록 신호(PS_CLK)만을 이용할 수 있다. 위상 천이 소수부를 카운팅 클록 사이클(정수부)과 결합함으로써, 시스템(2)은 위상 천이가 없는 클록 사이클을 카운팅하는 것보다 더 정밀한 분해능을 가질 수 있는 드라이버 신호의 주파수를 달성할 수 있다.
도 3은 본 개시물로부터의 하나 이상의 기법에 따라, 위상 천이 클록의 일부분을 구현하는데 사용될 수 있는 회로의 일례를 나타내는 개략도이다. 도 3은 도 1 및 도 2에 도시된 위상 천이 클록(20)의 내부 로직(22) 및 다른 컴포넌트의 일부를 도시한다. 아래의 도 3에 관한 설명은 예의 클록 위상 천이 회로(20A)의 구조에 초점을 맞출 것이다. 예시적인 클록 위상 천이 회로의 동작에 대한 추가 설명은 도 4 내지 도 6에 도시된 타이밍도의 맥락에서 상세히 설명될 것이다.
예시적인 위상 천이 클록(20A)은 복수의 발진 회로(10A-10N), 값 V18을 갖는 전압 기준(18) 및 제어 및 출력 회로(5)를 포함할 수 있다. 각각의 발진 회로 (10A-10N)는 유사한 요소들을 포함할 수 있다. 예를 들어, 발진 회로(10A)는 용량성 저장부(11A), 스위치(S12A)에 의해 제어되는 충전 회로(12A), 스위치(S13A)에 의해 제어되는 방전 회로(13A) 및 임계 검출기(17a)를 포함할 수 있다. 전압 기준(18)은 각각의 임계 검출기(17a-17n)에 대한 입력에 연결되어 각각의 임계 검출기에 전압 기준 값(V18)을 제공할 수 있다. 각각의 임계 검출기(17a-17n)의 출력은 제어 및 출력 회로(5)에 연결되어 트리거 신호(CLKa-CLKn)를 제어 및 출력 회로(5)에 전달할 수 있다.
예시적인 클록 위상 천이 회로(20A)는 2개의 발진 회로(10A 및 10N)를 도시한다. 그러나, 클록 위상 천이 회로(20A)는 2개, 4개, 8개 또는 임의의 수의 발진 회로를 포함할 수도 있다. 다른 예들은 도 3에 도시된 바와 같이 클록 위상 천이 회로(20A)와 동일한 기능을 구현하기 위해 더 많거나 적거나 또는 상이한 구성 요소들을 포함할 수 있다. 일 예에서, 클록 위상 천이 회로(20A)는 4개의 발진 회로(예컨대, 10A-10D)를 포함할 수 있다. 4개의 발진 회로들로, 위상 천이 클록(20A)은 마스터 입력 클록에 대한 위상 천이를 증가시킴으로써 제 2 클록 신호의 위상 천이를 증분하기만 할 수도 있다. 다른 예에서, 위상 천이 클록(20A)은 추가 발진 회로를 추가함으로써 마스터 입력 클록 신호에 대해 양 방향(증가 및 감소)으로 위상 천이를 증분하기만 할 수도 있다. 유지 시간이 없는 또 다른 예에서, 클록 위상 천이 회로(20A)는 3개의 발진 회로를 포함할 수도 있다. 위상 천이 클록(20A)은 개별 컴포넌트가 아닌 아날로그 집적 회로로 구현될 수도 있다. 위상 천이 클록(20A)은 또한 마이크로프로세서, FPGA, 마이크로 제어기 또는 유사한 회로에 의해 구현될 수도 있다.
출력 및 제어 회로(5)는 위상 천이된 클록 신호(PS_CLK)를 출력부에 제공하고 스위치 신호들(S12A-S12N 및 S13A-S13N)을 통해 각각의 발진기 유닛(10A-10N)의 동작을 제어할 수 있다. 도 1에 도시된 내부 로직(22)은 출력 및 제어 회로(5)의 부분들을 포함할 수도 있다.
발진 회로(10A-10N)는 마스터 입력 클록에 기초하여 제 2 위상 천이된 클록 출력 신호(PS_CLK)를 출력하기 위해 타이밍 및 트리거 기능을 제공할 수 있다. 발진 회로는 교대로 충전하는 충전 전류 유닛(12)과 방전 유닛(13) 및 용량성 저장 소자(11)를 포함한다. 충전 전류를 제어하고 용량성 저장 요소 방전 기간을 측정함으로써, 발전 회로는 출력 클록 신호(PS_CLK)의 위상 천이를 결정할 수 있다. 단순화를 위해, 이하의 설명은 발진 회로(10A)에 초점을 맞출 것이다. 다른 모든 발진 회로는 동일한 구조와 기능을 갖는다.
용량성 저장 요소(11A)(즉, 커패시터(11A))는 임계 검출기(17a)의 비교 입력을 접지에 연결할 수 있다. 따라서, 임계 검출기(17a)는 커패시터(11A)의 전압(V11A)을 측정할 수 있다. 충전 전류 유닛(12A)은 공급 전압(V+)을 커패시터(11A)의 포지티브 플레이트에 연결한다. 방전 전류 유닛(13A)은 커패시터(11A)의 양극판을 접지에 연결한다. 용어 충전 전류 유닛 및 충전 회로뿐만 아니라 방전 전류 유닛 및 방전 회로는 상호교환적으로 사용될 수도 있다. 도 3의 예는 공급 전압이 접지에 비해 양의 값을 나타내는 것을 도시하지만, 다른 예들에서 공급 전압은 접지에 비해 음의 값을 갖도록 구성될 수도 있다.
용량성 저장 요소(11A)는 선형 커패시턴스를 갖도록 구현될 수도 있다. 선형 커패시턴스는 용량성 저장 소자에 저장된 전하가 선형적으로 증가할 때 각각의 용량성 저장 소자에 걸친 전압이 거의 선형적으로 증가한다는 것을 의미한다. 용량 성 전하 저장 요소는 플레이트 커패시터, 라인 사이의 결합 커패시턴스 또는 MOS 커패시터와 같은 기존 커패시터로 구현될 수 있다.
임계치 검출기(17A)는 커패시터(11A)가 임계 전압에 도달하는 때를 판정할 수 있다. 임계치 검출기(17A)는 커패시터 전압(V11A)을 기준 전압(V18)과 비교할 수 있다. 클록 위상 천이 회로(20A)에 관한 예에서, 임계치 검출기(17A)는 커패시터 전압(V11A)이 사전결정된 방전 전압에 도달하는 때를 검출할 수 있다. 모든 임계치 검출기(17A-17N)는 기준 전압(18)을 검출 임계치로서 사용할 수 있기 때문에, 모든 발진 회로(10A-10N)는 동일한 방전 전압으로 방전할 수 있다.
임계치 검출기(17A-17N)는 도 2에 도시된 바와 같이 비교기들로 구현될 수 있다. 그러나 이는 단지 예이다. 각각의 임계치 검출기(17A-17N)는 또한 슈미트 트리거(Schmitt trigger), 인버터 또는 직렬 연결된 적어도 2개의 인버터를 갖는 인버터 체인으로서 구현될 수도 있다. 예를 들어, 슈미트 트리거 또는 인버터에서, 기준 전압이 내부적으로 생성될 수 있고, 여기서 입력 신호가 내부적으로 생성된 임계치에 도달할 때마다 슈미트 트리거 또는 인버터의 출력 신호가 변한다.
도 3의 예에서, 비교기로서 구현되는 경우, 임계치 검출기(17A)는 비교기 지연을 가질 수도 있다. 비교기 지연은 입력 커패시터 전압(V11A)이 사전결정된 임계 전압(V18)과 일치하는 시간과 임계치 검출기(17A) 또는 줄여서 비교기(17A)가 트리거 신호를 출력하는 시간 사이의 지연일 수 있다. 다시 말해서, 커패시터 전압(V11A)은 방전 기간의 끝을 나타내는 사전결정된 방전 전압에 도달할 수 있지만, 비교기(17A)가 방전 기간의 끝을 나타내는 트리거 신호를 출력하기 전에 추가 비교기 지연이 있을 수도 있다.
방전 회로(13A)는 스위치 신호(S13A)에 의해 제어되는 커패시터(11A)를 방전하도록 구성될 수 있다. 제어 및 출력 회로(5)는 스위치 신호(S13A)를 마스터 입력 클록 신호 또는 위상 천이된 출력 클록(PS_CLK)에 동기화할 수 있다. 도 3의 예에서, 방전 회로(13A)는 고정 전류(I13A)에서 커패시터(11A)를 방전하도록 구성될 수 있다. 고정된 전류로 커패시터(11A)를 방전한다는 것은 각 전압 레벨(V11A)에 대해 커패시터(11A)가 최종 방전 전압으로 방전될 때 특정 방전 기간 동안 방전할 것임을 의미한다. 예를 들어, 방전 전압이 제로라고 가정하면, 충전 회로(12A)가 커패시터(11A)를 최대 전압(max(V11A))으로 충전할 때, 방전 기간은 충전 회로(12A)가 커패시터(11A)를 최대 전압의 1/2(½*max(V11A))까지 충전하는 한 2배일 것이다. 다시 말해, 고정 방전 전류(I13A)에서 커패시터(11A)를 max(V11A)에서 최종 방전 전압으로 방전하는 것은 tmax의 방전 기간을 정의할 수도 있다. 커패시터(11A)를 ½*max(V11A)에서 동일한 최종 방전 전압까지 방전시키는 것은 ½*tmax의 방전 기간을 정의할 수 있다. 따라서, 전압 레벨(V11A)을 제어하는 것은 방전 기간을 제어한다. 다른 예들에서, 비 제로 방전 전압을 갖는, 방전 시간이 충전 전압 마이너스 방전 전압에 비례한다.
충전 회로(12A)는 스위치 신호(S12A)에 의해 제어되는 바와 같이 커패시터(11A)를 충전하도록 구성될 수 있다. 제어 및 출력 회로(5)는 스위치 신호(S12A)를 마스터 입력 클록 신호 또는 위상 천이된 출력 클록(PS_CLK)에 동기화시킬 수 있다. 제어 및 출력 회로(5)는 충전 회로(12A)를 활성화 및 비활성화하기 위해 고정된 충전 시간을 선택할 수 있다. 예를 들어, 제어 및 출력 회로(5)는 충전 회로(12A)가 마스터 입력 클록 사이클의 1/2 동안 커패시터(11A)를 충전하게 할 수 있다. 도 3의 예에서, 충전 회로(12A)는 최소 및 최대 충전 전류 사이에서 충전 전류(I12A)를 정확하게 제어할 수 있다. 충전 전류에 대한 다른 용어는 암페어 레벨을 포함할 수도 있다. 고정 충전 시간 동안 충전 전류 또는 암페어 레벨을 정확하게 제어함으로써, 클록 위상 천이 회로(20A)는 커패시터(11A)의 최종 충전 전압(V11A)을 제어할 수 있다. 따라서, 방전 전류 회로(13A)로부터의 고정 방전 전류(I13A)와 결합하여, 충전 전류(I12A)를 제어함으로써 방전 기간을 제어한다. 다시 말해, 정확한 충전 전류(I12A)를 설정하는 것은 클록 위상 천이 회로(20A)가 정확한 방전 기간을 결정할 수 있다는 것을 의미한다.
최대 및 최소 충전 전류는 전체 회로 구성에 의존할 수 있다. 예를 들어, 방전 전류의 절반인 최소 충전 전류는 방전 기간이 비교기 지연보다 길도록 보장할 수 있다. 이는 1/4 클록 사이클의 최소 방전 기간을 야기할 수 있다. 이는 방전 기간이 비교기 지연보다 길도록 보장할 수 있고 충전 전류를 켜고 끄는 시간은 마스터 입력 클록 또는 위상 천이 클록 신호(PS_CLK)와 동기화될 때 대칭이 된다. 일부 예들에서, 특히 시스템이 유지 시간(204)을 포함하는 경우, 비교기 지연의 2배 내지 3배인 방전 시간이 충분할 수도 있다.
충전 회로 컴포넌트뿐만 아니라 모든 커패시터(11A-11N)는 각 발진 회로(10A-10N)가 거의 동일한 충전 및 방전 성능을 갖도록 구성될 수 있다. 예를 들어, 주어진 충전 전압(VDC)에 대해, 각각의 발진 회로는 대략 동일한 방전 기간을 정의할 수 있다. 로트 간 컴포넌트(lot-to-lot component) 차이 및 원자재 또는 공정의 변경으로 인해 발생할 수 있는 제조 편차는 발진 회로 간에 약간의 편차를 초래할 수 있다. 이와 마찬가지로, 비교기(17A-17N) 사이의 비교기 지연은 거의 동일할 수 있다. 제조 변경으로 인해 비교기 사이의 약간의 차이가 발생할 수도 있다.
도 3의 예시적인 회로는 위상 천이 클록 및 단지 몇 클록 사이클인 빠른 스타트 업 시간을 생성하기 위한 낮은 복잡성의 아날로그 회로의 장점을 제공할 수 있다. 도 4 내지 도 6은 도 3의 예시적인 회로의 동작을 더 상세히 설명할 것이다.
도 4는 도 3에 도시된 발진 회로의 동작을 나타내는 타이밍도이다. 도 4는 발진 회로(10A)의 동작이 충전 회로(12A)에 의해 전달되는 충전 전류를 정의함으로써 마스터 입력 클록에 대한 위상 천이를 어떻게 정의할 수 있는지 도시한다.
도 4는 마스터 입력 클록 신호(50A)의 여러 주기(T)에 걸쳐 커패시터(11A)의 전압(V11A)을 도시한다. 커패시터(11A)는 충전 전류(I12A)에서 206에서 시작하여 고정된 시간 후에 208에서 종료하는 충전 기간(202) 동안 충전한다. 커패시터(11A)는 유지 시간(204) 및 방전 시간(214)을 포함할 수 있다. 앞의 도 3에 도시된 바와 같이, 발진 회로(10A)는 비교기 지연(210)(210A-210D)을 가질 수 있는 비교기(17A)를 포함할 수 있다. 비교기 지연(210)은 비교기(17A)가 트리거 신호를 출력할 때 임계 전압과 실제 전압(V11A) 사이의 전압 차(212)를 야기할 수 있다.
충전 기간(202)은 마스터 입력 클록 신호(50A)에 동기된 시간의 고정 기간이다. 도 4의 예에서, 충전 기간(202)은 0.5T로 설정될 수 있으며, 충전 시작(206)은 마스터 입력 클록 신호(50A)의 양의 1/2 사이클의 첫 번째 상승 에지로 설정된다. 이 예에서 마스터 입력 클록 신호(50A)는 50퍼센트 듀티 사이클을 갖는 클록이다. 다른 예들에서, 충전 기간(202)은 마스터 입력 클록 신호(50A)의 주기(T)의 다른 부분으로 설정될 수도 있다.
충전 전류(I12A)는 충전 기간(202)의 시작(206)에서 시작하고 충전 기간(202)의 종료(208)에서 정지한다. 도 4는 범례 박스 내의 상이한 점선으로 도시된 바와 같이, 4개의 상이한 암페어 레벨에서의 충전 전류(I12A)를 도시한다. 이러한 암페어 래벨은 Iref의 4가지 배수(1.50Iref, 1.20Iref, 0.80Iref 및 0.50Iref)의 I12A를 포함할 수 있다. 충전 회로(12A)는 I12A를 임의의 암페어 레벨로 선택하지만, 도시된 예에 한정되지 않는다. 충전 회로(12A)는 사전결정된 시간 동안 충전 전류(I12A)를 인가하기 때문에, 충전 전류(I12A)의 암페어 레벨은 충전 시간(208)의 종료시 최종 전압 (V11A)을 정의한다.
비교기 상태가 안정화하는데 더 긴 시간을 갖기 때문에, 방전 전에 유지 시간(204)을 구현함으로써 정확성을 향상시킬 수 있다. 도 2b 및 도 3의 예에서, 비교기(17A)는 V11A가 양의 방향으로 임계치(220)를 넘은 후에 그 내부 상태를 변경할 수 있다. 비교기 내부 상태가 완전히 안정되지 않은 경우, 비교기 지연은 양에서 음으로 임계치를 넘은 시간에 완전히 독립적이지 않을 수 있으며, 따라서 충전 전류 레벨에 의존할 수도 있다. 도 4에 도시된 바와 같은 유지 시간(204)은 도 4의 실시 예는 1/2 클록 주기(0.5T)이지만, 일부 예에서는 유지 시간(204)이 0만큼 낮을 수도 있다. 유지 시간(204)이 없는 또 다른 예에서, 클록 위상 천이 회로는 3개의 발진 회로를 포함할 수도 있다.
방전 시간(214)은 입력 클록의 에지에서 시작한다. 이 예에서, 방전 시간은 마스터 입력 클록 신호(50A)의 상승 에지(216)에서 시작한다. 방전 전류(I13A)는 충전 전류 설정(I12A)과 독립적이며 일정할 수 있기 때문에, 하강 기울기는 임의의 충전 전류 암페어 레벨(I12A)에 대해 일정할 수도 있다. 다시 말해, 전압 비교기(17A)가 임계치(220)의 교차를 검출할 때까지 사전결정된 일정한 전류(I13A)로 사전정의된 시간(216)에 최종 충전 전압(V11A)으로부터 방전한다. 임계치(220)는 도 3에 도시된 기준 전압(V18)과 유사하다. 따라서, 각각의 상이한 충전 전류 암페어 레벨은 소정의 방전 시간(214A-214D)을 가질 수도 있다. 예를 들어, 방전 시간(214A)은 마스터 입력 클록 주기(T)의 절반일 수 있고, 방전 시간(214D)은 명확성을 위해 제 2 사이클에 도시된 주기(T)의 ¾일 수 있다.
비교기(17A)와 같은 비교기는 도 3에 대해 전술한 바와 같이 비교기 지연을 가질 수 있다. 비교기 지연(210)은 V11A가 사전결정된 임계치(220)에 도달할 때와 비교기(17A)가 V11A가 사전결정된 임계치에 도달했음을 나타내는 트리거 신호를 출력하는 시간 사이의 시간 지연을 포함할 수 있다. 비교기 지연(210A-210D)은 도 4의 예에 도시된 바와 같이 방전의 기울기(즉, 방전 전류(I13A))가 일정하기 때문에 비교기(17A)에 대해 상수일 수 있다. 따라서, 비교기(17A)가 트리거 신호를 출력하는 시간에서의 임계 전압과 실제 전압(V11A) 사이의 전압 차(212)는 모든 충전 전류(I12A)에 대해 일정할 수도 있다.
방전의 오버 슈트는 임계치 커패시터(11A)의 최종 방전 전압(V11A) 사이의 전압 차(212)를 야기할 수 있다. 시스템(2)은 시간(230)에서 충전에 대한 시작점으로서 다음 사이클 동안 이러한 전압 차(212)를 보존할 수 있다. 비교기 임계치(202)에 대한 이러한 전압 차(212) 또는 임계 전압 오프셋은 다음 사이클 동안 비교기 지연(210)을 보상할 수도 있다. 다시 말해, 커패시터는 방전 기간의 끝에서의 방전 전압을 다음 충전 사이클의 초기 충전 전압으로 보존한다. 따라서, 생성된 방전 기간 지연 시간(214A-214D)은 충전 전류의 크기에 정확하게 비례할 수 있다. 충전 전류의 크기는 충전 전류 암페어 레벨로 설명될 수도 있다. 도 4에 도시된 바와 같이, 전류를 켜고 끄는 시간은 대칭일 수 있고, 생성된 방전 시간(214A-214D)은 비교기 지연(210A-210D)에 비해 길 수 있다. 따라서, 일부 예들에서, 충전 전류(I12A)는 최소값을 가질 수 있다. 도 4에 도시된 예에서, I12A의 최소 암페어 레벨은 일정한 방전 전류 I13A의 절반(0.5Iref)일 수 있다. 이는 대응하는 1/4 클록 사이클의 최소 방전 시간(214A)을 야기할 수 있다. 방전 시간(210)은 또한 "방전 시간 지연"으로 지칭될 수 있다. 도 5 내지 도 6에서 더 상세히 설명되는 바와 같이, 최소 방전 시간은 마스터 입력 클록 신호(50A)에 대한 제 2 출력 클록의 최소 위상 천이에 대응할 수 있다.
시스템(2)은 또한 충전 전류(I12A)의 최대 암페어 레벨을 정의할 수 있다. 도 4의 예에서, 최대 암페어 레벨은 1.50Iref일 수 있다. 최대 충전 전류에 대응하는 최대 방전 시간(214D)은 0.75T일 수 있다. 따라서, 마스터 입력 클록 신호(50A)에 대한 제 2 출력 클록의 최대 위상 천이는 0.75T 일 수 있다. 도 4의 예에 도시된 바와 같이, 최소 방전 시간과 최대 방전 시간(214A 및 214D) 사이의 차이, 및 최소 위상 천이와 최대 위상 천이 사이의 차이는 1/2 사이클 또는 180˚이다.
도 5는 4개의 발진 회로를 이용함으로써 제 2 출력 클록 신호의 위상 천이를 증가시키는 예를 도시하는 타이밍도이다. 유지 시간이 없는 다른 예에서, 클록 위상 천이 회로는 3개의 발진 회로를 포함할 수도 있다. 전압(V11A)은 도 3에 도시된 발진 회로(10A)의 커패시터(11A)의 전압과 유사하다. 전압(V11B-V11D)은 도 3에 도시되지 않은 발진 회로(10B-10D)와 유사할 수도 있다.
도 5는 도 1 내지 도 4에서 설명된 것과 동일한 마스터 입력 클록 신호인 마스터 입력 클록 신호(50A)를 도시한다. 도 5는 마스터 입력 클록 신호(50A)를 따라 상이한 시간에서 전압 레벨 타이밍(V11A-V11D)을 포함한다. 도 5는 예시를 위해 동일한 마스터 입력 클록 신호를 따른 이러한 상이한 시간을 도시한다. 그러나 동작 중에, 302 - 308의 시간 동안의 전압(V11A-V11D)은 315 - 321의 시간 동안의 전압(V11A-V11D)의 시간 이전 또는 이후에 올 것이다.
도 5의 상반부는, 최대, 예를 들어, 1.5Iref로 설정된 4개의 충전 전류를 모두 도시한다. 이는 최대 전압, 최대 방전 시간(300) 및 최대 위상 천이(314)를 야기한다. 비교 예로서, 도 5의 상반부는 최대 전류보다 작은 충전 전류, 즉 1.2Iref에 대한 전압 프로파일(310)을 도시한다. 그러나, 명확성을 위해, 도 5는 최대 충전 전류에 대한 제 2 출력 클록(PS_CLKmax)만을 도시한다.
도 5의 하반부는, 충전 전류가 최소로 설정된 동일한 4개의 발진 회로를 도시한다. 이 예에서 최소값은 0.5Iref일 수 있다. 이는 최소 전압 프로파일, 최소 방전 시간(312) 및 최소 위상 천이(324)를 야기할 수도 있다. 도 4에 도시된 바와 같이, 도 5의 예에서, 최대 전류(PS_CLKmax)에 대응하는 제 2 출력 클록과 최소 전류 (PS_CLKmin)에 대한 제 2 출력 클록 사이의 차이는 180도, 또는 마스터 입력 클록 신호(50A)에 대한 클록 사이클의 1/2(0.5T)이다.
동작 시에, 도 2b에 도시된 바와 같이, 도 5의 상반부는 일정 위상 천이 기간 동안 마스터 입력 클록(50A)과 제 2 출력 클록(PS_CLKmax) 사이의 관계를 도시 할 수 있다. 각각의 발진 회로에 대한, 각 충전 전류, 예를 들면, I12A-I12D는 1.5Iref로 설정되어 0.75T의 일정 위상 천이를 갖는 제 2 출력 클록 신호(PS_CLKmax)를 야기할 수 있다.
마찬가지로, 도 5의 하반부는, 0.5Iref로 설정된 각각의 발진 회로에 대한 충전 전류, 예를 들어, I12A-I12D가 도시되고 이는 0.5T의 일정한 위상 천이(324)를 갖는 제 2 출력 클록 신호(PS_CLKmin)를 야기한다. 동일한 발진 회로가 최소 및 최대 충전 전류 사이에서 충전 전류의 임의의 설정을 전달할 수 있기 때문에, 315 내지 321에 도시된 전압 프로파일은 302 내지 308에 의해 도시된 것과 상이한 시간에 있을 것이다. 일례로서, 도 2b에서의 일정한 위상 천이 기간(168)은 전압 프로파일(315-321)에 의해 도시된 출력과 유사할 수도 있다.
도 6은 마스터 입력 클록의 복수의 사이클 및 충전 전류 암페어 레벨에 응답하여 사이클에서 사이클로 위상 천이가 증분하는 방법을 나타내는 타이밍도이다. 도 6은 클록 위상 천이 회로가 적어도 충전 전류를 최소 암페어 레벨로 변경하고, 하나의 트리거 신호를 스킵하고, 다음 트리거 신호에서 출력 클록 신호의 상태를 변경함으로써 위상 천이를 최대 위상 천이 이상으로 증분시키는 방법을 도시한다.
도 6은 클록 위상 천이 회로가 위상 천이를 증분시키는 기간 동안의 4개의 발진 회로에 대한 전압 프로파일(V11A-V11D)을 도시한다. 도 6에 도시된 증분 기간은 도 2b에 도시된 증분 기간(162 및 165)과 유사할 수 있다. 각각의 발진 회로는 충전 전류(410B-425B)의 암페어 레벨을 증분시킬 수 있고, 이는 마스터 입력 클록 신호(50A)에 대해 위상 천이된 클록 신호(PS_CLK)의 증분된 위상 이를 실현할 수 있다.
증분 위상에 관한 설명은 도 3에 도시된 예시적인 클록 위상 천이 회로의 관점에서 이루어질 것이다. 예시적인 위상 천이 증분 시퀀스는 전압 프로파일(V11A) (402)로 시작할 수 있다. 충전 전류(410B)는 고정된 사전결정된 충전 시간 동안 1.2Iref일 수 있다. 이전의 예들에서와 같이, 도 6에 도시된 사전결정된 충전 시간은, 마스터 입력 클록(50A)의 1/2 사이클에 동기화된다. V11A는 마스터 입력 클록(50A)의 다음 사이클(410A)이 일정 전류에서 방전을 트리거할 때까지 1/2 사이클의 예시적인 유지 시간 동안 최종 충전 전압으로 유지된다. 비교기(17A)가 V11A가 방전 임계 전압과 같다고 검출하면, 비교기(17A)는 방전을 중지하고 제 2 출력 클록(PS_CLK)의 상태를 토글링하는 트리거 신호를 출력할 수 있다(410). 전압 프로파일(V11A)은 비교기 지연 및 V11A의 최종 전압과 임계 전압 사이의 전압 차를 도시한다. 이는 도 4에서 더 상세히 설명된다. 전압 프로파일(V11B - V11D)은 유사한 비교기 지연 및 전압 차를 도시한다.
충전 전류(410B)에 대한 V11A 유지 시간 동안, 클록 위상 천이 회로는 충전 전류(412B)를 1.3Iref로 증가시키고 1/2 주기의 고정 충전 시간 동안 관련 발진 회로에서 커패시터를 충전할 수 있다. 충전 전류 암페어 레벨(412B)이 1.3Iref이기 때문에, V11B(404)에 대한 최종 전압은 V11A(402)에 대한 최종 전압보다 클 수도 있다. 이는 비교기 트리거 신호가 V11B에 대한 방전을 정지시키고 제 2 출력 클록 신호(PS_CLK)(412)의 상태를 변화시킬 때, 증분된 방전 시간 및 0.65T의 PS_CLK에 대한 증분된 위상 천이를 야기할 수 있다. 다시 말해, 1.2Iref에서의 충전 전류(V11A)를 1.3Iref에서의 충전 전류(V11B)로 증분시키는 것은 마스터 입력 클록(50A)과 제 2 출력 클록 신호(PS_CLK) 사이의 위상 천이 차이를 증가시킬 수 있다. 도 6의 예에서, 410A에서의 마스터 입력 클록과 410에서의 PS_CLK 사이의 위상 천이 차이는 0.6T이지만, 412A에서의 마스터 입력 클록과 412에서의 PS_CLK 사이의 위상 천이 차이는 0.65T로 증가한다. 클록 위상 천이 회로는 충전 전류(414B 및 416B)를 점점 증가시킴으로써 414와 414A 사이에서뿐만 아니라 416과 416A 사이에서 유사한 방식으로 위상 천이를 계속 증분시킬 수 있다.
도 6의 예에서, 최대 충전 전류는 1.5Iref이다. 위상 천이의 증가를 계속 증분시키기 위해, 클록 위상 천이 회로는 하나의 비교기 트리거 신호를 스킵하고 최소 충전 전류로부터 충전 전류를 증분시키기 시작할 수 있다. 이러한 기법은 클록 위상 천이 회로가 위상 천이를 증가시키고 360도의 배수를 초과할 수 있는 이점을 제공할 수 있지만, 제 2 클록 신호는 불연속 또는 짧은 펄스를 포함하지 않을 수 있다. 따라서, 도 2a의 LLC 제어 유닛(130)과 같은 출력 클록에 의해 공급되는 회로는, 위상 천이가 연속적으로 증가하는 증가 기간 동안 마스터 입력 클록 신호(50A)보다 낮은 주파수에서 동작하는 클록을 "본다". 그러나, 출력 클록에 의해 공급되는 회로는 스킵된 트리거 신호(425)와 관련된 어떠한 효과도 보지 못한다.
V11D(408)에 대한 충전 전류(416B)는 본 예에서 최대 1.5Iref이다. 다음 사이클에서, V11A는 다시 충전 전류(425B)를 1.5Iref로 설정하지만, V11A가 임계값을 거친 후에 비교기(425)로부터의 트리거 신호를 스킵한다. 즉, 클록 위상 천이 회로는 V11A 및 관련 트리거 신호로부터 방전 시간을 무시한다. 그 대신, 클록 위상 천이 회로는 V11B(404)에 대한 충전 전류(418B)를 최소 0.5Iref로 설정한다. 클록 위상 천이 회로는 V11B(404)에 대한 방전 시간 이후에 오는 다음 트리거 신호에서 제 2 출력 클록(S_CLK)의 상태를 변경한다. 이로 인해 418A에서 418까지의 위상 이동이 0.25가 될 수 있다. 이는 스킵된 사이클(425A)로부터 418까지의 0.75T(425D)의 위상 천이와 동일하다는 것을 유의해야 한다. 따라서, 위상 천이 클록(PS_CLK)의 출력은 스킵된 트리거(425)로 인해 짧은 펄스 또는 불연속성을 갖지 않는다. 트리거 신호가 제 2 출력 클록 신호(PS_CLK)를 로우에서 하이로 천이하는 발진 회로는 반전될 수 있고, 스킵된 트리거(425) 후에 PS_CLK가 하이에서 로우로 천이하게 할 수 있다. 출력 클록은 방전 기간이 종료될 때마다 스킵된 기간을 제외하고는 상태를 변경(토글링)한다.
위상 천이 클록은 V11C(406)에 대해 420B로 그리고 V11D(408)에 대해 422B로 도시된 바와 같이 충전 전류 암페어 레벨을 증가시킴으로써 위상 천이를 계속 증분시킬 수 있다. 이것은 각각은 각각이 0.3T 및 0.35T인 420A와 420 사이의 증분된 위상 천이뿐만 아니라 422A와 422의 사이의 증분된 위상 천이를 초래할 수 있다. 이는 발진 회로가 1.5Iref의 최대 전류에 다시 도달할 때까지 계속될 수 있다. 클록 위상 천이 회로는 발진 회로로부터의 트리거 신호를 스킵하고 0.5Iref의 최소 충전 전류로부터 충전 전류를 증가시키기 위해 유사한 시퀀스를 수행할 수 있다.
도 6의 예는 4개의 발진 회로를 사용하여 도시한다. 4개의 발진 회로를 사용함으로써, 제 2 출력 클록(PS_CLK)의 위상 천이는 마스터 입력 클록(50A)에 비해 증가할 수 있다. 마스터 입력 클록을 기준으로 두 번째 출력 클록을 증가 및 감소시키는 데 추가 발진 회로가 필요할 수 있다. 4개의 발진 회로를 사용하면 트리거를 스킵하는 것이 반전되지 않을 수 있으므로 위상 천이 지연은 마스터 입력 클록에 대한 증가로서 단지 증분할 수 있다. 다른 방향의 위상 천이를 감소시키고 입력 주파수보다 높은 클록 주파수를 생성하기 위해 동일한 충전 시간이지만 충전 전류 레벨이 다른 충전 간격을 갖는 적어도 2개의 추가 발진 회로가 필요할 것이고, 이는 총 4개 이상인 발진 회로를 야기한다. 이는 복잡성을 상당히 증가시킬 수 있다. 입력 주파수보다 낮거나 같은 주파수를 생성하는 지연을 증가시키는 덜 복잡한 해결책은 보다 복잡한 해결책에 비해 이점을 가질 수도 있다.
도 7은 본 개시에 따라 위상 천이된 클록 신호를 생성하는 기법을 예시하는 흐름도이다. 도 7에 관한 설명은 달리 명시되지 않는 한 도 3의 개략도 및 도 4의 타이밍도의 맥락에서 설명될 것이다.
클록 위상 천이 회로(20A)는 마스터 클록 입력 신호(50A)를 수신할 수 있다 (500). 마스터 입력 클록 신호(50A)는 50MHz, 100MHz 또는 다른 주파수와 같은 사전결정된 마스터 클록 주파수에서 50% 듀티 사이클 클록으로 구성될 수 있다.
클록 위상 천이 회로(20A)는 소정의 방전 시간(210) 및 위상 천이를 실현하기 위해 커패시터 충전 전류(I12A)를 결정할 수 있다(502). 클록 위상 천이 회로(20A)는 커패시터 충전 전류(I12A)가 최소 암페어 레벨과 최대 암페어 레벨 사이의 임의의 암페어 레벨이 되도록 결정할 수 있다.
클록 위상 천이 회로(20A)는 마스터 클록 입력 신호(202)에 동기화된 소정의 충전 시간 동안 커패시터 충전 전류(I12A)로 커패시터(11A)를 충전하기 시작할 수 있다(504). 도 4의 예에서, 사전결정된 충전 시간은 1/2 클록 사이클이다. 사전결정된 충전 시간(208)의 끝에서, 클록 위상 천이 회로(20A)는 유지 시간(204) 동안 커패시터 전압(V11A)을 유지할 수 있다.
마스터 입력 클록 신호(50A)의 다음 천이(216)는 커패시터가 고정 방전 전류 (I13A)로 방전되도록 트리거할 수 있다(506). 비교기(17A)는 커패시터 전압(V11A)을 모니터링하고, V11A가 임계 전압(V18)에 도달할 때 방전을 정지시키는 트리거 신호를 출력할 수 있다. 비교기(17D)는 전압 임계 오프셋(212)을 야기할 수 있는 비교기 지연(210)을 포함할 수도 있다.
클록 위상 천이 회로(20A)는 방전 기간(216)의 개시로부터 커패시터(V11A)의 전압이 임계 전압(V18)에 도달할 때까지의 시간인 방전 기간을 결정할 수 있다(508). 각각의 충전 전류 암페어 레벨은 상이한 최종 충전 전압(V11A)을 초래할 수 있기 때문에, 방전 기간(214A-214D)은 각각의 충전 전류 암페어 레벨에 대해 다를 수도 있다.
도 5에 도시된 바와 같이, 클록 위상 천이 회로(20A)는 마스터 클록 입력 신호(50A) 주파와 거의 동일한 주파수를 갖는 제 2 클록 신호(PS_CLK)를 출력할 수 있다(510). 제 2 출력 클록 신호(PS_CLK)의 마스터 입력 클록에 대한 위상 천이는 충전 전류와 관련된 방전 기간의 길이에 의해 결정될 수 있다. 클록 위상 천이 회로는 클록 위상 천이 회로 내의 다른 발진 회로에 대해 도 7의 단계들을 반복할 수도 있다. 이러한 방식으로, 클록 위상 천이 회로는 마스터 입력 클록 신호에 대해 사전결정된 위상 천이를 갖는 제 2 클록 신호를 생성할 수 있다.
예 1. 시스템으로서, 상기 시스템은, 마스터 입력 클록; 클록 위상 천이 회로 - 상기 클록 위상 천이 회로는, 제 2 클록 신호를 출력 - 제 2 클록 신호 주파수는 마스터 입력 클록 주파수와 거의 동일한 주파수임 - 하고, 상기 마스터 입력 클록에 대해 상기 제 2 클록 신호의 위상 천이를 증분하도록(increment) 구성됨 -; 및 제어 유닛 - 상기 제어 유닛은, 상기 제 2 클록 신호를 수신하고, 사전결정된 주파수의 드라이버 신호를 생성 - 상기 마스터 입력 클록에 대한 상기 제 2 클록 신호의 위상 천이는 상기 마스터 입력 클록 주파수와 상기 사전결정된 주파수 사이의 주파수 비(raio)의 소수부(fractional part)를 설정함 - 하도록 구성됨 - 을 포함한다.
예 2. 예 1의 시스템에 있어서, 상기 드라이버 신호의 상기 사전결정된 주파수는 클록 사이클을 카운팅함으로써 생성되는 정수부 및 상기 제 2 클록 신호의 위상을 천이함으로써 생성되는 상기 소수부를 포함한다.
예 3. 예 2의 시스템에 있어서, 상기 정수부는 상기 제 2 클록 신호의 클록 사이클을 카운팅함으로써 생성된 상기 마스터 입력 클록의 배수를 포함한다.
예 4. 예 1 내지 예 3의 시스템에 있어서, 상기 제 2 클록 신호는 상기 위상 천이가 360도의 배수를 초과할 때 어떠한 불연속 또는 짧은 펄스도 포함하지 않는다.
예 5. 예 1 내지 예 4의 시스템에 있어서, 상기 클록 위상 천이 회로는 위상 제어 워드에 기초하여 상기 위상 천이를 증분한다.
예 6. 예 1 내지 예 5의 시스템에 있어서, 상기 클록 위상 천이 회로는 시간 이벤트가 존재하지 않는 시간 동안 상기 위상을 증분하고 시간 이벤트가 존재하는 시간 동안 상기 위상을 고정하도록 또한 구성된다.
예 7. 예 1 내지 예 6의 시스템에 있어서, 상기 드라이버 신호는 LLC 하프 브리지 드라이버 신호(half-bridge driver signal)이다.
예 8. 예 1 내지 예 7의 시스템에 있어서, 상기 제 2 클록 신호의 위상 천이의 증분은 상기 마스터 입력 클록에 대해 증가한다.
예 9. 클록 회로로서, 상기 클록 회로는, 커패시터; 커패시터 방전 기간 - 상기 커패시터 방전 기간은 상기 커패시터 방전 기간의 시작과 상기 커패시터 방전 기간의 종료 사이의 시간을 포함하는 기간을 포함함 -; 복수의 암페어 레벨에서 충전 전류를 생성하도록 구성된 충전 전류 유닛 - 상기 충전 전류는 사전결정된 충전 시간에 대해 상기 커패시터를 변경하고, 상기 사전결정된 충전 시간은 마스터 입력 클록 주파수를 정의하는 마스터 입력 클록에 동기화됨 -; 방전 전류 유닛 - 상기 방전 전류 유닛은, 고정된 일정한 방전 전류로 상기 커패시터를 방전하고, 상기 사전결정된 충전 시간의 종료 이후 사전결정된 지연에서 상기 커패시터 방전 기간을 시작하도록 구성됨 -; 및 상기 커패시터 양단의 전압이 상기 커패시터의 방전 기간의 종료를 나타내는 사전결정된 임계치를 넘은 것을 검출한 것에 응답하여 트리거 신호를 출력하도록 구성된 비교기를 포함하되, 상기 클록 회로는, 제 2 클록 신호를 생성하고, 상기 제 2 클록 신호는 상기 마스터 입력 클록에 대한 위상 천이를 포함하며, 상기 커패시터 방전 기간의 기간은 상기 위상 천이를 결정한다.
예 10. 예 9의 클록 회로에 있어서, 상기 비교기로부터의 상기 트리거 신호는 상기 제 2 클록 신호의 상태를 변경한다.
예 11. 예 9 또는 예 10의 클록 회로에 있어서, 상기 마스터 클록은 복수의 사이클을 포함하고, 상기 위상 천이는 상기 충전 전류 암페어 레벨에 응답하여 사이클 단위로 증분한다.
예 12. 예 9 내지 예 11의 클록 회로에 있어서, 상기 커패시터는 상기 방전 기간의 종료시 방전 전압을 다음 충전 사이클에 대한 초기 충전 전압으로서 유지한다.
예 13. 예 9 내지 예 12의 클록 회로에 있어서, 상기 충전 전류는 최대 암페어 레벨 및 최소 암페어 레벨을 정의하고, 상기 제 2 클록 신호의 최대 위상 천이는 상기 최대 암페어 레벨에 응답하며, 상기 제 2 클록 신호의 최소 위상 천이는 상기 최소 암페어 레벨에 응답하고, 상기 최대 위상 천이는 상기 최소 위상 천이와 대략 180도 상이하다.
예 14. 예 13의 클록 회로에 있어서, 상기 클록 회로는, 상기 충전 전류를 상기 최소 암페어 레벨로 변경하는 것과, 하나의 트리거 신호를 스킵하는 것과, 다음 트리거 신호에 대한 상기 제 2 클록 신호의 상태를 변경하는 것 중 적어도 하나에 의해 상기 최대 위상 천이 이상으로 상기 위상 천이를 증분하도록 또한 구성된다.
예 15. 방법으로서, 클록 위상 천이 회로에 의해, 마스터 클록 입력 신호를 수신하는 단계 - 상기 마스터 클록 입력 신호는 마스터 클록 입력 신호 주파수를 포함함 -; 클록 위상 천이 회로에 의해, 커패시터 충전 전류를 결정하는 단계; 클록 위상 천이 회로에 의해, 사전결정된 충전 시간 동안 상기 커패시터 충전 전류로 커패시터를 충전하는 단계 - 상기 사전결정된 충전 시간은 상기 마스터 클록 입력 신호에 동기화됨 -; 상기 클록 위상 천이 회로에 의해, 고정 방전 전류로 상기 커패시터를 방전하는 단계; 상기 클록 위상 천이 회로에 의해, 방전 기간을 결정하는 단계 - 상기 방전 기간은 상기 커패시터의 전압이 임계 전압에 도달하는 시간의 양임 -; 및 상기 클록 위상 천이 회로에 의해, 제 2 클록 신호를 출력하는 단계 - 제 2 클록 신호 주파수는 상기 마스터 클록 입력 신호 주파수와 대략 동일하고, 상기 제 2 클록 신호는 상기 마스터 입력 클록에 대한 위상 천이를 포함하고 상기 방전 기간은 상기 위상 천이를 결정함 - 를 포함한다.
예 16. 예 15의 방법에 있어서, 상기 클록 위상 천이 회로에 의해, 상기 방전 기간의 종료시 상기 커패시터의 임계 전압 오프셋을 다음 충전 사이클에 대한 초기 충전 전압으로서 유지하는 단계를 더 포함한다.
예 17. 예 15 또는 예 16의 방법에 있어서, 상기 클록 위상 천이 회로에 의해, 상기 방전 기간의 종료시 상기 제 2 클록 신호의 상태를 변경하는 단계를 더 포함하되, 상기 클록 위상 천이 회로는 상기 커패시터의 방전 전압이 임계 전압에 도달하는 때를 결정하도록 구성된 비교기를 포함한다.
예 18. 예 15 내지 예 17의 방법에 있어서, 상기 마스터 입력 클록은 복수의 사이클을 포함하고, 상기 방법은, 상기 결정된 충전 전류에 응답하여 상기 제 2 클록의 위상 천이를 사이클 단위로 증분하는 단계를 더 포함한다.
예 19. 예 18의 방법에 있어서, 상기 결정된 충전 전류는 최대 암페어 레벨 및 최소 암페어 레벨을 정의하고, 상기 제 2 클록 신호의 최대 위상 천이는 상기 최대 암페어 레벨에 대응하며, 상기 제 2 클록 신호의 최소 위상 천이는 상기 최소 암페어 레벨에 대응하되, 상기 최대 위상 천이는 상기 최소 위상 천이와 대략 180도 상이하다.
예 20. 예 19의 방법에 있어서, 적어도 상기 최소 암페어 레벨로 상기 충전 전류를 변경하는 것과, 하나의 트리거 신호를 스킵하는 것과, 다음 트리거 신호에 대한 상기 제 2 클록 신호의 상태를 변경하는 것에 의해, 상기 최대 위상 천이 이상으로 상기 위상 천이를 증분하는 단계를 더 포함한다.
본 개시물에 관한 다양한 예들이 설명되었다. 이러한 예들 및 다른 예들은 다음의 특허청구범위의 범주 내에 존재한다.

Claims (20)

  1. 삭제
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  7. 삭제
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  9. 클록 회로로서,
    커패시터와,
    커패시터 방전 기간 - 상기 커패시터 방전 기간은 상기 커패시터 방전 기간의 시작과 상기 커패시터 방전 기간의 종료 사이의 시간을 포함하는 기간을 포함함 - 과,
    단일 입력 클록 신호에 응답하며 복수의 암페어 레벨에서 충전 전류를 생성하도록 구성된 충전 전류 유닛 - 상기 충전 전류는 사전결정된 충전 시간 동안 상기 커패시터를 충전하고, 상기 사전결정된 충전 시간은 마스터 입력 클록 주파수를 정의하는 상기 단일 입력 클록 신호에 동기화됨 - 과,
    방전 전류 유닛 - 상기 방전 전류 유닛은, 고정된 일정한 방전 전류로 상기 커패시터를 방전하고, 상기 사전결정된 충전 시간의 종료 이후 사전결정된 지연에서 상기 커패시터 방전 기간을 시작하도록 구성됨 - 과,
    상기 커패시터 양단의 전압이 상기 커패시터의 방전 기간의 종료를 나타내는 사전결정된 임계치를 넘은 것을 검출한 것에 응답하여 트리거 신호를 출력하도록 구성된 비교기를 포함하되,
    상기 클록 회로는, 제 2 클록 신호를 생성 - 상기 제 2 클록 신호는 상기 단일 입력 클록 신호에 대한 위상 천이를 포함하고, 상기 커패시터 방전 기간의 기간은 상기 위상 천이를 결정함 - 하도록 구성된
    클록 회로.
  10. 제 9 항에 있어서,
    상기 비교기로부터의 상기 트리거 신호는 상기 제 2 클록 신호의 상태를 변경하는
    클록 회로.
  11. 제 9 항에 있어서,
    상기 단일 입력 클록 신호는 복수의 사이클을 포함하고, 상기 위상 천이는 상기 충전 전류 암페어 레벨에 응답하여 사이클 단위로 증분하는
    클록 회로.
  12. 제 9 항에 있어서,
    상기 커패시터는 상기 방전 기간의 종료시 방전 전압을 다음 충전 사이클에 대한 초기 충전 전압으로서 유지하는
    클록 회로.
  13. 제 9 항에 있어서,
    상기 충전 전류의 범위는 최대 암페어 레벨과 최소 암페어 레벨 사이이고,
    상기 제 2 클록 신호의 최대 위상 천이는 상기 최대 암페어 레벨에 응답하며,
    상기 제 2 클록 신호의 최소 위상 천이는 상기 최소 암페어 레벨에 응답하고,
    상기 최대 위상 천이는 상기 최소 위상 천이와 180도 상이한
    클록 회로.
  14. 제 13 항에 있어서,
    상기 클록 회로는,
    적어도
    상기 충전 전류를 상기 최소 암페어 레벨로 변경하는 것과,
    하나의 트리거 신호를 스킵하는 것과,
    다음 트리거 신호에 대한 상기 제 2 클록 신호의 상태를 변경하는 것
    에 의해, 상기 최대 위상 천이 이상으로 상기 위상 천이를 증분하도록 또한 구성되는
    클록 회로.
  15. 클록 신호를 생성하기 위한 방법으로서,
    클록 위상 천이 회로에 의해, 단일 입력 클록 신호를 수신하는 단계 - 상기 단일 입력 클록 신호는 마스터 입력 클록 주파수를 포함함 - 와,
    상기 클록 위상 천이 회로에 의해, 커패시터 충전 전류를 결정하는 단계와,
    클록 위상 천이 회로에 의해, 사전결정된 충전 시간 동안 상기 커패시터 충전 전류로 커패시터를 충전하는 단계 - 상기 사전결정된 충전 시간은 상기 단일 입력 클록 신호에 동기화됨 - 와,
    상기 클록 위상 천이 회로에 의해, 고정 방전 전류로 상기 커패시터를 방전하는 단계와,
    상기 클록 위상 천이 회로에 의해, 방전 기간을 결정하는 단계 - 상기 방전 기간은 상기 커패시터의 전압이 임계 전압에 도달하는 시간의 양임 - 와,
    상기 클록 위상 천이 회로에 의해, 제 2 클록 신호를 출력하는 단계 - 제 2 클록 신호 주파수는 상기 마스터 입력 클록 주파수와 동일하고, 상기 제 2 클록 신호는 상기 단일 입력 클록 신호에 대한 위상 천이를 포함하고 상기 방전 기간은 상기 위상 천이를 결정함 - 를 포함하는
    클록 신호 생성 방법.
  16. 제 15 항에 있어서,
    상기 클록 위상 천이 회로에 의해, 상기 방전 기간의 종료시 상기 커패시터의 방전 전압을 다음 충전 사이클에 대한 초기 충전 전압으로서 유지하는 단계를 더 포함하는
    클록 신호 생성 방법.
  17. 제 15 항에 있어서,
    상기 클록 위상 천이 회로에 의해, 상기 방전 기간의 종료시 상기 제 2 클록 신호의 상태를 변경하는 단계를 더 포함하되,
    상기 클록 위상 천이 회로는 상기 커패시터의 방전 전압이 임계 전압에 도달하는 때를 결정하도록 구성된 비교기를 포함하는
    클록 신호 생성 방법.
  18. 제 15 항에 있어서,
    상기 단일 입력 클록 신호는 복수의 사이클을 포함하고,
    상기 방법은, 상기 결정된 충전 전류에 응답하여 상기 제 2 클록의 위상 천이를 사이클 단위로 증분하는 단계를 더 포함하는
    클록 신호 생성 방법.
  19. 제 18 항에 있어서,
    상기 결정된 충전 전류의 범위는 최대 암페어 레벨과 최소 암페어 레벨 사이이고,
    상기 제 2 클록 신호의 최대 위상 천이는 상기 최대 암페어 레벨에 대응하며,
    상기 제 2 클록 신호의 최소 위상 천이는 상기 최소 암페어 레벨에 대응하되,
    상기 최대 위상 천이는 상기 최소 위상 천이와 180도 상이한
    클록 신호 생성 방법.
  20. 제 19 항에 있어서,
    적어도
    상기 최소 암페어 레벨로 상기 충전 전류를 변경하는 것과,
    하나의 트리거 신호를 스킵하는 것과,
    다음 트리거 신호에 대한 상기 제 2 클록 신호의 상태를 변경하는 것
    에 의해, 상기 최대 위상 천이 이상으로 상기 위상 천이를 증분하는 단계를 더 포함하는
    클록 신호 생성 방법.
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