KR101708483B1

KR101708483B1 - 듀티 밸런싱 오실레이터

Info

Publication number: KR101708483B1
Application number: KR1020100093421A
Authority: KR
Inventors: 엄현철; 박성윤
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2010-09-27
Filing date: 2010-09-27
Publication date: 2017-03-08
Also published as: US20120075888A1; US8593835B2; CN102437737A; KR20120031812A; CN102437737B

Abstract

본 발명은 듀티 밸런싱 기능이 있는 오실레이터에 관한 것이다.
오실레이터는 스위치들의 스위칭 동작에 따라 입력 전압을 변환하여 출력 전압을 생성하는 컨버터의 스위칭 주파수를 결정한다.
오실레이터는 출력 전압에 대응하는 피드백 신호에 따른 기준전류를 이용하여 스위칭 주파수를 결정하는 듀티 신호의 제1 반주기를 결정한다. 오실레이터는, 주파수 설정부의 출력을 이용하여 제1 반주기 기간을 감지하고, 제1 반주기 이후 제1 반주기와동일한 기간을 듀티 신호의 제2 반주기로 결정한다.

Description

듀티 밸런싱 오실레이터{DUTY BALANCING OSCILATOR}

본 발명은 컨버터의 동작을 제어하는 두 개의 스위치의 스위칭 주파수를 결정하는 오실레이터에 관한 것이다.

펄스 주파수 변조(pulse frequency modulation, PFM) 방식의 컨버터에서, 전력 변환은 전력 스위치들의 스위칭 동작에 의해 이루어진다. 이때, 전력 스위치들은 50% 듀티 균형(duty balance)에 맞춰 동작한다. 즉, 전력 스위치들 간의 듀티가 동일하도록 제어된다.

그러나 컨버터의 전력 공급 라인(powering line)에서 발생하는 노이즈에 의해 전력 스위치들 간에 듀티 불균형(duty unbalance)이 발생한다. 듀티 불균형은 컨버터의 2차측 실효 전류(rms current)를 증가시켜 컨버터의 전력 변환 효율을 감소시킨다.

본 발명이 해결하려는 과제는, 전력 스위치들간의 듀티 균형을 제공할 수 있는 듀티 밸런싱 오실레이터를 제공하는 것이다.

본 발명의 한 특징에 따른 오실레이터는 스위치들의 스위칭 동작에 따라 입력 전압을 변환하여 출력 전압을 생성하는 컨버터의 스위칭 주파수를 결정한다. 상기 오실레이터는, 상기 출력 전압에 대응하는 피드백 신호에 따른 기준 전류를 이용하여 상기스위칭 주파수를 결정하는 듀티 신호의 제1 반주기를 결정하는 주파수 설정부; 및 상기 주파수 설정부의 출력을 이용하여 상기 제1 반주기 기간을 감지하고, 상기 제1 반주기 이후 상기 제1 반주기와 동일한 기간을 상기 듀티 신호의 제2 반주기로 결정하는 듀티 밸런싱 회로를 포함한다.

상기 듀티 밸런싱 회로는, 상기 제1 반주기 동안 일정한 기울기로 증가하는 균형제어전압을 상기 제1 반주기 이후 상기 증가 기울기와 동일한 기울기로 감소시켜 상기 듀티 신호의 제2 반주기를 결정한다.

상기 듀티 밸런싱 회로는, 상기 제1 반주기 동안 충전 전류에 의해 충전되고, 상기 제2 반주기 동안 상기 충전 전류와 동일한 전류로 방전되는 균형 커패시터를 포함하고, 상기 커패시터에 충전된 전압이 상기 균형 제어 전압이며, 상기 듀티 밸런싱 회로는, 상기 제1 반주기 이후, 상기 균형제어전압을 최저기준전압과 비교하여 상기 제2 반주기를 결정한다. 상기 제2 반주기는 상기 제1 반주기 이후부터 상기 균형제어전압이 상기 최저기준전압까지 감소하는 시점까지의 기간이다.

상기 듀티 밸런싱 회로는, 상기 제1 반주기 동안 상기 균형 커패시터를 충전 시키는 충전 전류원; 상기 제1 반주기 이후, 상기 균형 커패시터를 방전 시키는 방전 전류원; 및 상기 균형제어전압과 상기 최저기준전압을 비교하는 균형비교기를 더 포함한다.

상기 주파수 설정부는, 상기 기준 전류에 따라 상승하는 설정제어전압을 생성하고, 상기 설정제어전압이 상승하기 시작하는 시점부터 상기 설정제어전압이 피크기준전압에 도달한 시점까지를 상기 제1 반주기로 설정한다. 상기 주파수 설정부는, 상기 기준 전류에 의해 충전되는 설정 커패시터; 및 상기 커패시터에 충전된 전압과 상기 피크기준전압을 비교하는 설정비교기를 포함하고, 상기 커패시터에 충전된 전압이 상기 설정제어전압이다.

상기 오실레이터는, 상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 상기 듀티 신호를 출력하는 출력단을 포함하는 SR 래치를 더 포함하고, 상기 SR 래치는 상기 제1 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시킨다.

상기 듀티 밸런싱 회로는, 상기 제1 반주기 동안 충전 전류에 의해 충전되고, 상기 제2 반주기 동안 상기 충전 전류와 동일한 전류로 방전되는 균형 커패시터, 상기 제1 반주기 동안 상기 균형 커패시터를 충전 시키는 충전 전류원; 상기 제1 반주기 이후, 상기 균형 커패시터를 방전 시키는 방전 전류원; 및 상기 균형제어전압과 상기 최저기준전압을 비교하고, 상기 SR 래치의 상기 제2 입력단에 출력단이 연결되어 있는 균형 비교기를 포함하고, 상기 듀티 밸런싱 회로는, 상기 제1 반주기 이후, 상기 균형제어전압을 최저기준전압과 비교하여 상기 제2 반주기를 결정한다.

상기 제2 반주기는 상기 제1 반주기 이후부터 상기 균형제어전압이 상기 최저기준전압까지 감소하는 시점까지의 기간이다.

상기 제1 반주기가 한계 주파수에 대응하는 임계 주기의 반주기 보다 짧은 경우, 상기 오실레이터는 상기 한계 주파수에 대응하는 반주기를 상기 제1 반주기로 결정한다. 상기 오실레이터는, 상기 듀티 밸런싱 회로의 출력 및 상기 균형제어전압을 이용하여 상기 임계 주기에 따라 듀티 균형이 이루어진 제1 듀티 제어 신호를 생성하는 주파수 제한부를 더 포함한다.

상기 주파수 제한부는, 상가 균형제어전압과 상기 임계 주기의 반주기를 결정하는 임계기준전압을 비교하는 제한 비교기; 및 상기 제한 비교기의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단, 및 상기 듀티 제어 신호를 출력하는 출력단을 포함하는 제1 SR 래치를 더 포함한다. 상기 제1 SR 래치는, 상기 제한 비교기의 출력에 따라 상기 제1 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하고, 상기 듀티 밸런싱 회로의 출력에 따라 상기 제2 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성한다.

상기 오실레이터는, 상기 설정비교기의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 제2 듀티 제어 신호를 출력하는 출력단을 포함하는 제2 SR 래치를 더 포함한다. 상기 제2 SR 래치는, 상기 제1 입력단 신호의 레벨에 동기되어 제2 듀티 제어 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 제2 듀티 신호의 레벨을 변화시킨다.

상기 오실레이터는, 상기 제1 듀티 제어 신호 및 상기 제2 듀티 제어 신호 중 듀티가 짧은 신호를 상기 듀티 신호로 출력하는 논리 연산부를 더 포함한다.

상기 듀티 밸런싱 회로는, 상기 제1 반주기 동안 기준 카운트 값부터 주기 카운트 신호를 디지털 클록신호에 따라 증가시키고, 상기 제1 반주기 이후 상기 제1 반주기 동안 카운트된 주기 카운트 신호를 상기 디지털 클록신호에 따라 감소시켜 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달하면, 상기 제1 반주기 이후부터 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달한 시점까지의 기간을 상기 제2 반주기로 결정하는 출력을 생성한다.

상기 듀티 밸런싱 회로는, 상기 듀티 신호에 따라 증가 카운트 모드 및 감소 카운트 모드 중 하나를 결정하고, 결정된 모드에 따라 상기 디지털 클록신호에 따라 상기 주기 카운트 신호를 증가 또는 감소시키는 카운터; 및 상기 주기 카운트 신호를 입력 받고, 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달하였는지 판단하여 상기 듀티 밸런싱 회로의 출력을 생성하는 논리 연산부를 더 포함한다.

상기 오실레이터는, 상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 상기 듀티 신호를 출력하는 출력단을 포함하는 SR 래치를 더 포함한다. 상기 SR 래치는 상기 제1 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시킨다.

상기 오실레이터는, 상기 듀티 밸런싱 회로의 출력 및 상기 주기 카운터 신호를 이용하여 상기 임계 주기에 따라 듀티 균형이 이루어진 제1 듀티 제어 신호를 생성하는 주파수 제한부를 더 포함한다.

상기 주파수 제한부는, 상기 주기 카운트 신호 및 상기 임계 주기의 반주기에 해당하는 최소 카운트를 비교한 결과에 따라 출력을 생성하는 최소카운트 비교부; 및 상기 최소카운트 비교부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단, 및 상기 제1 듀티 제어 신호를 출력하는 출력단을 포함하는 제1 SR 래치를 더 포함한다. 상기 제1 SR 래치는 상기 최소카운트 비교부의 출력에 따라 상기 제1 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하고, 상기 듀티 밸런싱 회로의 출력에 따라 상기 제2 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성한다.

상기 오실레이터는, 상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 제2 듀티 제어 신호를 출력하는 출력단을 포함하는 제2 SR 래치를 더 포함하고, 상기 제2 SR 래치는 상기 제1 입력단 신호의 레벨에 동기되어 제2 듀티 제어 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 제2 듀티 제어 신호의 레벨을 변화시킨다.

본 발명은 전력 스위치들간의 듀티 균형을 제공할 수 있는 듀티 밸렁싱 오실레이터를 제공한다.

도 1은 본 발명의 실시 예에 따른 오실레이터를 포함하는 공진형 컨버터를 나타낸 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 듀티 밸런싱 회로를 포함한 오실레이터를 나타낸 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 두 개의 제어 전압 및 듀티 신호를 나타낸 파형도이다.
도 4는 본 발명의 제2 실시 예에 따른 오실레이터를 나타낸 도면이다.
도 5는 스위칭 주파수가 한계 주파수 보다 낮은 경우, 본 발명의 제2 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.
도 6은 스위칭 주파수가 한계 주파수 보다 높은 경우, 본 발명의 제2 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.
도 7은 본 발명의 제3 실시 예에 따른 오실레이터를 나타낸 도면이다.
도 8은 본 발명의 제3 실시 예에 따른 제어 전압, 주기 카운트 신호 및 듀티신호를 나타낸 파형도이다.
도 9는 본 발명의 제4 실시 예에 따른 오실레이터를 나타낸 도면이다.
도 10은 스위칭 주파수가 한계 주파수 보다 낮은 경우, 본 발명의 제4 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.
도 11은 스위칭 주파수가 한계 주파수 보다 높은 경우, 본 발명의 제4 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.
도12는 일반적인 LLC 컨버터를 간략히 나타낸 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 첨부된 도면을 참조로 하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 오실레이터를 포함하는 공진형 컨버터를 나타낸 도면이다.

공진형 컨버터(1)는 상측 스위치(high side switch)(M1), 하측 스위치(low side switch)(M2), 펄스 주파수 변조부(pulse frequency modulator, PFM)(100), 피드백 루프(200), 및 트랜스포머(300)를 포함한다.

정류 다이오드(D1)는 트랜스포머(300) 2차측 코일(Co21)의 전류를 정류하여출력단(+)으로 흐르게 한다. 정류 다이오드(D2)는 트랜스포머(300) 2차측 코일(Co22)에 흐르는 전류를 정류하여 출력단(+)으로 흐르게 한다. 커패시터(COUT)는 출력 전압(VOUT)을 평활시킨다. 커패시터(CIN)는 입력 전압(VIN)을 평활시킨다.

상측 스위치(M1) 및 하측 스위치(M2) 각각은 듀티 균형을 이루면서 교대로 온/오프된다. 상측 스위치(M1)는 펄스 주파수 변조부(100)로부터 전달되는 게이트 신호(VG1)에 의해 제어되며, 하측 스위치(M2)는 게이트 신호(VG2)에 의해 제어된다. 본 발명의 실시 예에 따른 상측 스위치(M1) 및 하측 스위치(M2)는 MOSFET(metal oxide semiconductor field-effect transistor)로 구현되며, n 채널(channel) 타입을 가진다. 상측 스위치(M1) 및 하측 스위치(M2)의 스위칭 동작 주파수를 이하 스위칭 주파수라 한다.

상측 스위치(M1) 및 하측 스위치(M2)의 스위칭 동작에 의해 입력 전압(VIN)이 구형파로 변형되고, 트랜스포머(300) 및 커패시터(CR) 사이에 공진이 발생한다. 1차측 코일(CO1)과 2차측 코일(CO21, CO22)로 형성되는 트랜스포머(300)의 누설 인덕턴스(leakage inductance), 자화 인덕턴스(magnetizing inductance), 그리고 공진 커패시터(CR)간에 공진이 발생한다.

공진에 의해 1차측 코일(CO1)에 발생하는 공진 전류에 따라 2차측 코일(CO21, CO22)에 전류가 발생한다. 2차측 코일(CO21)에 발생한 전류는 정류 다이오드(D1)를 통해 출력단(+)으로 흐르고, 2차측 코일(CO22)에 발생한 전류는 정류 다이오드(D2)를 통해 출력단(+)으로 흐른다.

펄스 주파수 변조부(100)는 제1 게이트 구동부(110), 제2 게이트 구동부(120) 및 오실레이터(130)를 포함한다. 오실레이터(130)는 본 발명의 실시 예에 따른 듀티 밸런싱 회로를 포함한다.

제1 게이트 구동부(110)는 오실레이터(130)로부터 전달되는 듀티 신호(Vduty)에 따라 상측 스위치(M1)를 스위칭 동작시키는 제1 게이트 신호(VG1)를 생성한다. 제2 게이트 구동부(120)는 듀티 신호(Vduty)에 따라 하측 스위치(M2)를 스위칭 동작시키는 제2 게이트 신호(VG2)를 생성한다.

제1 게이트 구동부(110)는 듀티 신호(Vduty)의 상승 에지에 동기되어 상측 스위치(M1)을 턴 온 시키는 제1 게이트 신호(VG1)를 생성하고, 듀티 신호(Vduty)의 하강 에지에 동기되어 상측 스위치(M1)을 턴 오프 시키는 제1 게이트신호(VG1)를 생성한다.

제2 게이트 구동부(120)는 듀티 신호(Vduty)의 하강 에지에 동기되어 하측 스위치(M2)을 턴 온 시키는 제2 게이트 신호(VG2)를 생성하고, 듀티 신호(Vduty)의 상승 에지에 동기되어 하측 스위치(M2)를 턴 오프 시키는 제2 게이트신호(VG2)를 생성한다.

본 발명의 게이트 구동부들이 이에 한정되는 것은 아니고, 듀티 신호(Vduty)에 따라 상측 스위치(M1) 및 하측 스위치(M2)를 번갈아 온/오프 되도록 제1 게이트 신호(VG1) 및 제2 게이트 신호(VG2)를 생성한다.

피드백 루프(200)는 출력 전압(VOUT)에 따라 피드백 전류(IFB) 를 생성하여 펄스 주파수 변조부(100)로 전달한다. 본 발명의 실시 예에 따른 피드백 전류(IFB)는 부하가 증가하여 출력 전압(VOUT)이 감소하면 감소하고, 부하가 감소하여 출력 전압(VOUT)이 증가하면 증가한다.

오실레이터(130)는 피드백 전류(IFB)에 따라 스위칭 주파수를 결정하는 듀티신호(Vduty)를 생성한다.

펄스 주파수 변조부(100)는 피드백 루프(200)로부터 피드백 전류(IFB)가 입력되는 RT 핀, 제1 게이트 신호(VG1)가 출력되는 HO 핀, 및 제2 게이트 신호(VG2)가 출력되는 LO 핀을 포함한다.

도 2는 본 발명의 제1 실시 예에 따른 듀티 밸런싱 회로를 포함한 오실레이터를 나타낸 도면이다.

오실레이터(130)는 주파수 결정부(210), 듀티 밸런싱 회로(220), 및 SR 래치(230)를 포함한다.

주파수 결정부(210)는 RT 핀을 통해 전달되는 피드백 전류(IFB)에 따라 스위칭 주파수에 따른 스위칭 주기의 반 주기를 결정한다.

듀티 밸런싱 회로(220)는 주파수 결정부(210)에 의해 결정된 스위칭 반 주기와 동일한 반 주기를 결정한다.

이하, 주파수 결정부(210)에서 결정되는 반 주기를 제1 반주기, 듀티 밸런싱 회로(220)에서 결정되는 반 주기를 제2 반주기라 한다.

SR 래치(230)는 제1 반주기 및 제2 반주기에 따라 듀티 신호(Vduty)를 생성하여 출력한다.

이하 도 2를 참조하여 각 구성에 대해서 상세히 설명한다.

주파수 결정부(210)는 피드백 전류(IFB)를 감지하여 기준 전류(ICT1)를 생성하고, 기준 전류(ICT1)로 설정커패시터(CT1)를 충전시킨다. 설정커패시터(CT1)에 충전되는 설정제어전압(VCT1)이 상승하기 시작하여 소정의 피크 기준 전압(본 발명의 제1 실시 예에서는 5V)에 도달하는 기간이 제1 반주기로 결정된다.

주파수 결정부(210)는 오차 증폭기(211), 전류 미러(212), 종속 전류원(213), 설정커패시터(CT1), 두 개의 스위치(SS1, SS2), 및 설정비교기(214)를 포함한다.

두 개의 스위치(SS1, SS2)는 N 채널 타입의 트랜지스터이다. 이는 한 실시 예일 뿐, 본 발명이 이에 한정되는 것은 아니다.

오차 증폭기(211)는 기준 전압 2V가 입력되는 비반전 단자(+), 및 RT 핀에 연결되어 있는 반전 단자(-)를 포함한다. 오차 증폭기(211)의 출력단은 스위치(SS1)의 게이트 전극에 연결되어 있다. 스위치(SS1)의 소스 전극은 RT 핀에 연결되어 있다.

오차 증폭기(211)는 RT 핀의 전압과 기준 전압 2V의 오차를 증폭하여 출력한다. 따라서 RT 핀의 전압과 기준 전압 2V 사이의 오차에 따라 스위치(SS1)의 도통 정도가 조절된다.

부하의 감소에 따라 피드백 전류(IFB)가 증가되면, RT 핀의 전압이 감소한다.RT 핀의 전압이 감소하여 기준 전압 2V 보다 작은 전압일수록, 오차 증폭기(211)의 출력 전압이 증가한다. 그러면 스위치(SS1)를 통해 출력되는 기준 전류(ICT1)가 증가한다. 기준 전류(ICT1)가 증가하면 제1 반주기가 짧아지고, 스위칭 주파수가 증가한다. 이와 같이, 부하의 감소에 따라 RT 핀의 전압이 감소되면, 스위칭 주파수가 증가되어 출력단으로 공급되는 전력이 감소된다.

반대로, 부하의 감소에 따라 피드백 전류(IFB)가 감소하면, RT 핀의 전압이 증가한다. RT 핀의 전압이 증가하여 기준 전압 2V에 가까운 전압일수록, 오차 증폭기(211)의 출력 전압이 감소한다. 그러면 스위치(SS1)를 통해 출력되는 기준 전류(ICT1)가 감소한다. 기준 전류(ICT1)가 감소하면 제1 반주기가 길어지고, 스위칭주파수가 감소한다. 이와 같이, 부하의 증가에 따라 RT 핀의 전압이 증가되면, 스위칭 주파수가 감소되어 출력단으로 공급되는 전력이 증가된다.

전류 미러(212)는 기준 전류(ICT1)를 복사하여 종속 전류원(213)으로 전달한다. 본 발명의 제1 실시 예에서, 전류 미러(212)는 기준 전류(ICT1)를 1:1의 비율로 복사하여 종속 전류원(213)으로 전달한다. 이해를 돕기 위한 구체적인 설명일 뿐, 본 발명이 이에 한정되는 것은 아니다

종속 전류원(213)은 전류 미러(212)로부터 전달받은 기준 전류(ICT1)를 설정커패시터(CT1)로 전달한다. 스위치(SS2)가 오프 되어 있는 기간 동안 설정커패시터(CT1)은 기준 전류(ICT1)에 의해 충전된다. 스위치(SS2)가 턴 온 되면 설정커패시터(CT1)는 빠르게 방전된다. 설정제어전압(VCT1)은 설정커패시터(CT1)에 충전된 전압이므로, 스위치(SS2)가 오프 상태인 기간 동안 상승하고, 스위치(SS2)가 턴 온 되면 0V로 된다.

설정비교기(214)는 설정제어전압(VCT1)이 입력되는 비반전 단자(+), 및 기준 전압 5V가 입력되는 반전 단자(-)를 포함한다. 설정비교기(214)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨을 생성하고, 그렇지 않은 경우 로우 레벨을 생성한다.

SR 래치(230) 은 셋단(S) 입력이 하이 레벨일 때 하이 레벨을 출력단(Q)을 통해 출력하고, 리셋단(R) 입력이 하이 레벨일 때 로우 레벨을 출력단(Q)을 통해 출력한다.

설정제어전압(VCT1)이 기준 전압 5V에 도달하면 설정비교기(214)는 하이 레벨의 신호를 출력한다. 설정제어전압(VCT1)이 5V에 도달하면 듀티 신호(Vduty)가 하이 레벨이 되어 스위치(SS2)가 턴 온 된다. 따라서 설정제어전압(VCT1)은 5V에 도달한 후 빠르게 하강한다.

주파수 설정부(210)는 설정제어전압(VCT1)이 상승하는 기간을 제1 반주기로 결정하고, 듀티 신호(Vduty)가 설제제어전압(VCT1)이 상승하기 시작한 시점으로부터 제1 반주기 후에 동기되어 상승하도록 출력을 생성한다. 본 발명은 이에 한정되지 않고, 듀티 신호(Vduty)가 설제제어전압(VCT1)이 상승하기 시작한 시점으로부터 제1 반주기 후에 동기되어 하강하도록 주파수 설정부(210)의 출력이 생성될 수도 있다. 주파수 설정부(210)로부터 생성되는 출력에 의해 듀티 신호(Vduty)의 에지가 발생하면 된다.

듀티 밸런싱 회로(220)는 주파수 설정부(210)의 출력을 이용하여 제1 반주기를 감지하고, 감지된제1 반주기와 동일한 제2 반주기를 결정한다.

듀티 밸런싱 회로(220)는 제1 반주기 동안 균형제어전압(VCT2)을 증가시킨다. 듀티 밸런싱 회로(220)는 제1 반주기 이후부터 균형제어전압(VCT2)을 감소시켜 최저 기준 전압(본 발명의 제1 실시 예에서는 1V)에 도달한 시점까지의 기간을 제2 반주기로 결정한다. 이 때, 균형제어전압(VCT2)이 제1 반주기동안 증가하는 기울기와 제2 반주기 동안 감소하는 기울기 간의 절대값은 동일하다. 따라서 제1 반주기와 제2 반주기는 동일한 기간으로 제어된다.

듀티 밸런싱 회로(220)는 충전 전류원(221), 방전 전류원(222), 방전 스위치(DS), 균형커패시터(CT2), 및 균형비교기(223)를 포함한다. 방전 스위치(DS)는 하이 레벨의 신호에 의해 온 되고, 로우 레벨의 신호에 의해 오프되는 것으로 설명한다. 방전 전류원(222)의 방전 전류(ICT3)는 충전 전류원(221)의 충전 전류(ICT2)의 2 배이다.

충전 전류원(221)은 균형커패시터(CT2)의 일단에 연결되어 있고, 균형커패시터(CT2)를 충전시키는 전류원이다. 방전 전류원(222)은 균형커패시터(CT2)의 일단에 연결되어 있고, 균형커패시터(CT2)를 방전시키는 전류원이다.

균형커패시터(CT2)의 일단은 균형비교기(223)의 반전 단자(-)에 연결되어 있다. 균형비교기(223)의 비반전 단자(+)에는 기준 전압 1V가 입력된다. 균형비교기(223)의 출력은 SR 래치(230)의 리셋단(R)에 연결되어 있다.

방전 스위치(DS)가 오프 상태인 기간 동안, 균형커패시터(CT2)는 충전 전류(ICT2)에 의해 충전된다. 균형제어전압(VCT2)은 충전 전류(ICT2)에 의해 결정되는 기울기로 상승한다.

방전 스위치(DS)가 온 상태인 기간 동안, 균형커패시터(CT2)는 방전 전류(ICT3)에서 충전 전류(ICT2)를 뺀 전류 즉, 충전 전류(ICT2)와 동일한 전류로 방전된다. 따라서 균형제어전압(VCT2)의 상승 기울기와 하강 기울기는 그 부호만 다를 뿐 절대 값이 동일하다.

이하, 듀티 밸런싱 회로(220)의 동작에 따라 제1 반주기와 동일한 제2 반주기가 결정되는 방법에 대해서 도 3을 참조하여 설명한다.

도 3은 본 발명의 제1 실시 예에 따른 두 개의 제어 전압 및 듀티 신호를 나타낸 파형도이다.

시점 T1부터 기준 전류(ICT1)에 의해 설정제어전압(VCT1)이 증가되기 시작한다. 이 때, 듀티 신호(Vduty)는 로우 레벨이므로, 방전 스위치(DS)는 턴 오프 상태이고, 균형제어전압(VCT2)은 충전 전류(ICT2)에 의해 상승한다.

시점 T2에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면, 설정비교기(214)의 출력에 의해 듀티 신호(Vduty)가 하이 레벨이 된다. 그러면 스위치(SS2)가 턴 온 되어 설정제어전압(VCT1)은 빠르게 감소한다. 하이 레벨의 듀티 신호(Vduty)에 의해 방전 스위치(DS)가 턴 온 되고, 균형제어전압(VCT2)은 상승 기간과 동일한 기울기로 하강한다.

시점 T3에 균형제어전압(VCT2)이 기준 전압 1V까지 하강하면, 균형비교기(223)의 출력이 하이 레벨이 되고, 듀티 신호(Vduty)는 로우 레벨이 된다.

그러면, 스위치(SS2)는 턴 오프 되어, 설정제어전압(VCT1)은 시점 T3부터 다시 상승하기 시작하고, 방전 스위치(DS)도 턴 오프 되어, 균형제어전압(VCT2)은 시점 T3부터 다시 상승하기 시작한다. 이와 같은 방식으로, 제1 반주기는 설정제어전압(VCT1)이 기준 전압 5V에 도달하는 기간으로 결정된다. 기준 전압 1V부터 제1 반주기 동안 상승한 제어 전압(VCT2)이 제1 반주기 종료 시점부터 동일한 기울기로 하강하여 기준 전압 1V에 도달하는 시점까지의 기간이 제2 반주기로 결정된다. 따라서 제1 반주기와 제2 반주기는 동일한 기간이다. 그러면 듀티 신호(Vduty)의 듀티가 정확히 50%로 제어되어 듀티 균형을 이룰 수 있다.

도 3에서는 기준 전류(ICT1)가 감소하고 설정제어전압(VCT1)의 상승 기울기가 감소하는 것으로 도시되어 있다. 기준 전류(ICT1)가 피드백 전류(IFB)에 따라 변하는 경우, 듀티 균형이 이루어짐을 설명하기 위한 설정으로, 본 발명이 이에 한정되는 것은 아니다.

즉, 기준 전류(ICT1)가 증감을 반복하더라도, 제1 반주기가 설정되면 제2 반주기는 제1 반주기와 동일하게 설정되므로, 항상 듀티 균형이 이루어진다.

소프트 스타트 기간 또는 무부하에서는 스위칭 주파수가 지나치게 상승할 수 있다. 스위칭 주파수가 너무 높으면 스위치의 턴온 시간이 너무 짧아져서 스위치가 켜지지 않을 수가 있고 스위칭 손실이 증가할 수 있으므로 스위칭 주파수를 적절한 한계 주파수로 제한할 필요가 있다.

본 발명의 제2 실시 예에 따른 오실레이터는 스위칭 주파수가 한계 주파수를 초과하는 경우, 스위칭 주파수를 한계 주파수로 유지하는 주파수 제한부를 더 포함한다.

도 4는 본 발명의 제2 실시 예에 따른 오실레이터를 나타낸 도면이다.

제1 실시 예와 비교해, 제2 실시 예에 따른 오실레이터(130')는 스위칭 주파수를 한계 주파수로 유지하기 위한 주파수 제한부(240)를 더 포함한다.

제1 반주기가 한계 주파수에 대응하는 소정의 임계 주기의 반주기 보다 짧은 경우, 주파수 제한부(240)는 듀티 밸런싱 회로(220)의 출력 및 균형제어전압(VCT2)을 이용하여 한계 주파수에 대응하는 반주기를 제1 반주기로 결정한다.

구체적으로, 주파수 제한부(240)는 균형제어전압(VCT2) 및 듀티 밸런싱 회로(220)의 출력을 이용하여 임계 주기에 따르고 듀티 균형이 이루어진 듀티 제어 신호(QFF2)를 생성하여 출력한다.

제2 실시 예에 따른 오실레이터(130')는 주파수 제한부(240)의 출력 및 SR 래치(235)의 출력에 따라 듀티 신호를 생성하기 위해 AND 게이트(250)를 더 포함한다.

제1 실시 예와 동일한 주파수 설정부 및 듀티 밸런싱 회로는 동일한 도면 부호로 표시하였으며, 그 설명은 생략한다.

도 4에 도시된 바와 같이, 주파수 제한부(240)는 비교기(241) 및 SR 래치(245)를 포함한다.

비교기(241)는 균형제어전압(VCT2)을 기준 전압 1.5V와 비교한 결과에 출력 신호를 생성한다. 비교기(241)는 균형제어전압(VCT2)이 입력되는 비반전 단자(+) 및 기준 전압 1.5V가 입력되는 반전 단자(-)를 포함하고, 비반전단자(+)의 입력이 반전 단자(-)의 입력 이상이면 하이 레벨의 신호를 출력하고, 그렇지 않은 경우 로우 레벨의 신호를 출력한다. 균형제어전압(VCT2)이 기준 전압 1.5V에 도달하면, 비교기(241)는 하이 레벨의 신호를 출력하고, 균형제어전압(VCT2)이 기준 전압 1.5V 보다 작아지면, 비교기(241)는 로우 레벨의 신호를 출력한다.

SR 래치(235) 및 SR 래치(245)는 셋단(S) 입력이 하이 레벨일 때 하이 레벨을 출력단(Q)을 통해 출력하고, 리셋단(R) 입력이 하이 레벨일 때 로우 레벨을 출력단(Q)을 통해 출력한다.

SR 래치(245)는 비교기(241)의 출력 및 듀티 밸런싱 회로(220)의 출력에 따라 듀티 제어 신호(QFF2)를 생성한다. SR 래치(245)는 비교기(241)의 출력이 하이 레벨이 되는 시점에 하이 레벨의 듀티 제어 신호(QFF2)를 생성하고, 듀티 밸런싱 회로(220)의 출력이 하이 레벨이 되는 시점에 로우 레벨의 듀티 제어 신호(QFF2)를 생성한다.

SR 래치(235)는 주파수 설정부(210)의 출력 및 듀티 밸런싱 회로(220)의 출력에 따라 듀티 제어 신호(QFF1)를 생성한다.

AND 게이트(250)는 두 개의 듀티 제어 신호(QFF1, QFF2)를 AND 논리 연산하여 듀티 신호(Vduty')를 생성한다.

스위칭 주파수가 한계 주파수보다 작은 경우, 제1 반주기 기간 내에 균형제어전압(VCT2)이 기준 전압 1.5V보다 큰 전압이 되므로, 듀티 제어 신호(QFF2)의 듀티가 듀티 제어 신호(QFF1)의 듀티 보다 넓다. 따라서 듀티 신호(Vduty')는 듀티 제어 신호(QFF1)와 동일하다.

그러나 스위칭 주파수가 한계 주파수 이상인 경우, 제1 반주기 기간 내에 균형제어전압(VCT2)이 기준 전압 1.5V에 도달하지 못하므로, 듀티 제어 신호(QFF1)의 듀티가 듀티 제어 신호(QFF2)의 듀티 보다 넓다. 따라서 듀티 신호(Vduty')는 듀티 제어 신호(QFF2)와 동일하다.

이하, 도 5 및 도 6을 참조하여 주파수 제한부(240)를 포함하는 오실레이터(130')의 동작 및 듀티 신호(Vduty')를 설명한다.

도 5는 스위칭 주파수가 한계 주파수 보다 낮은 경우, 본 발명의 제2 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.

도 6은 스위칭 주파수가 한계 주파수 보다 높은 경우, 본 발명의 제2 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.

도 5에 도시된 바와 같이, 시점 T11에 설정제어전압(VCT1)이 기준 전류(ICT1)에 의해 상승하기 시작하고, 균형제어전압(VCT2)이 충전 전류(ICT2)에 의해 상승하기 시작한다.

시점 T12에 균형제어전압(VCT2)이 기준 전압 1.5V에 도달하면 비교기(241)의 출력이 하이 레벨로 상승하고, SR 래치(245)는 하이 레벨의 듀티 제어 신호(QFF2)를 생성한다.

시점 T13에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면 SR 래치(235)는 하이 레벨의 듀티 제어 신호(QFF1)를 생성한다. 그러면 시점 T13부터 듀티 신호(Vduty')는 하이 레벨이 되고, 기간 T11-T13이 제1 반주기로 설정된다.

시점 T13부터 듀티 신호(Vduty')가 하이 레벨이므로 설정제어전압(VCT1)은 스위치(SS2)의 턴 온에 의해 빠르게 감소하고, 균형제어전압(VCT2)은 방전 전류(ICT3)에 의해 상승 기간과 동일한 기울기로 감소한다.

시점 T14에 균형제어전압(VCT2)이 기준 전압 1V에 도달하면 듀티 밸런싱 회로(220)의 출력이 하이 레벨이 되므로, SR 래치(245)는 로우 레벨의 듀티 제어 신호(QFF2)를 생성한다. SR 래치(235)는 하이 레벨의 듀티 밸런싱 회로(220) 출력에 따라 로우 레벨의 듀티 제어 신호(QFF1)를 생성한다.

시점 T14에 듀티 신호(Vduty')는 듀티 제어 신호(QFF1) 및 듀티 제어 신호(QFF2)에 의해 로우 레벨이 된다.

이와 같이, 스위칭 주파수가 한계 주파수 이하인 경우에는 듀티 제어 신호(QFF1)의 듀티가 듀티 제어 신호(QFF2)의 듀티 보다 작으므로, 듀티 신호(Vduty')는 듀티 제어 신호(QFF1)와 동일하다.

도 6을 참조하여 스위칭 주파수가 한계 주파수 이상인 경우 듀티 신호(Vduty')를 설명한다.

도 6에 도시된 바와 같이, 시점 T21에 설정제어전압(VCT1)이 기준 전류(ICT1)에 의해 상승하기 시작하고, 균형제어전압(VCT2)이 충전 전류(ICT2)에 의해 상승하기 시작한다.

시점 T22에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면 SR 래치(235)는 하이 레벨의 듀티 제어 신호(QFF1)를 생성한다.

시점 T23에 균형제어전압(VCT2)이 기준 전압 1.5V에 도달하면 비교기(241)의 출력이 하이 레벨로 상승하고, SR 래치(245)는 하이 레벨의 듀티 제어 신호(QFF2)를 생성한다.

그러면 시점 T23부터 듀티 신호(Vduty')는 하이 레벨이 되고, 기간 T21-T23이 제1 반주기로 설정된다.

시점 T23부터 듀티 신호(Vduty')가 하이 레벨이므로 설정제어전압(VCT1)은 스위치(SS2)의 턴 온에 의해 빠르게 감소하고, 균형제어전압(VCT2)은 방전 전류(ICT3)에 의해 상승 기간과 동일한 기울기로 감소한다.

시점 T24에 균형제어전압(VCT2)이 기준 전압 1V에 도달하면 듀티 밸런싱 회로(220)의 출력이 하이 레벨이 되므로, SR 래치(245)는 로우 레벨의 듀티 제어 신호(QFF2)를 생성한다. SR 래치(235)는 하이 레벨의 듀티 밸런싱 회로(220) 출력에 따라 로우 레벨의 듀티 제어 신호(QFF1)를 생성한다.

시점 T24에 듀티 신호(Vduty')는 듀티 제어 신호(QFF1) 및 듀티 제어 신호(QFF2)에 의해 로우 레벨이 된다.

이와 같이, 스위칭 주파수가 한계 주파수 이상인 경우에는 듀티 제어 신호(QFF2)의 듀티가 듀티 제어 신호(QFF1)의 듀티 보다 작으므로, 듀티 신호(Vduty')는 듀티 제어 신호(QFF2)와 동일하다.

또한, 균형제어전압(VCT2)이 제1 반주기 동안 상승한 기울기와 동일한 기울기로 하강하여 제2 반주기가 결정되므로, 듀티 균형도 이루어진다.

이하, 본 발명의 제3 실시 예에 따른 오실레이터(130'')를 설명한다.

도 7은 본 발명의 제3 실시 예에 따른 오실레이터를 나타낸 도면이다.

본 발명의 제3 실시 예에 따른 오실레이터(130'')는 디지털 클록신호(DCLK)에 따라 제1 반주기를 카운트하고, 제1 반주기 동안의 카운트 결과에 따라 제2 반주기를 결정한다.

구체적으로, 오실레이터(130'')는 기준 카운트 값부터 제1 반주기 동안 디지털 클록신호(DCLK)에 따라 증가하고, 제1 반주기 이후 디지털 클록신호(DCLK)에 따라 기준 카운트 값까지 감소하는 주기 카운트 신호(PCNT)를 생성한다.

디지털 클록신호(DCLK)는 일정한 주파수를 가지는 신호이므로, 제1 반주기 동안 기준 카운트 값부터 증가한 주기 카운트 신호(PCNT)를 제1 반주기 이후 디지털 클록신호(DCLK)에 따라 기준 카운터 값까지 감소시키면, 주기 카운트 신호(PCNT)가 감소하는 기간은 제1 반주기와 동일하다. 이 때, 주기 카운트 신호(PCNT)가 감소하는 기간을 제2 반주기로 설정하면, 제1 반주기와 제2 반주기는 동일한 기간으로 결정된다.

도 7을 참조하여 오실레이터(130'')에 대해서 상세히 설명한다. 이하, 기준 카운트 값은 0으로 설정한다.

오실레이터(130'')는 주파수 설정부(210), 듀티 밸런싱 회로(270), 및 SR 래치(260)를 포함한다.

본 발명의 제3 실시 예에 따른 주파수 설정부(210)는 앞서 언급한 제1 및 제2 실시 예의 주파수 설정부(210)와 그 구성 및 기능이 동일한 바, 동일한 도면 부호로 표시하였으며, 그 설명은 생략한다.

SR 래치(260)는 주파수 설정부(210)의 출력이 입력되는 셋단(S) 및 듀티 밸런싱 회로(270)의 출력이 입력되는 리셋단(R)을 포함한다. SR 래치(260)은 셋단(S)에 하이 레벨 신호가 들어오면 하이 레벨의 듀티 신호(Vduty'')를 생성하고, 리셋단(R)에 하이 레벨 신호가 들어오면 로우 레벨의 듀티 신호(Vduty'')를 생성한다.

듀티 밸런싱 회로(270)는 주파수 설정부(210)의 출력을 이용하여 제1 반주기를 감지하고, 감지된제1 반주기와 동일한 제2 반주기를 결정한다.

듀티 밸런싱 회로(270)는 제1 반주기 동안 기준 카운트 값부터 주기 카운트 신호(PCNT)를 디지털 클록신호(DCLK)에 따라 증가시킨다. 제1 반주기 이후, 듀티 밸런싱 회로(270)는 제1 반주기 동안 카운트된 주기 카운트 신호(PCNT)를 디지털 클록 신호(DCLK)에 따라 감소시켜 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달하면, 제1 반주기 이후부터 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달한 시점까지의 기간을 제2 반주기로 결정한다.

듀티 밸런싱 회로(270)는 카운터(271) 및 NOR 게이트(272)를 포함한다.

카운터(271)는 듀티 신호(Vduty'')에 따라 증가 카운트 모드 및 감소 카운트 모드 중 하나로 결정하여, 디지털 클록신호(DCLK)에 따라 주기 카운트 신호(PCNT)를 증가시키거나 감소시킨다. 카운터(271)는 듀티 신호(Vduty'')가 입력되는 모드단(Mode), 디지털 클록신호(DCLK)가 입력되는 입력단 및 주기 카운트 신호(PCNT)가 출력되는 출력단(OUT)을 포함한다.

카운터(271)는 듀티 신호(Vduty'')가 로우 레벨인 기간 동안 증가 카운트 모드로 동작한다. 즉, 카운터(271)는 디지털 클록신호(DCLK)에 따라 주기 카운트 신호(PCNT)를 증가시킨다. 카운터(271)는 주기 카운트 신호(PCNT)를 N-비트 신호로 나타낼 수 있다.

카운터(271)는 듀티 신호(Vduty'')가 하이 레벨인 기간 동안 감소 카운트 모드로 동작한다. 즉, 카운터(271)는 디지털 클록신호(DCLK)에 따라 주기 카운트 신호(PCNT)를 감소시킨다.

듀티 밸런싱 회로(270)는 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달했는지를 결정하기 위해 NOR 게이트(272)를 포함한다.

본 발명이 이에 한정되는 것은 아니다. 기준 카운트 값이 0이 아니라 다른 값이라면 듀티 밸런싱 회로(270)는 NOR 게이트 대신 다른 회로를 이용하여 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달하였는지를 판단할 수 있다.

NOR 게이트(272)는 모든 입력이 로우 레벨일 때, 하이 레벨을 출력한다. 주기 카운트 신호(PCNT)가 기준 카운트 값인 0에 도달하면 N-비트 신호의 모든 비트가 0이므로, NOR 게이트(272)는 하이 레벨을 출력한다.

SR 래치(260)는 NOR 게이트(272)의 하이 레벨 출력에 의해 로우 레벨의 듀티 신호(Vduty'')를 출력한다.

이와 같이, 동일한 디지털 클록 신호를 이용하여, 제1 반주기 동안 증가카운트한 주기 카운트 신호(PCNT)를 감소 카운트하여 제2 반주기를 설정하므로 제1 반주기와 제2 반주기는 동일하다. 따라서 듀티 균형이 이루어진다.

이하, 도 8을 참조하여, 제3 실시 예에 따른 오실레이터(130'')의 동작 및 듀티 신호(Vduty'')를 설명한다.

도 8은 본 발명의 제3 실시 예에 따른 제어 전압, 주기 카운트 신호 및 듀티신호를 나타낸 파형도이다.

도 8에 도시된 바와 같이, 시점 T31에 기준 전류(ICT1)에 의해 설정제어전압(VCT1)이 증가하기 시작한다. 이때, 듀티 신호(Vduty'')는 로우 레벨이므로, 카운터(271)는 디지털 클록신호(DCLK)에 따라 증가 카운트를 시작하여 주기 카운트 신호(PCNT)를 증가시키기 시작한다.

시점 T32에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면, SR 래치(260)의 셋단(S)에 하이 레벨이 입력되어 하이 레벨의 듀티신호(Vduty'')를 출력한다. 하이 레벨의 듀티 신호(Vduty'')에 의해 스위치(SS2)가 턴 온 되어 설정제어전압(VCT1)은 빠르게 감소한다.

듀티 신호(Vduty'')가 하이 레벨이므로, 시점 T32부터 카운터(271)는 디지털 클록신호(DCLK)에 따라 감소카운트를 시작하여 주기 카운트 신호(PCNT)를 감소시키기 시작한다.

시점 T33에 주기 카운트 신호(PCNT)가 기준카운트 값인 0에 도달하면, NOR 게이트(272)는 하이 레벨을 출력한다. 따라서 SR 래치(260)는 로우 레벨의 듀티 신호(Vduty'')를 생성한다.

제3 실시 예에 스위칭 주파수가 한계 주파수를 넘지 않도록 듀티 신호를 제어하는 구성이 더 추가될 수 있다.

본 발명의 제4 실시 예에 따른 오실레이터(130''')은 디지털 클록신호를 이용하여 듀티 균형을 제공하면서, 스위칭 주파수가 한계 주파수를 넘지 않도록 듀티 신호를 제어한다.

이하, 도 9 내지 도 11을 참조하여 본 발명의 제4 실시 예에 따른 오실레이터(130''') 및 그 동작을 설명한다.

도 9는 본 발명의 제4 실시 예에 따른 오실레이터를 나타낸 도면이다.

오실레이터(130''')는 주파수 결정부(210), 듀티 밸런싱 회로(270), 및 SR 래치(265) 를 포함하고, 제3 실시 예에 따른 오실레이터(130'')에 비해 주파수 제한부(280)를 더 포함한다. 주파수 제한부(280)의 출력이 더 증가하여 제4 실시 예는 AND 게이트(290)를 더 포함한다.

주파수 결정부(210)는 앞선 실시 예들과 동일한 기능 및 구조이므로 동일한 도면 부호로 나타내었고, 그 설명은 생략한다. 듀티 밸런싱 회로(270)의 구성 중 제3 실시 예의듀티 밸런싱 회로(270)와 동일한 카운터(271) 및 NOR 게이트(272)에 대해서는 동일한 도면 부호로 나타내었고, 그 설명을 생략한다.

SR 래치(265)는 주파수 결정부(210)의 출력 및 듀티 밸런싱 회로(270)의 출력에 따라 듀티 제어신호(QFF3)를 생성한다. SR 래치(265)는 셋단(S)에 입력되는 주파수 결정부(210) 출력이 하이레벨일 때 하이 레벨의 듀티 제어 신호(QFF3)를 생성하고, 리셋단(R)에 입력되는 듀티 밸런싱 회로(270) 출력이 하이 레벨일 때 로우 레벨의 듀티 제어 신호(QFF3)를 생성한다.

오실레이터(130''')는 주기 카운트 신호(PCNT) 및 듀티 밸런싱 회로(270)의 출력을 이용하여 제1 반주기가 임계 주기의 반주기 보다 짧은 경우, 한계 주파수에 대응하는 반주기를 제1 반주기로 결정한다. 오실레이터(130''')는 이를 위해 주파수 제한부(280)를 더 포함한다.

구체적으로, 주파수 제한부(280)는 주기 카운트 신호(PCNT) 및 듀티 밸런싱 회로(270)의 출력을 이용하여 임계 주기에 따르고 듀티 균형이 이루어진 듀티 제어 신호(QFF4)를 생성하여 출력한다.

주파수 제한부(280)는 최소카운트 비교부(281) 및 SR 래치(285)를 포함한다. 최소카운트 비교부(281)는 주기 카운트 신호(PCNT) 및 임계 주기의 반주기에 해당하는 최소 카운트(mcnt, 도 10 및 도 11 참조)를 비교한다. 최소카운트 비교부(281)는 주기 카운트 신호(PCNT)가 최소카운트(mcnt)보다 작으면 로우 레벨의 신호를 출력하고, 주기 카운트 신호(PCNT)가 최소 카운트(mcnt) 이상이면 하이 레벨의 신호를 출력한다.

SR 래치(285)는 최소카운트 비교부(281)의 출력 및 듀티 밸런싱 회로(270)의 출력에 따라 듀티 제어 신호(QFF4)를 생성한다. SR 래치(285)는 셋단(S)에 입력되는 최소카운트 비교부(281) 출력이 하이 레벨이 되었을 때 하이 레벨의 듀티 제어 신호(QFF4)를 생성하고, 리셋단(R)에 입력되는 듀티 밸런싱 회로(270) 출력이 하이 레벨이 되었을 때 로우 레벨의 듀티 제어신호(QFF4)를 생성한다.

AND 게이트(290)는 듀티 제어 신호(QFF3) 및 듀티 제어신호(QFF4)를 논리 곱 연산하여 듀티 신호(Vduty''')를 생성한다.

스위칭 주파수가 한계 주파수보다 작은 경우, 제1 반주기기간 내에 주기 카운트 신호(PCNT)가 최소 카운트(mcnt)보다 큰 값이 되므로, 듀티 제어 신호(QFF4)의 듀티가 듀티 제어 신호(QFF3)의 듀티 보다 넓다. 따라서 듀티 신호(Vduty''')는 듀티 제어 신호(QFF3)와 동일하다.

그러나 스위칭 주파수가 한계 주파수 이상인 경우, 제1 반주기 기간 내에 주기 카운트 신호(PCNT)가 최소 카운트(mcnt)에 도달하지 못하므로, 듀티 제어 신호(QFF3)의 듀티가 듀티 제어 신호(QFF4)의 듀티 보다 넓다. 따라서 듀티 신호(Vduty''')는 듀티 제어 신호(QFF4)와 동일하다.

이하, 도 10 및 도 11을 참조하여 주파수 제한부(280)를 포함하는 오실레이터(130''')의 동작 및 듀티 신호(Vduty''')를 설명한다.

도 10은 스위칭 주파수가 한계 주파수 보다 낮은 경우, 본 발명의 제4 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.

도 11은 스위칭 주파수가 한계 주파수 보다 높은 경우, 본 발명의 제4 실시 예에 따른 오실레이터로부터 생성되는 듀티 신호를 나타낸 도면이다.

도 10 및 도 11에서 주기 카운트 신호(PCNT)는 연속적으로 증가 또는 감소되는 것으로 도시되었으나, 이는 본 발명의 실시 예를 설명하기 위한 것일 뿐, 주기 카운트 신호(PCNT)는 디지털 신호이다. 주기 카운트 신호(PCNT)는 디지털 클록 신호(DCLK)에 따라 증가 또는 감소하는 N 비트 디지털 값이다. 다만, 도 10 및 도 11에서 주기 카운트 신호(PCNT)의 값을 정량적으로 나타내기 위해서 연속적으로 증가 또는 감소되는 것으로 도시하였다.

도 10에 도시된 바와 같이, 시점 T41에 설정제어전압(VCT1)이 기준 전류(ICT1)에 의해 상승하기 시작하고, 주기 카운트 신호(PCNT)가 디지털 클록신호(DCLK)에 따라 상승하기 시작한다.

시점 T42에 주기 카운트 신호(PCNT)가 최소 카운트(mcnt)에 도달하면 최소카운트 비교부(281)의 출력이 하이 레벨로 상승하고, SR 래치(285)는 하이 레벨의 듀티 제어 신호(QFF4)를 생성한다.

시점 T43에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면 SR 래치(265)는 하이 레벨의 듀티 제어 신호(QFF3)를 생성한다. 그러면 시점 T43부터 듀티 신호(Vduty''')는 하이 레벨이 되고, 기간 T41-T43이 제1 반주기로 설정된다.

시점 T43부터 듀티 신호(Vduty''')가 하이 레벨이므로 설정제어전압(VCT1)은 스위치(SS2)의 턴 온에 의해 빠르게 감소하고, 주기 카운트 신호(PCNT)는 디지털 클록신호(DCLK)에 따라 감소한다.

시점 T44에 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달하면 듀티 밸런싱 회로(270)의 출력이 하이 레벨이 되므로, SR 래치(285)는 로우 레벨의 듀티 제어 신호(QFF4)를 생성한다. SR 래치(265)는 하이 레벨의 듀티 밸런싱 회로(270) 출력에 따라 로우 레벨의 듀티 제어 신호(QFF3)를 생성한다.

시점 T44에 듀티 신호(Vduty''')는 듀티 제어 신호(QFF3) 및 듀티 제어 신호(QFF4)에 의해 로우 레벨이 된다.

이와 같이, 스위칭 주파수가 한계 주파수 이하인 경우에는 듀티 제어 신호(QFF3)의 듀티가 듀티 제어 신호(QFF4)의 듀티 보다 작으므로, 듀티 신호(Vduty''')는 듀티 제어 신호(QFF3)와 동일하다.

도 11을 참조하여 스위칭 주파수가 한계 주파수 이상인 경우 듀티 신호(Vduty''')를 설명한다.

도 11에 도시된 바와 같이, 시점 T51에 설정제어전압(VCT1)이 기준 전류(ICT1)에 의해 상승하기 시작하고, 주기 카운트 신호(PCNT)가 디지털 클록신호(DCLK)에 따라 상승하기 시작한다.

시점 T52에 설정제어전압(VCT1)이 기준 전압 5V에 도달하면 SR 래치(265)은 하이 레벨의 듀티 제어 신호(QFF3)를 생성한다.

시점 T53에 주기 카운트 신호(PCNT)가 최소카운트(mcnt)에 도달하면 최소카운트 비교부(281)의 출력이 하이 레벨로 상승하고, SR 래치(285)는 하이 레벨의 듀티 제어 신호(QFF4)를 생성한다.

그러면 시점 T53부터 듀티 신호(Vduty''')는 하이 레벨이 되고, 기간 T51-T53이 제1 반주기로 설정된다.

시점 T53부터 듀티 신호(Vduty''')가 하이 레벨이므로 설정제어전압(VCT1)은 스위치(SS2)의 턴 온에 의해 빠르게 감소하고, 주기 카운트 신호(PCNT)는 디지털 클록신호(DCLK)에 따라 감소한다.

시점 T54에 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달하면 듀티 밸런싱 회로(270)의 출력이 하이 레벨이 되므로, SR 래치(285)는 로우 레벨의 듀티 제어 신호(QFF4)를 생성한다. SR 래치(265)는 하이 레벨의 듀티 밸런싱 회로(270) 출력에 따라 로우 레벨의 듀티 제어 신호(QFF3)를 생성한다.

시점 T54에 듀티 신호(Vduty''')는 듀티 제어 신호(QFF3) 및 듀티 제어 신호(QFF4)에 의해 로우 레벨이 된다.

이와 같이, 스위칭 주파수가 한계 주파수 이상인 경우에는 듀티 제어 신호(QFF4)의 듀티가 듀티 제어 신호(QFF3)의 듀티 보다 작으므로, 듀티 신호(Vduty''')는 듀티 제어 신호(QFF4)와 동일하다.

주기 카운트 신호(PCNT)가 제1 반주기 동안 기준 카운트 값으로부터 디지털 클록신호(DCLK)에 따라 증가한다. 제1 반주기 이후 디지털 클록신호(DCLK)에 따라 주기 카운트 신호(PCNT)가 기준 카운트 값에 도달하는 기간이 제2 반주기로 결정되므로 제1 반주기 및 제2 반주기는 동일하다. 따라서 듀티 균형이 이루어진다.

도 12는 일반적인 LLC 컨버터를 간략히 나타낸 도면이다.

도 12에서 두껍게 도시된 전력 공급 라인에 발생하는 노이즈는 피드백 루프를 통해 PFM IC로 입력되는 피드백 신호에 노이즈를 발생시킨다. 피드백 신호에 노이즈가 발생하면, 듀티 불균형이 발생한다.

본 발명의 실시 예에 따르면 전력 공급라인에 노이즈가 발생하더라도, 제1 반주기와 동일한 제2 반주기를 생성하므로 듀티 균형이 항상 이루어진다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

공진형 컨버터(1), 상측 스위치(M1), 하측 스위치(M2)
펄스 주파수 변조부(100), 피드백 루프(200), 트랜스포머(300)
정류 다이오드(D1, D2), 1차측 코일(Co1), 2차측 코일(Co21, Co22)
커패시터(CIN), 설정커패시터(CT1), 균형커패시터(CT2)
제1 게이트 구동부(110), 제2 게이트 구동부(120), 오실레이터(130)
주파수 결정부(210), 듀티 밸런싱 회로(220, 270)
SR 래치(230, 235, 245, 260, 265, 285), 오차 증폭기(211)
전류 미러(212), 종속 전류원(213), 스위치(SS1, SS2), 설정비교기(214)
충전 전류원(221), 방전 전류원(222), 방전 스위치(DS), 균형비교기(223)
주파수 제한부(240, 280), 비교기(241), AND 게이트(250, 290)
카운터(271), NOR 게이트(272), 최소카운트 비교부(281)
듀티 제어 신호(QFF1, QFF2, QFF3, QFF4)
듀티 신호(Vduty, Vduty', Vduty'', Vduty''')

Claims

스위치들의 스위칭 동작에 따라 입력전압을 변환하여 출력 전압을 생성하는 컨버터의 스위칭 주파수를 결정하는 오실레이터에 있어서,
상기 출력 전압에 대응하는 피드백 신호에 따른 기준전류를 이용하여 상기 스위칭 주파수를 결정하는 듀티 신호의 제1 반주기를 결정하는 주파수 설정부 및
상기 주파수 설정부의 출력을 이용하여 상기 제1 반주기 기간을 감지하고, 상기 제1 반주기 이후 상기 제1 반주기와 동일한 기간을 상기 듀티 신호의 제2 반주기로 결정하는 듀티 밸런싱 회로를 포함하는 오실레이터.
제1항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 일정한 기울기로 증가하는 균형제어전압을 상기 제1 반주기 이후 상기 기울기와 동일한 기울기로 감소시켜 상기 듀티 신호의 제2 반주기를 결정하는 오실레이터.
제2항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 충전 전류에 의해 충전되고, 상기 제2 반주기 동안 상기 충전 전류와 동일한 전류로 방전되는 균형 커패시터를 포함하고,
상기 균형 커패시터에 충전된 전압이 상기 균형 제어 전압이며,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 이후, 상기 균형제어전압을 최저기준전압과 비교하여 상기 제2 반주기를 결정하는 오실레이터.
제3항에 있어서,
상기 제2 반주기는 상기 제1 반주기 이후부터 상기 균형제어전압이 상기 최저기준전압까지 감소하는 시점까지의 기간인 오실레이터.
제3항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 상기 균형 커패시터를 충전 시키는 충전 전류원;
상기 제1 반주기 이후, 상기 균형 커패시터를 방전 시키는 방전 전류원; 및
상기 균형제어전압과 상기 최저기준전압을 비교하는 균형비교기를 더 포함하는 오실레이터.
제1항에 있어서,
상기 주파수 설정부는,
상기 기준 전류에 따라 상승하는 설정제어전압을 생성하고, 상기 설정제어전압이 상승하기 시작하는 시점부터 상기 설정제어전압이 피크기준전압에 도달한 시점까지를 상기 제1 반주기로 설정하는 오실레이터.
제6항에 있어서,
상기 주파수 설정부는,
상기 기준 전류에 의해 충전되는 설정 커패시터; 및
상기 설정 커패시터에 충전된 전압과 상기 피크기준전압을 비교하는 설정비교기를 포함하고,
상기 설정 커패시터에 충전된 전압이 상기 설정제어전압인 오실레이터.
제1항에 있어서,
상기 오실레이터는,
상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 상기 듀티 신호를 출력하는 출력단을 포함하는 SR 래치를 더 포함하고,
상기 SR 래치는 상기 제1 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키는 오실레이터.
제8항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 충전 전류에 의해 충전되고, 상기 제2 반주기 동안 상기 충전 전류와 동일한 전류로 방전되는 균형 커패시터;
상기 제1 반주기 동안 상기 균형 커패시터를 충전 시키는 충전 전류원;
상기 제1 반주기 이후, 상기 균형 커패시터를 방전 시키는 방전 전류원; 및
상기 균형 커패시터에 충전된 균형제어전압과 최저기준전압을 비교하고, 상기 SR 래치의 상기 제2 입력단에 출력단이 연결되어 있는 균형 비교기를 포함하고,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 이후, 상기 균형제어전압을 상기 최저기준전압과 비교하여 상기 제2 반주기를 결정하는 오실레이터.
제9항에 있어서,
상기 제2 반주기는 상기 제1 반주기 이후부터 상기 균형제어전압이 상기 최저기준전압까지 감소하는 시점까지의 기간인 오실레이터.
제9항에 있어서,
상기 주파수 설정부는,
상기 기준 전류에 의해 충전되는 설정 커패시터; 및
상기 설정 커패시터에 충전된 설정제어전압과 피크기준전압을 비교하고, 상기 SR 래치의 상기 제1 입력단에 출력단이 연결되어 있는 설정비교기를 포함하는 오실레이터.
제1항에 있어서,
상기 제1 반주기가 한계 주파수에 대응하는 임계 주기의 반주기 보다 짧은 경우, 상기 한계 주파수에 대응하는 반주기를 상기 제1 반주기로 결정하는 오실레이터.
제12항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 일정한 기울기로 증가하는 균형제어전압을 상기 제1 반주기 이후 상기 증가 기울기와 동일한 기울기로 감소시켜 상기 듀티 신호의 제2 반주기를 결정하는 출력을 생성하는 오실레이터.
제13항에 있어서,
상기 오실레이터는,
상기 듀티 밸런싱 회로의 출력 및 상기 균형제어전압을 이용하여 상기 임계 주기에 따라 듀티 균형이 이루어진 제1 듀티 제어 신호를 생성하는 주파수 제한부를 더 포함하는 오실레이터.
제14항에 있어서,
상기 주파수 제한부는,
상기 균형제어전압과 상기 임계 주기의 반주기를 결정하는 임계기준전압을 비교하는 제한 비교기; 및
상기 제한 비교기의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단, 및 상기 제1 듀티 제어 신호를 출력하는 출력단을 포함하는 제1 SR 래치를 더 포함하고,
상기 제1 SR 래치는,
상기 제한 비교기의 출력에 따라 상기 제1 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하고, 상기 듀티 밸런싱 회로의 출력에 따라 상기 제2 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하는 오실레이터.
제15항에 있어서,
상기 주파수 설정부는,
상기 기준 전류에 의해 충전되는 설정 커패시터; 및
상기 설정 커패시터에 충전된 전압과 피크기준전압을 비교하는 설정비교기를 포함하고,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 충전 전류에 의해 충전되고, 상기 제2 반주기 동안 상기 충전 전류와 동일한 전류로 방전되는 균형 커패시터; 및
상기 균형 커패시터에 충전된 전압과 최저기준전압을 비교하여 상기 듀티 밸런싱 회로의 출력을 생성하는 균형 비교기를 포함하며,
상기 오실레이터는,
상기 설정비교기의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 제2 듀티 제어 신호를 출력하는 출력단을 포함하는 제2 SR 래치를 더 포함하고,
상기 제2 SR 래치는,
상기 제1 입력단 신호의 레벨에 동기되어 제2 듀티 제어 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 제2 듀티 제어 신호의 레벨을 변화시키는 오실레이터.
제16항에 있어서,
상기 오실레이터는,
상기 제1 듀티 제어 신호 및 상기 제2 듀티 제어 신호 중 듀티가 짧은 신호를 상기 듀티 신호로 출력하는 논리 연산부를 더 포함하는 오실레이터.
제1항에 있어서,
상기 듀티 밸런싱 회로는,
상기 제1 반주기 동안 기준 카운트 값부터 주기 카운트 신호를 디지털 클록신호에 따라 증가시키고, 상기 제1 반주기 이후 상기 제1 반주기 동안 카운트된 주기 카운트 신호를 상기 디지털 클록신호에 따라 감소시켜 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달하면, 상기 제1 반주기 이후부터 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달한 시점까지의 기간을 상기 제2 반주기로 결정하는 출력을 생성하는 오실레이터.
제18항에 있어서,
상기 듀티 밸런싱 회로는,
상기 듀티 신호에 따라 증가 카운트 모드 및 감소 카운트 모드 중 하나를 결정하고, 결정된 모드에 따라 상기 디지털 클록신호에 따라 상기 주기 카운트 신호를 증가 또는 감소시키는 카운터; 및
상기 주기 카운트 신호를 입력 받고, 상기 주기 카운트 신호가 상기 기준 카운트 값에 도달하였는지 판단하여 상기 듀티 밸런싱 회로의 출력을 생성하는 논리 연산부를 더 포함하는 오실레이터.
제19항에 있어서,
상기 오실레이터는,
상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 상기 듀티 신호를 출력하는 출력단을 포함하는 SR 래치를 더 포함하고,
상기 SR 래치는 상기 제1 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 듀티 신호의 레벨을 변화시키는 오실레이터.
제18항에 있어서,
상기 제1 반주기가 한계 주파수에 대응하는 임계 주기의 반주기 보다 짧은 경우, 상기 한계 주파수에 대응하는 반주기를 상기 제1 반주기로 결정하는 오실레이터.
제21항에 있어서,
상기 오실레이터는,
상기 듀티 밸런싱 회로의 출력 및 상기 주기 카운트 신호를 이용하여 상기 임계 주기에 따라 듀티 균형이 이루어진 제1 듀티 제어 신호를 생성하는 주파수 제한부를 더 포함하는 오실레이터.
제22항에 있어서,
상기 주파수 제한부는,
상기 주기 카운트 신호 및 상기 임계주기의 반주기에 해당하는 최소 카운트를 비교한 결과에 따라 출력을 생성하는 최소카운트 비교부; 및
상기 최소카운트 비교부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단, 및 상기 제1 듀티 제어 신호를 출력하는 출력단을 포함하는 제1 SR 래치를 더 포함하고,
상기 제1 SR 래치는 상기 최소카운트 비교부의 출력에 따라 상기 제1 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하고, 상기 듀티 밸런싱 회로의 출력에 따라 상기 제2 반주기를 결정하는 상기 제1 듀티 제어 신호를 생성하는 오실레이터.
제23항에 있어서,
상기 오실레이터는,
상기 주파수 설정부의 출력이 입력되는 제1 입력단, 상기 듀티 밸런싱 회로의 출력이 입력되는 제2 입력단 및 제2 듀티 제어 신호를 출력하는 출력단을 포함하는 제2 SR 래치를 더 포함하고,
상기 제2 SR 래치는, 상기 제1 입력단 신호의 레벨에 동기되어 제2 듀티 제어 신호의 레벨을 변화시키고, 상기 제2 입력단 신호의 레벨에 동기되어 상기 제2 듀티 제어 신호의 레벨을 변화시키는 오실레이터.
제24항에 있어서,
상기 오실레이터는,
상기 제1 듀티 제어 신호 및 상기 제2 듀티 제어 신호 중 듀티가 짧은 신호를 상기 듀티 신호로 출력하는 논리 연산부를 더 포함하는 오실레이터.