JP5691137B2 - スイッチング電源 - Google Patents

Description

この発明は、直流電源から安定化された直流出力を得るスイッチング電源、特に共振型電源の変換効率を向上させるための技術に関する。

近年、地球温暖化対策として電気機器の低消費電力化が求められている。特に、殆どの電気機器に内蔵されているスイッチング電源の高効率化が課題となっている。
スイッチング電源のうち、共振型電源が高効率と低ＥＭＩ（電磁妨害）ノイズの両立が容易である点から種々提案され、実用化されている（特許文献１，２など）。

図９に、例えば特許文献１に記載されたスイッチング電源装置と同様の回路構成を示す。以下、図９の回路動作について図１０の波形図を参照して説明する。なお、図９のＶｉｎは直流電源、Ｑ１，Ｑ２はＭＯＳＦＥＴ等のスイッチ素子、Ｔ１は絶縁トランス、Ｌｒはリーケージインダクタンス、Ｌｍは励磁インダクタンス、Ｎｐ１は１次巻線、Ｎｓ１，Ｎｓ２は２次巻線、Ｌｚはインダクタ、Ｃｒ，Ｃｏはコンデンサ、Ｄ１，Ｄ２は整流ダイオード、Ｒｏは負荷、Ｃｏｎｔは制御回路、Ｅ／Ａは誤差増幅手段、Ｒ１〜Ｒ３は抵抗、ＩＣ１はシャントレギュレータ、ＰＣ１はフォトカプラ、Ｐ．Ｃｏｎｔはゲートパルス制御手段、ＶＣＯは発振回路をそれぞれ示す。

絶縁トランスＴ１は図９に示すように、リーケージインダクタンスＬｒ、励磁インダクタンスＬｍ、１次巻数Ｎｐ１、２次巻数Ｎｓ１，Ｎｓ２からなる等価回路で表わされる。
直流電源Ｖｉｎの正極と負極との間にＭＯＳＦＥＴ素子Ｑ１とＱ２の直列回路を接続し、インダクタＬｚと絶縁トランスＴ１の１次巻線Ｎｐ１とコンデンサＣｒとの直列回路をＭＯＳＦＥＴのＱ２と並列に接続し、Ｑ１とＱ２をデッドタイムＴｄを挟んで交互にオンオフさせる。これにより、絶縁トランスＴ１に備えられた２次巻線Ｎｓ１，Ｎｓ２に発生する電圧を、ダイオードＤ１，Ｄ２とコンデンサＣｏにより整流平滑して直流出力Ｖｏを得る。なお、インダクタＬｚは絶縁トランスＴ１のリーケージインダクタンスＬｒで代用することで、省略してもよい。また、インダクタＬｚと絶縁トランスＴ１の１次巻線Ｎｐ１とコンデンサＣｒとの直列回路は、ＭＯＳＦＥＴＱ２の代わりにＱ１と並列に接続してもよい。

制御回路Ｃｏｎｔは誤差増幅手段Ｅ／Ａと、Ｑ１とＱ２のゲートパルス制御手段Ｐ．Ｃｏｎｔとから構成されている。誤差増幅手段Ｅ／Ａは、直流出力Ｖｏを抵抗Ｒ１，Ｒ２で分圧した信号と、シャントレギュレータＩＣ１に内蔵された基準電圧との誤差増幅信号を、フォトカプラＰＣ１で絶縁してゲートパルス制御手段Ｐ．Ｃｏｎｔに伝達する。Ｐ．Ｃｏｎｔは、絶縁された誤差増幅信号ＦＢに応じて周波数が変化する発振回路ＶＣＯと、ゲートパルスＧ１，Ｇ２を出力するゲートパルス生成回路Ｇ．Ｃｏｎｔから構成されている。Ｇ．Ｃｏｎｔは発振回路ＶＣＯの出力を受け、デッドタイムＴｄを挟んで交互に同一パルス幅のゲートパルスＧ１，Ｇ２を出力する。なお、出力電圧Ｖｏを一定に制御するためには、ＶＣＯの発振周波数を出力電圧Ｖｏが設定電圧を上回ったら増加させ、出力電圧Ｖｏが設定電圧を下回ったら低下させる。

特許文献１によれば、インダクタＬｚとリーケージインダクタンスＬｒとコンデンサＣｒとからなる直列共振回路に流れる直列共振電流の半波の期間よりもＱ１，Ｑ２のオン時間幅を長く設定することで、無負荷から重負荷までＱ１，Ｑ２のスイッチング周波数の変動を抑制できる。
この場合のＱ１，Ｑ２の電流波形ＩＱ１，ＩＱ２は図１０に示すように、インダクタＬｚとリーケージインダクタンスＬｒとコンデンサＣｒとからなる直列共振電流が流れる期間Ｔａと、インダクタＬｚ，リーケージインダクタンスＬｒ，および励磁インダクタンスＬｍとコンデンサＣｒとからなる直列共振電流が流れる期間Ｔｂの２つの期間が存在する。また、Ｑ１，Ｑ２のターンオン時にはそれぞれの両端電圧が零になってからオン（零電圧ターンオン）することからターンオン損失が発生せず、その結果、高効率のスイッチング電源が容易に実現可能となる。

また、特許文献３，４に示すものもある。しかしながら、特許文献３に記載のものは補助スイッチを必要とするだけでなく、軽負荷時と非軽負荷時とを特に区別しない方式であり、特許文献４に記載のものは非軽負荷におけるスイッチ素子の制御は、後述するこの発明と同様であるが、軽負荷時のスイッチ素子の制御方式を異にしている。つまり、特許文献３，４に示すものはこの発明のものに比べ、いずれもスイッチング周波数が増加し変換効率が低下するという問題がある。

特許第３０８０１２８号- 特許第２７３４２９６号 特開２００１−３１４０７９号 特開２００６−２０４０４４号

また、特許文献１の制御においては、零電圧ターンオンするためには図示しないＭＯＳＦＥＴＱ１，Ｑ２の出力容量（寄生容量）に蓄積されたエネルギよりも、Ｑ１，Ｑ２がターンオフする際にインダクタＬｚ，リーケージインダクタンスＬｒ，および励磁インダクタンスＬｍから放出されるエネルギを大きくする必要がある。従って、励磁インダクタンスＬｍを数百マイクロヘンリーオーダの比較的小さな値に設定してターンオフ電流を増加させる。励磁インダクタンスに蓄積されるエネルギは２次側に放出されないため無効電力となり、ＭＯＳＦＥＴ素子Ｑ１，Ｑ２の導通損失は励磁インダクタンスを小さく設定するほど増加して、変換効率を低下させるという課題がある。

さらに、図１０の波形図の期間Ｔｃでは、整流ダイオードＤ１，Ｄ２には、そのいずれにも電流が流れない期間が生じることから、ＩＤ１，ＩＤ２はピーク電流ならびに電流実効値が比較的大きくなり、変換効率が低下するという課題もある。
従って、この発明の課題は、励磁インダクタンスによる無効電力の低減、整流ダイオードの損失低減、スイッチング周波数の増加抑制のいずれをも満たすようにし、スイッチング電源の変換効率を向上させることにある。

上記課題を解決するため、請求項１の発明では、直流電源の正極と負極との間に第１および第２のスイッチ素子の直列回路を接続し、インダクタと絶縁トランスの１次巻線とコンデンサとの直列回路を前記第１または第２のスイッチ素子と並列に接続し、前記スイッチ素子を交互にオンオフさせることで前記絶縁トランスに備えられた２次巻線に発生する電圧を２つのダイオードで半波ずつ整流平滑して直流出力を得るとともに、負荷が所定値より重いとき、負荷に応じて前記第１および第２のスイッチ素子のスイッチング周波数を制御する周波数制御領域と、負荷が前記所定値より軽いとき、前記第１および第２のスイッチ素子のスイッチング周波数を一定として負荷に応じてスイッチングパルスの幅を制御するパルス幅制御領域とを備え、かつ、前記第１および第２のスイッチ素子のオン期間が、常に、前記インダクタと前記絶縁トランスのリーケージインダクタンスと前記コンデンサとの直列共振電流の半波の期間よりも短くなるように、前記絶縁トランスの１次−２次間の巻数比を設定したスイッチング電源において、
前記第１および第２のスイッチ素子のオンオフを制御する制御回路は、前記直流出力電圧を一定の設定値に制御するための誤差増幅回路と、前記誤差増幅回路の出力信号レベルに応じてスイッチング周波数を制御するための発振回路と、前記パルス幅制御領域において前記発振回路の発振周波数を上限値に制限することにより前記スイッチング周波数を固定する周波数固定回路と、前記周波数制御領域では前記第１および第２のスイッチ素子のオン時間幅を互いに５０％デューティとなるように制御し、前記パルス幅制御領域では前記第１および第２のスイッチ素子のオン時間幅を前記誤差増幅回路の出力信号レベルに応じて互いに等しい幅となるように制御するパルス幅制御回路と、を備えることを特徴とする。

請求項２の発明では、上記請求項１の発明において、前記絶縁トランスを構成するフェライトコアにはエアギャップを設けないものとすることができる。

請求項１の発明によれば、前記第１および第２のスイッチ素子のオン期間は、前記インダクタと前記絶縁トランスのリーケージインダクタンスと前記コンデンサとの直列共振電流の半波の期間よりも短くなるように設定する。また、中負荷から重負荷の領域では、スイッチ素子のスイッチング周波数を制御して出力電圧を調整する周波数制御領域で動作させ、さらに絶縁トランスは励磁インダクタンスを比較的大きな値、望ましくは１ｍＨ以上とする。これらにより、励磁インダクタンスによる無効電力の低減，整流ダイオードの損失低減が可能となる。
さらに、無負荷から中負荷の領域ではスイッチ素子のスイッチング周波数を固定し、第１および第２のスイッチ素子のオン時間幅が互いに等しくなるようにパルス幅制御するパルス幅制御領域を設けることにより、スイッチング周波数の増加抑制が可能となる。
そして、第１および第２のスイッチ素子のオン時間幅を互いに５０％デューティとなるように制御し、前記パルス幅制御領域では前記第１および第２のスイッチ素子のオン時間幅を前記誤差増幅回路の出力信号レベルに応じた互いに等しい幅となるように制御することにより、第１および第２のスイッチ素子と２つのダイオードの電流分担が均等となり、損失を最も小さくすることができる。

請求項２の発明によれば、絶縁トランスを構成するフェライトコアにエアギャップを設けないことにより、励磁インダクタンスが最大となり無効電力を最小にできる。さらにエアギャップからの漏洩磁束が低減でき、フェライトコアに発生する渦電流損の低減が可能となる。

この発明の実施形態を示す回路構成図 図１で用いられる制御回路の具体例を示す回路図 図２の制御回路の周波数制御領域における動作波形図 図２の制御回路のＰＷＭ制御領域における動作波形図 図２に示す制御回路の周波数固定手段の変形例を示す回路図 図２の制御回路の周波数特性図 図２の制御回路を適用したときの周波数制御領域での主回路動作波形図 規格化電圧変換率（Ｍ）と規格化スイッチング周波数（Ｆ）との関係説明図 従来例を示す回路構成図 図８の回路動作を示す波形図

図１に、この発明の実施形態であるスイッチング電源の回路構成を示す。図９の回路構成と同一の機能を有するものには、同一記号を付してその説明を省略する。図９の回路構成との相違は、ゲートパルス制御手段Ｐ．Ｃｏｎｔの構成にパルス幅制御手段ＰＷＭと周波数固定手段、さらに発振回路ＶＣＯとパルス幅制御手段ＰＷＭを連動させるためのロジック回路Ｌｏｇｉｃ等を付加したことにある。また、絶縁トランスＴ１の励磁インダクタンスＬｍのインダクタンス値は、図９のものよりも大きくする。理由は、励磁インダクタンスＬｍに蓄積されるエネルギはトランス２次側には伝達されず、無効電力となる。従ってインダクタンス値を大きくすることで、励磁電流が小さくなり、その結果トランス１次側を循環する電流が低減され、導通損失が小さくなるためである。

なお、励磁インダクタンスＬｍを大きくするためには、トランスを構成するフェライトコアに設けるエアギャップの間隔を短くすることや、巻線の巻数を増加することで対応することができる。
また、インダクタＬｚは絶縁トランスＴ１のリーケージインダクタンスＬｒで代用し、省略することも可能である。

図２は、図１の制御回路（Ｃｏｎｔ）の具体例を示す構成図である。なお、図２のＶＲＥＦは制御基準電源である。発振回路（ＶＣＯ）は、カレントミラー回路（ＣＲＭＲ）、定電流回路（Ｉｄ）、抵抗（Ｒｐｆｍ）、コンデンサ（Ｃｔ）、コンパレータ（ＣＰ１，ＣＰ２）、ＲＳフリップフロップ回路（ＲＳＦＦ）、Ｔフリップフロップ回路（ＴＦＦ）を備えている。
パルス幅制御手段（ＰＷＭ）は、周波数固定手段（ＦＩＦＲ）、コンパレータ（ＣＰ３）、抵抗（Ｒｐｗｍ）を備えている。周波数固定手段（ＦＩＦＲ）は、周波数設定基準電圧（Ｖｌｉｍ）と、ダイオード（Ｄｃ）によって構成されている。

また、ＰＣ１は、図１の誤差増幅手段Ｅ／Ａからの誤差増幅信号（ＦＢ）を絶縁してゲートパルス制御手段（Ｐ．Ｃｏｎｔ）へ伝送し、フィードバック信号（誤差増幅信号：ＶＦＢ）として入力するフォトカプラである。ＡＮＤ１，ＡＮＤ２はＡＮＤゲートであって、ロジック回路（Ｌｏｇｉｃ）を構成する。ゲート駆動手段（Ｇ．Ｃｏｎｔ）は、デッドタイム設定回路（ＯＮ−Ｄｅｌａｙ１，ＯＮ−Ｄｅｌａｙ２）、ゲートドライバ（ＧＤ１，ＧＤ２）によって構成されている。
パルス幅制御手段（ＰＷＭ）の出力端に設けられるCHTは、チャタリング防止回路である。これは、フィードバック信号ＶＦＢがノイズ等により変動しても、ＰＷＭ出力が不安定とならないように波形整形するものである。

まず、図２における周波数制御領域の動作について、図３の波形図を参照して説明する。
カレントミラー回路ＣＲＭＲは、フォトカプラＰＣ１のトランジスタに流れる電流と等しい電流でコンデンサＣｔを充電する。フォトカプラＰＣには、フィードバック信号ＶＦＢが伝送されているため、カレントミラー回路ＣＲＭＲに流れる電流Ｉｋは、フィードバック信号ＶＦＢに応じた値となる。図３では、説明を簡単に行うため、フィードバック信号を一定値で示しているが、実際は、負荷の変動，入力電圧の変動などによってフィードバック信号も変動する。図３は、負荷が軽くない状態を示すものであって、フィードバック信号ＶＦＢは、コンデンサ電圧Ｖｃｔより大きい。

コンデンサＣｔの電圧ＶＣｔはカレントミラー回路ＣＲＭＲの電流Ｉｋによって充電され、その電圧がＶＣＨまで上昇するとＲＳフリップフロップ回路ＲＳＦＦがセットされる。ＲＳフリップフロップ回路ＲＳＦＦがセットされると、コンデンサＣｔを定電流回路Ｉｄの電流Ｉｄで放電する。コンデンサＣｔの電圧ＶＣｔがＶＣＬまで下降するとＲＳフリップフロップ回路ＲＳＦＦがリセットされ、定電流回路Ｉｄがオフして再度Ｃｔが電流Ｉｋで充電される。Ｔフリップフロップ回路ＴＦＦはＲＳＦＦの出力信号をトリガ信号としてトグル動作して、Ｃｔの充放電周波数を１／２に分周した周波数で動作する。このようにすることで、Ｔフリップフロップ回路ＴＦＦからは、信号レベルがハイレベルとなる時間とローレベルとなる時間がそれぞれ等しいパルスが出力される。したがって、この例では、スイッチング周波数を負荷状態に応じて制御しながら、オンデューティを５０％として制御される。

オンデューティを５０％とするのはＭＯＳＦＥＴのＱ１，Ｑ２とダイオードＤ１，Ｄ２の電流分担が均等となり、最も損失が小さくなるためである。ただし、オンデューティを５０％に固定しなくてよい場合は、Ｔフリップフロップ回路ＴＦＦを省略し、ＲＳフリップフロップ回路ＲＳＦＦの出力ＱをＡＮＤ１に、反転Ｑ（Ｑバー）をＡＮＤ２に入力するようにしてもよい。
ここで、コンパレータＣＰ１の基準電圧であるＶＣＨは後述の周波数設定基準電圧Ｖｌｉｍと等しく設定し（ＶＣＨ＝Ｖｌｉｍ）、ＶＣＬは後述の間欠発振動作させるためのスイッチング停止の基準電圧に設定する。ＶＣＨ＝Ｖｌｉｍのときが切換のショックがない、という利点があるためである。

周波数固定手段ＦＩＦＲは、周波数設定基準電圧ＶｌｉｍとダイオードＤｃから構成される。ダイオードＤｃは、アノードが周波数設定基準電圧Ｖｌｉｍと、カソードが抵抗ＲｐｆｍとＲｐｗｍとの間に接続されている。周波数設定基準電圧Ｖｌｉｍは、ＣＰ１の比較電圧ＶＣＨと等しくすることでフィードバック信号ＶＦＢが周波数設定基準電圧Ｖｌｉｍを上回る、または下回るときにＰＦＭ制御とＰＷＭ制御との切換がスムーズに行なわれる。周波数設定基準電圧Ｖｌｉｍは、後述するように、フィードバック信号の大きさに応じて、制御回路Ｃｏｎｔの制御方法を切り換えるための基準となる電圧である。ＰＦＭ制御とＰＷＭ制御との切換は、ＶＦＢ≦Ｖｌｉｍでも、ＶＦＢ≧Ｖｌｉｍであっても制御上に差は生じない。

重負荷では、フォトカプラＰＣ１のトランジスタに流れる電流は減少し、フィードバック信号ＶＦＢがＶｌｉｍを上回っている。ダイオードＤｃはオフし、コンデンサＣｔはカレントミラー回路ＣＲＭＲの電流Ｉｋによって充電され、コンデンサＣｔの充放電の周期は、フォトカプラＰＣ１のトランジスタに流れる電流に応じて変化する。したがって、発振回路ＶＣＯが出力する周波数は、フォトカプラＰＣ１のトランジスタに流れる電流に応じて変化する。

パルス幅制御手段ＰＷＭはＶＦＢがＶｌｉｍ（＝ＶＣＨ）を上回るとその出力（コンパレータＣＰ３の出力）はＣｔの電圧ＶｃｔにかかわらずＨレベルとなるため、ロジック回路Ｌｏｇｉｃの出力はＴＦＦの出力信号と同一となる。Ｌｏｇｉｃの出力信号はデッドタイム生成回路ＯＮ−Ｄｅｌａｙ１，ＯＮ−Ｄｅｌａｙ２により、時間Ｔｄのオンディレイが生成される。したがって、ゲートドライバＧ１，Ｇ２から出力されるパルスの幅は、互いに等しく、かつ、その周波数は、フィードバック信号に応じて制御されたものとなる。

次に、図２でのパルス幅制御領域の動作について、図４の波形図を参照して説明する。
軽負荷となってフィードバック信号ＶＦＢがＶｌｉｍを下回るとダイオードＤｃがオンし、フォトカプラＰＣ１のトランジスタには周波数制限基準電圧ＶｌｉｍからダイオードＤｃ，抵抗Ｒｐｗｍを介して電流が流れる。一方、カレントミラー回路ＣＲＭＲに流れる電流Ｉｋは、制御基準電圧ＶＲＥＦとＶｌｉｍとの差電圧が一定となり、Ｒｐｆｍに流れる電流が一定となってＣｔの発振周波数が一定となる。なお、周波数固定手段は、図５のようにオペアンプＡＭＰ１を用いた理想ダイオード回路とすることもできる。パルス幅制御手段ＰＷＭはＶＦＢがＶｌｉｍ（＝ＶＣＨ）を下回ると、Ｃｔの電圧ＶＣｔをキャリア信号としてフィードバック信号ＶＦＢとコンパレータＣｐ３で大小比較し、ゲートパルスＧ１，Ｇ２のパルス幅を決定する。このとき、Ｇ１とＧ２のパルス幅は互いに等しくなるようにパルス幅制御される。

図６に、図２の制御回路の周波数特性を示す。
ＶＦＢがＶＣＨとＶＣＬの範囲のときはパルス幅制御領域（ＰＷＭ）となり、ＶＦＢがＶＣＨを上回ると周波数制御領域（ＰＦＭ）となる。なお、周波数制御領域において、フォトカプラＰＣ１のトランジスタの両端に接続したＲｆｍｉｎの抵抗値により、スイッチング周波数の最小値ｆｓ（ｍｉｎ）が調整できる。また、無負荷に近い場合にはＶＦＢがＶＣＬを下回ると、スイッチングが停止する。出力電圧Ｖｏが設定電圧よりも低下するとＶＦＢが上昇してスイッチングが再開されることにより、間欠発振動作となるため軽負荷時の損失がさらに低減する。
なお、パルス幅制御領域で固定される周波数は、ノイズの影響が少ない周波数にするのが良い。例えば１５０ｋＨｚ以下とすると、国際規格で定められた規制値より低くできる。ノイズの発生が抑制できれば、より高い周波数に固定（例えば２００ｋＨｚ程度）しても良い。スイッチングの周波数を高い値で固定できれば、絶縁トランス小形化の面でメリットがある。

次に、図２の制御回路を適用した場合の主回路動作について説明する。
図７に、周波数制御領域での主回路動作を示す。
ＭＯＳＦＥＴ素子Ｑ１，Ｑ２のオン期間は、インダクタＬｚと絶縁トランスのリーケージインダクタンスＬｒとコンデンサＣｒとの直列共振電流の半波の期間よりも短くなるように絶縁トランスＴ１の１次−２次間の巻数比を設定することにより、整流ダイオードＤ１，Ｄ２のいずれか一方の電流が零になった後、直ちに他方の整流ダイオードの電流が流れるため、ＩＤ１，ＩＤ２のピーク電流と電流実効値が低減できる。

絶縁トランスＴ１の巻数設定方法を以下に示す。
図８に規格化電圧変換率（Ｍ）と規格化スイッチング周波数（Ｆ）の関係を示す。規格化電圧変換率（Ｍ）は直流電源電圧をＶｉｎ、直流出力電圧をＶｏ、絶縁トランスＴ１の巻数比をｎ（＝１次巻数Ｎｐ／2次巻数Ｎｓ）とすると式（１）で表される。
Ｍ＝ｎ・Ｖｏ／（０．５Ｖｉｎ）…（１）
規格化スイッチング周波数（Ｆ）はスイッチング周波数ｆｓと共振周波数ｆｒとの比率であり式（２）で表される。
Ｆ＝ｆｓ／ｆｒ…（２）

共振周波数ｆｒはインダクタＬｚのインダクタンス値をＬｚ、絶縁トランスＴ１のリーケージインダクタンスをＬｒ、コンデンサＣｒの静電容量をＣｒとすると式（３）で表される。
ｆｒ＝１／［２π｛（Ｌｚ＋Ｌｒ）Ｃｒ｝^0.5］…（３）
図８からＭ＜１とすることでＦ＞１となり、ＭＯＳＦＥＴ素子Ｑ１，Ｑ２のオン期間は、インダクタＬｚと絶縁トランスのリーケージインダクタンスＬｒとコンデンサＣｒとの直列共振電流の半波の期間よりも短くなる。
直流入力電圧に変動がある場合、最小入力電圧Ｖｉｎ（ｍｉｎ）でＭ＜１とする必要があり、式（１）から絶縁トランスの巻数比ｎは式（４）で求められる。なお、巻数比ｎは特に定めなくても、回路動作上は全く問題ないものである。
ｎ＜０．５Ｖｉｎ（ｍｉｎ）／Ｖｏ…（４）

また、Ｑ１，Ｑ２のターンオフ時には励磁電流Ｉｍに直列共振電流が重畳しているため、励磁インダクタンスＬｍの値が大きくてもＱ１，Ｑ２は零電圧ターンオンが可能となることから無効電力が低減できる。
以上より、励磁インダクタンスによる無効電力の低減，整流ダイオードの損失低減，スイッチング周波数の増加抑制の両立が可能となり、スイッチング電源の変換効率が向上される。

Ｖｉｎ…直流電源、Ｑ１，Ｑ２…ＭＯＳＦＥＴ、Ｔ１…絶縁トランス、Ｌｒ…リーケージインダクタンス、Ｌｍ…励磁インダクタンス、Ｎｐ１…１次巻線、Ｎｓ１，Ｎｓ２…２次巻線、Ｌｚ…インダクタ、Ｃｒ，Ｃｏ，Ｃｔ…コンデンサ、Ｄ１，Ｄ２…整流ダイオード、Ｒｏ…負荷、Ｃｏｎｔ…制御回路、Ｅ／Ａ…誤差増幅手段、Ｒ１，Ｒ２，Ｒ３，Ｒｐｆｍ，Ｒｐｗｍ，Ｒｆｍin…抵抗、ＩＣ１…シャントレギュレータ、ＰＣ１…フォトカプラ、Ｐ．Ｃｏｎｔ…ゲートパルス制御手段、ＶＣＯ…発振回路、ＣＲＭＲ…カレントミラー回路、ＦＩＦＲ…周波数固定手段、Ｉｄ…定電流回路、ＣＰ１，ＣＰ２，ＣＰ３…コンパレータ、ＲＳＦＦ…ＲＳフリップフロップ回路、ＴＦＦ…Ｔフリップフロップ回路、ＶＲＥＦ…制御基準電源、ＰＷＭ…パルス幅制御回路、ＣＨＴ…チャタリング防止回路、Ｖｌｉｍ…周波数設定基準電圧、Ｄｃ…ダイオード、ＡＭＰ１…オペアンプ、Ｇ．Ｃｏｎｔ…ゲート駆動手段、ＧＤ１，ＧＤ２…ゲートドライバ、ＯＮ−Ｄｅｌａｙ１，ＯＮ−Ｄｅｌａｙ２…デッドタイム設定回路、Ｌｏｇｉｃ…ロジック回路、ＡＮＤ１，ＡＮＤ２…ＡＮＤゲート。

Claims (2)

1. 直流電源の正極と負極との間に第１および第２のスイッチ素子の直列回路を接続し、インダクタと絶縁トランスの１次巻線とコンデンサとの直列回路を前記第１または第２のスイッチ素子と並列に接続し、前記スイッチ素子を交互にオンオフさせることで前記絶縁トランスに備えられた２次巻線に発生する電圧を２つのダイオードで半波ずつ整流平滑して直流出力を得るとともに、負荷が所定値より重いとき、負荷に応じて前記第１および第２のスイッチ素子のスイッチング周波数を制御する周波数制御領域と、負荷が前記所定値より軽いとき、前記第１および第２のスイッチ素子のスイッチング周波数を一定として負荷に応じてスイッチングパルスの幅を制御するパルス幅制御領域とを備え、かつ、前記第１および第２のスイッチ素子のオン期間が、常に、前記インダクタと前記絶縁トランスのリーケージインダクタンスと前記コンデンサとの直列共振電流の半波の期間よりも短くなるように、前記絶縁トランスの１次−２次間の巻数比を設定したスイッチング電源において、
   前記第１および第２のスイッチ素子のオンオフを制御する制御回路は、前記直流出力電圧を一定の設定値に制御するための誤差増幅回路と、前記誤差増幅回路の出力信号レベルに応じてスイッチング周波数を制御するための発振回路と、前記パルス幅制御領域において前記発振回路の発振周波数を上限値に制限することにより前記スイッチング周波数を固定する周波数固定回路と、前記周波数制御領域では前記第１および第２のスイッチ素子のオン時間幅を互いに５０％デューティとなるように制御し、前記パルス幅制御領域では前記第１および第２のスイッチ素子のオン時間幅を前記誤差増幅回路の出力信号レベルに応じて互いに等しい幅となるように制御するパルス幅制御回路と、を備えることを特徴とするスイッチング電源。
2. 前記絶縁トランスを構成するフェライトコアにはエアギャップを設けないことを特徴とする請求項１に記載のスイッチング電源。

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