JP4828560B2 - 三角波生成回路および台形波生成回路 - Google Patents

Description

本発明は、基準クロック信号に同期した三角波を発生させる三角波生成回路および台形波を発生させる台形波生成回路に関する。

三角波生成回路または台形波生成回路は、方形波を積分する方法や、容量負荷の充電・放電を方形波で切り替える方法により三角波または台形波を発生させている。

図１９は、従来の三角波生成回路の構成例を示す（特許文献１）。本構成は、容量負荷の充電・放電を方形波で切り替えることにより三角波を発生させるとともに、ＰＬＬ（位相同期）技術を用いて三角波の周期を基準クロック信号に同期させる波形制御回路を付加したものである。

図１９において、三角波生成回路は、充放電回路５０Ａ、負荷容量６０、バッファ７０および波形制御回路８０を備え、充放電回路５０Ａの出力により負荷容量６０を充放電し、バッファ７０から三角波の出力信号を出力する構成である。

波形制御回路８０は、２つの比較回路８１，８２、ＳＲラッチ８３、位相比較器８４、ループフィルタ８５により構成される。２つの比較回路８１，８２は、バッファ７０の出力信号（三角波）と高電位Ｖref-H および低電位Ｖref-L をそれぞれ比較する。三角波がＶref-H またはＶref-L になったときに、比較回路８１，８２の出力をＳＲラッチ８３でラッチすることにより、三角波の位相が図２０に示すように検出される。このＳＲラッチ８３の出力信号は、負荷容量６０の充電／放電の切替タイミングとなる充放電切替信号として充放電回路５０Ａに入力する。また、位相比較器８４は、ＳＲラッチ８３の出力信号（三角波の位相）と基準クロック信号の位相を比較し、位相の進みや遅れに対応したパルス信号をループフィルタ８５へ出力する。ループフィルタ８５は、位相比較器８４が出力するパルス信号を積分し、充放電回路５０Ａの充放電電流を増減する充放電電流調整信号（アナログ電圧）を生成して充放電回路５０Ａへ出力する。

図２１は、充放電回路５０Ａの構成例を示す。
図２１において、波形制御回路８０から出力される充放電電流調整信号は基準電流発生回路５１に入力され、バイアス電圧を制御して発生する基準電流を変化させる。この基準電流が変化すると、それに応じて定電流回路５２，５３の電流が変化し、充放電切替信号によって開閉するスイッチ５４，５５を介して、負荷容量６０に対する充放電電流を増減させる。これにより、出力される三角波のスルーレート（波形の傾き）が変化し、最終的に基準クロック信号と三角波の周期が同じになるように制御される。また、電源電圧変動等のノイズにより位相がずれた場合も、基準クロック信号との位相差がゼロに復帰するように調整される。
特開２００４−７３２４号公報

ところで、従来の三角波生成回路は、出力される三角波と基準クロック信号の位相がずれている場合に、充放電電流を調整して三角波のスルーレートを変化させる構成であった。そのため、三角波の周期がずれることになり、三角波と基準クロック信号が同期するまでに時間がかかり、また同調する範囲にも限界があった。

また、三角波のスルーレートを変化させるためにループフィルタ等の高精度なアナログ部品（容量や抵抗）を用い、またそれらを外付け部品として取り付ける構成では、三角波生成回路の小型化の大きな妨げになる。

さらに、図１９に示すような従来の三角波生成回路では、三角波と台形波を同じ回路構成で発生させることはできず、台形波を発生する場合には別途、専用の構成を有する台形波生成回路を用意する必要がある。

本発明は、基準クロック信号に対する三角波および台形波の同調範囲を広げることができ、さらに三角波および台形波を同じ回路構成で生成することができる三角波生成回路および台形波生成回路を提供することを目的とする。

また、本発明は、ループフィルタ等の高精度なアナログ部品を不要とすることができる三角波生成回路および台形波生成回路を提供することを目的とする。

本発明は、充放電回路に充放電切替信号を入力して負荷容量の充電・放電を切り替えることにより、２つの異なる電位間で傾きを有する三角波を発生させるとともに、三角波の位相を検出して三角波と基準クロック信号の位相差を検出し、その位相差に対応して充放電回路の充放電電流を調整する充放電電流調整信号を生成して三角波の傾きを制御し、三角波の周期と基準クロック信号の周期が同期するように制御する波形制御回路を含む三角波生成回路において、波形制御回路は、基準クロック信号に対する三角波の位相の進み遅れと位相差に対応して、充放電回路の充電および放電を許可するか停止するかを決定する充放電許可信号を生成する位相調整回路を備え、充放電回路は、充放電許可信号を入力して負荷容量に対する充電および放電を制御する構成である。

本発明の三角波生成回路の位相調整回路は、基準クロック信号の半周期を基準に三角波の位相を検出し、三角波の半周期が基準クロック信号の半周期よりも長いときに「０」、三角波の半周期が基準クロック信号の半周期より短いか同じときに「１」となるスルーレート信号を生成するスルーレート信号生成回路と、基準クロック信号と三角波の位相差に対応する位相差信号を生成し、スルーレート信号が「１」のときに充放電回路の充電および放電を停止する期間を含む充放電許可信号を出力し、スルーレート信号が「０」のときに充放電回路の充電および放電を許可する充放電許可信号を出力する充放電許可信号生成回路と、スルーレート信号が「１」のときに基準クロック信号を選択し、スルーレート信号が「０」のときに三角波の位相に対応する信号を選択し、充放電切替信号として出力するセレクタとを備える。

本発明の三角波生成回路は、負荷容量の代わりに可変容量を用い、充放電電流調整信号に代わる可変容量制御信号を可変容量に入力し、充放電回路の充放電電流を調整する代わりに、可変容量の容量値を調整して三角波の傾きを制御する構成である。

本発明の三角波生成回路は、負荷容量の代わりに可変容量を用い、充放電電流調整信号を充放電回路および可変容量に入力し、充放電回路の充放電電流を調整するとともに、可変容量の容量値を調整して三角波の傾きを制御する構成である。

本発明の三角波生成回路の可変容量は、各容量値が２の羃乗の大きさに設定され、オンオフ制御される複数ｎ個の固定容量を並列接続したディジタル可変容量とし、可変容量制御信号は、基準クロック信号に対する三角波の位相の進み遅れに応じてカウントアップまたはカウントダウンを行うｎビットのアップダウンカウンタの出力とし、そのｎビットの出力によりディジタル可変容量の各固定容量をオンオフ制御する構成である。

本発明の三角波生成回路は、アップダウンカウンタが基準クロック信号と三角波の位相差に対応する位相差信号をクロック入力とし、スルーレート信号が「１」のときにカウントアップし、スルーレート信号が「０」のときにカウントダウンする構成である。

本発明の三角波生成回路は、スルーレート信号の変化タイミングでアップダウンカウンタのカウント動作が停止するように、そのクロック入力となる位相差信号を無効とするパルス制御回路を備える。

本発明の台形波生成回路は、本発明の三角波生成回路のパルス制御回路で位相差信号が無効となるパルス幅を調整し、位相差信号のパルス幅が所定値以下のときに位相差信号を無効にして台形波を出力する構成である。

本発明の三角波生成回路または台形波生成回路は、２つの異なる電位の一方を選択するセレクタと、三角波または台形波とセレクタで選択された一方の電位を比較し、三角波または台形波の周期に対応する位相を検出するとともに、当該位相検出によりセレクタを切り替えて他方の電位と比較する比較回路とを備える。

本発明の三角波生成回路または台形波生成回路は、三角波または台形波のスルーレートが基準クロック信号の周期に対して極端に大きい場合でも、充放電許可信号を用いて充電および放電を停止して基準クロック信号の周期に強制的に同期させる構成である。したがって、三角波または台形波の周波数がどんなに高くても位相調整が可能となり、基準クロック信号に同調できる範囲を広くすることができる。

さらに、三角波生成回路と同じ構成で回路の調整値を設定することにより、簡単に台形波生成回路として構成することができる。

また、ディジタル可変容量を用い、さらにアップダウンカウンタでディジタルの可変容量制御信号を生成する構成により、ループフィルタ等の高精度なアナログ部品を不要とすることができ、三角波生成回路または台形波生成回路の小型化を実現するとともに、ディジタル制御によりスルーレートの制御を簡単に行うことが可能となる。

このように本発明は、スタンダードなディジタルＣＭＯＳプロセスで高精度な三角波生成回路または台形波生成回路をＩＣチップ内にコンパクトに実現することができ、様々なＬＳＩへの内蔵が可能となる。その結果、量産化に適し、低コスト化を達成することができる。

（第１の実施形態）
図１は、本発明の三角波生成回路の第１の実施形態を示す。図２は、スルーレート信号生成回路１２の構成例を示す。図３は、本発明の三角波生成回路の第１の実施形態の動作例を示す。

図１において、本実施形態の三角波生成回路は、図１９に示す従来の充放電回路５０Ａに代えて、充放電の許可／停止の機能が追加された充放電停止機能付き充放電回路５０Ｂを備え、波形制御回路８０に位相調整回路１０を追加した構成である。位相調整回路１０は、セレクタ１１、スルーレート信号生成回路１２および充放電許可信号生成回路１３により構成される。ＳＲラッチ８３の出力および基準クロック信号は、位相調整回路１０のセレクタ１１、スルーレート信号生成回路１２、充放電許可信号生成回路１３、位相比較器８４にそれぞれ入力される。

スルーレート信号生成回路１２は、図２に示すように、ＳＲラッチ８３の出力をＤ端子に入力し、基準クロック信号をクロック端子ＣＫに入力するＤラッチ１２１と、ＳＲラッチ８３の出力を反転してＤ端子に入力し、基準クロック信号を反転してクロック端子ＣＫに入力するＤラッチ１２２と、Ｄラッチ１２１，１２２の各出力を基準クロック信号に応じて切り替え、スルーレート信号として出力するセレクタ１２３により構成される。このスルーレート信号は、図３(1) 〜(4) に示すように、ＳＲラッチ８３の出力状態を基準クロック信号の立ち上がりおよび立ち下がりのタイミングで保持する信号であり、基準クロック信号の半周期に対して、三角波の傾きが大きく三角波の位相が進んでいる場合に「１：over」となり、三角波の傾きが小さく三角波の位相が遅れている場合に「０：under 」となる。

なお、三角波と基準クロック信号が同期状態のときは、スルーレート信号は原理的に振動するが三角波生成に支障はない。図３に示す例は、三角波と基準クロック信号が同期状態のときにスルーレート信号が「１：over」に固定されるように、例えば基準クロック信号にわずかな遅延を与えてスルーレート信号生成回路１２に入力する構成としている。

充放電許可信号生成回路１３は、ＳＲラッチ８３の出力および基準クロック信号を入力するＥＸ−ＯＲ（排他的論理和回路）１３１と、ＥＸ−ＯＲ１３１の出力とスルーレート信号を入力するＮＡＮＤ（否定論理積回路）１３２により構成され、ＮＡＮＤ１３２の出力が充放電許可信号として充放電停止機能付き充放電回路５０Ｂに入力する。充放電許可信号は、図３(1),(3),(5),(6) に示すように、ＳＲラッチ８３の出力と基準クロック信号との位相差信号であり、三角波の周期が基準クロック信号よりも短い場合は「０」となり、負荷容量６０に対する充電または放電が停止し、波形が保持された状態で図３(2) に示すように台形状になる。ただし、スルーレート信号が「１：over」の場合はその位相差信号（ＥＸ−ＯＲ１３１出力）が出力され、「０：under 」の場合は常に「１」に固定される。これにより、三角波の傾きが大きくその周期が基準クロック信号よりも短い場合には、充放電許可信号を「０」にして充放電を停止し、波形を保持して強制的に基準クロック信号の位相に合わせることができる。

また、スルーレート信号生成回路１２から出力されるスルーレート信号は、セレクタ１１でＳＲラッチ８３の出力と基準クロック信号を切り替える切替制御信号になる。セレクタ１１は、スルーレート信号が「１：over」の場合は基準クロック信号を選択し、「０：under 」の場合はＳＲラッチ８３の出力を選択し、充放電切替信号として充放電停止機能付き充放電回路５０Ｂに入力する。

以上の構成により、出力される三角波は、どんな高い周波数からでもすばやく基準クロック信号に位相同期させることが可能となる。

図４は、充放電停止機能付き充放電回路５０Ｂの第１の構成例を示す。
図４において、波形制御回路８０から出力される充放電電流調整信号は基準電流発生回路５１に入力され、発生する基準電流を変化させる。この基準電流が変化すると、それに応じて定電流回路５２，５３の電流が変化し、充放電切替信号によって開閉するスイッチ５４，５５を介して、負荷容量６０に対する充放電電流を増減させる。また、この充放電電流は、充放電許可信号によって開閉するスイッチ５６で出力がオンオフされる。これにより、出力される三角波のスルーレート（波形の傾き）および波形保持期間が変化し、最終的に基準クロック信号と三角波の周期が同じになるように制御される。

図５は、充放電停止機能付き充放電回路５０Ｂの第２の構成例を示す。
本構成例は、充放電許可信号によって開閉するスイッチ５７，５８を、充放電切替信号によって開閉するスイッチ５４，５５に直列に挿入した構成であり、その他は第１の構成例と同様である。これにより、充放電切替信号によりスイッチ５４，５５が切り替わるときに、過渡的に流れる貫通電流を遮断または低減することができる。

（第２の実施形態）
図６は、本発明の三角波生成回路の第２の実施形態を示す。
本実施形態の特徴は、第１の実施形態の負荷容量６０に代えて、波形制御回路８０のループフィルタ８５から出力される可変容量制御信号（アナログ電圧）により容量値が変化する可変容量回路６１を用いるところにある。充放電停止機能付き充放電回路５０Ｃは、第１の実施形態の充放電停止機能付き充放電回路５０Ｂから充放電電流の制御部を省いた構成であり、充放電電流調整信号（アナログ電圧）の入力がなく可変容量回路６１に対する充放電電流は一定値となる。これにより、三角波生成回路の回路構成が簡単になる。なお、波形制御回路８０のループフィルタ８５から出力される可変容量制御信号（アナログ電圧）は、第１の実施形態における充放電電流調整信号（アナログ電圧）と同じ信号である。

本実施形態の三角波生成回路の動作は、基本的に第１の実施形態の動作と同じであるが、充放電電流を増減させて波形の傾き調整を行うのではなく、負荷容量を増減させて波形の傾き調整を行うものである。

図７は、可変容量回路６１の構成例を示す。ここでは、ＭＯＳトランジスタを用いた例を示す。図７(1) において、ＭＯＳトランジスタのソース端とドレイン端子を短絡し、ゲート端子とソース・ドレイン端子の間に形成される容量を、ソース・ドレイン端子に印加する充放電電流調整信号（アナログ電圧）で制御することにより調整する。可変容量回路６１のアースは、交流信号におけるＧＮＤ電位を意味し、いわゆるＡＣ ＧＮＤである。したがって、この場合のアース電位はソース・ドレイン端子に印加される電位であり、直流信号における０Ｖである必要はない。また、図７(2) に示すように、ゲート端子の電圧を制御することにより、容量値を可変調整する構成でもよい。

（第３の実施形態）
図８は、本発明の三角波生成回路の第３の実施形態を示す。
本実施形態の特徴は、第１の実施形態と第２の実施形態を組み合わせた構成であり、充放電電流調整信号（アナログ電圧）を入力する充放電停止機能付き充放電回路５０Ｂで充放電電流を増減し、さらに充放電電流調整信号（アナログ電圧）を可変容量制御信号（アナログ電圧）として入力する可変容量回路６１で負荷容量を増減し、両機能により波形の傾き調整を行う。これにより、スルーレートの制御性を高めることができる。

（第４の実施形態）
図９は、本発明の三角波生成回路の第４の実施形態を示す。
本実施形態の特徴は、第２の実施形態のアナログ的に容量が変化する可変容量回路６１に代えて、ディジタル的に容量が変化するディジタル可変容量回路６２を用い、波形制御回路８０のループフィルタ８５に代えてｎビットのアップダウンカウンタ２１を用い、アップダウンカウンタ２１からディジタル可変容量回路６２へ可変容量制御信号（ディジタル電圧）を出力するところにある。

図１０は、ディジタル可変容量回路６２の構成例を示す。ここでは、ＭＯＳトランジスタを用いた例を示し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるＭＯＳ容量を複数ｎ個備え、各ＭＯＳ容量のサイズを基準値（Ｗｎ）の２の羃乗に配置し、ディジタル的にオンオフするように構成される。本構成例のディジタル可変容量回路６２は５ビット構成に対応するものであり、図７に示す可変容量回路６１と同様に、ＭＯＳトランジスタのソース端とドレイン端子を短絡し、ゲート端子とソース・ドレイン端子の間に形成される容量を容量素子として用いる構成になっている。本構成により、高精度なアナログ部品（容量や抵抗）を用いるループフィルタ８５が不要となり、三角波生成回路を小型化することができる。

本実施形態の三角波生成回路の動作は、基本的に第２の実施形態の動作と同じであるが、位相比較器８４のＵＰ出力およびＤＷ出力をｎビットのアップダウンカウンタ２１でカウントアップおよびカウントダウンする。カウンタの各桁を出力信号とし、ｎビットのＬＳＢがディジタル可変容量回路６２の最もサイズの小さいＭＯＳ容量のオンオフを制御し、順次ＭＯＳ容量に接続し、ＭＳＢがディジタル可変容量回路６２の最もサイズの大きいＭＯＳ容量のオンオフを制御する。これにより、カウンタ出力値が大きくなるほど負荷容量が大きくなりスルーレートが小さくなり、カウンタ出力値が小さくなるほど負荷容量が小さくなりスルーレートが大きくなる。

ここで、アップダウンカウンタ２１の初期値を例えば「０」とした場合に、その初期値に対応するスルーレートの初期状態が大きくなるように充放電電流値を設定しておき、カウンタ出力値が０からカウントアップし、負荷容量を大きくしてスルーレートが小さくなるようにする。

また、第３の実施形態のように、充放電停止機能付き充放電回路５０Ｃが可変容量制御信号（ディジタル電圧）に応じて充放電電流を調整することも可能であるが、その場合には可変容量制御信号（ディジタル電圧）をアナログ電圧に変換する機能を備える必要がある。

（第５の実施形態）
図１１は、本発明の三角波生成回路の第５の実施形態を示す。図１２は、本発明の三角波生成回路の第５の実施形態の動作例を示す。

本実施形態の特徴は、第４の実施形態の位相比較器８４およびアップダウンカウンタ２１に代えて、モード（ＵＰ／ＤＷ）切替端子を有するアップダウンカウンタ２２を用いるところにある。アップダウンカウンタ２２は、スルーレート信号生成回路１２から出力されるスルーレート信号をモード（ＵＰ／ＤＷ）切替端子に入力し、充放電許可信号生成回路１３のＥＸ−ＯＲ１３１の出力をクロック端子ＣＫに入力し、スルーレート信号に応じてＥＸ−ＯＲ出力パルスをカウントアップまたはカウントダウンし、ディジタル可変容量回路６２へ可変容量制御信号（ディジタル電圧）を出力する。本構成により、高精度なアナログ部品（容量や抵抗）を用いるループフィルタ８５が不要となり、さらに位相比較器８４も不要になるので、さらに三角波生成回路を小型化することができる。

本実施形態の三角波生成回路の動作は、スルーレート信号が「１：over」のときにアップダウンカウンタ２２がＵＰモードになり、ＥＸ−ＯＲ出力パルスをカウントアップする。すなわち、スルーレート（三角波の傾き）が大きいときにスルーレート信号が「１：over」となるので、カウントアップによりカウンタ出力値が大きくなり、ディジタル可変容量回路６２の負荷容量が大きくなってスルーレートが小さくなる。一方、スルーレート信号が「０：under 」のときにアップダウンカウンタ２２がＤＷモードになり、ＥＸ−ＯＲ出力パルスをカウントダウンする。すなわち、スルーレート（三角波の傾き）が小さいときにスルーレート信号が「０：under 」となるので、カウントダウンによりカウンタ出力値が小さくなり、ディジタル可変容量回路６２の負荷容量が小さくなってスルーレートが大きくなる。

（第６の実施形態）
図１３は、本発明の三角波生成回路の第６の実施形態を示す。
本実施形態の特徴は、第５の実施形態のアップダウンカウンタ２２において、スルーレート信号のエッジでクロック端子ＣＫに入力するＥＸ−ＯＲ出力パルスをカウントしないように制御するパルス制御回路２３を備えるところにある。

図１４は、パルス制御回路２３の構成例を示す。図１５は、パルス制御回路２３の各部の動作例を示す。
パルス制御回路２３は、遅延線２３１、パルス幅短縮部２３２、パルス幅伸長部２３３、エッジ検出部２３４およびＡＮＤ２３５により構成される。遅延線２３１は、充放電許可信号生成回路１３のＥＸ−ＯＲ１３１からＥＸ−ＯＲ出力を入力し、スルーレート信号のエッジの直前に発生する所定のパルス幅以下のＥＸ−ＯＲ出力がエッジの後ろになるような遅延を与えてパルス幅短縮部２３２へ出力する。

パルス幅短縮部２３２は遅延線とＡＮＤにより構成され、図１５(1) に示すように、遅延線で与えられる遅延時間以下のパルス幅のＥＸ−ＯＲ出力が消滅する。パルス幅短縮部２３２とカスケードに接続されるパルス幅伸長部２３３は遅延線とＯＲにより構成され、図１５(1) に示すように、パルス幅短縮部２３２でパルス幅が短縮されたＥＸ−ＯＲ出力のパルス幅を伸長して元に戻す。ここでは、パルス幅短縮部２３２の遅延線で与えられる遅延時間以下のパルス幅のＥＸ−ＯＲ出力で、アップダウンカウンタ２２がカウントしないように制御する。この機能は動作ノイズ等による短パルスを除去するとともに、後述する台形波の生成に利用される。

エッジ検出部２３４は遅延線とＥＸ−ＮＯＲ（排他的否定論理和回路）により構成され、図１５(2) に示すように、遅延線で与えられる遅延時間だけ、スルーレート信号のエッジの後ろに「０」の区間が生成する。パルス幅伸長部２３３の出力とエッジ検出部２３４の出力はＡＮＤ２３５に入力され、スルーレート信号のエッジの後のＥＸ−ＯＲ出力をマスクするとともに、他のＥＸ−ＯＲ出力がアップダウンカウンタ２２のクロックＣＫの入力となる。

図１６は、本発明の三角波生成回路の第６の実施形態の動作例を示す。本実施形態の三角波生成回路の動作は、基本的に第５の実施形態の動作と同じであるが、図１６(8) に示すように、アップダウンカウンタ２２のＣＫ入力は、ＥＸ−ＯＲ出力を図１４の遅延線２３１の遅延時間だけ遅らせるとともに、アップダウンカウンタ１１のＵＰ／ＤＷ入力となるスルーレート信号のエッジの後ろのＥＸ−ＯＲ出力がマスクされる。これにより、本来カウントアップすべきときにスルーレート信号が変化したためにカウントダウンするケースや、その逆のケースなど、スルーレート信号変化時の不適切なカウントアップ／ダウンを回避することができ、三角波の収束がよくなって早い同期が可能となる。

また、本実施形態の三角波生成回路では、パルス幅短縮部２３２の遅延線で与えられる遅延時間を適宜設定することが可能である。この遅延時間を適宜設定し、三角波と基準クロック信号の位相差が所定値になったときに、すなわちＥＸ−ＯＲ出力のパルス幅が遅延時間未満になったときに消滅させ、アップダウンカウンタ２２のＣＫ入力にパルスが入力しなくなるように設定する。この構成では、図１７に示すように、スルーレート信号が「１：over」で、充放電許可信号がオフになるとディジタル可変容量回路６２に対する充電および放電が停止し、波形が保持された状態になって台形波が生成される。

（第７の実施形態）
図１８は、本発明の三角波生成回路の第７の実施形態を示す。
本実施形態の特徴は、第１〜第６の実施形態の波形制御回路８０の２つの比較回路８１，８２およびＳＲラッチ８３に代えて、１つの比較回路２４およびセレクタ２５を用いたところにある。なお、図１８では、第６の実施形態に適用した例を示すが、第１〜第５の実施形態にも同様に適用可能である。

比較回路２４は、バッファ７０の出力信号（三角波）と、セレクタ２５で選択された高電位Ｖref-H または低電位Ｖref-L を比較する。三角波がＶref-H またはＶref-L になったときに、比較回路２４の出力を位相調整回路１０に入力するとともに、セレクタ２５の切り替えに用いる。これにより、三角波がＶref-H またはＶref-L になったことを交互に検出し、ＳＲラッチ８３と同様の機能を実現することができる。また、本構成では、２つの比較回路８１，８２のオフセット電圧の違いによる動作誤差がなくなり、さらに回路構成を簡単にすることができる。

本発明の三角波生成回路の第１の実施形態を示す図。 スルーレート信号生成回路１２の構成例を示す図。 本発明の三角波生成回路の第１の実施形態の動作例を示すタイムチャート。 充放電停止機能付き充放電回路５０Ｂの第１の構成例を示す図。 充放電停止機能付き充放電回路５０Ｂの第２の構成例を示す図。 本発明の三角波生成回路の第２の実施形態を示す図。 可変容量回路６１の構成例を示す図。 本発明の三角波生成回路の第３の実施形態を示す図。 本発明の三角波生成回路の第４の実施形態を示す図。 ディジタル可変容量回路６２の構成例を示す図。 本発明の三角波生成回路の第５の実施形態を示す図。 本発明の三角波生成回路の第５の実施形態の動作例を示すタイムチャート。 本発明の三角波生成回路の第６の実施形態を示す図。 パルス制御回路２３の構成例を示す図。 パルス制御回路２３の各部の動作例を示す図。 本発明の三角波生成回路の第６の実施形態の第１の動作例を示すタイムチャート。 本発明の三角波生成回路の第６の実施形態の第２の動作例を示すタイムチャート。 本発明の三角波生成回路の第７の実施形態を示す図。 従来の三角波生成回路の構成例を示す図。 従来の三角波生成回路の動作例を示すタイムチャート。 充放電回路５０Ａの構成例を示す図。

符号の説明

１０ 位相調整回路
１１ セレクタ
１２ スルーレート信号生成回路
１２１，１２２ Ｄラッチ
１２３ セレクタ
１３ 充放電許可信号生成回路
１３１ ＥＸ−ＯＲ（排他的論理和回路）
１３２ ＮＡＮＤ（否定論理積回路）
２１，２２ アップダウンカウンタ
２３ パルス制御回路
２３１ 遅延線
２３２ パルス幅短縮部
２３３ パルス幅伸長部
２３４ エッジ検出部
２３５ ＡＮＤ
２４ 比較回路
２５ セレクタ
５０Ａ 充放電回路
５０Ｂ，５０Ｃ 充放電停止機能付き充放電回路
６０ 負荷容量
６１ 可変容量回路
６２ ディジタル可変容量回路
７０ バッファ
８０ 波形制御回路
８１，８２ 比較回路
８３ ＳＲラッチ
８４ 位相比較器
８５ ループフィルタ

Claims (10)

1. 充放電回路に充放電切替信号を入力して負荷容量の充電・放電を切り替えることにより、２つの異なる電位間で傾きを有する三角波を発生させるとともに、三角波の位相を検出して三角波と基準クロック信号の位相差を検出し、その位相差に対応して前記充放電回路の充放電電流を調整する充放電電流調整信号を生成して三角波の傾きを制御し、三角波の周期と基準クロック信号の周期が同期するように制御する波形制御回路を含む三角波生成回路において、
   前記波形制御回路は、前記基準クロック信号に対する前記三角波の位相の進み遅れと前記位相差に対応して、前記充放電回路の充電および放電を許可するか停止するかを決定する充放電許可信号を生成する位相調整回路を備え、
   前記充放電回路は、前記充放電許可信号を入力して前記負荷容量に対する充電および放電を制御する構成である
   ことを特徴とする三角波生成回路。
2. 請求項１に記載の三角波生成回路において、
   前記位相調整回路は、
   前記基準クロック信号の半周期を基準に前記三角波の位相を検出し、前記三角波の半周期が前記基準クロック信号の半周期よりも長いときに「０」、前記三角波の半周期が前記基準クロック信号の半周期より短いか同じときに「１」となるスルーレート信号を生成するスルーレート信号生成回路と、
   前記基準クロック信号と前記三角波の位相差に対応する位相差信号を生成し、前記スルーレート信号が「１」のときに前記充放電回路の充電および放電を停止する期間を含む前記充放電許可信号を出力し、前記スルーレート信号が「０」のときに前記充放電回路の充電および放電を許可する前記充放電許可信号を出力する充放電許可信号生成回路と、
   前記スルーレート信号が「１」のときに前記基準クロック信号を選択し、前記スルーレート信号が「０」のときに前記三角波の位相に対応する信号を選択し、前記充放電切替信号として出力するセレクタと
   を備えたことを特徴とする三角波生成回路。
3. 請求項２に記載の三角波生成回路において、
   前記負荷容量の代わりに可変容量を用い、
   前記充放電電流調整信号に代わる可変容量制御信号を前記可変容量に入力し、前記充放電回路の充放電電流を調整する代わりに、前記可変容量の容量値を調整して前記三角波の傾きを制御する構成である
   ことを特徴とする三角波生成回路。
4. 請求項２に記載の三角波生成回路において、
   前記負荷容量の代わりに可変容量を用い、
   前記充放電電流調整信号を前記充放電回路および前記可変容量に入力し、前記充放電回路の充放電電流を調整するとともに、前記可変容量の容量値を調整して前記三角波の傾きを制御する構成である
   ことを特徴とする三角波生成回路。
5. 請求項３に記載の三角波生成回路において、
   前記可変容量は、各容量値が２の羃乗の大きさに設定され、オンオフ制御される複数ｎ個の固定容量を並列接続したディジタル可変容量とし、
   前記可変容量制御信号は、前記基準クロック信号に対する前記三角波の位相の進み遅れに応じてカウントアップまたはカウントダウンを行うｎビットのアップダウンカウンタの出力とし、そのｎビットの出力により前記ディジタル可変容量の各固定容量をオンオフ制御する構成である
   ことを特徴とする三角波生成回路。
6. 請求項５に記載の三角波生成回路において、
   前記アップダウンカウンタが前記基準クロック信号と前記三角波の位相差に対応する前記位相差信号をクロック入力とし、前記スルーレート信号が「１」のときにカウントアップし、前記スルーレート信号が「０」のときにカウントダウンする構成である
   ことを特徴とする三角波生成回路。
7. 請求項６に記載の三角波生成回路において、
   前記スルーレート信号の変化タイミングで前記アップダウンカウンタのカウント動作が停止するように、そのクロック入力となる前記位相差信号を無効とするパルス制御回路を備えた
   ことを特徴とする三角波生成回路。
8. 請求項７に記載の三角波生成回路の前記パルス制御回路で前記位相差信号が無効となるパルス幅を調整し、前記位相差信号のパルス幅が所定値以下のときに前記位相差信号を無効にして台形波を出力する構成である
   ことを特徴とする台形波生成回路。
9. 請求項１〜請求項７のいずれかに記載の三角波生成回路において、
   ２つの異なる電位の一方を選択するセレクタと、
   前記三角波と前記セレクタで選択された一方の電位を比較し、前記三角波の周期に対応する位相を検出するとともに、当該位相検出により前記セレクタを切り替えて他方の電位と比較する比較回路と
   を備えたことを特徴とする三角波生成回路。
10. 請求項８に記載の台形波生成回路において、
    ２つの異なる電位の一方を選択するセレクタと、
    前記台形波と前記セレクタで選択された一方の電位を比較し、前記台形波の周期を対応する位相を検出するとともに、当該位相検出により前記セレクタを切り替えて他方の電位と比較する比較回路と
    を備えたことを特徴とする台形波生成回路。

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