WO2007097465A1 - 信号比較回路および電力変換装置 - Google Patents

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WO2007097465A1
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Fujio Kurokawa
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Nagasaki University, National University Corporation
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Definitions

  • the present invention provides a signal for generating a target signal from an analog quantity and a digital quantity.
  • the present invention relates to a power conversion device equipped with a signal comparison circuit that can perform on / off control of a current flowing from a power source to a reactor with high accuracy and can digitize a control arithmetic circuit.
  • the power conversion device 9 includes a control circuit 9 1, a drive circuit 9 2, and a. ′ Inverter circuit 9 3.
  • the converter circuit 93 includes a power supply E i, a transistor switch T r, a current detection resistor R s , a rear tower L, a flywheel diode FD, and an output capacitor C.
  • the control circuit 9 1 has an output voltage e. And the current flowing through the rear tail L is detected as the voltage drop e s of the resistor R s , e. Is e.
  • the input current ii is controlled by turning on / off the transistor switch T r with reference to the value of the voltage drop e s so that it approaches * (so that the deviation becomes zero). is doing.
  • the comparator compares the peak voltage e p and the voltage V s (generated by applying a predetermined gain A cc to the voltage drop e s ) and compares the comparison result with the drive signal S s (sample Input to the FF circuit operating at the cycle T s ).
  • the control signal Sc is generated with a time duration until the peak voltage e p is reached.
  • Driving circuit 9 based on the control signal S c, you turning on and off the transistor sweep rate pitch T r.
  • the response accuracy (control accuracy) of the power conversion circuit 9 in FIG. 19 depends on the resolution of the control signal SC as shown in FIG. At present, the frequency of a practical oscillator used for the power conversion circuit 9 is at most 100 MHz, so the response accuracy of the power conversion circuit 9 is also within this range. '' Disclosure of the invention
  • An object of the present invention is to provide a signal comparison circuit and a power conversion device that can perform on / off control of a current flowing from a power source toward a reactor with high accuracy and can digitize a control arithmetic circuit.
  • the signal 'comparison circuit of the present invention is summarized as (1) or (2).
  • a first integrating circuit for inputting a reference signal and outputting an integral value
  • a second integrating circuit for inputting an analog quantity and outputting an integrated value
  • An operation signal generating circuit for shifting the operation start timing of the circuit with respect to the operation start timing of the second integration circuit;
  • a signal comparison circuit comprising: a target signal generation circuit that compares the time until each of the first integration circuit and the second integration circuit reaches a threshold value and generates the target signal.
  • the gist of the power converter of the present invention is (3) to (6).
  • An output voltage detection circuit and a current control circuit are provided, and the current control circuit is based on a deviation between the output voltage value, which is the first analog amount detected by the output voltage detection circuit, and a target output voltage value. Therefore, in the power conversion device equipped with the signal comparison circuit that controls on / off of the current flowing from the DC power source that is the second analog amount toward the reactor,
  • the output voltage detection circuit includes:
  • the timing of the rising of the reference clock signal is determined for the time corresponding to the digital value that is the digital quantity corresponding to the deviation between the output voltage value and the target output voltage value.
  • An operation amount signal generation circuit as the operation signal generation circuit that generates an operation amount signal that is time-varying with a resolution higher than the frequency, The current control circuit is
  • a first integrating circuit for current control as an integrating circuit
  • the voltage corresponding to the current flowing through the reactor is input one or more times at a timing synchronized with the rising edge of the reference clock signal, and the second integral value for current control is output.
  • a second integrating circuit for current control as a second integrating circuit;
  • the time until the first integral value for current control reaches the first predetermined value is compared with the time until the second integral value for current control reaches the second predetermined value. Is the time until the first predetermined value is reached.
  • the object of turning off the current flowing from the DC power source toward the reactor when the second integral value for current control is equal to or longer than the time until the second predetermined value reaches the second predetermined value A current control signal generation circuit as the target signal generation circuit for generating a current control signal as a signal;
  • a power conversion device comprising:
  • the output voltage value is input at a predetermined clock timing, a voltage detection first integration circuit that outputs a voltage detection first 'integrated value, and the target output voltage value is set to the predetermined value.
  • a control arithmetic circuit that inputs the digital deviation value and generates a digital numerical value for controlling the current control circuit based on the digital deviation value;
  • the manipulated variable signal generation circuit inputs the digital numerical value and a reference clock signal that serves as a time reference for the operation in the current control circuit, and the reference clock signal for a time corresponding to the digital numerical value. To generate an operation amount signal with the timing of
  • a decoder for inputting a digital numerical value for controlling the current control circuit and outputting a multi-bit signal
  • (3) or (4) comprising: a delay circuit that inputs the multi-bit signal and the reference clock signal (which is a time reference for operation in the current control circuit). Power conversion device.
  • the manipulated variable signal generation circuit includes:
  • a DA converter for inputting a digital numerical value for controlling the current control circuit and outputting an analog threshold voltage
  • An integration circuit for inputting a reference clock signal (which serves as a time reference for operation in the current control circuit) and outputting an integrated voltage thereof;
  • a comparator that outputs a comparison value between the integrated voltage and the analog threshold voltage
  • FIG. 1 is an explanatory diagram of a signal comparison circuit of the present invention.
  • FIG. 2 is a simplified block diagram ⁇ of a power conversion device showing an embodiment of the present invention.
  • FIG. 3 is a detailed block diagram of a power conversion device showing an embodiment of the present invention.
  • FIG. 4 (A) and ( ⁇ ) are diagrams showing an example of achieving high precision and high speed.
  • FIG. 5 (A), ( ⁇ ), and (C) are diagrams showing another example of achieving high accuracy and high speed.
  • Fig. 6 is a timing diagram showing the operation of the voltage detection first integration circuit and voltage detection second integration circuit in Fig. 2.
  • Figure 7 one period of the first click lock is a diagram showing a state in which the difference delta New kappa coefficient value above detected multiple times.
  • Fig. 8 is an explanatory diagram when shifting multiple pulses by 1 / ⁇ with respect to the cycle of the reference pulse to make the actual drive cycle a multiple of the cycle of the reference pulse.
  • Fig. 9 Timing diagram showing the operation of the manipulated variable signal generation circuit of Fig. 2. 07053710
  • FIG. 10 is a diagram showing an example of an operation amount signal generating circuit in the electric power conversion device of FIG. ''
  • Fig. 11 (A) is a diagram showing an example of a circuit embodying the manipulated variable signal generation circuit of Fig. 10, and (B) is a timing diagram of this circuit.
  • Fig. 12 (A) shows another example of the manipulated variable signal generation circuit, and (B) is a timing diagram of this circuit.
  • -Fig. 13 An example of a current control signal generation circuit in the power converter of Fig. 2.
  • Fig. 14 Timing diagram showing the operation of the current control signal generation circuit of Fig. 13.
  • Fig. 15 Timing diagram for briefly explaining the operation of the power conversion device of Fig. 2.
  • Fig. 16 shows a configuration diagram that increases the detection accuracy and speeds up the operation by using multiple manipulated variable signal generation circuits.
  • (B) is a specific example of the manipulated variable signal generation circuit. The structure is shown.
  • Fig. 17 (A), (B), (C) are diagrams showing design changes of the above-described power converter.
  • FIGS. 18 (A) and (B) are explanatory diagrams of the approximation technique of the present invention.
  • Figure 19 A diagram showing a conventional power conversion circuit.
  • FIG. 20 is an operation explanatory diagram of the power conversion circuit of FIG. The invention's effect
  • the voltage detection circuit is digitized, so that various operation amount signals can be generated.
  • the present invention 7 053710
  • one of the two integration circuits used in the current control system is configured to shift the integration start time by a time equivalent to the deviation with a high resolution in time so that high-precision control can be achieved. Can be realized.
  • the power converter of the present invention can suppress peak current with high accuracy, it can be suitably used when the input ( ⁇ ;) of the DC power supply is unstable.
  • FIG. 1 (A) is a block diagram showing an embodiment of a signal comparison circuit of the present invention.
  • the signal comparison circuit 8 includes an analog quantity Z digital quantity conversion circuit 8 1, an operation signal generation circuit 8 2, a first integration circuit 8 3, a second integration circuit 8 4, Signal output circuit 8 5.
  • the analog quantity / digital quantity conversion circuit 8 1 generates a digital quantity D (digital signal) from the first analog quantity A 1 (analog signal).
  • the analog amount / digital amount conversion circuit 8 1 can be configured to perform arithmetic processing such as digital filter processing on the digital amount D.
  • the time operation signal generation circuit 82 converts the digital amount into a time amount and shifts the operation start timing of the first integration circuit with respect to the operation start timing of the second integration circuit.
  • the first integrating circuit 83 receives the reference signal R and outputs the integrated value S.
  • the second integration circuit 84 receives the second analog quantity A 2 and outputs the integration value S 2 .
  • the signal comparison circuit 85 compares the time until the first integration circuit 8 3 and the second 'integration circuit 8 4 reach the threshold value, and generates the target signal Stgt .
  • Analogue amount Z Digital amount conversion circuit 8 1, Time operation signal generation circuit 8 2.
  • the reference clock c1k is processed by multiphase processing, so that the clock is effectively an integer multiple of the clock c1k.
  • Figure 1 (B) shows the reference signal R (threshold is indicated by TH R ), integrated value S ⁇ , accelerated clock clk R , second analog quantity A 2 (threshold is TH A 2 ), integrated value S 2 , and accelerated clock c 1 k A 2 .
  • Fig. 1 (B) the values of the integral values S ⁇ and S 2 are replaced by the number of clocks c 1 k R and c 1 k A 2 , and the first integration circuit 8 3 and the second integration circuit 8 4 The difference of each integral value is expressed as the difference between these numbers.
  • the clocks c 1 k R and c 1 k A 2 are the same in FIG. 1B, but one of them may be faster than the other.
  • FIG. 1 and FIG. 2 are explanatory views showing a power converter of the present invention.
  • the power conversion device 1 includes an output voltage detection circuit 2, a current control circuit 3, and a D CZD C conversion circuit 4.
  • the current control circuit 3 is the output voltage e detected by the output voltage detection circuit 2.
  • target output voltage e Based on the deviation from *, the circuit current of DCC ZDC conversion circuit 4 (current i flowing from DC power supply E ⁇ to reaction L) is turned on / off.
  • the DC ZDC conversion circuit 4 includes a DC power supply E i, a transistor switch T r, a current detection resistor R s , a rear title L, a flywheel diode FD, and an output capacitor.
  • the current (power) supplied from the power source E i is supplied to the load R via the current detection resistor R S and the reactor L.
  • the flywheel diode FD is turned on when the transistor switch Tr is turned off, and supplies the energy stored in the reactor L to the load R.
  • Output capacitor C is a smoothing capacitor.
  • the output voltage detection circuit 2 includes a voltage detection first integration circuit 2 1, a voltage control second integration circuit 2 2, an output deviation detection circuit 2 3, and a control calculation circuit 2 4. And an operation amount signal generation circuit 2 5.
  • the first integrating circuit for voltage detection 21 is the output voltage e. Is input at the timing of the first clock S s and the first integrated value S E for voltage detection. Is output.
  • the second detection circuit for voltage detection 22 is the target output voltage e. * Is input at the timing of the first clock S s and the second integral value S E for voltage control. * Is output.
  • the voltage detection first integration circuit 21 and the voltage detection second integration circuit can be composed of a capacitor and a resistor.
  • T P ZN By shifting only T P ZN by X, it is possible to increase the accuracy of voltage detection and speed up the operation.
  • the output deviation detection circuit 2 3 includes a comparator 2 3 1, a counter 2 3 2, and a subtracter 2 3 3.
  • the comparator 2 3 1 is the first integral value S e for voltage detection.
  • the time taken for * to reach the second predetermined value V th ⁇ 2 is compared.
  • the first predetermined value V th V i and the second predetermined value V THV 2 same - are the threshold V THV.
  • Counter 2 3 2 Ni Let 's that are referenced in FIG. 6, the first integration value S e for voltage detection. , Time N e until threshold value V thv is reached. And the second integral value e for voltage detection. Is the time N e until the threshold value V thv is reached. * And the voltage deviation detection clock S smp are counted.
  • the control arithmetic circuit 24 receives a digital deviation value ⁇ N R and generates a digital numerical value N RM for controlling the current control circuit 3 based on this value ⁇ N R.
  • the first click lock S e 1 period T e (1 cycle of off bets transistor sweep rate pitch T r) 1 times per, click voltage deviation detecting
  • the first clock S e is set to lock S smpi once (digital numerical value NRM for controlling current control circuit 3 is detected once).
  • N RM may be Let 's you detected a plurality of times.
  • Ah 1 period T e of the first clock S e a plurality of times (this Kodewa 4 times the difference delta N R of the coefficient values as described above, the measurement value delta New kappa 1, delta N R 2 , ⁇ N R 3 , ⁇ ⁇ ⁇ 4 )
  • the detected state is shown.
  • multiple pulses P i, P 2 , P 3 P 4 are used as reference pulse P.
  • the actual driving period P is multiplied by the period of the reference pulse T P (4 times in this example) It can be.
  • the manipulated variable signal generation circuit 25 has an output voltage e. And target output voltage e. Operation that changes the timing of the reference clock signal (reference signal S smp 2 ) with a resolution higher than the frequency of the reference clock for the time corresponding to the digital value corresponding to the deviation from *. Generate a quantity signal. That is, the operation amount signal generating circuit 2 5, a digital number N RM, and a signal as a time reference for the operation in the current control circuit 3 (reference signal S Smp 2) enter, Remind as in FIG. 9, Digital value N Generates the manipulated variable signal S smp 3 by changing the rising edge of the signal S smp 2 by the time corresponding to the RM .
  • the frequency of the S Smp 2 and 2 5 MH Z, the resolution of the time variation ⁇ t may be 2 5 GH z.
  • the manipulated variable signal generation circuit 25 has a decoder 2 5 1 that inputs a digital numerical value N R M for controlling the current control circuit 3 and outputs a multi-bit signal S RM, It can be composed of a delay circuit 25 2 that inputs a multi-bit signal S RM and a reference signal S smp 2 .
  • Fig. 11 (A) shows a circuit that embodies the manipulated variable signal generation circuit 25 in Fig. 10.
  • Fig. 11 (B) shows the timing diagram of this circuit.
  • Figure 1 1 (A) is a Delay circuit using a plurality of buffers, a signal having to best match the delay time in the buffer number ⁇ the signal S 0 passes (S 1, S 2, ⁇ ⁇ ⁇ ) and Can be generated.
  • the digital number NRM is Q bits
  • 2 Q types of delayed signals are provided by delaying the clock S smp2 .
  • the digital number N RM is converted into a signal S RM by the decoder 2 5 1.
  • An arbitrary delay can be generated by selecting a buffer corresponding to this SRM.
  • the number of buffers can also be set to about 100 000 , so that if the clock S smp 2 is set to 25 MHz , the resolution accuracy (100 000 times) (25 GH z) is reduced.
  • the manipulated variable signal S smp 3 can be generated.
  • the manipulated variable signal generation circuit 2 5 in Fig. 1 2 (A) inputs a digital value for controlling the current control circuit 3 and outputs an analog threshold voltage. It is composed of an integration circuit 2 5 6 that inputs S smp 2 and outputs its integrated voltage SL, and a comparator 2 5 7 that outputs a comparison value between the integrated voltage and the analog threshold voltage.
  • the threshold value V t h . Is set by converting the digital numerical value N RM to DZA.
  • the reference signal S smp 2 is input, integration is started by the integration circuit 2 5 6. Since the time until the output SL of the integration circuit reaches the threshold value is determined by the threshold value, a delay corresponding to the digital value N R M can be generated.
  • Figure 12 (B) shows the timing of this circuit.
  • the manipulated variable signal generation circuit 25 can be configured by a force counter.
  • the current control circuit 3 includes a current control first integration circuit 3 1, a current control second integration circuit 3 2, and a current control signal generation circuit 3 3.
  • the first control circuit 3 1 for current control has a predetermined set value e. Is input at the rising edge of the manipulated variable signal S smp 3 and the first integral value Sep for current control is output.
  • Second integration circuit 3 2 for current control the voltage V s by multiplying a predetermined gain A cc voltage e s which equivalent to the current flowing through the re-action torque L, reference clock lock.
  • Current control signal generating circuit 3 for example, using the clock lock resolution level time variation delta t, sampling a second integrated value S V s for the first integration value S ep and the current controlling current control Ngushi
  • the first integral value Sep for current control and the second integral value S vs for current control are compared in an analog manner.
  • the current control signal generation circuit 33 can be constituted by a comparison circuit 3 3 1 and an off signal generation circuit 3 3 2 as shown in FIG. Figure 14 shows a timing diagram showing the operation of the current control signal generator circuit 33.
  • Comparison circuit 3 3 1 consists of comparators 3 3 1 1 and 3 3 1 2 and AND gate 3 3 1 3.
  • Comparator 3 3 1 1 is output as the comparison result S ep _ edg compares the first integration value S ep a first predetermined value V th 3 for current control,
  • the comparator 3 3 1 2 compares the second integral value for current control S vs with the second predetermined value V th 4 and outputs the comparison result SV s — edg.
  • the predetermined values V th 3 and V th 4 are the same threshold value V hc .
  • the off signal generation circuit 3 3 2 is composed of two FF circuits 3 3 2 1 and 3 3 2 2 in FIG. F F circuit 3 3 2 1 is for current control
  • the integral value Sep is the first predetermined value V th 3 (here, the time until it reaches V th J is the second integral value SV s for current control is the second predetermined value V th 4 (here V the )
  • a current control signal S. ff that turns off the current ii flowing from the DC power supply E i to the reactor L when the time to reach () or less is reached.
  • the set value ec is input to the first integrating circuit 3 1 for current control, and the voltage V s is The currents are input to the second integration circuit 3 2 for integration, and are integrated into signals s vs and s ep respectively. Integration starts when the synchronized clocks S smp 3 and S smp 4 are input.
  • the output S ec of the first current control circuit 3 1 is compared with V th (: by the comparator 3 3 1 1 and the output S V £ of the second current control circuit 3 2 is compared with the comparator 3 3 1 2 by the Ri V thc:. because it is compared to Thailand Mi ring of click lock S smp 3 it has also delayed Ri Thailand Mi Nguyo of click lock S smp 3 and, comparator 3 3 1 1 output pulse S ec — edg rises later than the output pulse S V s — edg of comparator 3 3 1 2.
  • the input S force is obtained. In this case, the output (Q with overscore ) is 0.
  • Fig. 16 (A) shows the detection accuracy by using a plurality of manipulated variable signal generation circuits 25 (here, three circuits indicated by reference numerals 2 5 1, 2 5 2, and 2 5 3).
  • Fig. 16 (B) shows the specific configuration of the manipulated variable signal generation circuit 25.
  • Fig. 16 (B) shows the specific configuration of the manipulated variable signal generation circuit 25.
  • the reference clock Samp 2 is branched into a plurality of signals and the signal delayed by each delay element is selected by the selector Y, and the Samp 2 As output. '
  • FIGS 17 (A), (B), and (C) are diagrams showing examples of design changes of the above-described power converter.
  • Fig. 17 (A) shows an example in which the detection accuracy is increased and the operation speed is increased by providing multiple sets of the first integrator circuit 31 for current control (two sets in Fig. 17 (A)).
  • S Smp 3 input to the first integrator circuit 3 1 1 and the first integration circuit 3 1 2 for current controlling current control
  • S Smp 3 input to the first integrator circuit 3 1 1 current control 1/2 cycle behind.
  • Figure 1 ⁇ (C) shows the detection accuracy by providing multiple sets of current control first integration circuit 3 1 and current control second integration circuit 3 2 (two sets in Fig. 17 (A)).
  • the operation speed is increased by increasing the value.
  • S smp 3 input to the current control first integration circuit 3 1 1 and the current control first integration circuit 3 1 2 is input to the current control first integration circuit 3 1 1 s 1 Z 2 cycles behind smp 3 .
  • 3 3 11 ⁇ 4 which is Input to the second integrals circuit 3 2 1 current control, to the 3 3 111 £) 4 which is Input to the second integrator circuit 3 2 2 for current control 1 Two cycles behind.
  • N MR is input to the pulse output circuit 61 to output the pulse train PS
  • S smp 4 and the voltage V s are input to the current control integrating circuit 62. It is also possible to generate a control signal by outputting a pulse train SS and inputting these pulse trains PS and SS to the control signal generator circuit 33.
  • N MR is input to the peak value setting circuit 71 to output a value corresponding to the peak value.
  • S smp 4 and voltage V s are input to the current control integration circuit 72, the pulse train SS is output, and this is counted by the counter 73.
  • This count value is compared with the output of the peak value setting circuit 71 (the value corresponding to the peak value) by the digital comparator 74, and the comparison result is sent to the control signal generating circuit 33 to generate the control signal.
  • the circuit according to the present invention is superior to the circuits shown in FIGS. 18A and 18B in terms of reliability and high speed.
  • the voltage difference is converted into the amount of time, and the current measurement value is also converted into the amount of time for control. That is, since the response accuracy (control accuracy) substantially depends on the clock frequency, a high-performance power converter can be provided.

Landscapes

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  • Power Engineering (AREA)
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  • Inverter Devices (AREA)

Abstract

電圧検出用第1積分回路21と電圧検出用第2積分回路22により電圧偏差を時間量に変換するとともに、設定電流値相当の電圧値が入力される電流制御用第1積分回路31と、リアクトル電流値相当の電圧値が入力される電流制御用第2積分回路32により、電流設定値、電流測定値も時間量に変換して制御する。そして操作量信号発生回路25により、電流制御用第1積分回路31のスタートを電流制御用第1積分回路32のスタートよりも高分解能で電圧偏差に相当する時間だけ遅らせる。これにより、電源からリアクトルに向けて流れる電流を高精度でオンオフ制御することができ、かつ制御演算回路をデジタル化できる。

Description

7 053710
1
信号比較回路および電力変換装置
技術分野
本発明は、アナログ量とデジタル量とから 目的信号を生成する信 明
号比較回路、 および出力電圧検出回路と電流制御回路とを備え、 前 記出力電圧検出回路が検出した出力電圧値ど目標出力電圧値との 偏差に基づき、 前記電流制御回路によ書り 、 直流電源から リ アク トル に向けて流れる電流を高精度でオンオフ制御することができ、かつ 制御演算回路をデジタル化するこ とができる信号比較回路を搭载 した電力変換装置に関する。
背景技術
従来、図 1 9 に示すよ うな電流イ ンジエタ ト型の電力変換装置 9 ( D C / D Cコンバータ）' が知られている。
この電力変換装置 9は、 制御回路 9 1 と、 駆動回路 9 2 と、 .' ン バータ回路 9 3 とからなる。 コンバータ回路 9 3は、 電源 E i と、 トランジスタスィ ッチ T r と、 電流検出用抵抗 R s と、 リ アタ トル Lと、 フライホイールダイオー ド F Dと、 出力キャパシタ C とから なる。
制御回路 9 1 は、 出力電圧 e 。 と リアタ ト.ル Lを流れる電流を抵 抗 R sの電圧降下 e s と して検出し、 e 。が e 。 *に近づく よ う に （偏 差がゼロ となるよ う に）、 電圧降下 e sの値を参照して、 トランジ スタスィ ッチ T r をオンオフする こ とによ り入力電流 i i を制御 している。
この電力変換装置 9では、 図 1 9に示すよ うに、 e 。 と e 。 *との 偏差に所定のゲイン K Pをかけた値と、 バイアス e cに補償信号 S hを加えた値とを加算するこ とによ り ピーク電圧 e Pを作成する。
ピーク電圧 e p と、 電圧 V s (電圧降下 e sに所定のゲイン A c c をかけることによ り生成される） とを比較器によ り比較しその比較 結果を、 駆動信号 S s (サンプル周期 T s ) で動作する F F回路に 入力する。 これによ り、 ピーク電圧 e pに達するまでの時間をデュ 一ティ とする制御信号 S cが生成される。 駆動回路 9 2は、 この制 御信号 S cに基づき、 トランジスタスィ ッチ T r をオンオフ制御す る。
ところで、 図 1 9の電力変換回路 9の応答精度 （制御精度） は、 図 2 0に示したよ う に制御信号 S C.の分解能に依存する。 現在、 電 力変換回路 9 に使用される実用的な発振器の周波数はせいぜい 1 0 0 MH zであるため、電力変換回路 9 の応答精度もこの域を出な レヽ。 ' 発明の開示
本発明は、電源から リ アク トルに向けて流れる電流を高精度でォ ンオフ制御することができ、かつ制御演算回路をデジタル化できる 信号比較回路および電力変換装置.を提供することを目的とする。 発明の概要
本発明の信号'比較回路は （ 1 ) または （ 2 ) を要旨とする。
( 1 ) アナログ量とデジタル量とから目的信号を生成する信号比較 回路であって、
参照信号を入力して積分値を出力する第 1積分回路と、 - アナログ量を入力して積分値を出力する第 2積分回路と、 前記デジタル量を時間量に変換して、前記第 1積分回路の動作開 始タイ ミ ングを、前記第 2積分回路の動作開始タイ ミ ングに対して シフ ト させる操作信号発生回路と、
第 1積分回路と第 2積分回路とがそれぞれしきい値に達するま での時間を比較し前記目的信号を生成する 目的信号生成回路と、 を備えたことを特徴とする信号比較回路。
( 2 ) 前記アナログ量が第 2アナログ量であり 、 前記デジタル量が 第 1 アナログ量から生成されることを特徴とする （ 1 ) に記載の信 号比較回路。
本発明の電力変換装置は （ 3 ) から （ 6 ) を要旨とする。
( 3 ) 出力電圧検出回路と電流制御回路とを備え、 前記出力電圧検 出回路が検出した前記第 1 アナログ量である出力電圧値と 目標出 力電圧値との偏差に基づき、 前記電流制御回路によ り、 前記第 2ァ ナログ量である直流電源から リ ァク トルに向けて流れる電流をォ ンオフ制御する前記信号比較回路を搭載した電力変換装置におい て、
前記出力電圧検出回路は、
'前記出力電圧値と前記目標出力電圧値との偏差に相当する前記 デジタル量であるデジタル数値に応じた時間だけ基準ク ロ ック信 号の立ち上がり のタイ ミ ングを前記基準ク 口 ックの周波数よ り も 高い分解能で時間変化させた操作量信号を生成する前記操作信号 発生回路と しての操作量信号発生回路を備え、 前記電流制御回路は、
前記参照信号である前記リ ァク トルを流れる電流のピーク値に よ り定められる電圧を、前記操作量信号の立ち上がり のタイ ミ ング で入力し電流制御用第 1積分値を出力する前記第 1積分回路と し ての電流制御用第 1積分回路と、
前記リ アク トルを流れる電流に相当する電圧を、前記基準クロ ッ ク信号の立ち上がり に同期したタイ ミ ングで 1 回または複数回繰 り返して入力し電流制御用第 2積分値を出力する前記第 2積分回 路と しての電流制御用第 2積分回路と、
前記電流制御用第 1積分値が第 1所定値に達するまでの時間と 前記電流制御用第 2積分値が第 2所定値に達するまでの時間とを 比較し、前記電流制御用第 1積分値が第 1所定値に達するまでの時 間が、
前記電流制御用第 2積分値が第 2所定値に達するまでの時間以 下または同等以下のときに （未満）、 または、
前記電流制御用第 2積分値が第 2所定値に達するまでの時間以 上または同等以上 （同等以上） のときに、 前記直流電源から前記リ ァク トルに向けて流れる電流をオフする前記目的信号である電流 制御信号を発生する前記目的信号生成回路と しての電流制御信号 発生回路と、
を備えたことを特徴とする電力変換装置。
( 4 ) 前記出力電圧検出回路は、
さ らに前記出力電圧値を所定のク 口 ックのタイ ミ ングで入力し 電圧検出用第 1 '積分値を出力する電圧検出用第 1積分回路と、 前記目標出力電圧値を前記所定のク ロ ックのタイ ミ ングで入力 7 053710
5 し電圧検出用第 2積分値を出力する電圧検出用第 2積分回路と、 前記電圧検出用第 1積分値が第 1所定値に達するまでの時間と 前記電圧検出用第 2積分値が第 2所定値に達するまでの時間との 差を電圧偏差検出用クロ ックのパルス数によ り計数し、当該計数値 を前記出力電圧値と前記目標出力電圧値との偏差を表すデジタル 偏差値と して出力する出力偏差検出回路と、
前記デジタル偏差値を入力し、 前記デジタル偏差値に基づき、 前 記電流制御回路を制御するためのデジタル数値を発生する制御演 算回路と、
を備え、
前記操作量信号発生回路は、 前記デジタル数値と、 前記電流制御 回路における動作の時間基準となる基準ク ロ ック信号とを入力し、 前記デジタル数値に応じた時間だけ前記基準ク 口 ック信号のタイ ミ ングを時間変化させた操作量信号を生成する、
ことを特徴とする （ 3 ) に記載の電力変換装置。 '
( 5 ) 前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、複数 ビッ ト信号を出力するデコーダと、
前記複数ビッ ト信号と、 前記 （電流制御回路における動作の時間 基準となる） 基準クロ ック信号とを入力するディ レイ回路と、 からなることを特徴とする （ 3 ) または （ 4 ) に記載の電力変換装 置。
( 6 ) 前記操作量信号発生回路は、
前記電流制 回路を制御するためのデジタル数値を入力し、アナ ログス レショルド電圧を出力する D A変換器と、 前記 （電流制御回路における動作の時間基準となる） 基準ク口 ッ ク信号を入力してその積分値電圧を出力する積分回路と、
前記積分値電圧と前記アナログス レショル ド電圧との比較値を 出力する比較器と、
からなることを特徴とする （ 3 ) または （ 4 ) に記載の電力変換装 置。 . 図面の簡単な説明
図 1 ： 本発明の信号比較回路の説明図である。
図 2 ：本発明の一実施形態を示す電力変換装置の簡易プロ ック図 ζ、、おる。
図 3 ：本発明の一実施形態を示す電力変換装置の詳細プロ ック図 である。 ，
図 4 ： ( A), (Β ) は、 高精虔化、 高速化を図った実施例を示す 図である。
図 5 ： (A), ( Β ) , ( C) は、 高精度化、 高速化を図った他の実 施例を示す図である。
図 6 ： 図 2の電圧検出用第 1積分回路， 電圧検出用第 2積分回路 の動作を示すタイ ミ ング図である。
図 7 ： 第 1 ク ロ ックの 1周期あたり、 上記した係数値の差 Δ ΝΚ を複数回検出した様子を示す図である。
図 8 ：複数のパルスを基準パルスの周期に対して、 1 / Νずつシ フ トさせて、実質上の駆動周期を基準パルスの周期の Ν倍とする場 合の説明図である。
図 9 :図 2の操作量信号発生回路の動作を示すタイ ミ ング図であ 07053710 る。
図 1 0 ：図 2の電ガ変換装置における操作量信号発生回路の一例 示す図である。 ''
図 1 1 ： (A) は図 1 0の操作量信号発生回路を具体化した回路 の一例を示す図、 （B ) はこの回路のタイ ミ ング図である。
図 1 2 ： (A) は操作量信号発生回路の他の例を示す図、 （B ) は この回路のタイ ミ ング図である。 - 図 1 3 ：図 2の電力変換装置における電流制御信号発生回路の一 例示す図である。
図 1 4 ：図 1 3の電流制御信号発生回路の動作を示すタイ ミング 図である。
図 1 5 ：図 2の電力変換装置の動作を簡潔に説明するためのタィ ミ ング図である。
図 1 6 ： (A) は、 操作量信号発生回路を複数とすることで、 検 出精度を高く し動作を高速化した構成図を示し、 （B ) は操作量信 号発生回路の具体的な構成を示している。
図 1 7 ： (A), ( B ) , ( C ) は、 上述した電力変換装置の設計変 更例を示す図である。
図 1 8 ： ( A )， ( B ) は、 本発明の近似技術の説明図である。
図 1 9 ： 従来の電力変換回路を示す図である。
図 2 0 ： 図 1 9の電力変換回路の動作説明図である。 発明の効果
本発明の電力'変換装置では、電圧検出回路をデジタル化したので、 多様な操作量信号を生成することができる。 これと と もに、 本発明 7 053710
8 では、電流制御系に使用する 2つの積分回路のう ち一方を積分スタ 一ト時間を偏差相当分だけ時間的に高い分解能でシフ トするよ う に構成することで、 高精度の制御を実現することができる。
本発明の電力変換装置は、高精度でピーク電流を抑えることがで きるので、 直流電源の入力 （ Ε ; ) が不安定な場合に好適に使用で きる。 発明を実施するための最良の形態
図 1 ( A ) は本発明の信号比較回路の一実施形態を示す構成図で ある。 図 1 ( A ) において、 信号比較回路 8は、 アナログ量 Zデジ タル量変換回路 8 1 と、 操作信号発生回路 8 2 と、 第 1積分回路 8 3 と、 第 2積分回路 8 4 と、 目的信号出力回路 8 5 とからなる。 アナログ量/デジタル量変換回路 8 1 は、 第 1 アナロ グ量 A 1 (アナログ信号） からデジタル量 D (デジタル信号） を生成する。 アナ口グ量/デジタル量変換回路 8 1 は、デジタル量 Dにデジタル フィルタ処理等の演算処理を施すよ うに構成するこ とができる。 時間操作信号発生回路 8 2は、デジタル量を時間量に変換して第 1積分回路の動作開始タイ ミ ングを第 2積分回路の動作開始タイ ミ ングに対してシフ ト させる。
第 1積分回路 8 3は、 参照信号 Rを入力してその積分値 S を出 力する。 第 2積分回路 8 4は、 第 2アナログ量 A 2 を入力してその 積分値 S 2を出力する。 信号比較回路 8 5は.、 1積分回路 8 3 と第 2'積分回路 8 4 とがそれぞれしきい値に達するまでの時間を比較 し目的信号 S t g tを生成する。
アナ口グ量 Zデジタル量変換回路 8 1、時間操作信号発生回路 8 2、 第 1積分回路 8 3および第 2積分回路 8 4では、 基準ク ロ ック c 1 kをマルチフェーズ処理することによ り、 実質上、 クロ ック c 1 kの整数倍のクロ ックで動作する よ う に構成できる。 すなわち、 基準ク ロ ック c 1 kから、 これと同一周波数の N個のク ロ ック c 1 kを作り 、 これらに T p / N， 2 T p / N , · · · ， ( N - 1 ) T P / N遅れのディ レイ処理を施し、 これらを合成した信号を新たなク 口 ック と して採用することで、 高速な動作を行う よ う に構成できる。 図 1 ( B ) に、 参照信号 R (しきい値を T HRで示す）、 積分値 S χ , 高速化されたク ロ ック c l k R、 第 2アナログ量 A 2 (しき い値を T H A 2で示す）、 積分値 S 2、 高速化されたク ロ ック c 1 k A 2を示す。 '
図 1 ( B ) では、 積分値 S 丄， S 2の値は、 クロ ック c 1 k R， c 1 k A 2の個数で置き換えられ、 第 1積分回路 8 3および第 2積分 回路 8 4の各積分値の差分はこれらの個数の差と して表される。 な お、 ク ロ ック c 1 k R , c 1 k A 2は、 図 1 (B ) では同一と してあ るが、 何れか一方が他方に対して高速であってもよい。
図 1および図 2は本発明の電力変換装置を示す説明図である。電 力変換装置 1 は、出力電圧検出回路 2 と電流制御回路 3 と D CZD C変換回路 4 とを備えている。 電流制御回路 3は、 出力電圧検出回 路 2が検出 した出力電圧 e 。 と 目標出力電圧 e 。 *との偏差に基づ き、 D C ZD C変換回路 4の回路電流 （直流電源 E ^から リ アク ト ル Lに向けて流れる電流 i ) をオンオフ制御する。
図 1 に示すよ う に、 D C ZD C変換回路 4は、 直流電源 E i と、 トラ ンジスタスィ ッチ T r と、 電流検出抵抗 R s と、 リアタ トル L と、 フライホイールダイオー ド F Dと出力キャパシタ Cとを備えて いる。 電源 E iから供給される電流 （電力） は、 電流検出抵抗 R S と リアク トル Lを介して負荷 Rに供給される。 フライホイールダイ オー ド F Dは、 ト ランジスタスィ ッチ T r がオフ したと きにオン状 態となり 、 リ アク トル Lに蓄積したエネルギーを負荷 Rに供給する。 出力コンデンサ Cは平滑コンデンサである。
図 2に示すよ う に、 出力電圧検出回路 2は、 電圧検出用第 1積分 回路 2 1 と、 電圧制御用第 2積分回路 2 2 と、 出力偏差検出回路 2 3 と、制御演算回路 2 4 と、操作量信号発生回路 2 5 を備えている。 図 6のタイ ミ ング図に参照されるよ う に、電圧検出用第 1積分回 路 2 1 は、 出力電圧 e 。を第 1 クロ ック S sのタイ ミ ングで入力し 電圧検出用第 1積分値 S E。を出力する。 電圧検出用第 2積分回路 2 2は目標出力電圧 e 。 *を第 1 ク ロ ック S sのタイ ミ ングで入力 し電圧制御用第 2積分値 S E。 *を出力する。電圧検出用第 1積分回 路 2 1および電圧検出用第 2積分回路はコンデンサと抵抗と によ り構成するこ とができる。
'電圧検出用第 1積分回路 2 1 および電圧検出用第 2積分回路 2 2では、 第 1 ク ロ ック S Sを図 4 ( A ) , ( B ) に示すよ うに、 基準 ク ロ ック Pを、 T PZN ( T Pは Pの周期、 Νは整数 （図 4 ( A ) では 「 4」）） ずつシフ トさせることで、 高速化してある。
また、 図 5 ( A ) に示すよ う に、 N (ここでは N = 2 ) の電圧検 出用第 1積分回路 2 1 1 , 2 1 2を用い、 これらの動作タイ ミ ング を、 ディ レイ Xによ り T P Z Nだけシフ ト さ.せることで、 電圧検出 の精度を高く し動作を高速化するこ ともできる。 また、 図 5 ( B ) に示すよ うに、 N (ここでは N = 2 ) の電圧検出用第 2積分回路 2 2 1 , 2 2 2 を用い、 これらの動作タイ ミ ングを、 ディ レイ Xによ り T P Nだけシフ ト させることで、 電圧検出の精度を高く し動作 を高速化すること もできる。 さ らに、 図 5 ( C ) に示すよ う に、 · Ν (ここでは Ν = 2 ) 組の電圧検出用第 1積分回路 2 1 1， 2 1 2 と 電圧検出用第 2積分回路 2 2 1 ， 2 2 2を用い、 これらの動作タイ ミ ングを、 ディ レイ Xによ り Τ ΡΖΝだけシフ ト させることで、 電 圧検出の精度を高く し動作を高速化すること もできる。
.出力偏差検出回路 2 3は、比較器 2 3 1 と計数器 2 3 2 と減算器 2 3 3 とからなる。 比較器 2 3 1 は、 電圧検出用第 1積分値 S e。 が第 1所定値 V t h ν αに達するまでの時間と電圧制御用第 2積分値 S e。 *が第 2所定値 V t h ν 2に達するまでの時間とを比較する。 本 実施形態では、 第 1所定値 V t h V iおよび第 2所定値 V t h v 2を同 —のしきい値 V t h vと してある。 計数器 2 3 2は、 図 6 に参照され るよ う に、 電圧検出用第 1積分値 S e。 ,がしきい値 V t h vに達する までの時間 N e。 と、 電圧検出用第 2積分値 e 。 がしきい値 V t h v に達するまでの時間 N e。 *とを電圧偏差検出用ク ロ ック S s m p の パルス数によ り計数している。
'減算器 2 3 3 はこの計数値の差 Δ ΝΚを電圧偏差検出用ク ロ ッ ク S s m ρ のパルス数によ り計数し、 当該計数値 Δ ΝΚを、 出力電 圧値 e 。 と 目標出力電圧値 e e。 *との偏差を表すデジタル偏差値と して出力する。
制御演算回路 2 4はデジタル偏差値 Δ NRを入力し、 この値 Δ N Rに基づき、電流制御回路 3 を制御するためのデジタル数値 NRMを 発生する。
なお、 図 6 では、 第 1 ク ロ ック S eの 1周期 T e ( ト ランジスタ スィ ッチ T r のオンオフの 1周期） あたり 1回、 電圧偏差検出用ク ロ ック S s m p iを 1回と している （電流制御回路 3 を制御するため のデジタル数値 NRMを 1 回検出） が、 図 7 に示すよ う に、 第 1 ク ロ ック S eの 1周期 T eあたり、 デジタル数値: NRMを複数回検出す るよ う にしてもよい。 図 7では、 第 1 クロ ック S eの 1周期 T eあ たり 、 上記した係数値の差 Δ NRを複数回 （こ こでは 4回であり 、 計測値を Δ ΝΚ 1， Δ N R 2 , Δ NR 3 , Δ ΝΚ 4で示す） 検出した様 子が示されている。
また、 図 8に示すよ う に、 複数のパルス P i， P 2 , P 3 P 4を 基準パルス P。の周期に対して、 1 Z Nずつ （ここでの例では 1 4ずつ） シフ ト させて、 実質上の駆動周期 Pを基準パルス T Pの周 期の Ν倍 （ここでの例では 4倍） とすることができる。
操作量信号発生回路 2 5は、 出力電圧 e 。 と 目標出力電圧 e 。 *と の偏差に相当するデジタル数値に応じた時間だけ基準ク ロ ック信 号 （基準信号 S s m p 2) のタイ ミ ングを基準クロ ックの周波数よ り も高い分解能で時間変化させた操作量信号を生成する。 すなわち、 操作量信号発生回路 2 5 は、 デジタル数値 NRMと、 電流制御回路 3 における動作の時間基準となる信号 （基準信号 S s m p 2) とを入 力し、 図 9 に示すよ う に、 デジタル数値 NR Mに応じた時間だけ信 号 S s m p 2の立ち上がり を時間変化させた操作量信号 S s m p 3を生 成する。 たとえば、 S s m p 2の周波数を 2 5 M H Z と し、 時間変化 分厶 t の分解能を 2 5 G H z とすることができる。
図 1 0に示すよ う に、 操作量信号発生回路 2 5は、 電流制御回路 3 を制御するためのデジタル数値 N R Mを入力し複数ビッ ト信号 S RMを出力するデコーダ 2 5 1 と、 複数ビッ ト信号 S RMと基準信 号 S s m p 2とを入力するディ レイ回路 2 5 2 とから構成できる。 '図 1 1 (A) に図 1 0の操作量信号発生回路 2 5 を具体化した回 路を示し、 図 1 1 ( B ) にこの回路のタイ ミ ング図を示す。 図 1 1 ( A) は複数個のバッファを用いたディ レイ回路であり、 信号 S 0 が通過するバッフ ァ数に応 じた遅れ時間を持つ信号 （ S 1 ， S 2， · · · ） を生成できる。 たとえば、 デジタル数値 NRMが Qビッ トの場合、 ク ロ ック S s m p 2を遅延させた 2 Q種類の遅延信号を用 意する。 デジタル数値 NRMは、 デコーダ 2 5 1 によって信号 S RM に変換される。 この S RMに対応するバッファを選択するこ とによ り 、 任意の遅延を生成することができる。 バッファ数は 1 0 0 0程 度とすること もでき、 これによ り ク ロ ック S s m p 2を 2 5 MH z と した場合、 1 0 0 0倍の分解精度 （ 2 5 G H z ) をもつ操作量信号 S s m p 3を生成できる。
操作量信号発生回路 2 5の他の構成例を図 1 2 ( A) に示す。 図 1 2 ( A) の操作量信号発生回路 2 5は、 電流制御回路 3 を制御す るためのデジタル数値を入力 しアナログス レショル ド電圧を岀カ する D A変換器 2 5 5 と、 基準信号 S s m p 2を入力してその積分値 電圧 S Lを出力する積分回路 2 5 6 と、積分値電圧とアナログス レ ショルド電圧との比較値を出力する比較器 2 5 7 とから構成され ている。 デジタル数値 NRMを DZA変換するこ とで、 しきい値 V t h.を設定する。 基準信号 S s m p 2が入力される と、 積分回路 2 5 6 によ り積分が開始される。 積分回路の出力 S Lがしきい値に達する までの時間は、 しきい値によ り決定されるため、 デジタル数値 NR Mに応じた遅延を生成するこ とができる。 図 1 2 ( B ) にこの回路 のタイ ミ ング囱を示す。
なお、 ' 2 5 G H Z程度の高周波信号が使用できる場合 （たとえば 外部回路から取得できる場合） には、 操作量信号発生回路 2 5 を力 ゥンタによ り構成することもできる。
以上に述べた出力電圧検出回路 2 の出力は、' 図 2 に示すよ う に、 電流制御回路 3 に与えられる。
電流制御回路 3は、 電流制御用第 1積分回路 3 1 と、 電流制御用 第 2積分回路 3 2 と、 電流制御信号発生回路 3 3 とを備えている。 電流制御用第 1積分回路 3 1 は、 所定の設定値 e 。を、 操作量信 号 S s m p 3の立ち上がり のタイ ミ ングで入力し電流制御用第 1積分 値 S e pを出力する。
電流制御用第 2積分回路 3 2は、 リ アク トル Lを流れる電流に相 当する電圧 e sに所定ゲイン A c cをかけた電圧 V sを、 基準ク ロ ッ ク. （基準信号） S s m p 4の立ち上がり に同期したタイ ミング （ここ では、 S s m p 2のタイ ミ ング） で入力し電流制御用第 2積分値 S v s を出力する。
電流制御信号発生回路 3 3は、たとえば時間変化分 Δ t の分解能 レベルのク ロ ックで、 電流制御用第 1積分値 S e p と電流制御用第 2積分値 S V s とをサンプリ ングして比較すること もできるが 本 実施形態では、 電流制御用第 1積分値 S e p と電流制御用第 2積分 値 S v s とをアナログ的に比較している。
電流制御信号発生回路 3 3は、たとえば図 1 3に示すよ う に比較 回路 3 3 1 と、 オフ信号発生回路 3 3 2 とから構成できる。 図 1 4 に'、 電流制御信号発生回路 3 3 の動作を示すタイ ミ ング図を示す。 比較回路 3 3 1 は比較器 3 3 1 1， 3 3 1 2 と A N Dゲー ト 3 3 1 3 とからなる。 比較器 3 3 1 1 は電流制御用第 1積分値 S e p と第 1所定値 V t h 3 とを比較し比較結果 S e p _ e d g と して出力し、 比較器 3 3 1 2は電流制御用第 2積分値 S v s と第 2所定値 V t h 4 とを比較し比較結果 S V s — e d g と して出力する。 図 1 4では、 所定値 V t h 3と V t h 4とは同一のしきい値 V h c と してある。
'オフ信号発生回路 3 3 2は、図 1 3では 2つの F F回路 3 3 2 1 , 3 3 2 2によ り構成してある。 F F回路 3 3 2 1 は、 電流制御用第
1積分値 S e pが第 1所定値 V t h 3 (ここでは V t h J に達するま での時間が、 電流制御用第 2積分値 S V sが第 2所定値 V t h 4 (こ こでは V t h e ) に達するまでの時間以下または未満のときに、 直流 電源 E iから リ アク トル Lに向けて流れる電流 i iをオフする電流 制御信号 S。 f f を発生する。
すなわち、 ク ロ ック S s s m p 2 (または S s m p 3 )、 基準クロ ック S s m p 4の各周期において、 設定値 e cは電流制御用第 1積分回路 3 1 に入力され、 電圧 V sは電流制御用第 2積分回路 3 2 に入力さ れる、 それぞれ積分され信号 s v s , s e pに変換される。 積分は、 同期したク ロ ック S s m p 3， S s m p 4が入力されたときに開始され る。 '
電流制御用第 1積分回路 3 1 の出力 S e cが比較器 3 3 1 1 によ り V t h (:と比較され、 電流制御用第 2積分回路 3 2 の出力 S V £が 比較器 3 3 1 2 によ り V t h c: と比較される。 ク ロ ック S s m p 3のタ イ ミ ングはク ロ ック S s m p 3のタイ ミ ングよ り も遅れているので、 比較器 3 3 1 1 の出力パルス S e c — e d gが、比較器 3 3 1 2 の出力 パルス S V s — e d gよ り も遅れて立ち上る。 F F 3 3 2 1 , F F 3 3 2 2では、入力 S力 となった場合、 出力 （オーバスコア付きの Q ) は 0 となる。 この信号は A N Dゲー ト 3 3 1 3 の入力に帰還される ため、 パルス S V s — e d gが同周期内において立ち上がっても、 そ の結果はフリ ップ ' フロ ップへ反映されない。 この状態は、 フリ ツ プ - フ口 ップにリセッ ト信号 （基準クロ ック s s m p 4) が入力され る次の周期の最初まで続く ため、 電圧 V sが設定値 e cよ り も小さ い時はオフ信号 S。 f f は発生しない。電流制御信号発生回路 3 3は、 零圧 V s (リ アタ トル Lを流れる電流に相当する電圧 e sにゲイン A c eをかけた電圧） が、電流制御用第 1積分回路 3 1 に入力され、 この入力値が所定の設定値 e cの積分値に達したときに、 電流制御 信号 S。 i f を生成し、 トランジスタスィ ッチ T r がオフする （図 1 5のタイ ミング図参照）。
また、 図 1 6 (A) は、 操作量信号発生回路 2 5 を複数 （ここで は、 符号 2 5 1， 2 5 2 , 2 5 3で示す 3回路） とするこ とで、 検 出精度を高く し動作を高速化した構成図を示し、 図 1 6 ( B ) は操 作量信号発生回路 2 5 の具体的な構成を示している。 図 1 6 (B ) に示すよ うに、 基準ク ロ ック S a m p 2は複数に分岐し各ディ レイ要 素によ り遅れを生じた信号はセレク タ Yによ り選択され、 S a m p 2 と して出力される。 '
図 1 7 (A)， （B ) , ( C ) は、 上述した電力変換装置の設計変更 例を示す図である。
図 1 7 ( A) は、 電流制御用第 1積分回路 3 1 を複数組 （図 1 7 ( A) では 2組） 設けることで検出精度を高く し動作を高速化した 例を示している。 ここでは、 電流制御用第 1積分回路 3 1 1 と電流 制御用第 1積分回路 3 1 2 に入力される S s m p 3は、 電流制御用第 1積分回路 3 1 1 に入力される S s m p 3に対して 1 / 2周期遅れて いる。
'図 1 7 (B ) は、 電流制御用第 1積分回路 3 1 と電流制御用第 2 P T/JP2007/053710
17 積分回路 3 2 とを複数組 （図 1 7 ( B ) では 2組） 設けるこ とで検 出精度を高く し動作を高速化した例を示している。 こ こでは、 電流 制御用第 2積分回路 3 2 1 に入力される S s„^ 4は、 電流制御用第 2積分回路 3 2 2に入力される S s m p 4に対して 1 / 2周期遅れて いる。 ·
図 1 Ί ( C ) は、 電流制御用第 1積分回路 3 1 と電流制御用第 2 積分.回路 3 2 とを複数組 （図 1 7 ( A) では 2組） 設けるこ とで検 出精度を高く し動作を高速化した例を示している。 こ こでは、 電流 制御用第 1積分回路 3 1 1 と電流制御用第 1積分回路 3 1 2 に入 力される S s m p 3は、 電流制御用第 1積分回路 3 1 1 に入力される s s m p 3に対して 1 Z 2周期遅れている。 また、 電流制御用第 2積 分回路 3 2 1 に入カされる 3 3 11^ 4は、 電流制御用第 2積分回路 3 2 2に入カされる 3 3 111 £) 4に対して 1 2周期遅れてぃる。
なお、 図 1 8 ( A) に示すよ う に、 NMRをパルス出力回路 6 1 に入力してパルス列 P Sを出力させ、電流制御用積分回路 6 2に S s m p 4および電圧 V sを入力しパルス列 S Sを出力させ、 これらパ ルス列 P S， S Sを制御信号発生回路 3 3に入力し制御信号を生成 するこ と も可能である。
また、 図 1 8 ( B ) に示すよ う に、 NMRをピーク値設定回路 7 1 に入力してピーク値に相当する値を出力させる。 一方、 電流制御 用積分回路 7 2に S s m p 4および電圧 V sを入力しパルス列 S Sを 出力させカウンタ 7 3 によ り これを計数する。 この計数値と ピーク 値設定回路 7 1 の出力 （ピーク値に相当する値） とをデジタル比較 器 7 4によ り比較し、比較結果を制御信号発生回路 3 3 に送り制御 信号を生成するよ う にもできる。 ' しかし、 図 1 8 (A), (B ) に記載の回路より も本発明における 回路の方が、 信頼性 · 高速性等のう えから優れている。
以上説明したよ う に、本実施形態では電圧懾差を時間量に変換す る と と もに、 電流測定値も時間量に変換して制御するよ う にした。 すなわち、 応答精度 （制御精度） は、 実質上、 ク ロ ックの周波数に 依存するので、 高性能の電力変換装置が提供できる。

Claims

請求の範囲
1 . アナログ量とデジタル量とから目的信号を生成する信号比較回 路であって、
参照信号を入力して積分値を出力する第 1積分回路と、
アナログ量を入力して積分値を出力する第 2積分回路と、 前記デジタル量を時間量に変換して、前記第 1積分回路の動作開 始タイ ミ ングを、前記第 2積分回路の動作開始タイ ミングに対して シフ トさせる操作信号発生回路と、
第 1積分回路と第 2積分回路とがそれぞれしきい値に達するま での時間を比較し前記目的信号を生成する 目的信号生成回路と、 を備えたことを特徴とする信号比較回路。
2 . 前記アナログ量が第 2アナログ量であり 、 前記デジタル量が第 1 アナログ量から生成されるこ と を特徴とする請求の範囲第 1項 に記載の信号比較回路。
3 . 出力電圧検出回路と電流制御回路とを備え、 前記出力電圧検出 回路が検出 した前記第 1 アナログ量である出力電圧値と 目標出力 電圧値との偏差に基づき、 前記電流制御回路によ り、 前記第 2アナ ログ量である直流電源から リ アク トルに向けて流れる電流をオン オフ制御する前記信号比較回路を搭載した電力変換装置において、 '前記出力電圧検出回路は、
前記出力電圧値と前記目標出力電圧値との偏差に相当する前記 デジタル量であるデジタル数値に応じた時.間だけ基準ク 口 ック信 号の立ち上がり のタイ ミ ングを前記基準ク ロ ックの周波数よ り も 高い分解能で時間変化させた操作量信号を生成する前記操作信号 発生回路と しての操作量信号発生回路を備え、 前記電流制御回路は、
前記参照信号である前記リアク トルを流れる電流のピーク値に よ り定められる電圧を、前記操作量信号の立ち上がり のタイ ミング で入力し電流制御用第 1積分値を出力する前記第 1積分回路と し ての電流制御用第 1積分回路と、
前記リ アク トルを流れる電流に相当する電圧を、前記基準クロ ッ ク信号の立ち上がり に同期したタイ ミ ングで 1 回または複数回繰 り返して入力 し電流制御用第 2積分値を出力する前記第 2積分回 路と しての電流制御用第 2積分回路と、
前記電流制御用第 1積分値が第 1所定値に達するまでの時間と 前_記電流制御用第 2積分値が第 2所定値に達するまでの時間とを 比較し、前記電流制御用第 1積分値が第 1所定値に達するまでの時 間が、 ，
前記電流制御用第 2積分値が第 2所定値に達するまでの時間以 下または同等以下のときに、 または、
前記電流制御用第 2積'分値が第 2所定値に達するまでの時間以 上または同等以上のときに、前記直流電源から前記リアク トルに向 けて流れる電流をオフする前記目的信号である電流制御信号を発 生する前記目的信号生成回路と しての電流制御信号発生回路と、 を備えたことを特徴とする電力変換装置。
4· . 前記出力電圧検出回路は、
さ らに前記出力電圧値を所定のク 口 ック.のタイ ミ ングで入力 し 電圧検出用第 1積分値を出力する電圧検出用第 1積分回路と、 前記目標出力電圧値を前記所定のク ロ ックのタイ ミ ングで入力 し電圧検出用第 2積分値を出力する電圧検出用第 2積分回路と、 前記電圧検出用第 1積分値が第 1所定値に達するまでの時間 'と 前記電圧検出用第 2積分値が第 2所定値に達するまでの時間との 差を電圧偏差検出用ク ロ ックのパルス数によ り計数し、当該計数値 を前記出力電圧値と前記目標出力電圧値との偏差を表すデジタル 偏差値と して出力する出力偏差検出回路と、
前記デジタル偏差値を入力し、 前記デジタル偏差値に基づき、 前 記電流制御回路を制御するためのデジタル数値を発生する制御演 算回路と、
を備え、 '
前記操作量信号発生回路は、 前記デジタル数値と、 前記電流制御 回路に.おける動作の時間基準となる基準ク ロ ック信号とを入力し、 前記デジタル数値に応じた時間だけ前記基準ク ロ ック信号のタイ ミ ングを時間変化させた操作量信号を生成する、
ことを特徴とする請求の範囲第 3項に記載の電力変換装置。
5 . 前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、複数 ビッ ト信号を出力するデコーダと、
前記複数ビッ ト信号と、前記基準クロ ック信号とを入力するディ レイ回路と、
から,なるこ とを特徴とする請求の範囲第 3項または第 4項に記載 の電力変換装置。
6. . 前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、アナ ログス レショル ド電圧を出力する D A変換器と、
前記基準ク ά ック信号を入力してその積分値電圧を出力する積 分回路と、
前記積分値電圧と前記アナログス レショル ド電圧との比較値を 出力する比較器と、 ''
からなるこ とを特徴とする請求の範囲第 3項または第 4項に記載 の電力変換装置。
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