JP7024440B2 - 電力変換装置の制御回路、及び、電力変換装置 - Google Patents

Description

本発明は、電力変換装置の制御回路、及び、電力変換装置に関する。

従来より、電力変換を行うコンバータを互いに並列に接位し、位相差設定部は、各フェーズシフト制御部によるスイッチング制御間に位相差を設定し、フェーズシフト制御部は、直流が極性を交互に反転されながら共振回路に印加されるようにスイッチング素子のスイッチング動作をそれぞれ制御するとともに、共振回路に印加される直流の極性が反転される間の期間に直流が共振回路に印加されるのをバイパスさせるようにスイッチング素子のスイッチング動作をそれぞれ制御するＤＣ(Direct Current)／ＤＣコンバータがある。このＤＣ／ＤＣコンバータでは、周波数を変化させることで出力電圧を制御する周波数制御を行っている（例えば、特許文献１参照）。

特開２０１０－０４１８５５号公報

ところで、上述のような共振形のＤＣ／ＤＣコンバータは、二次側整流電流がパルス状になるという特性があり、特に低電圧大電流の用途において平滑コンデンサの規模が大きくなるという問題がある。

このような問題を解決する手法として、周波数制御を採用するとともに、ＤＣ／ＤＣコンバータの回路を複数に分割し、分割した複数の回路を駆動する駆動信号に位相差を持たせて交互に動作させる、いわゆるインターリーブ動作を利用する手法があるが、特許文献１には開示されていない。

そこで、周波数制御とインターリーブ動作とを両立した電力変換装置の制御回路、及び、電力変換装置を提供することを目的とする。

本発明の実施の形態の電力変換装置の制御回路は、周波数が制御される基準パルス信号を発生する基準パルス発生部と、前記基準パルス信号を積分する第１積分部と、前記基準パルス信号を反転した反転基準パルス信号を積分する第２積分部と、前記第１積分部によって得られた第１積分値よりも前記第１積分値の１／Ｎ（Ｎは２以上の整数）ずつ小さいＮ－１個の第１導出値を導出する第１導出部と、前記第２積分部によって得られた第２積分値よりも前記第２積分値の１／Ｎずつ小さいＮ－１個の第２導出値を導出する第２導出部と、前記第１積分値と、前記Ｎ－１個の第１導出値と、前記第２積分値と、前記Ｎ－１個の第２導出値とに基づいて、前記基準パルス信号に対して（１８０／Ｎ）度ずつ位相の異なるＮ－１個の位相差パルス信号を生成する位相差パルス生成部とを含み、
前記位相差パルス生成部は、
前記第１積分値と、前記Ｎ－１個の第２導出値とを比較するＮ－１個の第１コンパレータと、
前記第２積分値と、前記Ｎ－１個の第１導出値とを比較するＮ－１個の第２コンパレータと、
前記基準パルス信号と、前記Ｎ－１個の第１コンパレータの比較結果を表すＮ－１個の第１比較値と、前記反転基準パルス信号と、前記Ｎ－１個の第２コンパレータの比較結果を表すＮ－１個の第２比較値とに基づき、前記Ｎ－１個の位相差パルス信号を出力する組み合わせ回路と
を有し、
前記基準パルス信号と、前記Ｎ－１個の位相差パルス信号とをＮ相のパルス信号として電力変換回路に出力する。

周波数制御とインターリーブ動作とを両立した電力変換装置の制御回路、及び、電力変換装置を提供することができる。

電力変換装置１の構成を示す図である。 制御回路１００の構成を示す図である。 制御回路１００の動作を表すタイミングチャートを示す図である。 電力変換回路１０の出力電流Ｉｏと三相電流Ｉｏａ、Ｉｏｂ、Ｉｏｃの波形を示す図である。

以下、本発明の電力変換装置の制御回路、及び、電力変換装置を適用した実施の形態について説明する。

＜実施の形態＞
図１は、電力変換装置１の構成を示す図である。電力変換装置１は、複数の絶縁型ＤＣ／ＤＣコンバータからなり、電力変換回路１０と制御回路１００を含む。電力変換回路１０は、制御回路１００から出力される周波数制御されたＮ（Ｎは２以上の整数）相のパルス信号に基づいてインターリーブ動作を行う電力変換回路である。ここでは、一例として、Ｎ＝３（三相）の場合について説明する。なお、制御回路１００の構成及び動作については、図２及び図３を用いて後述することとし、ここでは電力変換回路１０の構成について説明する。

電力変換回路１０は、入力端子１１Ｐ、１１Ｎ、コンデンサ１２、１３、出力端子１４Ｐ、１４Ｎ、コンデンサ１５、半導体スイッチ２１Ａ、２２Ａ、２１Ｂ、２２Ｂ、２１Ｃ、２２Ｃ、コンデンサ２３Ａ、２３Ｂ、２３Ｃ、及びインダクタ２４Ａ、２４Ｂ、２４Ｃを含む。

電力変換回路１０は、さらに、トランス３１Ａ、３１Ｂ、３１Ｃ、及びダイオード４１Ａ、４２Ａ、４３Ａ、４４Ａ、４１Ｂ、４２Ｂ、４３Ｂ、４４Ｂ、４１Ｃ、４２Ｃ、４３Ｃ、４４Ｃを含む。

入力端子１１Ｐ、１１Ｎは、直流電圧が入力される一対の入力端子である。入力端子１１Ｐは高電位側の端子であり、入力端子１１Ｎは低電位側の端子である。入力端子１１Ｐ、１１Ｎの間には、コンデンサ１２、１３が直列に接続される。コンデンサ１２、１３は、入力端子１１Ｐ、１１Ｎに入力される直流電圧を安定化させるために設けられている。

また、入力端子１１Ｐ、１１Ｎの間には、三相の半導体スイッチとして、直列接続されたＡ相の半導体スイッチ２１Ａ、２２Ａと、直列接続されたＢ相の半導体スイッチ２１Ｂ、２２Ｂと、直列接続されたＣ相の半導体スイッチ２１Ｃ、２２Ｃとが並列に接続されている。半導体スイッチ２１Ａ、２１Ｂ、２１Ｃは、上アーム用の半導体スイッチであり、半導体スイッチ２２Ａ、２２Ｂ、２２Ｃは、下アーム用の半導体スイッチである。

Ａ相の半導体スイッチ２１Ａ、２２Ａ、Ｂ相の半導体スイッチ２１Ｂ、２２Ｂ、及び、Ｃ相の半導体スイッチ２１Ｃ、２２Ｃは、それぞれ、ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)と、ＭＯＳＦＥＴに並列に接続される還流ダイオードとを含む。

トランス３１Ａ、３１Ｂ、３１Ｃは、一次巻線及び二次巻線を有し、一次巻線と二次巻線との間は絶縁されている。トランス３１Ａ、３１Ｂ、３１Ｃの一次巻線は、それぞれ、Ａ相、Ｂ相、Ｃ相用の一次巻線であり、トランス３１Ａ、３１Ｂ、３１Ｃの二次巻線は、それぞれ、Ａ相、Ｂ相、Ｃ相用の二次巻線である。トランス３１Ａ、３１Ｂ、３１Ｃは、三相分設けられている。

コンデンサ２３Ａ及びインダクタ２４Ａは、半導体スイッチ２１Ａ、２２Ａの接続点と、トランス３１Ａの一次巻線の一方側の端子（図中上側の端子）との間に直列に接続されている。同様に、半導体スイッチ２１Ｂ、２２Ｂは、半導体スイッチ２１Ｂ、２２Ｂの接続点と、トランス３１Ｂの一次巻線の一方側の端子（図中上側の端子）との間に直列に接続されており、半導体スイッチ２１Ｃ、２２Ｃは、半導体スイッチ２１Ｃ、２２Ｃの接続点と、トランス３１Ｃの一次巻線の一方側の端子（図中上側の端子）との間に直列に接続されている。

トランス３１Ａ、３１Ｂ、３１Ｃの一次側巻線の他方側の端子（図中下側の端子）は、コンデンサ１２、１３の間の接続点に接続されている。

コンデンサ２３Ａ、２３Ｂ、２３Ｃ及びインダクタ２４Ａ、２４Ｂ、２４Ｃは、トランス３１Ａ、３１Ｂ、３１Ｃの一次巻線側における共振周波数を調整するために設けられている。

トランス３１Ａの二次巻線は、ブリッジ状に接続される整流回路を構成するダイオード４１Ａ、４２Ａ、４３Ａ、４４Ａを介して、出力端子１４Ｐ、１４Ｎに接続されている。同様に、トランス３１Ｂの二次巻線は、ブリッジ状に接続される整流回路を構成するダイオード４１Ｂ、４２Ｂ、４３Ｂ、４４Ｂを介して、出力端子１４Ｐ、１４Ｎに接続されており、トランス３１Ｃの二次巻線は、ブリッジ状に接続される整流回路を構成するダイオード４１Ｃ、４２Ｃ、４３Ｃ、４４Ｃを介して、出力端子１４Ｐ、１４Ｎに接続されている。

出力端子１４Ｐ、１４Ｎの間には、コンデンサ１５が接続されている。コンデンサ１５は、出力端子１４Ｐ、１４Ｎから出力される直流電圧を安定化させるために設けられている。

以上のような回路構成を有する電力変換回路１０は、半導体スイッチ２１Ａ、２２Ａ、２１Ｂ、２２Ｂ、２１Ｃ、２２ＣのＭＯＳＦＥＴのゲートが、制御回路１００によって周波数制御されたインターリーブ形式で駆動され、入力端子１１Ｐ、１１Ｎに入力される直流電圧を所定電圧に変換して、出力端子１４Ｐ、１４Ｎから出力する。

図２は、制御回路１００の構成を示す図である。

制御回路１００は、基準信号発生回路１０１、ＮＯＴ（論理反転）回路１０２、１０３、積分器１１１、１１２、分圧回路１２１、１２２、１２３、１２４、コンパレータ１３１、１３２、１３３、１３４、ＡＮＤ（論理積）回路１４１、１４２、１４３、１４４、ＯＲ（論理和）回路１５１、１５２、及び出力端子１６１、１６２、１６３を有する。

なお、以下では、ＡＮＤ回路１４１、１４２、１４３、１４４、ＯＲ回路１５１、１５２が有する２つの入力端子については、図２中で上側にある方を一方の入力端子と称し、下側にある方を他方の入力端子と称す。

基準信号発生回路１０１は、電力変換回路１０のＭＯＳＦＥＴのゲートを駆動する基準になるパルス信号（基準パルス信号）を発生する。基準パルス信号は、制御回路１００が出力する三相のインターリーブ形式のパルス信号のうち、位相が０度（０°）の信号であり、電力変換回路１０が動作する周波数を決める信号である。電力変換回路１０の動作周波数は、出力電圧が所定値に維持されるように調節される。

基準信号発生回路１０１は、例えば、ＩＣ（Integrated Circuit：集積回路）で構成され、より具体的には、周波数制御される共振型ＤＣ／ＤＣコンバータの制御用ＩＣを用いることができる。基準信号発生回路１０１が出力端子１０１Ａから出力する基準パルスは、出力端子１６１、ＮＯＴ回路１０２、及び積分器１１１に入力される。基準信号発生回路１０１は、基準パルス発生部の一例である。

ＮＯＴ回路１０２は、基準信号発生回路１０１の出力端子１０１Ａと、ＡＮＤ回路１４２及び１４４の一方の入力端子との間に接続され、基準パルス信号を反転させた反転基準パルス信号を出力する。

ＮＯＴ回路１０３は、ＯＲ回路１５２の出力端子と、積分器１１１のリセット信号入力端子との間に接続されており、ＯＲ回路１５２から出力される位相差パルス信号（１２０度（１２０°））を反転して積分器１１１に入力する。

積分器１１１は、入力端子が基準信号発生回路１０１の出力端子１０１Ａに接続され、出力端子がコンパレータ１３１の非反転入力端子に接続されている。積分器１１１は、基準信号発生回路１０１から入力される基準パルス信号を積分し、積分値（積分値１）を出力する。また、積分器１１１は、ＮＯＴ回路１０３から位相差パルス信号（１２０度（１２０°））の反転信号が入力されると、積分値１をゼロにリセットする。積分器１１１は、第１積分部の一例である。

積分器１１２は、入力端子がＮＯＴ回路１０２の出力端子に接続され、出力端子がコンパレータ１３３の反転入力端子に接続されている。積分器１１２は、ＮＯＴ回路１０２から入力される反転基準パルス信号を積分し、積分値（積分値２）を保持する。また、積分器１１２は、ＯＲ回路１５２から位相差パルス信号（１２０度（１２０°））が入力されると、積分値２をゼロにリセットする。積分器１１２は、第２積分部の一例である。

分圧回路１２１は、積分器１１１の出力端子とコンパレータ１３３の非反転入力端子との間に接続されている。分圧回路１２１は、積分器１１１から入力される積分値１を表す電圧値を１／３の電圧に変換して出力する。

分圧回路１２２は、積分器１１１の出力端子とコンパレータ１３４の非反転入力端子との間に接続されている。分圧回路１２２は、積分器１１１から入力される積分値１を表す電圧値を２／３の電圧に変換して出力する。

分圧回路１２３は、積分器１１２の出力端子とコンパレータ１３１の反転入力端子との間に接続されている。分圧回路１２３は、積分器１１２から入力される積分値２を表す電圧値を１／３の電圧に変換して出力する。

分圧回路１２４は、積分器１１２の出力端子とコンパレータ１３２の反転入力端子との間に接続されている。分圧回路１２４は、積分器１１２から入力される積分値２を表す電圧値を２／３の電圧に変換して出力する。

なお、分圧回路１２１、１２２、１２３、１２４は、例えば、分圧抵抗器によって実現される。分圧回路１２１、１２２は、Ｎ－１個の第１導出部の一例であり、分圧回路１２３、１２４は、Ｎ－１個の第２導出部の一例である。

コンパレータ１３１は、非反転入力端子が積分器１１１の出力端子に接続され、反転入力端子が分圧回路１２３の出力端子に接続され、出力端子がＡＮＤ回路１４１の他方の入力端子に接続されている。コンパレータ１３１は、積分器１１１から出力される積分値１と、分圧回路１２３の出力とを比較し、積分値１が分圧回路１２３の出力以上である場合に、出力端子の信号レベルを１(Ｈ:High）にし、積分値１が分圧回路１２３の出力未満である場合に、出力端子の信号レベルを０(L:Low)にする。

コンパレータ１３２は、非反転入力端子が積分器１１１の出力端子に接続され、反転入力端子が分圧回路１２４の出力端子に接続され、出力端子がＡＮＤ回路１４３の他方の入力端子に接続されている。コンパレータ１３２は、積分器１１１から出力される積分値１と、分圧回路１２４の出力とを比較し、積分値１が分圧回路１２４の出力以上である場合に、出力端子の信号レベルを１(Ｈ:High）にし、積分値１が分圧回路１２４の出力未満である場合に、出力端子の信号レベルを０(L:Low)にする。

コンパレータ１３３は、反転入力端子が積分器１１２の出力端子に接続され、非反転入力端子が分圧回路１２１の出力端子に接続され、出力端子がＡＮＤ回路１４２の他方の入力端子に接続されている。コンパレータ１３３は、積分器１１２から出力される積分値２と、分圧回路１２１の出力とを比較し、分圧回路１２１の出力が積分値２以上である場合に、出力端子の信号レベルを１(Ｈ:High）にし、分圧回路１２１の出力が積分値２未満である場合に、出力端子の信号レベルを０(L:Low)にする。

コンパレータ１３４は、反転入力端子が積分器１１２の出力端子に接続され、非反転入力端子が分圧回路１２２の出力端子に接続され、出力端子がＡＮＤ回路１４４の他方の入力端子に接続されている。コンパレータ１３４は、積分器１１２から出力される積分値２と、分圧回路１２２の出力とを比較し、分圧回路１２２の出力が積分値２以上である場合に、出力端子の信号レベルを１(Ｈ:High）にし、分圧回路１２２の出力が積分値２未満である場合に、出力端子の信号レベルを０(L:Low)にする。

ＡＮＤ回路１４１は、一方の入力端子が基準信号発生回路１０１の出力端子１０１Ａに接続され、他方の入力端子がコンパレータ１３１の出力端子に接続され、出力端子がＯＲ回路１５１の一方の入力端子に接続されている。ＡＮＤ回路１４１は、基準信号発生回路１０１から入力される基準パルス信号と、コンパレータ１３１の出力との論理積をＯＲ回路１５１に出力する。

ＡＮＤ回路１４２は、一方の入力端子がＮＯＴ回路１０２の出力端子に接続され、他方の入力端子がコンパレータ１３３の出力端子に接続され、出力端子がＯＲ回路１５１の他方の入力端子に接続されている。ＡＮＤ回路１４２は、ＮＯＴ回路１０２から入力される反転基準パルス信号と、コンパレータ１３３の出力との論理積をＯＲ回路１５１に出力する。

ＡＮＤ回路１４３は、一方の入力端子が基準信号発生回路１０１の出力端子１０１Ａに接続され、他方の入力端子がコンパレータ１３２の出力端子に接続され、出力端子がＯＲ回路１５２の一方の入力端子に接続されている。ＡＮＤ回路１４３は、基準信号発生回路１０１から入力される基準パルス信号と、コンパレータ１３２の出力との論理積をＯＲ回路１５２に出力する。

ＡＮＤ回路１４４は、一方の入力端子がＮＯＴ回路１０２の出力端子に接続され、他方の入力端子がコンパレータ１３４の出力端子に接続され、出力端子がＯＲ回路１５２の他方の入力端子に接続されている。ＡＮＤ回路１４４は、ＮＯＴ回路１０２から入力される反転基準パルス信号と、コンパレータ１３４の出力との論理積をＯＲ回路１５２に出力する。

ＯＲ回路１５１は、一方の入力端子がＡＮＤ回路１４１の出力端子に接続され、他方の入力端子がＡＮＤ回路１４２の出力端子に接続され、出力端子が出力端子１６２に接続されている。ＯＲ回路１５１は、ＡＮＤ回路１４１の出力と、ＡＮＤ回路１４２の出力との論理和を出力端子１６２に出力する。ＯＲ回路１５１が出力する論理和は、基準パルス信号に対して位相が６０度（６０°）遅れた位相差パルス信号である。

ＯＲ回路１５２は、一方の入力端子がＡＮＤ回路１４３の出力端子に接続され、他方の入力端子がＡＮＤ回路１４４の出力端子に接続され、出力端子が出力端子１６３に接続されている。ＯＲ回路１５２は、ＡＮＤ回路１４３の出力と、ＡＮＤ回路１４４の出力との論理和を出力端子１６３に出力する。ＯＲ回路１５１が出力する論理和は、基準パルス信号に対して位相が１２０度（１２０°）遅れた位相差パルス信号である。

出力端子１６１、１６２、１６３は、それぞれ、基準信号発生回路１０１の出力端子１０１Ａ、ＯＲ回路１５１の出力端子、ＯＲ回路１５２の出力端子に接続され、それぞれ、基準パルス信号（０°）、位相差パルス信号（６０°）、位相差パルス信号（１２０°）を出力する。

また、出力端子１６３から出力される位相差パルス信号（１２０°）は、積分器１１２にリセット信号として入力されるとともに、ＮＯＴ回路１０３で反転されてからリセット信号として積分器１１１に入力される。積分器１１１，１１２は、入力されたリセット信号の立ち上がりタイミングで出力をゼロにリセットする。

制御回路１００は、以上のような構成の回路を用いて、基準パルス信号（０°）、位相差パルス信号（６０°）、位相差パルス信号（１２０°）を出力することにより、電力変換回路１０の周波数制御とインターリーブ制御を行う。周波数制御の周波数は、一例として、数１００ＫＨｚ～１ＭＨｚ程度である。

なお、コンパレータ１３１～１３４、ＡＮＤ回路１４１～１４４、及びＯＲ回路１５１、１５２は、位相差パルス生成部の一例である。また、コンパレータ１３１、１３２は、Ｎ－１個の第１コンパレータの一例であり、コンパレータ１３３、１３４は、Ｎ－１個の第２コンパレータの一例である。

また、ＡＮＤ回路１４１～１４４及びＯＲ回路１５１、１５２は、組み合わせ回路の一例である。ＡＮＤ回路１４１、１４３は、Ｎ－１個の第１論理積回路の一例であり、ＡＮＤ回路１４２、１４４は、Ｎ－１個の第２論理積回路の一例である。ＯＲ回路１５１、１５２は、Ｎ－１個の論理和回路の一例である。

図３は、制御回路１００の動作を表すタイミングチャートを示す図である。図３には、上から下にかけて、基準パルス信号（０°）、積分値１、積分値２、位相差パルス信号（６０°）、位相差パルス信号（１２０°）の信号レベルを示す。なお、横軸は時間軸である。

また、以下の説明において積分値１、積分値２の値を示す「１」とは基準パルス信号の振幅をt1からt4の期間、あるいはt4からt7の期間積分した値である。上述のように本発明の適用対象は周波数制御を行うので、それにつれて各時刻t1~t10の間隔は変化し、積分値「１」の絶対量も変化する。ここではある周波数における上記条件の積分値を便宜上「１」と称している。

時刻ｔ１では、基準パルス信号が０から１に変化し、積分値１は０、積分値２は１であるので、コンパレータ１３１の出力は０、コンパレータ１３２の出力は０、コンパレータ１３３の出力は０、コンパレータ１３４の出力は０である。

このため、ＡＮＤ回路１４１～１４４の出力は０であり、ＯＲ回路１５１、１５２の出力は、ともに０である。

時刻ｔ２では、基準パルス信号は１に保持され、積分値１は１／３になり、積分値２は１のままであるので、コンパレータ１３１の出力は１になり、コンパレータ１３２の出力は０に保持され、コンパレータ１３３の出力は０に保持され、コンパレータ１３４の出力は０に保持される。

このため、ＡＮＤ回路１４１の出力は１になり、ＡＮＤ回路１４２～１４４の出力は０であるので、ＯＲ回路１５１の出力は１になり、ＯＲ回路１５２の出力は０に保持される。

時刻ｔ３では、基準パルス信号は１に保持され、積分値１は２／３になり、積分値２は１のままである。 このため、ＡＮＤ回路１４１の出力は１に保持され、ＡＮＤ回路１４２の出力は０に保持され、ＡＮＤ回路１４３の出力は０から１になり、ＡＮＤ回路１４４の出力は０に保持されるので、ＯＲ回路１５１の出力は１に保持され、ＯＲ回路１５２の出力は０から１になる。

ＯＲ回路１５２の出力（位相差パルス信号（１２０°））が０から１になると、積分値２は０にリセットされる。そうすると、コンパレータ１３１，１３２の出力は１に保持され、コンパレータ１３３，１３４の出力は０から１になる。

なお、積分器１１２の積分値２のリセット動作は、時刻ｔ３を過ぎて時刻ｔ４までの間に行われればよい。

時刻ｔ４では、基準パルス信号は０になり、積分値１は１になり、積分値２は０のままであるので、コンパレータ１３１，１３２の出力は１に保持され、コンパレータ１３３，１３４の出力は１に保持さ。

このため、ＡＮＤ回路１４１の出力は１から０なり、ＡＮＤ回路１４２の出力は０から１になり、ＡＮＤ回路１４３の出力は１から０になり、ＡＮＤ回路１４４の出力は０から１になるので、ＯＲ回路１５１の出力は１に保持され、ＯＲ回路１５２の出力は１に保持される。

時刻ｔ５では、基準パルス信号は０に保持され、積分値１は１のままであり、積分値２は１／３になるので、コンパレータ１３１の出力は１に保持され、コンパレータ１３２の出力は１に保持され、コンパレータ１３３の出力は１から０になり、コンパレータ１３４の出力は１に保持される。

このため、ＡＮＤ回路１４１の出力は０に保持され、ＡＮＤ回路１４２の出力は１から０になり、ＡＮＤ回路１４３の出力は０に保持され、ＡＮＤ回路１４４の出力は１に保持されるので、ＯＲ回路１５１の出力は０に低下し、ＯＲ回路１５２の出力は１に保持される。

時刻ｔ６では、基準パルス信号は０に保持され、積分値１は１のままである。積分値２は２／３になるので、コンパレータ１３１の出力は１に保持され、コンパレータ１３２の出力は１に保持され、コンパレータ１３３の出力は０に保持され、コンパレータ１３４の出力は１から０になる。

このため、ＡＮＤ回路１４１の出力は０に保持され、ＡＮＤ回路１４２の出力は０に保持され、ＡＮＤ回路１４３の出力は０に保持され、ＡＮＤ回路１４４の出力は１から０になるので、ＯＲ回路１５１の出力は０に保持され、ＯＲ回路１５２の出力は１から０になる。

ＯＲ回路１５２の出力（位相差パルス信号（１２０°））が１から０になると、積分値１は０にリセットされる。そうすると、コンパレータ１３１，１３２の出力は１に保持され、コンパレータ１３３，１３４の出力は０から１になる。

なお、積分器１１１の積分値１のリセット動作は、時刻ｔ６を過ぎて時刻ｔ７までの間に行われればよい。

時刻ｔ７では、時刻ｔ１と同様に、基準パルス信号は１になり、積分値２は１になるので、コンパレータ１３１の出力は１から０になり、コンパレータ１３２の出力は１から０になり、コンパレータ１３３の出力は０に保持され、コンパレータ１３４の出力は０に保持される。

このため、ＡＮＤ回路１４１～１４４の出力は０であり、ＯＲ回路１５１、１５２の出力は、ともに０である。

時刻ｔ８以降は、時刻ｔ２～ｔ７と同様の動作が繰り返し行われる。

また、時刻ｔ３では、１２０°の位相差パルス信号が１に立ち上がることにより、積分器１１２の積分値２がリセットされ、時刻ｔ６では、１２０°の位相差パルス信号が０に立ち下がることにより、積分器１１１の積分値１がリセットされる。

このように、制御回路１００は、Ｎ－１個の位相差パルス信号（６０°と１２０°の２つの位相差パルス信号）のうち、基準パルス信号よりも最も位相が遅れている位相差パルス信号（１２０°の位相差パルス信号）の反転値に基づいて積分器１１１の積分値１をリセットするとともに、基準パルス信号よりも最も位相が遅れている位相差パルス信号（１２０°の位相差パルス信号）に基づいて積分器１１２の積分値２をリセットする。

以上のようにして生成される、インターリーブ形式の基準パルス信号（０°）、位相差パルス信号（６０°）、位相差パルス信号（１２０°）を用いて、電力変換回路１０の半導体スイッチ２１Ａ、２２Ａ、２１Ｂ、２２Ｂ、２１Ｃ、２２ＣのＭＯＳＦＥＴを駆動すると、電力変換回路１０の出力電流Ｉｏと三相電流Ｉｏａ、Ｉｏｂ、Ｉｏｃは、図４に示すような波形になる。

図４は、電力変換回路１０の出力電流Ｉｏと三相電流Ｉｏａ、Ｉｏｂ、Ｉｏｃの波形を示す図である。三相電流Ｉｏａ、Ｉｏｂ、Ｉｏｃに６０°ずつの位相差を持たせることにより、三相電流Ｉｏａ、Ｉｏｂ、Ｉｏｃのリプルがキャンセルされ、出力電流Ｉｏはリプルが大幅に低減され、直流に近い波形を有するようになる。

以上、実施の形態によれば、周波数制御とインターリーブ動作とを両立した電力変換装置の制御回路１００、及び、電力変換装置１を提供することができる。

また、電力変換装置の制御回路１００、及び、電力変換装置１は、ＮＯＴ回路１０２、１０３、積分器１１１、１１２、分圧回路１２１～１２４、コンパレータ１３１～１３４、ＡＮＤ回路１４１～１４４、ＯＲ回路１５１、１５２を用いて、６０°及び１２０°の位相差パルス信号を生成している。

このような位相差パルス信号を生成するには、上述の実施の形態のような手法以外に、例えば、ＰＬＬ（Phase Locked Loop：位相同期ループ）、において、その構成要素である積分器、及び位相比較器を用いて、ＰＬＬの出力の位相差を位相比較器で検出し、位相比較器の出力に位相差指令を加算した信号を積分器で積分し、積分結果を同じくＰＬＬの構成要素である電圧制御発振器に入力することで、位相差パルス信号を生成する手法もある。しかしながら、このような手法では、積分器により徐々に周波数を変化させ、位相差が所望の値になるよう合わせこむので、追従には一定時間の遅れが生じる。

これに対して、実施の形態の電力変換装置の制御回路１００、及び、電力変換装置１では、２つの積分器１１１、１１２を交互に使って、半サイクル前の周期の積分値を使って、６０°及び１２０°の位相差パルス信号を出力するので、非常に早い応答が得られる。

また、２つの積分器１１１、１１２を交互に使って、積分値１、２のリセットは、６０°の期間（積分器１１１は、３００°から０°までの６０°の期間、積分器１１２は、１２０°から１８０°までの６０°の期間）に行えばよい。例えば、積分器を１つのみ用いる場合には、上述の積分値１、２の切り替わりの短い期間（例えば、０°と１８０°の一瞬）に行わなければならない。これに対して、実施の形態では、２つの積分器１１１、１１２を交互に使うことによって、ある程度長いリセット期間を確保することができるので、積分器を１つのみ用いる場合ほどの高速動作に対応した積分器を用いる必要がなくなり、安価な回路構成で制御回路１００を実現することができる。

従って、実施の形態によれば、周波数制御とインターリーブ動作とを両立した、安価な電力変換装置の制御回路１００、及び、電力変換装置１を提供することができる。

なお、以上では、三相の場合について説明したが、二相でもよく、四相以上であってもよい。例えば、四相の場合は、半導体スイッチ２１Ａ～２１Ｃ及び２２Ａ～２２Ｃに加えて、もう一組の上アーム及び下アーム用の半導体スイッチを含み、コンデンサ２３Ａ～２３Ｃ及びインダクタ２４Ａ～２４Ｃに加えて、もう一組のコンデンサ及びインダクタを含み、トランス３１Ａ～３１Ｃ及びダイオード４１Ａ～４４Ｃに加えて、トランス及びブリッジ状に接続される４つのダイオードを含む構成にすればよい。

また、２組の分圧回路１２１、１２２と分圧回路１２３、１２４の代わりに、分圧比が１／４ずつ異なる３つの分圧回路（分圧比は１／４、２／４、３／４）を２組含めばよい。また、コンパレータ１３１～１３４、ＡＮＤ回路１４１～１４４、ＯＲ回路１５１、１５２、及び出力端子１６１～１６３に加えて、１相増えた分に対応する、２つのコンパレータ、２つのＡＮＤ回路、１つのＯＲ回路１５１、及び１つの出力端子を含めばよい。

そして、このような構成において、４５°ずつ位相が異なる４つのパルス信号（０°の基準パルス信号と４５°、９０°、１３５°の３つの位相差パルス信号）を出力すればよい。

また、二相以上の場合には、三相と四相の違いによる構成を１相分ずつ減らして、９０°ずつ位相の異なる２個のパルス信号（０°の基準パルス信号と９０°の位相差パルス信号）を出力すればよい。

また、また、五相以上の場合には、三相と四相の違いによる構成を１相分ずつ追加して、１８０°／Ｎ（ここではＮは５以上の整数）ずつ位相の異なるＮ個のパルス信号（０°の基準パルス信号と１８０°／（Ｎ－１）ずつ位相が異なるＮ－１個の位相差パルス信号）を出力すればよい。

また、以上では、制御回路１００がＡＮＤ回路１４１～１４４とＯＲ回路１５１、１５２で実現される組み合わせ回路を含む形態について説明したが、出力端子１６２、１６３に６０°と１２０°の位相差パルス信号を出力することができるのであれば、このような組み合わせ回路の構成に限られるものではない。

また、図３における基準パルス信号または位相差パルス信号に応じて図１の２１Ａ、２２Ａ以下が発生する電圧は、基準パルス信号または位相差パルス信号が「１」のとき正とする、あるいは「１」のとき負とするどちらでも実際はかまわない。後段の整流回路４１Ａ～４４Ｃ以下が正負極性に対し対称に動作する回路であり、どちらの極性に対してもＩｏａ、Ｉｏｂ、Ｉｏｃは同じ波形になるためである。相数が異なる他の回路についても同様である。

以上、本発明の例示的な実施の形態の電力変換装置の制御回路、及び、電力変換装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

１ 電力変換装置
１０ 電力変換回路
１１Ｐ、１１Ｎ 入力端子
１４Ｐ、１４Ｎ 出力端子
２１Ａ、２２Ａ、２１Ｂ、２２Ｂ、２１Ｃ、２２Ｃ 半導体スイッチ
２３Ａ、２３Ｂ、２３Ｃ コンデンサ
２４Ａ、２４Ｂ、２４Ｃ インダクタ
３１Ａ、３１Ｂ、３１Ｃ トランス
１００ 制御回路
１０１ 基準信号発生回路
１０２、１０３ ＮＯＴ回路
１１１、１１２ 積分器
１２１、１２２、１２３、１２４ 分圧回路
１３１、１３２、１３３、１３４ コンパレータ
１４１、１４２、１４３、１４４ ＡＮＤ回路
１５１、１５２ ＯＲ回路
１６１、１６２、１６３ 出力端子

Claims (6)

1. 周波数が制御される基準パルス信号を発生する基準パルス発生部と、
   前記基準パルス信号を積分する第１積分部と、
   前記基準パルス信号を反転した反転基準パルス信号を積分する第２積分部と、
   前記第１積分部によって得られた第１積分値よりも前記第１積分値の１／Ｎ（Ｎは２以上の整数）ずつ小さいＮ－１個の第１導出値を導出する第１導出部と、
   前記第２積分部によって得られた第２積分値よりも前記第２積分値の１／Ｎずつ小さいＮ－１個の第２導出値を導出する第２導出部と、
   前記第１積分値と、前記Ｎ－１個の第１導出値と、前記第２積分値と、前記Ｎ－１個の第２導出値とに基づいて、前記基準パルス信号に対して（１８０／Ｎ）度ずつ位相の異なるＮ－１個の位相差パルス信号を生成する位相差パルス生成部と
   を含み、
   前記位相差パルス生成部は、
   前記第１積分値と、前記Ｎ－１個の第２導出値とを比較するＮ－１個の第１コンパレータと、
   前記第２積分値と、前記Ｎ－１個の第１導出値とを比較するＮ－１個の第２コンパレータと、
   前記基準パルス信号と、前記Ｎ－１個の第１コンパレータの比較結果を表すＮ－１個の第１比較値と、前記反転基準パルス信号と、前記Ｎ－１個の第２コンパレータの比較結果を表すＮ－１個の第２比較値とに基づき、前記Ｎ－１個の位相差パルス信号を出力する組み合わせ回路と
   を有し、
   前記基準パルス信号と、前記Ｎ－１個の位相差パルス信号とをＮ相のパルス信号として電力変換回路に出力する、電力変換装置の制御回路。
2. 前記組み合わせ回路は、
   前記基準パルス信号と、前記Ｎ－１個の第１比較値との論理積を出力するＮ－１個の第１論理積回路と、
   前記反転基準パルス信号と、前記Ｎ－１個の第２比較値との論理積を出力するＮ－１個の第２論理積回路と、
   前記Ｎ－１個の第１論理積回路及び前記Ｎ－１個の第２論理積回路について、前記第１積分値及び前記第２積分値に対する前記第１導出値及び前記第２導出値の割合が互いに等しい第１導出値及び第２導出値に基づく第１比較値及び第２比較値をそれぞれ用いる第１論理積回路及び第２論理積回路の論理積同士の論理和を出力する、Ｎ－１個の論理和回路と
   を有し、
   前記Ｎ－１個の論理和回路は、それぞれ、前記Ｎ－１個の位相差パルス信号を出力する、請求項１に記載の電力変換装置の制御回路。
3. 前記Ｎ－１個の位相差パルス信号のうち、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号の反転値に基づいて前記第１積分部の第１積分値をリセットするとともに、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号に基づいて前記第２積分部の第２積分値をリセットする、請求項１又は２に記載の電力変換装置の制御回路。
4. 周波数が制御される基準パルス信号を発生する基準パルス発生部と、
   前記基準パルス信号を積分する第１積分部と、
   前記基準パルス信号を反転した反転基準パルス信号を積分する第２積分部と、
   前記第１積分部によって得られた第１積分値よりも前記第１積分値の１／Ｎ（Ｎは２以上の整数）ずつ小さいＮ－１個の第１導出値を導出する第１導出部と、
   前記第２積分部によって得られた第２積分値よりも前記第２積分値の１／Ｎずつ小さいＮ－１個の第２導出値を導出する第２導出部と、
   前記第１積分値と、前記Ｎ－１個の第１導出値と、前記第２積分値と、前記Ｎ－１個の第２導出値とに基づいて、前記基準パルス信号に対して（１８０／Ｎ）度ずつ位相の異なるＮ－１個の位相差パルス信号を生成する位相差パルス生成部と
   を含み、
   前記Ｎ－１個の位相差パルス信号のうち、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号の反転値に基づいて前記第１積分部の第１積分値をリセットするとともに、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号に基づいて前記第２積分部の第２積分値をリセットし、
   前記基準パルス信号と、前記Ｎ－１個の位相差パルス信号とをＮ相のパルス信号として電力変換回路に出力する、電力変換装置の制御回路。
5. Ｎ（Ｎは２以上の整数）相分の半導体スイッチを有する電力変換回路と、
   前記電力変換回路のＮ相分の半導体スイッチの駆動制御を行う制御回路と
   を含み、
   前記制御回路は、
   周波数が制御される基準パルス信号を発生する基準パルス発生部と、
   前記基準パルス信号を積分する第１積分部と、
   前記基準パルス信号を反転した反転基準パルス信号を積分する第２積分部と、
   前記第１積分部によって得られた第１積分値よりも前記第１積分値の１／Ｎ（Ｎは２以上の整数）ずつ小さいＮ－１個の第１導出値を導出する第１導出部と、
   前記第２積分部によって得られた第２積分値よりも前記第２積分値の１／Ｎずつ小さいＮ－１個の第２導出値を導出する第２導出部と、
   前記第１積分値と、前記Ｎ－１個の第１導出値と、前記第２積分値と、前記Ｎ－１個の第２導出値とに基づいて、前記基準パルス信号に対して（１８０／Ｎ）度ずつ位相の異なるＮ－１個の位相差パルス信号を生成する位相差パルス生成部と
   を有し、
   前記位相差パルス生成部は、
   前記第１積分値と、前記Ｎ－１個の第２導出値とを比較するＮ－１個の第１コンパレータと、
   前記第２積分値と、前記Ｎ－１個の第１導出値とを比較するＮ－１個の第２コンパレータと、
   前記基準パルス信号と、前記Ｎ－１個の第１コンパレータの比較結果を表すＮ－１個の第１比較値と、前記反転基準パルス信号と、前記Ｎ－１個の第２コンパレータの比較結果を表すＮ－１個の第２比較値とに基づき、前記Ｎ－１個の位相差パルス信号を出力する組み合わせ回路と
   を有し、
   前記基準パルス信号と、前記Ｎ－１個の位相差パルス信号とをＮ相のパルス信号として前記電力変換回路に出力する、電力変換装置。
6. Ｎ（Ｎは２以上の整数）相分の半導体スイッチを有する電力変換回路と、
   前記電力変換回路のＮ相分の半導体スイッチの駆動制御を行う制御回路と
   を含み、
   前記制御回路は、
   周波数が制御される基準パルス信号を発生する基準パルス発生部と、
   前記基準パルス信号を積分する第１積分部と、
   前記基準パルス信号を反転した反転基準パルス信号を積分する第２積分部と、
   前記第１積分部によって得られた第１積分値よりも前記第１積分値の１／Ｎ（Ｎは２以上の整数）ずつ小さいＮ－１個の第１導出値を導出する第１導出部と、
   前記第２積分部によって得られた第２積分値よりも前記第２積分値の１／Ｎずつ小さいＮ－１個の第２導出値を導出する第２導出部と、
   前記第１積分値と、前記Ｎ－１個の第１導出値と、前記第２積分値と、前記Ｎ－１個の第２導出値とに基づいて、前記基準パルス信号に対して（１８０／Ｎ）度ずつ位相の異なるＮ－１個の位相差パルス信号を生成する位相差パルス生成部と
   を有し、
   前記Ｎ－１個の位相差パルス信号のうち、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号の反転値に基づいて前記第１積分部の第１積分値をリセットするとともに、前記基準パルス信号よりも最も位相が遅れている位相差パルス信号に基づいて前記第２積分部の第２積分値をリセットし、
   前記基準パルス信号と、前記Ｎ－１個の位相差パルス信号とをＮ相のパルス信号として前記電力変換回路に出力する、電力変換装置。

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