JPH11103586A - デジタルデータをフルブリッジ出力段部駆動用のｐｗｍ信号に変換するときの精細度を増加させる装置及び方法 - Google Patents
デジタルデータをフルブリッジ出力段部駆動用のｐｗｍ信号に変換するときの精細度を増加させる装置及び方法Info
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- H—ELECTRICITY
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- H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
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Abstract
(57)【要約】
【課題】 汎用ＲＬアクチュエータの駆動装置のブリッ
ジ出力段部は、入力基準信号に応じたＰＷＭ信号を発生
するが、位相変調モードで電流を制御してフルブリッジ
出力段部を駆動するとき、デューテュサイクルの変化量
が２倍になり精細度が低下する。 【解決手段】 入力基準信号のサイズをＮ＋２ビットに
増加させて、そのＮ＋２ビットの入力基準信号の２つの
ＬＳＢを使って、所定の組合せ表に従って、Ｎビットの
ダイナミック値である連続する２値間の３つの中間レベ
ルのうちの１つを選択することにより改善することがで
きる。変換器には、Ｎビットの比較器を使う。本発明
は、特に、各相の巻線がフルブリッジ出力段部の正弦波
信号で駆動されるような多相ブラシレスＤＣモータを駆
動するのに効果的である。
ジ出力段部は、入力基準信号に応じたＰＷＭ信号を発生
するが、位相変調モードで電流を制御してフルブリッジ
出力段部を駆動するとき、デューテュサイクルの変化量
が２倍になり精細度が低下する。 【解決手段】 入力基準信号のサイズをＮ＋２ビットに
増加させて、そのＮ＋２ビットの入力基準信号の２つの
ＬＳＢを使って、所定の組合せ表に従って、Ｎビットの
ダイナミック値である連続する２値間の３つの中間レベ
ルのうちの１つを選択することにより改善することがで
きる。変換器には、Ｎビットの比較器を使う。本発明
は、特に、各相の巻線がフルブリッジ出力段部の正弦波
信号で駆動されるような多相ブラシレスＤＣモータを駆
動するのに効果的である。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるブリッジ
構造をもつ出力段部経由で汎用ＲＬアクチュエータを駆
動する技法に関し、特にアクチュエータに供給される電
圧を分割し、これに流れる電流を制御するためにＰＷＭ
モードでブリッジ出力段部を駆動する技法に関する。
構造をもつ出力段部経由で汎用ＲＬアクチュエータを駆
動する技法に関し、特にアクチュエータに供給される電
圧を分割し、これに流れる電流を制御するためにＰＷＭ
モードでブリッジ出力段部を駆動する技法に関する。
【０００２】
【従来の技術】最近開発された方法によれば、ＰＷＭ駆
動装置の制御信号は、可変クロック速度で走査できる不
揮発性メモリーに記憶された所定のＮビットデジタル値
を、出力段部での必要入力と一致するような振幅のデジ
タル信号に変換する回路で作成される。この変換された
信号のデューティサイクルは、メモリーから読み出され
たＮビットデジタル値に比例する。
動装置の制御信号は、可変クロック速度で走査できる不
揮発性メモリーに記憶された所定のＮビットデジタル値
を、出力段部での必要入力と一致するような振幅のデジ
タル信号に変換する回路で作成される。この変換された
信号のデューティサイクルは、メモリーから読み出され
たＮビットデジタル値に比例する。
【０００３】本出願人による１９９６年５月２２日付け
のヨーロッパ特許出願９６８３０２９５．０には、この
ような特徴をもつＮが８の変換装置について記述されて
いる。図１は、その変換器（Ｎ＝８）の構成を示す図で
ある。
のヨーロッパ特許出願９６８３０２９５．０には、この
ような特徴をもつＮが８の変換装置について記述されて
いる。図１は、その変換器（Ｎ＝８）の構成を示す図で
ある。
【０００４】図１に示された変換装置は、変換すべき値
を含んだ入力信号ＢＹＴＥ（Ｎ＝８）と、連続アップ／
ダウンモードで機能する８ビットタイマーの状態との比
較を基本処理動作としている。
を含んだ入力信号ＢＹＴＥ（Ｎ＝８）と、連続アップ／
ダウンモードで機能する８ビットタイマーの状態との比
較を基本処理動作としている。
【０００５】図２は、図１の回路で作成される信号であ
る。
る。
【０００６】図１と図２に示すように、変換されるサン
プル値（Ｎ＝８ＢＹＴＥ）は、変換中におけるサンプル
値の更新を防止するため、まずＳＬレジスタに同期入力
される。比較器ＣＯＭＰでは、ＣＮＴカウンターの状態
が、変換されるサンプル値と同じ値になる毎にトグル双
安定回路ＦＦ２へのクロックパルスが作成される。これ
により、そのデューティサイクルが入力サンプル値に比
例的に、かつＣＮＴカウンターの最大カウント値に対称
的に変動するようなＰＷＭＯＵＴ信号を発生させる。
プル値（Ｎ＝８ＢＹＴＥ）は、変換中におけるサンプル
値の更新を防止するため、まずＳＬレジスタに同期入力
される。比較器ＣＯＭＰでは、ＣＮＴカウンターの状態
が、変換されるサンプル値と同じ値になる毎にトグル双
安定回路ＦＦ２へのクロックパルスが作成される。これ
により、そのデューティサイクルが入力サンプル値に比
例的に、かつＣＮＴカウンターの最大カウント値に対称
的に変動するようなＰＷＭＯＵＴ信号を発生させる。
【０００７】しかしながら、図から判るように、変換す
べき入力サンプル値の単位増加（図２にて強調）に対し
て、出力デューティサイクルでは対称的に２倍の短縮が
発生する。例えば、サンプル値が１８８から１８９へ変
わるとき、図２の斜線で示すようにデューティサイクル
が短くなってしまう。
べき入力サンプル値の単位増加（図２にて強調）に対し
て、出力デューティサイクルでは対称的に２倍の短縮が
発生する。例えば、サンプル値が１８８から１８９へ変
わるとき、図２の斜線で示すようにデューティサイクル
が短くなってしまう。
【０００８】
【発明が解決しようとする課題】位相変調モードで電流
を制御して出力ブリッジ段部を駆動するとき、同出願人
による１９９５年１１月１５日付けのヨーロッパ特許出
願９５８３０３７１．１に記載されている方法では、２
Ｎ／２について対称な値を持つ２つのデジタル値（各半
ブリッジにつき１つずつ）が変換されて用いられる。
を制御して出力ブリッジ段部を駆動するとき、同出願人
による１９９５年１１月１５日付けのヨーロッパ特許出
願９５８３０３７１．１に記載されている方法では、２
Ｎ／２について対称な値を持つ２つのデジタル値（各半
ブリッジにつき１つずつ）が変換されて用いられる。
【０００９】このような駆動装置においては、対称性を
維持するため、ハーフブリッジの片方に入力されたデジ
タル信号の単位増加に応じて他方のハーフブリッジに同
時に入力されるデジタル信号が単位低下をし、ハーフブ
リッジ出力段部の場合と比較して、デューテュサイクル
の変化量が２倍になってしまう。
維持するため、ハーフブリッジの片方に入力されたデジ
タル信号の単位増加に応じて他方のハーフブリッジに同
時に入力されるデジタル信号が単位低下をし、ハーフブ
リッジ出力段部の場合と比較して、デューテュサイクル
の変化量が２倍になってしまう。
【００１０】本発明は、フルブリッジを駆動する際の入
力サンプル値の単位変動によるデューティサイクルの変
化量の倍増を防止する装置及び方法を提供するものであ
る。
力サンプル値の単位変動によるデューティサイクルの変
化量の倍増を防止する装置及び方法を提供するものであ
る。
【００１１】
【課題が解決するための手段】本発明の目的は、入力基
準信号をＮビットからＮ＋２ビットへ増加させることに
より上記の変換処理における精細度を改善し、それゆ
え、デジタル比較器のサイズ（ビット数）を大きくする
ことなく、アクチュエータの電流制御を改善することに
ある。
準信号をＮビットからＮ＋２ビットへ増加させることに
より上記の変換処理における精細度を改善し、それゆ
え、デジタル比較器のサイズ（ビット数）を大きくする
ことなく、アクチュエータの電流制御を改善することに
ある。
【００１２】上記目的を達成する本発明は、Ｎビットの
アップ／ダウンカウンターを使ってデジタル値をＰＷＭ
信号へ変換する際の精細度を改善する方法であって、
ａ）入力基準値をＮ＋２ビットに増加する過程、ｂ）所
定の組合せ表に従って、Ｎビットのダイナミック値で示
される２つの連続値間の３つの中間レベルの１つを選択
できるよう、前記Ｎ＋２ビット入力基準値の２つの最下
位ビットを利用する過程、ｃ）前記入力基準値の最上位
Ｎビットを利用し、４個の異なるレジスタに、そのＮビ
ット入力デジタル値、該入力デジタル値の補数値、前記
Ｎビット入力デジタル値に１を加算した値、該入力デジ
タル値の補数値に１を加算した値をそれぞれ記憶させる
過程、ｄ）前記の所定の組合せ表により、前記Ｎビット
カウンタのアップカウント位相およびダウンカウント位
相のそれぞれで前記の４個のレジスタに記憶されている
４つのデータ値から比較すべき１組のデータ値を選択で
きるよう、前記カウンタのアップ／ダウン信号および前
記２つの最下位ビットを利用する過程、を実施すること
を特徴とする。
アップ／ダウンカウンターを使ってデジタル値をＰＷＭ
信号へ変換する際の精細度を改善する方法であって、
ａ）入力基準値をＮ＋２ビットに増加する過程、ｂ）所
定の組合せ表に従って、Ｎビットのダイナミック値で示
される２つの連続値間の３つの中間レベルの１つを選択
できるよう、前記Ｎ＋２ビット入力基準値の２つの最下
位ビットを利用する過程、ｃ）前記入力基準値の最上位
Ｎビットを利用し、４個の異なるレジスタに、そのＮビ
ット入力デジタル値、該入力デジタル値の補数値、前記
Ｎビット入力デジタル値に１を加算した値、該入力デジ
タル値の補数値に１を加算した値をそれぞれ記憶させる
過程、ｄ）前記の所定の組合せ表により、前記Ｎビット
カウンタのアップカウント位相およびダウンカウント位
相のそれぞれで前記の４個のレジスタに記憶されている
４つのデータ値から比較すべき１組のデータ値を選択で
きるよう、前記カウンタのアップ／ダウン信号および前
記２つの最下位ビットを利用する過程、を実施すること
を特徴とする。
【００１３】また本発明の変換装置は、入力基準信号用
のレジスタと、Ｎビットの比較器と、Ｎビットのアップ
／ダウンカウンタと、リセット手段と、前記Ｎビット比
較器の出力状態によってＰＷＭ信号を作成する少なくと
も１個の双安定回路と、を備え、デジタル基準信号中の
駆動デジタル基準値を出力段部を通した誘電負荷のデジ
タルＰＷＭ駆動値に変換する変換装置において、前記入
力基準信号用のレジスタは、前記入力基準信号の最上位
Ｎビットに対応するデジタル値と、そのＮビットデジタ
ル値の補数デジタル値と、前記入力基準信号の最上位Ｎ
ビットに対応するデジタル値に１を加算した値と、その
Ｎビットデジタル値の補数デジタル値に１を加算した値
と、をそれぞれ記憶するＮ＋２ビットの４個のレジスタ
の機能をもち、そして、前記Ｎビット比較器で比較する
前記４個の異なるレジスタ内の４つの記憶値のうちの１
組を選択するためのマルチプレクサを備え、前記Ｎビッ
トカウンタのアップカウントおよびダウンカウント時
に、比較すべき前記４つの記憶値のうちの１組の選択
が、Ｎ＋２の入力基準信号の２つの最下位ビットの値の
組み合わせと前記カウンタのアップ／ダウン信号とから
行われることを特徴とする。
のレジスタと、Ｎビットの比較器と、Ｎビットのアップ
／ダウンカウンタと、リセット手段と、前記Ｎビット比
較器の出力状態によってＰＷＭ信号を作成する少なくと
も１個の双安定回路と、を備え、デジタル基準信号中の
駆動デジタル基準値を出力段部を通した誘電負荷のデジ
タルＰＷＭ駆動値に変換する変換装置において、前記入
力基準信号用のレジスタは、前記入力基準信号の最上位
Ｎビットに対応するデジタル値と、そのＮビットデジタ
ル値の補数デジタル値と、前記入力基準信号の最上位Ｎ
ビットに対応するデジタル値に１を加算した値と、その
Ｎビットデジタル値の補数デジタル値に１を加算した値
と、をそれぞれ記憶するＮ＋２ビットの４個のレジスタ
の機能をもち、そして、前記Ｎビット比較器で比較する
前記４個の異なるレジスタ内の４つの記憶値のうちの１
組を選択するためのマルチプレクサを備え、前記Ｎビッ
トカウンタのアップカウントおよびダウンカウント時
に、比較すべき前記４つの記憶値のうちの１組の選択
が、Ｎ＋２の入力基準信号の２つの最下位ビットの値の
組み合わせと前記カウンタのアップ／ダウン信号とから
行われることを特徴とする。
【００１４】また、このような変換装置と、巻線の２つ
の端子をそれぞれ電源供給ノード及び接地ノードへ切替
接続する逆位相制御の２組の出力トランジスタ対をなす
４個の出力トランジスタからなるモータの各巻線用のフ
ルブリッジ出力段部と、を複数の相巻線をもつブラシレ
スＤＣ多相モータの駆動回路に備えることを特徴とす
る。
の端子をそれぞれ電源供給ノード及び接地ノードへ切替
接続する逆位相制御の２組の出力トランジスタ対をなす
４個の出力トランジスタからなるモータの各巻線用のフ
ルブリッジ出力段部と、を複数の相巻線をもつブラシレ
スＤＣ多相モータの駆動回路に備えることを特徴とす
る。
【００１５】前記出力トランジスタは、対応するＰＷＭ
制御信号にて飽和制御される電界効果トランジスタとす
るとよい。
制御信号にて飽和制御される電界効果トランジスタとす
るとよい。
【００１６】本発明は、単一のフルブリッジ出力段部を
備えた「単相」装置、および、駆動モードの動的制御を
行える多相ブラシレスエラスティック(elastic)モータ
の駆動装置などの、複数のフルブリッジ出力段を備えた
多相装置に適用できる。
備えた「単相」装置、および、駆動モードの動的制御を
行える多相ブラシレスエラスティック(elastic)モータ
の駆動装置などの、複数のフルブリッジ出力段を備えた
多相装置に適用できる。
【００１７】
【発明の実施の形態】図３ａは、出力ブリッジ段部を、
図３ｂ、３ｃ、３ｄは、ＮＢＩＴＳ／ＰＷＭ変換器から
の駆動信号を示している。
図３ｂ、３ｃ、３ｄは、ＮＢＩＴＳ／ＰＷＭ変換器から
の駆動信号を示している。
【００１８】図３ａ、３ｂ、３ｃ、３ｄに示されている
ように、本出願人による１９９５年１１月１５日付けの
ヨーロッパ特許出願９５８３０３７１．１に記載されて
いるような、移相変調モードによるブリッジ出力段を有
する汎用ＲＬアクチュエータのＰＷＭ駆動装置において
は、２つのパルス信号ＩＮ１とＩＮ２は、Ｎ＋２ビット
で記憶されている元のデジタル基準信号ＤＡＴＡＩＮを
２つのＰＷＭ信号に変換することにより得られる。
ように、本出願人による１９９５年１１月１５日付けの
ヨーロッパ特許出願９５８３０３７１．１に記載されて
いるような、移相変調モードによるブリッジ出力段を有
する汎用ＲＬアクチュエータのＰＷＭ駆動装置において
は、２つのパルス信号ＩＮ１とＩＮ２は、Ｎ＋２ビット
で記憶されている元のデジタル基準信号ＤＡＴＡＩＮを
２つのＰＷＭ信号に変換することにより得られる。
【００１９】このような周知の装置の動作を説明するた
め、ＤＡＴＡＩＮ信号のＮのＭＳＢをＶＡＬと表し、Ｖ
ＡＬの２Ｎ／２に対する補数値を＊ＶＡＬ＋１と表すこ
とにする。理論的にＮはどのような整数でもよいが、本
例ではＮ＝８の装置に関して説明する。
め、ＤＡＴＡＩＮ信号のＮのＭＳＢをＶＡＬと表し、Ｖ
ＡＬの２Ｎ／２に対する補数値を＊ＶＡＬ＋１と表すこ
とにする。理論的にＮはどのような整数でもよいが、本
例ではＮ＝８の装置に関して説明する。
【００２０】２つの入力信号ＩＮ１とＩＮ２が完全に同
相で、かつ、デューティサイクルが５０％ずつのとき、
負荷に対して無電流の状態となる（図３ｂ）。これは、
どちらもデシマル（十進数）値１２８（一般的に示すＮ
の場合２Ｎ／２）の値を持つ２つの同じ値ＶＡＬ値と＊
ＶＡＬ＋１値の信号が、ＢＹＴＥ／ＰＷＭ部に入力され
ている状態に相当する。
相で、かつ、デューティサイクルが５０％ずつのとき、
負荷に対して無電流の状態となる（図３ｂ）。これは、
どちらもデシマル（十進数）値１２８（一般的に示すＮ
の場合２Ｎ／２）の値を持つ２つの同じ値ＶＡＬ値と＊
ＶＡＬ＋１値の信号が、ＢＹＴＥ／ＰＷＭ部に入力され
ている状態に相当する。
【００２１】ＶＡＬ値の単位増加は＊ＶＡＬ＋１値の単
位低下に対応し、無電流となる値１２８（一般にＮの場
合２Ｎ／２）に関する対称性が維持される。図４は、Ｐ
ＷＭ信号に変換されるデジタル値の単位変動に由来する
デューティサイクルの長さの変化を示している。
位低下に対応し、無電流となる値１２８（一般にＮの場
合２Ｎ／２）に関する対称性が維持される。図４は、Ｐ
ＷＭ信号に変換されるデジタル値の単位変動に由来する
デューティサイクルの長さの変化を示している。
【００２２】図４に示すように、アップ／ダウンカウン
タの１サイクル期間には、ＶＡＬ値、＊ＶＡＬ＋１値と
カウンタの状態つまり内容を比較する時点が４つ存在し
ている（図中Ａ，Ｂ，Ｃ，Ｄ）。図４の例では、ＶＡＬ
値は１４５から１４６へと増加し、＊ＶＡＬ＋１値は１
２８を中心にして対称的に１１１から１１０へと低下す
る。ゆえに、値Ａ＋Ｃだけ信号ＩＮ１のデューティサイ
クルが低下し、Ｂ＋Ｄだけ信号ＩＮ２のデューティサイ
クルが増加することになる。
タの１サイクル期間には、ＶＡＬ値、＊ＶＡＬ＋１値と
カウンタの状態つまり内容を比較する時点が４つ存在し
ている（図中Ａ，Ｂ，Ｃ，Ｄ）。図４の例では、ＶＡＬ
値は１４５から１４６へと増加し、＊ＶＡＬ＋１値は１
２８を中心にして対称的に１１１から１１０へと低下す
る。ゆえに、値Ａ＋Ｃだけ信号ＩＮ１のデューティサイ
クルが低下し、Ｂ＋Ｄだけ信号ＩＮ２のデューティサイ
クルが増加することになる。
【００２３】つまり、ＶＡＬ値の増加と＊ＶＡＬ＋１値
の低下の結果、差分ディティーサイクルＤＩＦＦは、Ａ
＋Ｂ＋Ｃ＋Ｄだけ増加してしまうのである。従って、差
分デューティサイクルの０％から１００％の範囲で、１
／２５５（一般にＮ値の場合は（１／２）Ｎ）という装
置での精細度が得られる。
の低下の結果、差分ディティーサイクルＤＩＦＦは、Ａ
＋Ｂ＋Ｃ＋Ｄだけ増加してしまうのである。従って、差
分デューティサイクルの０％から１００％の範囲で、１
／２５５（一般にＮ値の場合は（１／２）Ｎ）という装
置での精細度が得られる。
【００２４】しかし、以上の装置においては、本発明の
ように変換されるＤＡＴＡＩＮ信号の２のＬＳＢの状態
に従った適切な事後処理が行われない。本発明の装置に
おいては、アップ／ダウンカウンタ（比較器）のビット
数を増加させることなく、精細度を上げることができ
る。
ように変換されるＤＡＴＡＩＮ信号の２のＬＳＢの状態
に従った適切な事後処理が行われない。本発明の装置に
おいては、アップ／ダウンカウンタ（比較器）のビット
数を増加させることなく、精細度を上げることができ
る。
【００２５】具体的に言えば、アップ／ダウンカウンタ
のビット数がＮである場合、本例の装置では、Ｎ＋２ビ
ットの入力基準信号（オリジナル信号）の変換が可能で
ある。
のビット数がＮである場合、本例の装置では、Ｎ＋２ビ
ットの入力基準信号（オリジナル信号）の変換が可能で
ある。
【００２６】図５は、本発明のＮ＋２ビットＤＡＴＡ／
ＰＷＭ変換器のブロック図である。
ＰＷＭ変換器のブロック図である。
【００２７】変換されるＤＡＴＡＩＮ値は、Ｎ＋２ビッ
トでメモリーにマッピングされている。そのうち、Ｎの
ＭＳＢはＶＡＬで表される。ＶＡＬ値から、簡単な論理
演算により、その補数値の＊ＶＡＬ値が算出され、それ
ら２つのデジタル値が各Ｎビットの２個のレジスタに入
力される。
トでメモリーにマッピングされている。そのうち、Ｎの
ＭＳＢはＶＡＬで表される。ＶＡＬ値から、簡単な論理
演算により、その補数値の＊ＶＡＬ値が算出され、それ
ら２つのデジタル値が各Ｎビットの２個のレジスタに入
力される。
【００２８】別の２個のＮビットレジスタには、１だけ
増加した数値が記憶される。入力値の２つのＬＳＢは、
カウンターのアップ／ダウン信号と共に比較する基準値
を選択するためのマルチプレクサー部へ送られる。
増加した数値が記憶される。入力値の２つのＬＳＢは、
カウンターのアップ／ダウン信号と共に比較する基準値
を選択するためのマルチプレクサー部へ送られる。
【００２９】この選択処理は、下記の表に従って行われ
る。
る。
【表１】
【００３０】図５と表１のように、入力基準信号の２つ
の最下位ビットがデジタル回路へ送られて、Ｎビットの
ダイナミック値で示される連続する２値間の３つの中間
レベルが決定される。
の最下位ビットがデジタル回路へ送られて、Ｎビットの
ダイナミック値で示される連続する２値間の３つの中間
レベルが決定される。
【００３１】Ｎ＝８、ＶＡＬ値が１４５、＊ＶＡＬ＋１
値が１１１の例では、下記の状態が生成される。
値が１１１の例では、下記の状態が生成される。
【表２】
【００３２】そして、２個の補数ＬＳＢは専用デジタル
回路に送られ、基本のデューティサイクル（ＤＣ１４５
で示され、ゼロである２個のＬＳＢに対応する）がどの
くらい伸長または短縮されるかが判断される。
回路に送られ、基本のデューティサイクル（ＤＣ１４５
で示され、ゼロである２個のＬＳＢに対応する）がどの
くらい伸長または短縮されるかが判断される。
【００３３】普通には、下記のような関係が成立する。
【数１】ＤＣ１４５＋Ａ＋Ｂ＋Ｃ＋Ｄ＝ＤＣ１４６
【００３４】このように本例の装置では、変換される基
準信号の２個のＬＳＢ値やアップ／ダウンカウンタのカ
ウント方向に従って、異なるデューティサイクルが作成
される動的な機能処理が行われる。この結果、同じビッ
ト数の比較器を使っても、比較例である周知の装置に比
べて４倍高い精細度が達成できる。
準信号の２個のＬＳＢ値やアップ／ダウンカウンタのカ
ウント方向に従って、異なるデューティサイクルが作成
される動的な機能処理が行われる。この結果、同じビッ
ト数の比較器を使っても、比較例である周知の装置に比
べて４倍高い精細度が達成できる。
【００３５】そして、出力段部を駆動するＩＮ１とＩＮ
２の２つの信号が、比較器により作成される。
２の２つの信号が、比較器により作成される。
【００３６】図６Ａ、６Ｂ、６Ｃ、６Ｄは、Ｎ＋２ビッ
ト入力基準信号の変換が、オリジナル基準信号の２つの
ＬＳＢの状態に応じて行われる方法を示している。な
お、表１と図６Ａ、６Ｂ、６Ｃ、６Ｄからは、２個の連
続ＶＡＬ値間の中間レベルを算定する方法が確認でき
る。
ト入力基準信号の変換が、オリジナル基準信号の２つの
ＬＳＢの状態に応じて行われる方法を示している。な
お、表１と図６Ａ、６Ｂ、６Ｃ、６Ｄからは、２個の連
続ＶＡＬ値間の中間レベルを算定する方法が確認でき
る。
【００３７】例えば、ＶＡＬ＝１４５と仮定すると、
【数２】 ＶＡＬ＝１４５、ＶＡＬ＋１＝１４６、 ＊ＶＡＬ＝１１０、＊ＶＡＬ＋１＝１１１
【００３８】１４５を変換する場合（図６Ａ）、ＢＩＴ
０＝０およびＢＩＴ１＝０となるので、端数はゼロにな
る。表１と図６Ａから、タイマーの「アップカウント」
中や「ダウンカウント」中において、ＤＡＴＯ１とＤＡ
ＴＯ２がそれぞれＶＡＬと＊ＶＡＬ＋１となるのが判
る。この変換結果は、図６Ａに示されるとおりである。
０＝０およびＢＩＴ１＝０となるので、端数はゼロにな
る。表１と図６Ａから、タイマーの「アップカウント」
中や「ダウンカウント」中において、ＤＡＴＯ１とＤＡ
ＴＯ２がそれぞれＶＡＬと＊ＶＡＬ＋１となるのが判
る。この変換結果は、図６Ａに示されるとおりである。
【００３９】また、１４５．２５を変換する場合（図６
Ｂ）、ＢＩＴ０＝１およびＢＩＴ１＝０である。この場
合には、ＤＡＴＯ１の変調が行われ、タイマーがアップ
カウントのときはＶＡＬ＋１に変換され、ダウンカウン
トのときはＶＡＬに変換される。この変換結果は、図６
Ｂに図示されている。
Ｂ）、ＢＩＴ０＝１およびＢＩＴ１＝０である。この場
合には、ＤＡＴＯ１の変調が行われ、タイマーがアップ
カウントのときはＶＡＬ＋１に変換され、ダウンカウン
トのときはＶＡＬに変換される。この変換結果は、図６
Ｂに図示されている。
【００４０】１４５．５０の変換の場合（図６Ｃ）、Ｂ
ＩＴ０＝０およびＢＩＴ１＝１である。この場合には、
ＤＡＴＯ１とＤＡＴＯ２の両方の入力データの変調が行
われ、タイマーがアップカウントのときはそれぞれＶＡ
Ｌ＋１および＊ＶＡＬに変換され、ダウンカウントのと
きはＶＡＬおよび＊ＶＡＬ＋１に変換される。この変換
結果は、図６Ｃに図示されている。
ＩＴ０＝０およびＢＩＴ１＝１である。この場合には、
ＤＡＴＯ１とＤＡＴＯ２の両方の入力データの変調が行
われ、タイマーがアップカウントのときはそれぞれＶＡ
Ｌ＋１および＊ＶＡＬに変換され、ダウンカウントのと
きはＶＡＬおよび＊ＶＡＬ＋１に変換される。この変換
結果は、図６Ｃに図示されている。
【００４１】さらに、１４５．７５の変換の場合（図６
Ｄ）、ＢＩＴ０＝１およびＢＩＴ１＝１である。この場
合には、ＤＡＴＯ２の変調が行われ、タイマーがアップ
カウントのときは＊ＶＡＬに変換され、ダウンカウント
のときは＊ＶＡＬ＋１に変換される。
Ｄ）、ＢＩＴ０＝１およびＢＩＴ１＝１である。この場
合には、ＤＡＴＯ２の変調が行われ、タイマーがアップ
カウントのときは＊ＶＡＬに変換され、ダウンカウント
のときは＊ＶＡＬ＋１に変換される。
【００４２】反対に、ＤＡＴＯ１は常にＶＡＬ＋１であ
る。
る。
【００４３】この変換結果が、図６Ｄに図示されてい
る。
る。
【００４４】本発明の重要な適用例として、モータの位
相巻線を駆動するための個別のフルブリッジ出力段部を
装備した、多相、普通は３相のブラシレスモータの駆動
装置がある。専用のフルブリッジ段部経由での各巻線の
独立駆動のためには、（基本的に星形状に接続されてい
ない）その巻線の両端部へのアクセスが必要であるが、
各位相巻線を独立して駆動する能力のおかげで、多相モ
ータの単極駆動モードの場合には最高速が達成可能であ
る。しかも、３相の場合、達成できる最高速は、星形状
構成での速度よりも、２極駆動モードでは√３倍、３極
駆動モードでは２倍ほど早くなるのが確認できよう。
相巻線を駆動するための個別のフルブリッジ出力段部を
装備した、多相、普通は３相のブラシレスモータの駆動
装置がある。専用のフルブリッジ段部経由での各巻線の
独立駆動のためには、（基本的に星形状に接続されてい
ない）その巻線の両端部へのアクセスが必要であるが、
各位相巻線を独立して駆動する能力のおかげで、多相モ
ータの単極駆動モードの場合には最高速が達成可能であ
る。しかも、３相の場合、達成できる最高速は、星形状
構成での速度よりも、２極駆動モードでは√３倍、３極
駆動モードでは２倍ほど早くなるのが確認できよう。
【００４５】図７には、単巻線のフルブリッジ駆動のた
めの電気配線構成と、２極駆動モードの場合での電流と
電圧の波形が図示されている。
めの電気配線構成と、２極駆動モードの場合での電流と
電圧の波形が図示されている。
【００４６】図８には、正弦波電流を使った３極駆動モ
ードの場合での電気配線および電流と電圧の波形が図示
されている。
ードの場合での電気配線および電流と電圧の波形が図示
されている。
【００４７】図７と８に図示の適用例においては、ＰＷ
Ｍモードで制御されるフルブリッジ出力段部経由の各モ
ータ巻線の独立した駆動による、前記の最大速度におけ
る特色が付加されるという、本発明による卓越した改善
がみられる。
Ｍモードで制御されるフルブリッジ出力段部経由の各モ
ータ巻線の独立した駆動による、前記の最大速度におけ
る特色が付加されるという、本発明による卓越した改善
がみられる。
【図１】本発明出願で説明するＢＹＴＥ／ＰＷＭ変換器
（Ｎ＝８）が図示されている。
（Ｎ＝８）が図示されている。
【図２】図１の回路で作成される信号である。
【図３】ＮＢＩＴＳ／ＰＷＭ変換器からの駆動信号と出
力ブリッジ段階部を示している。
力ブリッジ段階部を示している。
【図４】ＰＷＭ信号に変換されるデジタル値の単位変動
に由来するデューティサイクル長さ変化を示している。
に由来するデューティサイクル長さ変化を示している。
【図５】本発明のＮ＋２ビットＤＡＴＡ／ＰＷＭ変換器
のブロック図である。
のブロック図である。
【図６】Ｎ＋２ビット入力基準信号の変換が、オリジナ
ル基準信号の２つのＬＳＢの状態に応じて行われる方法
を示している。
ル基準信号の２つのＬＳＢの状態に応じて行われる方法
を示している。
【図７】３相モータの双極駆動モードにおける電気配線
図および電流と電圧の波形図である。
図および電流と電圧の波形図である。
【図８】正弦波電流を使った３極駆動モードにおける電
気配線図および電流と電圧の波形図である。
気配線図および電流と電圧の波形図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガルビアティ エジオ イタリア 26020 アナデーロ ピアッツ ァカステロ 14
Claims (4)
- 【請求項１】 Ｎビットのアップ／ダウンカウンターを
使ってデジタル値をＰＷＭ信号へ変換する際の精細度を
改善する方法であって、 ａ）入力基準値をＮ＋２ビットに増加する過程、 ｂ）所定の組合せ表に従って、Ｎビットのダイナミック
値で示される２つの連続値間の３つの中間レベルの１つ
を選択できるよう、前記Ｎ＋２ビット入力基準値の２つ
の最下位ビットを利用する過程、 ｃ）前記入力基準値の最上位Ｎビットを利用し、４個の
異なるレジスタに、そのＮビット入力デジタル値、該入
力デジタル値の補数値、前記Ｎビット入力デジタル値に
１を加算した値、該入力デジタル値の補数値に１を加算
した値をそれぞれ記憶させる過程、 ｄ）前記の所定の組合せ表により、前記Ｎビットカウン
タのアップカウント位相およびダウンカウント位相のそ
れぞれで前記の４個のレジスタに記憶されている４つの
データ値から比較すべき１組のデータ値を選択できるよ
う、前記カウンタのアップ／ダウン信号および前記２つ
の最下位ビットを利用する過程、を実施することを特徴
とする精細度改善方法。 - 【請求項２】 入力基準信号用のレジスタと、Ｎビット
の比較器と、Ｎビットのアップ／ダウンカウンタと、リ
セット手段と、前記Ｎビット比較器の出力状態によって
ＰＷＭ信号を作成する少なくとも１個の双安定回路と、
を備え、デジタル基準信号中の駆動デジタル基準値を出
力段部を通した誘電負荷のデジタルＰＷＭ駆動値に変換
する変換装置において、 前記入力基準信号用のレジスタは、前記入力基準信号の
最上位Ｎビットに対応するデジタル値と、そのＮビット
デジタル値の補数デジタル値と、前記入力基準信号の最
上位Ｎビットに対応するデジタル値に１を加算した値
と、そのＮビットデジタル値の補数デジタル値に１を加
算した値と、をそれぞれ記憶するＮ＋２ビットの４個の
レジスタの機能をもち、そして、前記Ｎビット比較器で
比較する前記４個の異なるレジスタ内の４つの記憶値の
うちの１組を選択するためのマルチプレクサを備え、前
記Ｎビットカウンタのアップカウントおよびダウンカウ
ント時に、比較すべき前記４つの記憶値のうちの１組の
選択が、Ｎ＋２の入力基準信号の２つの最下位ビットの
値の組み合わせと前記カウンタのアップ／ダウン信号と
から行われることを特徴とする変換装置。 - 【請求項３】 複数の相巻線をもつブラシレスＤＣ多相
モータの駆動回路であって、巻線の２つの端子をそれぞ
れ電源供給ノード及び接地ノードへ切替接続する逆位相
制御の２組の出力トランジスタ対をなす４個の出力トラ
ンジスタからなるモータの各巻線用のフルブリッジ出力
段部と、請求項２記載の変換装置と、を備えた駆動回
路。 - 【請求項４】 前記出力トランジスタが、対応するＰＷ
Ｍ制御信号にて飽和制御される電界効果トランジスタで
ある請求項３記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830361A EP0892500B1 (en) | 1997-07-17 | 1997-07-17 | System for increasing the definition in converting a digital datum in a PWM signal for driving a full-bridge output stage |
| IT97830361.8 | 1997-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103586A true JPH11103586A (ja) | 1999-04-13 |
| JP4187831B2 JP4187831B2 (ja) | 2008-11-26 |
Family
ID=8230711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20384998A Expired - Fee Related JP4187831B2 (ja) | 1997-07-17 | 1998-07-17 | デジタルデータをフルブリッジ出力段部駆動用のｐｗｍ信号に変換するときの精細度を増加させる装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6310912B1 (ja) |
| EP (1) | EP0892500B1 (ja) |
| JP (1) | JP4187831B2 (ja) |
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| JP2006238698A (ja) * | 2002-06-19 | 2006-09-07 | Wavecrest Lab Llc | 向上した性能及び効率を備える適応電気モータ及び発電機 |
| JP2008283782A (ja) * | 2007-05-10 | 2008-11-20 | Mitsuba Corp | モータ駆動装置 |
| JP2010115066A (ja) * | 2008-11-08 | 2010-05-20 | Asahi Kasei Toko Power Device Corp | Ｐｗｍ制御回路 |
| KR20140057877A (ko) * | 2012-11-05 | 2014-05-14 | 콘티넨탈 오토모티브 시스템 주식회사 | H-브릿지 회로 제어시스템 및 그 제어방법 |
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| DE60018163D1 (de) * | 2000-03-23 | 2005-03-24 | St Microelectronics Srl | Analogdigitale Pulsbreitenmodulatorsteuerschaltung |
| CA2353422C (en) * | 2000-07-24 | 2004-03-02 | Chippower.Com, Inc. | High frequency dc to ac inverter |
| JP4260478B2 (ja) * | 2000-10-25 | 2009-04-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路装置 |
| US7886164B1 (en) | 2002-11-14 | 2011-02-08 | Nvidia Corporation | Processor temperature adjustment system and method |
| US7882369B1 (en) | 2002-11-14 | 2011-02-01 | Nvidia Corporation | Processor performance adjustment system and method |
| US7849332B1 (en) | 2002-11-14 | 2010-12-07 | Nvidia Corporation | Processor voltage adjustment system and method |
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| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
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| ITUB20153268A1 (it) | 2015-08-27 | 2017-02-27 | St Microelectronics Srl | Unita' di controllo per un circuito a ponte, e relativo procedimento e circuito integrato |
| EP4102703A1 (en) * | 2021-06-09 | 2022-12-14 | Delta Electronics (Thailand) Public Co., Ltd. | Alternating asymmetrical phase-shift modulation |
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| US4894598A (en) * | 1986-11-20 | 1990-01-16 | Staubli International Ag | Digital robot control having an improved pulse width modulator |
| DE69030701T2 (de) * | 1989-10-02 | 1997-10-02 | Canon Kk | Bilderzeugungsgerät und Modulationsverfahren |
| DE3933491A1 (de) * | 1989-10-06 | 1991-04-18 | Endress Hauser Gmbh Co | Anordnung zur umwandlung einer elektrischen eingangsgroesse in ein dazu proportionales elektrisches gleichsignal |
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-
1997
- 1997-07-17 DE DE69719317T patent/DE69719317D1/de not_active Expired - Lifetime
- 1997-07-17 EP EP97830361A patent/EP0892500B1/en not_active Expired - Lifetime
-
1998
- 1998-07-10 US US09/112,999 patent/US6310912B1/en not_active Expired - Lifetime
- 1998-07-17 JP JP20384998A patent/JP4187831B2/ja not_active Expired - Fee Related
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Also Published As
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