JP2000236223A - 電力増幅器 - Google Patents

電力増幅器

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JP2000236223A
JP2000236223A JP11353573A JP35357399A JP2000236223A JP 2000236223 A JP2000236223 A JP 2000236223A JP 11353573 A JP11353573 A JP 11353573A JP 35357399 A JP35357399 A JP 35357399A JP 2000236223 A JP2000236223 A JP 2000236223A
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switching
modulator
power amplifier
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counter
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JP11353573A
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Helmut Lenz
レンツ ヘルムート
Christian Schwingenschloegl
シュウィンゲンシュレーグル クリスチャン
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    • H03F3/2178Class D power amplifiers; Switching amplifiers using more than one switch or switching amplifier in parallel or in series
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Abstract

(57)【要約】 (修正有) 【課題】 核スピントモグラフの勾配増幅器の欠点を減
ずる。 【解決手段】 その電力ブリッジ回路が予め定まった数
のスイッチング要素SE1ないしSE4を有し、無電位
の中間回路電圧に接続されているスイッチング終段E
と、ディジタルの入力信号IN、N INから電力ブリ
ッジ回路のスイッチング要素SE1ないしSE4に対す
るパルス幅変調器DPWMとを有する電力増幅器におい
て、カウンタ状態Zの出力端を有するカウンタ5と、カ
ウンタ状態Zの入力端、ディジタルの入力信号IN、N
INの入力端、2値の信号の出力端I>ZおよびI<
Zを有するコンパレータ6、61、62と、その後に接
続される手段とを含む変調器基本要素3、9を含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電力増幅器であっ
て、その電力ブリッジ回路が予め定める数のスイッチン
グ要素を有し、無電位の中間回路電圧に接続されている
少なくとも1つのスイッチング終段と、終段スイッチン
グクロックに従って少なくとも1つの終段電圧を発生す
るため、ディジタルの入力信号から電力ブリッジ回路の
全てのスイッチング要素に対するパルス幅変調された制
御信号を発生する少なくとも1つのディジタルのパルス
幅変調器とを有する電力増幅器に関する。
【0002】このような電力増幅器では、高い電力が非
常に正確に調節されなければならない。このことは、特
に核スピントモグラフィ装置の中の勾配増幅器の際に当
てはまる。しかし本発明は、例えばX線装置の誘導式暖
房装置においても、または電動機の駆動制御のためにも
使用可能である。
【0003】勾配増幅器の前記の応用の際には300A
程度の電流を流す際に±300V程度の交流電圧が電力
ブリッジ回路により発生される。電力増幅器は、3つの
勾配コイルの各々に対する電流がmAの範囲内で設定可
能であるような高い精度を有していなければならない。
従って、終段スイッチングクロックにより決定される電
力ブリッジ回路の中のスイッチング要素のスイッチオン
位相は、それらの各継続時間に関して本質的に連続的に
変更可能でなければならない。この理由から勾配増幅器
のパルス幅変調器は、これまで純粋にアナログに構成さ
れており、それによって例えば電力用トランジスタであ
ってよいスイッチング要素のスイッチング時点が任意に
細かく制御される。
【0004】特に多くのスイッチング終段を有する電力
増幅器は、アナログのパルス幅変調器の相応の数に基づ
いて、高い構成要素費用ならびに相応に高価な配線を必
要とする。なぜならば、この場合には多くの位相シフト
された三角波状の電圧が必要とされるからである。必要
な構成要素の数が多いため、公知の電力増幅器において
相応に大きい組立体積ならびに相応に高い製造コストを
生じていた。
【0005】ドイツ特許第 19709767 号明細書
には、多くのスイッチング終段を有する前記の電力増幅
器に対して、パルス幅変調された制御信号を周期的にス
イッチング終段の間で交換する方法が記載されている。
それにより、例えば負荷に戻し供給するエネルギーの、
全てのスイッチング終段への良好な分配が、特に放電ま
たはエネルギー分配装置をスイッチング終段の間に必要
とせずに達成される。
【0006】冒頭に記載されている種類の電力増幅器
は、例えば米国特許第 4,673,887号明細書に記載されて
いる。ここでディジタルのパルス幅変調器は、パルス幅
変調された制御信号を発生するための中央のモジュール
として、クロック発生器、クロック分配器ならびに少な
くとも1つのシフトレジスタを含んでいる。クロック分
配器は、クロック発生器のクロック信号からシフトレジ
スタに供給されるオン‐オフパルス列を発生する。シフ
トレジスタはその際に、オン‐オフパルス列の位相シフ
トが可能であるように構成されている。位相シフトされ
たオン‐オフパルス列と位相シフトされないオン‐オフ
パルス列との論理的結び付きから、最後にパルス幅変調
された制御信号が形成される。
【0007】ドイツ特許出願公開第19619208
号明細書には、ディジタルのパルス幅変調器を有する別
の電力増幅器が記載されている。ここで前記のパルス幅
変調器は、中央のモジュールとして、任意の帯域制限さ
れた入力信号を、入力信号をパルス幅変調して写像する
出力信号に変換するディジタルのシグマ‐デルタ変調器
を含んでいる。
【0008】ドイツ特許出願公開第3803583号明
細書には、ディジタルのパルス幅変調器を有する別の電
力増幅器が記載されている。その際に前記の変調器は、
カウンタならびにいわゆるゲートを含めたいわゆる精密
段を含んでいる。カウンタはその場合、予め定めた目標
値にセット可能である。目標値のセットによりゲートが
開かれ、そしてカウンタが目標値から零までダウンカウ
ントする。値零への到達によりゲートが閉じる。ゲート
の開および閉に伴ない最終的にパルス幅変調された制御
信号が発生される。その際に特に、変調器がカウンタの
ダウンカウントの間に変化する目標値に直ちには反応せ
ず、この目標値を最も早くてもダウンカウントの終了後
に考慮に入れることが欠点である。
【0009】国際特許出願公開第98/20608号明
細書には、ディジタルのパルス幅変調器を有する別の電
力増幅器が記載されている。その際、前記変調器の中央
のモジュールは、データメモリ、アップカウンタならび
にダウンカウンタである。予め定めた周期の間に、アッ
プカウンタはクロック周波数に関係して出発値から最大
値までアップカウントし、この最大値を周期の終了まで
保持し、またはアップカウンタが最大値の到達後に周期
の終了まで出発値を受け入れる。ダウンカウンタはそれ
に対し相応して逆に振る舞う。両方のカウンタの現在値
は、データメモリの中で予め定めた値、例えば目標値と
比較される。両方の値が等しい際には、最終的にパルス
幅変調された制御信号を決定する信号が発生される。周
期の途中で目標値が変化した際には、変調器が作動しな
い危険が存在する。変調器の所期の作動のためには、こ
うして目標値はある周期から次の周期への移行時にのみ
変化可能である。このことは多くの用途に対し過度に小
さいダイナミックレンジを与える。
【0010】
【発明が解決しようとする課題】従って、本発明の課題
は、冒頭に記載されている種類の電力増幅器であって、
従来の技術の前記の欠点を減らした電力増幅器を提供す
ることである。
【0011】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項1による電力増幅器により解決される。本
発明の有利な実施の形態はそれぞれ従属請求項の対象で
ある。
【0012】請求項1による電力増幅器は、その電力ブ
リッジ回路が予め定める数のスイッチング要素を有し、
無電位の中間回路電圧に接続されている少なくとも1つ
のスイッチング終段と、終段スイッチングクロックに従
って少なくとも1つの終段電圧を発生するため、ディジ
タルの入力信号から電力ブリッジ回路の全てのスイッチ
ング要素に対するパルス幅変調された制御信号を発生す
る少なくとも1つのパルス幅変調器とを含んでいる。パ
ルス幅変調器はディジタルのパルス幅変調器として構成
されており、それにディジタルの入力信号が供給可能で
あり、そのパルス幅変調された制御信号は、発生された
終段電圧が少なくともほぼアナログな経過を有するよう
に、アナログのパルス幅変調器の制御信号を模擬してい
る。
【0013】本発明による電力増幅器では、その結果デ
ィジタルのパルス幅変調器のスイッチング挙動が、アナ
ログのパルス幅変調器のスイッチング挙動を模擬する。
発生する終段電圧は、それに伴い少なくともほぼアナロ
グな経過、すなわちアナログな経過またはほぼアナログ
な経過を有する。本発明による電力増幅器は、このため
電力増幅器の出力端に接続された誘導性負荷の中に発生
する電流の流れが高い精度を有するように、正確な終段
スイッチングサイクルを供給する。本発明による電力増
幅器は、こうして理想的な方法で、核スピントモグラフ
ィ装置の勾配コイルに対して使用可能である。
【0014】本発明による電力増幅器に使用されるディ
ジタルのパルス幅変調器はアナログのパルス幅変調器に
比べて本質的に小さい組立体積を有する。そのため請求
項1による電力増幅器はわずかな組立空間しか必要とし
ない。
【0015】本発明の好ましい実施例によれば、出力側
で少なくとも2つのスイッチング終段が、電力増幅器に
対し、終段電圧の和に相当する出力電圧が生ずるように
直列に接続されている。この場合、別の変形例によれ
ば、全てのスイッチング終段を互いにずれたスイッチン
グ信号により駆動することが可能である。これらの措置
により、最大の出力電圧も有効なスイッチング周波数
も、一般にスイッチング終段の数に相当する係数だけ何
倍にもなる。
【0016】多くのスイッチング終段の使用により、価
格対性能比がさらに改善する。なぜならば、コストの点
で望ましいディジタルのパルス幅変調器に、追加的に電
力増幅器を構成する個々のスイッチング終段が特に高い
要求を満足しなくてよく、従ってまた単一の高電力増幅
器に比べてコストの点で著しく望ましいからである。そ
れによって、経済的な、しかしスイッチング速度が比較
的遅い電力用トランジスタ(例えばIGBT、絶縁ゲー
トバイポーラトランジスタ)の利点も利用できる。さら
に個々のスイッチング終段の低いスイッチング周波数に
より、損失も明らかに小さくなる。
【0017】好ましい実施例では、奇数のスイッチング
終段が設けられる。終段スイッチングサイクル信号の位
相角は、好ましくは360°/kであり、その際にkは
スイッチング終段の数である。
【0018】個々のスイッチング終段への全負荷の均等
な分配が行うのが好ましい。スイッチング終段は、特に
等しい割合でおよび/または対称な方法で電力増幅器の
出力電圧に寄与する。例えばスイッチング終段は、それ
らが等しい幅の電圧パルスを供給するように駆動され
る。
【0019】2000Vの出力電圧の際には,例えば5
つの等しい形式のスイッチング終段の際にそれぞれ40
0Vの電圧ストローク、従ってまた2000Vの最大の
出力電圧にもかかわらず電力増幅器の出力端におけるよ
り小さいリップルが得られる。
【0020】本発明による電力増幅器の好ましい実施例
によれば、各々のスイッチング終段において、終段のス
イッチングサイクルの各時間間隔の中で、各1回のフリ
ーホィーリング作動から隔てられた2つの電圧パルスが
発生する。両方の電圧パルスは電力ブリッジ回路の各対
角線作動に相当し、また両方のフリーホィーリング作動
は、負荷電流が妨げられずに電力ブリッジ回路を通って
流れる電力ブリッジ回路の各状態に相当する。
【0021】
【実施例】本発明の好ましい実施例を概要図面を参照し
て以下に説明する。
【0022】図1中に示されているスイッチング終段E
は、無電位の(浮動している)供給電圧Upstに接続
された電力ブリッジ回路を含んでいる。この電力ブリッ
ジ回路は、Hブリッジとして配置された4つのスイッチ
ング要素SE1ないしSE4を有し、これらのスイッチ
ング要素は、ディジタルのパルス幅変調器DPWM(図
13)の各パルス幅変調された制御信号に応答する。ス
イッチング要素SE1ないしSE4は、例えばMOSF
ETトランジスタまたはフリーホィーリングダイオード
を有するバイポーラトランジスタである。各2つのスイ
ッチング要素SE1およびSE3またはSE2およびS
E4は、供給電圧Upstの正または負の端子と接続さ
れている。ブリッジ枝路の中に配置された各2つのスイ
ッチング要素(SE1およびSE2またはSE3および
SE4)の残りの端子は、対として互いにそしてさらに
各接続線1および2と接続されている。接続線1はスイ
ッチング終段Eの出力端QAに、それに対して接続線2
はスイッチング終段Eの出力端QBに通じている。スイ
ッチング要素SE1ないしSE4に対して逆並列に、そ
れぞれフリーホィーリングダイオードV1ないしV4が
配置されている。コンデンサCは無電位の供給電圧Up
stをバッファする役割をしており、それにより電力ブ
リッジ回路に中間回路電圧が与えられる。
【0023】スイッチング終段Eの出力端QAおよびQ
Bは本質的に誘導性の負荷L、例えば勾配コイルと接続
されている(図2〜5および図7ないし10参照)。
【0024】電流の立ち上がりおよび電流の保持のため
に、図1によるスイッチング終段Eのスイッチング要素
SE1ないしSE4は、図2〜5中に示されているスイ
ッチング状態をとる。出力端QAから誘導性の負荷Lを
経て出力端QBへ絶えず流れる電流は、図2〜5中に破
線により示されている。
【0025】図2中で、スイッチング要素SE1および
SE4は閉じられており、電流は正の供給電圧側からス
イッチング要素SE1を経て誘導性の負荷Lの中に、ま
たスイッチング要素SE4を経て供給電圧Upstの負
の端子へ流れる。中間回路(コンデンサC)からエネル
ギーが取り出される。スイッチング終段Eの出力端QA
はスイッチング終段Eの出力端QBに比べて正である。
スイッチング終段Eはそれによって“第1の対角線作
動”に位置している。
【0026】図3によるスイッチング状態では、スイッ
チング要素SE4は閉じられており、それに対してスイ
ッチング要素SE2は、スイッチオンされていてもスイ
ッチオフされていてもよい。電流はスイッチング終段E
の中を、出力端QBからスイッチング要素SE4および
フリーホィーリングダイオードV2を経てスイッチング
終段Eの出力端QAへ流れる。スイッチング要素SE2
がMOSFETであり、そしてこれがスイッチオンされ
ている場合には、スイッチング要素SE2はフリーホィ
ーリングダイオードV2のダイオード電流の一部分を引
き受ける。スイッチング終段Eの出力端QBは、そのと
き出力端QAに比べて最小に正である。スイッチング終
段Eの図3中に示されているスイッチング状態は、“下
側のフリーホィーリング作動”と呼ばれる。
【0027】図4中に示されているスイッチング要素S
E1ないしSE4の状態は、図2中のスイッチング要素
SE1ないしSE4の状態に相当し、従って再び“第1
の対角線作動”と呼ばれる。
【0028】図5中に示されているスイッチング要素S
E1ないしSE4の状態では、スイッチング要素SE1
はスイッチオンされており、スイッチング要素SE3は
スイッチオンされていてもよいが、スイッチオンされて
いなくてもよく、またスイッチング要素SE2およびS
E4は開かれている。電流はスイッチング終段Eの中
を、出力端QBからフリーホィーリングダイオードV3
およびスイッチング要素SE1を経てスイッチング終段
Eの出力端QAへ流れる。スイッチング要素SE3がM
OSFETである場合には、スイッチング要素SE3は
フリーホィーリングダイオードV3のダイオード電流の
一部分を引き受ける。図5中に示されているスイッチン
グ状態は“上側のフリーホィーリング作動”と呼ばれ
る。
【0029】図6には、図2ないし5中に示されている
スイッチング終段Eの作動状態に対してディジタルのパ
ルス幅変調器DPWMが、スイッチング要素SE1ない
しSE4を駆動するパルス幅変調された制御信号S1な
いしS4が示されている。終段電圧UE(スイッチング
終段Eの出力端QAとQBとの間の電圧)は図6の下側
に示されている。スイッチング要素SE1ないしSE4
の駆動中の短い時間的なずれは安全時間tSを生じる。
なぜならば、スイッチング要素SE1およびSE2また
はSE3およびSE4は、決して同時にスイッチオンさ
れてはならないからである。図中の文字aは図2、bは
図3、cは図4そしてdは図5中に示す動作状態に対応
している。
【0030】図7ないし10中には、逆電圧による誘導
性負荷L(勾配コイル)の中の電流立ち上がり時の、図
1中に示されているスイッチング終段Eのスイッチング
状態が示されている。その際にエネルギーは勾配コイル
Lから中間回路(コンデンサC)の中に戻される。電流
の流れは再び破線で示されている。
【0031】図7中に示す電流の流れは、スイッチング
要素SE1ないしSE4が開いているときに得られる。
スイッチング要素SE2およびSE3は閉じていても、
いなくてもよい。電流は負の供給電圧側からフリーホィ
ーリングダイオードV2を経て誘導性の負荷Lの中に、
そしてスイッチング終段Eの出力端QBからフリーホィ
ーリングダイオードV3を経て供給電圧Upstの正の
端子へ流れる。それによってエネルギーが中間回路(コ
ンデンサC)の中に逆供給される。スイッチング終段E
の出力端QBは、スイッチング終段Eの出力端QAに比
べて正である。
【0032】図8においては、スイッチング要素SE4
が閉じられ、これに伴いスイッチオンしているが、スイ
ッチング要素SE2はスイッチオンしていても、してい
なくてもよい。スイッチング要素SE1およびSE3は
開かれている。それによって電流は、スイッチング終段
Eの出力端QBからスイッチング要素SE4およびフリ
ーホィーリングダイオードV2を経てスイッチング終段
Eの出力端QAへ流れる(下側のフリーホィーリング作
動)。
【0033】図9中に示すスイッチング終段Eのスイッ
チング状態は、図7中に示すスイッチング状態に相当す
る。
【0034】図10中に示す電流の流れは、スイッチン
グ要素SE1が閉じ、そしてスイッチング要素SE2お
よびSE4が開いていることにより達成される。スイッ
チング要素SE3は閉じていても、いなくてもよい。電
流はそれによってスイッチング終段Eの出力端QBか
ら、フリーホィーリングダイオードV3およびスイッチ
ング要素SE1を経て、スイッチング終段Eの出力端Q
Aへ戻る(上側のフリーホィーリング作動)。
【0035】スイッチング要素SE1ないしSE4の図
7ないし10中に示すスイッチング状態は、図11中に
示すパルス幅変調された制御信号S1ないしS4により
達成され、その際に図11中の下側に示す終段電圧UE
(スイッチング終段Eの出力端QAとQBとの間の電
圧)が生ずる。スイッチング要素SE1およびSE4の
スイッチオン継続時間はここでは図6中に示すスイッチ
オン継続時間よりも短い。その結果、この例では電力ブ
リッジ回路の全てのスイッチング要素SE1ないしSE
4に対するパルス幅変調された制御信号S1ないしS4
を発生するディジタルのパルス幅変調器DPWMの入力
信号はより一層小さくなる。
【0036】電流方向の反転を伴わないスイッチングの
状態は図示していない。それは意味に則して図2〜6お
よび図7〜11に相当し、その際にスイッチング要素S
E1はスイッチング要素SE3と、またスイッチング要
素SE2はスイッチング要素SE4と相互に交換されて
いる。
【0037】図2〜6および図7〜11中に示す変調器
は、図示しない公知の変調器に比べて本質的に有利であ
る。この公知のより簡単な変調器では、スイッチング要
素SE1およびSE4が、またその後にスイッチング要
素SE2およびSE3が続けてスイッチオンされる。上
側のフリーホィーリング作動および下側のフリーホィー
リング作動が欠けていることにより、絶え間なく全終段
電圧UE(スイッチング終段Eの出力電圧)が誘導性負
荷Lにかかっており、このことは非常に高い電流リップ
ルに通ずる。
【0038】図12中には、この実施例では5つのスイ
ッチング終段E1ないしE5の直列回路(カスケード回
路)が示されている。各々のスイッチング終段E1ない
しE5は、それぞれ無電位の供給電圧Upst1ないし
Upst5を与えられる。5つのスイッチング終段E1
ないしE5は同一に構成されており、また図1で説明し
たスイッチング終段Eに相当する。スイッチング終段E
1ないしE5に対するパルス幅変調された制御信号S1
ないしS4(ディジタルのパルス幅変調器DPWMの出
力信号)は、図6および11からのパルス幅変調された
制御信号S1ないしS4に相当する。各々のスイッチン
グ終段E1ないしE5に対するパルス幅変調された制御
信号S1ないしS4は、360°のスイッチング周期の
際、互いにそれぞれ360°/5=72°だけずらされ
ている(位相ずれ)。電力増幅器の出力電圧UAはそれ
によって終段電圧UE1ないしUE5の和である。
【0039】本発明によるディジタルのパルス幅変調器
DPWMの図13中に原理図で示されている実施例は、
入力信号INから5つのスイッチング終段E1ないしE
5に対し、それぞれスイッチング要素SE1ないしSE
4に必要なパルス幅変調された制御信号S1ないしS4
を発生する。記号E3S2は、例えばディジタルのパル
ス幅変調器DPWMの出力端に、スイッチング終段E3
の中のスイッチング要素SE2に対するパルス幅変調さ
れた制御信号S2が出力されることを意味する。同様
に、例えば記号E1S4は、この出力端を介してスイッ
チング終段E1のスイッチング要素SE4がそのパルス
幅変調された制御信号S4により駆動されることを意味
する。
【0040】入力信号INを求めるためディジタルのパ
ルス幅変調器DPWMは、A‐D変換器クロックCLK
‐Wを発生する。
【0041】入力信号INに対しては、その値の範囲内
の下限値に対してパルス幅がスイッチング周期の零%で
あり、それに対してその値範囲の上限値ではパルス幅が
100%であるとされている。入力信号INは、その
際、例えばディジタルの調節器からのディジタルのワー
ドであってよく、またはアナログ‐ディジタル変換器を
介してディジタルの値に変換されるアナログの調節また
は制御信号であってよい。
【0042】入力信号INは多ビット幅であり、そして
ディジタルのパルス幅変調器DPWMのパルス幅変調さ
れた制御信号S1ないしS4を決定する。
【0043】図13中に示すディジタルのパルス幅変調
器DPWMでは、選択肢として、それぞれ所与の電流方
向の際に電流を導くために必要でないスイッチング要素
SE1ないしSE4はスイッチオンされない、即ち開か
れた状態にとどめられる。図2〜5ならびに7〜10中
で定義された電流方向の際には、これらは常にスイッチ
ング要素SE2ないしSE3である。このことは入力側
でディジタルのパルス幅変調器に供給可能な両方のスイ
ッチオフ信号SE1SE40FFおよびSE2SE30
FFにより達せられる。即ち、スイッチオフ信号SE1
SE40FFがディジタルのパルス幅変調器DPWMに
供給されると、スイッチング要素SE1ないしSE4は
それらの開かれた位置にロックされ、それに対してスイ
ッチオフ信号SE2SE3OFFを供給されると、両方
のスイッチング要素SE2およびSE3は開かれた状態
をとり続ける。スイッチオフ信号SE1SE40FFお
よびSE2SE30FFは示されている実施例ではHI
GH信号である。
【0044】図13中に示す5つのスイッチング終段E
1ないしE5の直列回路において、望まれる位相ずれ
は、図13のディジタルのパルス幅変調器DPWMにお
いて、位相信号PHASEにより調整される。
【0045】信号SAFEは安全時間tSを決定する。
信号MOD ONはディジタルのパルス幅変調器DPW
Mの出力端を開放する。スイッチオフ信号SOFTST
OPはフリーホィーリング回路の駆動による終段電圧U
E1ないしUE5のスイッチオフ、従ってまた電力増幅器の
出力電圧UAのソフトスイッチオフを結果としてもたら
す。それにより過度に強い磁界変化による患者における
神経刺激が確実に防止される。
【0046】図6および11中に示す安全時間tSを無
視すると、スイッチング要素SE2の駆動はスイッチン
グ要素SE2の駆動に対して逆となり、そしてスイッチ
ング要素SE4の駆動は、スイッチング要素SE3の駆
動に対して逆となる。入力信号の増大の際にスイッチン
グ要素SE1のスイッチオン継続時間が増大するのと同
じ程度に、スイッチング要素SE3のスイッチオン継続
時間は減少する。スイッチング要素SE3の挙動は、こ
うして逆の入力信号によるスイッチング要素SE1のス
イッチング挙動に相当する。簡単な変調器基本要素に対
しては、こうしてスイッチング要素SE1のパルス幅変
調を発生すれば十分である。
【0047】図14中には、3ビット幅を有する変調器
基本要素3が示されている。それはクロック発生器4か
らクロック信号CLKを供給され、また自立的にアップ
およびダウンカウントする、すなわち“000”から
“111”へ向けて、また“111”から再び“00
0”へ向けてカウントする3ビットカウンタ5から成っ
ている。入力信号INは同じく3ビットの幅を有する。
値I0,I1、I2をとる入力信号INと、値Z0,Z
1、Z2をとるカウンタ状態Zとはコンパレータ6に供
給され、またこれにより互いに比較される。コンパレー
タ6は2つの出力端I>ZおよびI<Zを有する。入力
信号INがカウンタ状態Zよりも大きいならば、出力端
I>Zが“HIGH”にセットされる。入力信号INが
カウンタ状態Zよりも小さいならば、出力端I<Zが
“LOW”にセットされる。両方のコンパレータ信号I
>ZおよびI<Zはフリップフロップ7に供給され、そ
の出力端QFFはクロック信号CLKの正のエッジの際
にコンパレータ信号I>Zにより“HIGH”に、また
コンパレータ信号I<Zにより“LOW”にセットされ
る。フリップフロップ7の両方の入力端におけるLOW
レベルはメモリ状態である。カウンタ5は、最初には使
用されない機能として出力端NULLを有し、この出力
端NULLは、カウンタ状態Zが“000”であり、カ
ウンタ5がアップカウントし、またクロック信号CLK
がまさにHIGHであるときにHIGHにセットされ
る。カウンタ5はさらにプリロード入力端PRと、プリ
ロードデータPR2(最上位ビットMSB)およびPR
1ならびにPR0を有する位相信号(ディジタルワード
“PHASE”)に対する3ビットデータ入力端とを有
する。プリロード入力端がHIGHにあると、新しいカ
ウンタ状態Zとしてプリロードデータがとられ、またカ
ウンタ5が“アップ”方向(“カウントアップ”)にお
かれる。
【0048】図14中に示されている変調器基本要素3
により、図15中にIN=101の零について示されて
いる挙動が得られる。コンパレータ6の出力端I>Zお
よびI<Zに生じている信号は、クロック周期の間に同
時にLOWである、すなわち状態はI=Zである。コン
パレータ6に続いているフリップフロップ7は、これら
の間隙を、その出力端をコンパレータ信号I>Zおよび
I<Zが往復することにより閉じる。さらにフリップフ
ロップ7はクロック信号CLKによるエッジトリガリン
グによりクロックの間の短時間の擾乱スパイクが生じな
いようにする。この擾乱スパイクは、あるカウンタ状態
からすぐ次のカウンタ状態へカウンタ5の全ての出力端
が絶対的に同時に変化せず、またそれにより瞬間的にコ
ンパレータ6に対して場合によっては他の条件が生ずる
ことによって惹起される。
【0049】図14中に示されている変調器基本要素3
により、既に冒頭に述べたが図示はしなかった簡単なパ
ルス幅変調が起こる。フリップフロップ7からの出力は
スイッチング要素SE1の駆動(出力信号S1 MO
D)に相当し、またそれに対して反転されてスイッチン
グ要素SE2の駆動(反転された出力信号S2 MO
D)に相当する。フリップフロップ7の出力QFFがH
IGH電位にあるならば、スイッチング終段Eの中でス
イッチング要素SE1だけでなくスイッチング要素SE
も閉じられる(スイッチオンされる)。出力OFFがL
OWにセットされているならば、スイッチング終段Eの
スイッチング要素SE2もスイッチング要素SE3もス
イッチオンされる(閉じられる)。
【0050】図6の説明の中で述べたように、入力信号
INに関係して、スイッチング要素SE2およびSE3
から発生されるパルス幅は,スイッチング要素SE1お
よびSE4から発生されるパルス幅と逆比例的に振舞
う。最大の入力信号INの際にスイッチング要素SE1
およびSE4が継続的に閉じられるならば、スイッチン
グ要素SE2およびSE3は定常的に開かれていなけれ
ばならない。入力信号INがその値範囲の中央にあるな
らば、スイッチング要素SE1およびSE4は同時に閉
じられてはならないが、スイッチング要素SE1および
SE3は同時に閉じられなければならない。同じくスイ
ッチング要素SE2およびSE3は同時に閉じられなけ
ればならない。スイッチング要素SE4の駆動はスイッ
チング要素SE1の駆動に相当するが、それは終段スイ
ッチングサイクルの半分だけずらされている。同じこと
がスイッチング要素SE2およびSE3に対しても当て
はまる。
【0051】このスイッチング動作は図14による簡単
な変調器基本要素3の変更により、カウンタ状態Zもし
くは入力信号INを反転することによって達成される。
カウンタ5は最も高いクロックレートで動作するので、
図16中に示すように、入力信号INをワードN IN
(反転された入力信号)に反転するのが有利である。
【0052】図16中に示す変調器基本要素9は、図1
4における変調器基本要素3と同じく、クロック発生器
4およびカウンタ5を有する。カウンタ5は第1のコン
パレータ61と、またこれは第1のフリップフロップ7
1と回路技術的に結び付けられている。クロック発生器
4、カウンタ5ならびにコンパレータ61およびフリッ
プフロップ71の構成および作用の方法は、図14中の
変調器基本要素3の構成および作用に相当する。変調器
基本要素3に比べて変調器基本要素9は第2のコンパレ
ータ62および第2のフリップフロップ72だけ拡張さ
れている。反転された入力信号N INは第2のコンパ
レータ62に供給され、その出力は第2のフリップフロ
ップ72を往復スイッチングする。第1のフリップフロ
ップ71の出力はスイッチング要素SE1の駆動に相当
する(出力信号S1 MOD)。それに対してスイッチ
ング要素SE1の駆動は反転されている(反転された出
力信号S2 MOD)。第2のフリップフロップ72の
出力は、スイッチング要素SE3の駆動に相当する(出
力信号S3 MOD)。それに対してスイッチング要素
SE4の駆動は反転されている(反転された出力信号S
MOD)。追加“ MOD”は、それが変調器基本
要素9の出力信号であることを明らかにする。安全時間
Sはなお存在しない。
【0053】図17には、図16による変調器基本要素
9のパルスダイアグラムが示されている。カウンタ状態
Zの中に、コンパレータの閾値として、入力信号IN
(値“101”)とならんでいま反転された入力信号N
INも登録されている(値“101”)。第2のコン
パレータ62の信号は、カウンタ状態Zと反転された入
力信号N INとの比較に相当する。信号S1 MOD
ないしS4 MODは第1のフリップフロップ71また
は第2のフリップフロップ72の出力端に生ずる変調器
基本要素9の出力信号である。
【0054】各々のスイッチング終段E1ないしE5を
保護するため、一般に駆動の際に安全時間tSを守るこ
とが必要である。そのために全てのスイッチング終段E
1ないしE5において、各スイッチング要素SE1ない
しSE4をスイッチオンするための駆動は遅らされる
が、スイッチオフするための駆動は遅らされない。
【0055】図18に安全時間tSを発生するための
(例えば再び3ビット幅の)回路10を示す。安全時間
回路10は、変調器基本要素3または9と同じく、クロ
ック信号CLKをクロック発生器4から供給される。安
全時間tSは3つのビット“PR2”(MSB)、“P
R1”および“PR0”から成るワード“SAFE”の
設定により予め定められる。安全時間回路10の中に
は、HIGHレベルの際にPR2ないしPR9からのデ
ータをカウンタ状態Z2ないしZ0として受け入れる、
プリセット入力端PRを持ったカウンタ12が配置され
ている。さらにカウンタ12は、LOWレベルの際に、
どのレベルがカウンタ12の他の入力端に与えられてい
るかと無関係に、カウンタ12を状態“000”にセッ
トするリセット入力端N RESETを有する。カウン
タ12は、クロック発生器4から供給されるクロックC
LKにより動作する。カウンタ12の出力端における値
“Z2”、“Z1”および“Z0”はコンパレータ13
に供給され、また同じくコンパレータ13に供給される
ワード“SAFE”の値“SA2”(MSB)、“SA
1”および“SA0”と比較される。カウンタ状態Zが
SAFEよりも小さい限り(Z<S)、コンパレータ1
3の出力端にHIGHレベルが現れる。カウンタ状態Z
が設定された値SAFE(Z=S)に達すると、コンパ
レータ13の出力端がLOWにセットされる。コンパレ
ータ13の出力は、その後に接続され、クロック信号C
LKのエッジによりトリガーされるDフリップフロップ
によってノイズを抑制され、またコンパレータ13の出
力端のLOWレベルが、すぐ次の正のクロックエッジの
際にDフリップフロップ14の出力端に現れる。Dフリ
ップフロップの出力はインバータ15により反転され、
それによって、カウンタ12を一方では状態“PRES
ET”に保ち、また他方では“SAFEOUT”として
安全時間回路10の出力端に与えられるHIGHレベル
が得られる。
【0056】図19は、図18に示す安全時間回路10
のスイッチング挙動を示す。信号SAFEINはLOW
であり、またそれによってカウンタ12を状態N RE
SETでカウンタ状態Z=000に保つ。それによって
Z<SAであり(図18中のコンパレータ13参照)、
またこうして信号SAFEOUTはインバータ15によ
りLOWレベルにセットされる。信号SAFEINがH
IGHに切り換わり、こうしてカウンタ12はすぐ次の
クロックエッジからカウントを開始する。カウンタ状態
ZがSAFEの値に達すると、Z<SA LOWとな
り、また安全時間回路10の出力SAFEOUTはすぐ
次のクロック信号の際にHIGHとなる。このエッジに
おいて、既に追加的なカウントステップZSだけ先にカ
ウントし終わっているカウンタ12は、それがSAFE
INにおけるLOWレベルにより値“000”にリセッ
トされるまで、SAFEの値にとどまる。追加的なカウ
ントステップZSは、PRESETが直接に作用すると
きに現れる。PRESETがクロック信号CLKのエッ
ジにのみ作用すると、高めったカウンタ状態はクロック
信号CLKの周期の間持続し、次いでSAFEに減ず
る。SAFEOUTはSAFEINに相当し、しかしL
OWからHIGHへの切り換わりは“SAFE”サイク
ルだけ遅れる。安全時間TSの設定のためにカウンタを
使用することは、ドイツ特許第19709768 号明
細書から公知である。安全時間の設定に関しては、上記
明細書の内容を参照されたい。
【0057】図18および19に示す実施例において、
変調器基本要素9および安全時間回路10は、信号分解
能に関して問題がないように同一のクロックを供給され
る。
【0058】図13に示すディジタルのパルス幅変調器
DPWMの作動のためには、変調器出力を完全に阻止
し、もしくはスイッチング要素SE1ないしSE4の電
流方向に関係するスイッチングのために、それぞれ2つ
の変調器出力のみを阻止し、もしくは逆電圧なしの電流
のスイッチオフのために、スイッチング要素SE1およ
びSE3もしくはスイッチング要素SE2およびSE4
がスイッチオンされている(閉じられている)フリーホ
ィーリング回路(上側または下側フリーホィーリング作
動)をスイッチングする別の制御信号が必要である。
【0059】従って変調器基本要素9の出力端には、安
全時間回路10の後に変調器鎖錠装置16が配置されて
いる。変調器鎖錠装置16の入力信号は、図20によれ
ばSAFEOUT S1ないしSAFEOUT S4で
ある。変調器鎖錠装置16の出力信号はパルス幅変調さ
れた制御信号S1ないしS4、即ちスイッチング終段E
のスイッチング要素SE1ないしSE4を駆動するため
のパルス幅変調器DPWMの出力信号である。変調器鎖
錠装置16は、信号MOD ONにより制御され、その
際にLOWレベルにより変調器鎖錠装置16の全ての出
力が阻止される。さらに変調器鎖錠装置16は、信号S
E2 SE3 ONならびにSE1 SE4 ONによ
り制御される。この場合には、LOWレベルが、パルス
幅変調された制御信号S2およびS3またはS1および
S4に対する当該の出力を同時に阻止する。
【0060】電流方向を求めることにより、スイッチン
グ終段Eのどのスイッチング要素SE1ないしSE4
(図1参照)が電流を導いていないかが確かめられる。
図2ないし5の例では、これらはスイッチング要素SE
2およびSE4であり、従ってこれらのスイッチング要
素は、ディジタルのパルス幅変調器DPWMの機能を阻
害することなしに、変調器鎖錠装置16の入力端SE2
SE3 ONにおけるLOWレベルにより阻止され
る。
【0061】電圧をスイッチオフするためには、フリー
ホィーリング回路にスイッチングする。電圧をスイッチ
オフする前には、ディジタルのパルス幅変調器DPWM
は作動中であったし、また上側または下側のフリーホィ
ーリング回路にスイッチングするためには(フリーホィ
ーリング作動)、場合によっては1つのスイッチング要
素をオフとし、他のスイッチング要素をオンしなければ
ならないので、スイッチング過程の際の安全時間tS
注意しなければならない。従って変調器基本要素9と安
全時間回路10との間に、上側のフリーホィーリング回
路17(図21)または下側のフリーホィーリング回路
18(図22)を配置する。
【0062】フリーホィーリング回路17および18の
入力信号はS1 MODないしS4 MODを、そして出
力信号はSAFEIN S1ないしSAFEIN S4
を付されている。スイッチオフ信号SOFTSTOPが
LOWレベルにあれば、信号SAFEIN Sxは信号
Sx MOD(x=1,2,3,4)に相当する。しか
しスイッチオフ信号SOFTSTOPがHIGHレベル
にあれば、フリーホィーリング回路17(上側のフリー
ホィーリング回路、(図21)の場合)において、出力
信号SAFEIN S1およびSAFEIN S3がス
イッチオンされ、また出力信号SAFEIN S2およ
びSAFEIN S4がスイッチオフされる。等価の代
替として使用されるフリーホィーリング回路18(上側
のフリーホィーリング回路(図22)の場合)において
は逆に挙動する。
【0063】図23はスイッチング終段Eに対するディ
ジタルのパルス幅変調器を示す。ディジタルのパルス幅
変調器DPWMは変調器基本要素9、クロック発生器
4、フリーホィーリング回路17(それに対して代替的
にフリーホィーリング回路18)、4つの安全時間回路
10.1ないし10.4および変調器鎖錠装置16から
成っている。本発明によるディジタルのパルス幅変調器
DPWMの好ましい実施例では、入力信号INおよび反
転された入力信号N INならびにカウンタ状態.は少
なくとも10ビットのワード幅を有する。安全時間tS
に対する信号ワードは約7ビットである。
【0064】等しい位相ずれを有するkの終段(図12
参照)の直列回路を駆動するためには、図23に示され
ているディジタルのパルス幅変調器の回路がk重に構成
されなければならない。図24で、このことを5重の終
段E1ないしE5の直列回路の例について説明する。
【0065】第1の変調器基本要素9.1のカウンタは
フリーランする。変調器基本要素9.1のPRESET
入力端PRはLOWレベルにあり、後続の変調器基本要
素9.2ないし9.5のPRESET入力端PRは、図
24中に示すようにそれぞれその前の変調器基本要素の
出力端NULLと接続されている。入力信号PHASE
およびSAFEならびにクロック信号CLKは、全ての
変調器基本要素9.1ないし9.5に対して等しい。同
じく入力信号INおよび反転された入力信号N INは、
全ての変調器基本要素9.1ないし9.5に対して等し
くても、等しくなくてもよい。
【0066】入力信号PHASEにより、図16中の変
調器基本要素9では参照符号5を付したカウンタの位相
ずれが設定される。第1の変調器基本要素9.1のカウ
ンタが信号NULLを発生すると、第2の変調器基本要
素9.2のカウンタがカウンタ状態PHASEおよび
“アップカウント”に設定される。第2の変調器基本要
素9.2のカウンタが信号NULLを発生すると、それ
は第3の変調器基本要素9.3のカウンタをカウンタ状
態PHASEおよび“アップカウント”にセットする。
このことは全ての変調器基本要素9.1ないし9.5の
カウンタが位相位置に合う迄継続する。これはパスの後
の状況である。再設定はエラーの場合にしか必要でな
い。なぜならば、全ての変調器基本要素9.2ないし
9.5のカウンタは等しく作られており、また同一のク
ロックでランするからである。カウンタのビット幅がn
であれば、信号(ワード)PHASE=2(n+1)/kで
ある。
【0067】誘導性の負荷Lが勾配コイルであり、電力
増幅器が勾配増幅器として構成されている場合には、チ
ャネルX、YおよびZが必要とされる。従って図24に
示されている回路が三重に必要であり、その際2つの追
加回路の変調器基本要素は、固有のカウンタなしですま
すこともできる。なぜならば、有利な方法で変調器基本
要素のカスケードのカウンタが引き続いて使用されるか
らである。同じくクロック信号CLKおよびワードSA
FEも等しい。
【0068】入力信号INおよび反転された入力信号N
IN(図16中の変調器基本要素9参照)は、パルス
幅に対する尺度である。ディジタルの設定の場合には、
データ切り換わりが偶然にクロックエッジの間に行われ
ないように、データの“同期化”が必要である。同期化
は入力メモリの中にデータを受け入れることにより行わ
れる。入力メモリは、入力データが安定であり、かつ適
当なクロックエッジが存在しているときに書き込まれ
る。
【0069】アナログのパルス幅設定は、A‐D変換器
によりディジタルのワードINまたはN INに変換さ
れ、また入力信号または反転された入力信号として使用
される。入力データが安定であるように、A‐D変換器
の変換クロックをディジタルのパルス幅変調器DPWM
のクロック信号CLKから分周器を介して導き出し、そ
してA‐D変換器のデータをクロックのエッジにより入
力メモリの中に書き込むようにすると有利である。
【0070】原理的には、アナログの信号からパルス幅
変調器DPWMに対するディジタルの入力信号INを発
生するアナログ‐ディジタル変換器で十分である。パル
ス幅変調器DPWMに対する反転されたディジタルの入
力信号N INは、ディジタルの入力信号INの反転に
より得られる(図16参照)。しかし代替的に2つのA
‐D変換器、すなわちアナログの入力信号IN ana
に対する第1のA‐D変換器および反転されたアナログ
の入力信号N IN anaに対する第2のA‐D変換
器を設けてもよい。しかしそのための前提条件は、第1
のアナログの信号に対し反転された第2のアナログの信
号が得られ、それからディジタルの反転された信号N
INが得られることである。図25中には、変調器基本
要素3または9(図14または図16参照)のカウンタ
状態Zの中に離散化していない、すなわちアナログの入
力信号IN anaが記入されている。この離散化して
いない入力信号IN anaは、カウンタZとの交点S
P1ないしSP3を有する。これらの交点SP1ないし
SP3において、スイッチング終段Eのスイッチング状
態の変更が行われる。
【0071】図26には追加的に、A‐D変換器の制限
されたサンプリング周波数により離散化されていない入
力信号IN anaの、時間的な離散化から生ずるディ
ジタルの入力信号INが示されている。ここで、全てス
イッチング終段Eのスイッチング状態を変更する多くの
交点(図26中には交点SP1ないしSP4のみが記入
されている)が次々と生じることが解る。スイッチング
終段Eは、それによって著しく高いクロック周波数でス
イッチングされることになる。
【0072】この欠点を除くための選択肢として、図2
7中に示す平滑化回路19が使用可能である。平滑化回
路19は、入力メモリ20、コンパレータ21およびカ
ウンタ22と、CLKから変換器クロックCLK‐Wお
よび変換器クロックと同期した“LOAD”パルスを与
える、図示しない分周器とを含む。コンパレータ21
は、2つの入力端AおよびBならびに3つの出力端A>
B、A=BおよびA<Bを有する。カウンタ22は、6
つの入力端CLK、LOAD、LOAD DATA、U
P、STOPおよびDOWNならびに出力端を有する。
以下に平滑化回路19の機能を、ディジタルの入力信号
INにより説明する。反転されたディジタルの入力信号
INに対し、これらの実施例を同様に適用できる。
【0073】入力メモリ20に、入力信号INならびに
ロード信号LOADが供給される。ロードパルスLOA
Dが“HIGH”にあれば、入力メモリ20はCLKの
正のエッジにおいてデータINを記憶する。記憶された
データを以下ではIN LATCHEDと呼ぶ。これら
のデータを変調器基本要素3のコンパレータ6に供給す
ると、それは図26中に示す跳躍に通ずる。従ってデー
タIN LATCHEDは、第1のデータ入力端Aを介
して平滑化回路19のコンパレータ21に供給される。
信号IN LATCHEDは、さらにカウンタ22の入
力端LOAD DATAに与えられる。コンパレータ21
の第2のデータ入力端Bには、カウンタ22のカウンタ
状態が供給される。カウンタ22および入力メモリ20
は、同一のワード長さ(ビット幅)を有する。カウンタ
22は、図示の実施例では変調器基本要素3のクロック
信号CLK(例えば図22参照)を供給される。それに
対して代替的に、カウンタ22に固有のクロック発生器
の同期した、より低いクロックを供給することもでき
る。
【0074】カウンタ22のカウンタ状態IN SMO
OTHがワードIN LATCHEDよりも小さいなら
ば、カウンタ22はアップカウントするべく制御され
る。即ちコンパレータ21の出力端A>Bを介して、信
号がカウンタ22の入力端UPに与えられる。カウンタ
状態がIN LATCHEDよりも大きいならば、カウ
ンタ22はダウンカウントするべく制御される。即ちコ
ンパレータ21の出力端A<Bを介して信号がカウンタ
22の入力端DOWNに与えられる。入力端AおよびB
におけるデータが等しいならば、カウンタ22は停止さ
せられる。即ちコンパレータ21の出力端A=Bを介し
て信号がカウンタ22の入力端STOPに与えられる。
カウンタ22の出力信号IN SMOOTHが、これま
での入力信号INの代わりに変調器基本要素3のコンパ
レータ6に供給される(例えば図14参照)。こうして
入力信号INの中のデータ跳躍が回避される。しかし入
力信号INがクロック信号CLKに基づいてカウンタ2
2よりも速くカウントし得るならば、この速い変化が追
加的な措置により処理される。そのために、LOADパ
ルスによってそれまでのデータIN LATCHED
が、CLKエッジにおいて出力端IN SMOOTHに
伝達される。同時にデータINが入力メモリ20の中に
受け入れられる。それらは新しいデータIN LATC
HEDを形成する。
【0075】こうして確かに跳躍が入力データの中に再
び生ずるが、それに対してディジタルのパルス幅変調器
DPWMの速い反応が保証される。
【0076】ディジタルのパルス幅変調器DPWMのス
イッチング周波数は、変調器基本要素3または9の中の
クロック発生器4のクロック信号CLKにより、そして
変調器基本要素3または9の中のカウンタ5または12
のビット幅により予め定められている。特定の周波数へ
のスイッチング周波数の同期化と、クロック信号の変更
とにより可能である。クロック発生器4は、その場合に
制御可能な発振器として構成されていなければならな
い。
【0077】変調器基本要素9のビット幅nが定まって
いるときには、2(n+1)のクロックが“COUNT U
P”、“COUNT DOWN”周期に対して必要であ
る。すなわち必要なクロック周波数は、個々のスイッチ
ング終段のスイッチング周波数の2(n+1)倍である。カ
ウンタのビット幅により入力信号INのビット幅も定ま
っている。ビット幅がnであるとき、入力信号INは2
nの異なる状態、従ってまたパルス幅変調について同じ
く多くの状態が可能である。出力電圧UAの分解能はこ
うしてUpst/2nであり、その際にUpstは供給
電圧である。
【0078】本発明による電力増幅器のこれまでに説明
した変形例および実施例は、別の変形例を得るために、
別の実施代替例では異なった方法で組み合わされる。現
在本願発明者は、奇数のスイッチング終段と、360°
をスイッチング終段の数により除算したずれとを有する
電力増幅器をディジタルのパルス幅変調器と結び付けた
ものを本発明を実施するための最良の道と考えている。
核スピントモグラフの勾配コイルに対する勾配増幅器
(カスケード増幅器)は、本発明によりディジタルのパ
ルス幅変調器により駆動される。
【0079】本発明による電力増幅器の図1ないし27
により説明した実施例は、どのようにディジタルのパル
ス幅変調器が原理的に構成されるかを示す。しかしこれ
に加えてなお、多くの別の変形例が可能である。ディジ
タルのパルス幅変調器をクロック周波数に対応して設計
するならば、信号“NULL”が信号CLKと結び付け
られておらずに、カウンタ状態“000”と信号“CO
UNT UP”との結び付きによってのみ生ずることは
有利である。その際に信号を、CLK信号によりトリガ
ーされるフリップフロップを介して平滑化するべきであ
る。信号PHASEから、この場合には2つのクロック
を取り去らねばならない。
【0080】基本的には、カウンタが“111...1
1”にあるとしても、位相設定のために各々の任意のカ
ウンタ状態を取り出すことが可能である。ワードPHA
SEは、相応して適合させねばならない。nビット幅を
有するUP‐DOWNカウンタは、n+1ビット幅のU
Pカウンタであってよく(“111...11”から
“000...00”へ飛び越す)、そのMSB(最上
位ビット)は全ての他のビットと各排他的オア回路を介
して結び付けられている。こうしてnビットのUP‐D
OWN動作が容易に実現される。位相設定はPRESE
Tを介してワードPHASEにより行う代わりに、それ
に対して代替的に、カウンタが位相位置を決定する値に
達したときにレリーズされるRESETを介しても行わ
れる。もちろん全てのレベルが反転されてもよい。この
場合、スイッチング終段のスイッチング要素は、ディジ
タルのパルス幅変調器DPWMの出力がHIGHにある
ときにはオンである。
【0081】同じく、安全時間tSの際に、PRESE
TおよびRESETを交換することも原理的に考えられ
る。
【0082】本発明による電力増幅器の図1ないし26
中に示されている実施例は、パルス幅変調をするため
に、その値を増大および減少方向に変更するカウンタ信
号が必要であり、またこのカウンタ信号が入力信号また
は2つの入力信号と比較されるという基本原理に基づい
ている。カスケーディングのために、カウンタ状態は位
相シフトされる。電圧をスイッチオフするために行うパ
ルス幅変調の調整(フリーホィーリング回路)は、安全
時間tSの発生の前に行われなければならない。安全時
間tSは好ましくは、そのクロック信号CLKが変換器
クロックであるカウンタ回路により発生される。
【0083】ディジタルのパルス幅変調器DPWMの個
々の出力端または全ての出力端のスイッチオフは、好ま
しくは直接に出力端において行われる。スイッチング周
波数の同期化は、クロック信号CLKの変更により可能
である。
【図面の簡単な説明】
【図1】スイッチング終段の回路図。
【図2】電流立ち上がりの際および電流保持の際の図1
によるスイッチング終段の種々のスイッチング状態。
【図3】電流立ち上がりの際および電流保持の際の図1
によるスイッチング終段の種々のスイッチング状態。
【図4】電流立ち上がりの際および電流保持の際の図1
によるスイッチング終段の種々のスイッチング状態。
【図5】電流立ち上がりの際および電流保持の際の図1
によるスイッチング終段の種々のスイッチング状態。
【図6】電流立ち上がりの際および電流保持の際の図1
によるスイッチング終段の種々のスイッチング状態。
【図7】電流立ち上がりの際の図1によるスイッチング
終段の種々のスイッチング状態。
【図8】電流立ち上がりの際の図1によるスイッチング
終段の種々のスイッチング状態。
【図9】電流立ち上がりの際の図1によるスイッチング
終段の種々のスイッチング状態。
【図10】電流立ち上がりの際の図1によるスイッチン
グ終段の種々のスイッチング状態。
【図11】電流立ち上がりの際の図1によるスイッチン
グ終段の種々のスイッチング状態。
【図12】5つのスイッチング終段を有する電力増幅器
の概要回路図。
【図13】本発明によるパルス幅変調器に適しているデ
ィジタルのパルス幅変調器の原理図。
【図14】本発明によるパルス幅変調器の変調器基本要
素。
【図15】図14による変調器基本要素のスイッチング
挙動。
【図16】図14による変調器基本要素に比べて変形さ
れている別の変調器基本要素。
【図17】図16による変調器基本要素のスイッチング
挙動。
【図18】スイッチング終段の駆動の際に安全時間を発
生するための回路。
【図19】図18による安全時間回路のスイッチング挙
動。
【図20】本発明によるパルス幅変調器の論理的な回路
要素。
【図21】本発明によるパルス幅変調器の論理的な回路
要素。
【図22】本発明によるパルス幅変調器の論理的な回路
要素。
【図23】本発明によるパルス幅変調器の実施例の回路
図。
【図24】図12による電力増幅器に対する図23による
ディジタルのパルス幅変調器。
【図25】変調器基本要素のカウンタ状態。
【図26】離散化されていない信号INの経過。
【図27】離散化されていない信号INに対する平滑化
回路。
【符号の説明】
1、2 接続線 3 変調器基本要素 4 クロック発生器 5 カウンタ 6、61、62 コンパレータ 7、71、72 フリップフロップ 9 変調器基本要素 9.1〜9.4 変調器基本要素 10 安全時間回路 10.1〜10.4 安全時間回路 10.11〜10.14 安全時間回路 10.21〜10.24 安全時間‐回路 12 カウンタ 13 コンパレータ 14 Dフリップフロップ 15 インバータ 16 変調器鎖錠装置 17 上側フリーホィーリング回路 18 下側フリーホィーリング回路 19 平滑化回路 20 入力メモリ 21 コンパレータ 22 カウンタ A、B コンパレータ21の入力端 A<B、A=B、A>B コンパレータ21の出力端 C コンデンサ CLK クロック信号 DPWM ディジタルのパルス幅変調器 E、E1〜E5 スイッチング終段 E1S1〜E5S4 スイッチング終段E1(E5)の
スイッチング要素SE1(SE4)の制御信号S1(S
4)に対する出力端 IN (ディジタルの)入力信号 IN ana 離散化されていない入力信号(アナログ
の入力信号) IN LATCHED 入力メモリ2つの出力信号(コ
ンパレータ21およびカウンタ22に対する入力信号) IN SMOOTH カウンタ22の出力信号(コンパ
レータ21に対する入力信号) I2、I1、I0 入力信号INの値 I>Z、I<Z コンパレータ6または61または62
の出力端 k スイッチング終段の数 L 誘導性の負荷(勾配コイル) MOD ON 変調器レリーズ信号 n カウンタのビット幅 N IN 反転された(ディジタルの)入力信号 N RESET カウンタ12のリセット入力端 NULL カウンタ5の出力端 PHASE 位相信号 PR ブリロード入力端またはプリセット入力端 PR2、Z1、Z0 ワードSAFEの値(プリロード
データ) QA、QB スイッチング終段の出力端 QFF フリップフロップ7の出力端 QFF1 フリップフロップ71の出力端 QFF2 フリップフロップ72の出力端 SAFE 信号 SAFEIN 信号 SAFEIN Sx フリーホィーリング回路(x=
1、2、3、4)の出力信号 SAFEOUT 信号 S1〜S4 スイッチング要素SE1またはSE2また
はSE3またはSE4に対するパルス幅変調された制御
信号 S1 MOD スイッチング要素SE1を駆動するため
の変調器基本要素9の出力信号 S2 MOD スイッチング要素SE2を駆動するため
の変調器基本要素9の出力信号 S3 MOD スイッチング要素SE3を駆動するため
の変調器基本要素9の出力信号 S4 MOD スイッチング要素SE4を駆動するため
の変調器基本要素9の出力信号 SA0、SA1、SA2 ワードSAFEの値 SE1〜SE4 スイッチング要素 SE1SE4OFF スイッチング要素SE1およびS
E4に対するスイッチオフ信号 SE2SE3OFF スイッチング要素SE2およびS
E3に対するスイッチオフ信号 SOFTSTOP スイッチオフ信号 tS 安全時間 UA 出力電圧 UE 終段電圧 UE1〜UE5 終段電圧 Upst 供給電圧 Upst1〜Upst5 供給電圧 V1〜V4 フリーホィーリングダイオード Z カウンタ状態(カウンタ5) Z0、Z1、Z2 カウンタ状態Zの値 ZS 追加的なカウントステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチャン シュウィンゲンシュレーグ ル ドイツ連邦共和国 90571 シュワイク パルクシュトラーセ 34 ベー

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 電力増幅器、特に核スピントモグラフ用
    の勾配増幅器であって、 −電力ブリッジ回路が予め定める数のスイッチング要素
    (SE1ないしSE4)を有し、無電位の中間回路電圧
    に接続されている少なくとも1つのスイッチング終段
    (E)と、 −終段スイッチングクロックに従って少なくとも1つの
    終段電圧(UE)を発生するため、ディジタルの入力信
    号(IN、N IN)から電力ブリッジ回路の全てのス
    イッチング要素(SE1ないしSE4)に対するパルス
    幅変調された制御信号(S1ないしS4)を発生する少
    なくとも1つのディジタルのパルス幅変調器(DPW
    M)とを有する電力増幅器において、ディジタルのパル
    ス幅変調器(DPWM)が、 −カウンタ状態(Z)を出力するための出力端を有する
    カウンタ(5)と、 −カウンタ状態(Z)を入力するための入力端、ディジ
    タルの入力信号(IN、N IN)の1つを入力するた
    めの別の入力端、レスザン比較の結果として2値の信号
    を出力するための出力端(I>Z)およびグレイターザ
    ン比較の結果として2値の信号を出力するための出力端
    (I<Z)を有する少なくとも1つのコンパレータ
    (6、61、62)と、 −2値の信号から制御信号(S1ないしS4)を発生す
    るため、コンパレータ(6、61、62)の後に接続さ
    れている手段とを含んでいる変調器基本要素(3、9)
    を備えることを特徴とする電力増幅器。
  2. 【請求項2】 コンパレータ(6、61、62)の後に
    接続されている手段が、少なくとも1つのフリップフロ
    ップ(7、71、72)を含んでいることを特徴とする
    請求項1記載の電力増幅器。
  3. 【請求項3】 コンパレータ(6、61、62)の後に
    接続されている手段が、少なくとも1つのインバータを
    含んでいることを特徴とする請求項1記載の電力増幅
    器。
  4. 【請求項4】 変調器基本要素(9)が4つのスイッチ
    ング要素(SE1ないしSE4)を有するHブリッジと
    して構成された電力ブリッジ回路に対し、少なくとも2
    つのコンパレータ(61、62)を含んでいることを特
    徴とする請求項1ないし3の1つに記載の電力増幅器。
  5. 【請求項5】 ディジタルのパルス幅変調器(DPW
    M)が、変調器基本要素(3、9)の前に接続された平
    滑回路(19)を含み、そして入力信号(IN、N
    N)の少なくとも1つに対する平滑回路がコンパレータ
    (21)およびUP/DOWNカウンタ(22)を含む
    ことを特徴とする請求項1ないし4の1つに記載の電力
    増幅器。
  6. 【請求項6】 UP/DOWNカウンタ(22)がLO
    AD入力端を有し、その結果データを変調器基本要素
    (3、9)に直接伝達可能であることを特徴とする請求
    項5記載の電力増幅器。
  7. 【請求項7】 ディジタルのパルス幅変調器(DPW
    M)が変調器基本要素(3、9)の後に接続されたフリ
    ーホィーリング回路(17、18)を含むことを特徴と
    する請求項1ないし6の1つに記載の電力増幅器。
  8. 【請求項8】 ディジタルのパルス幅変調器(DPW
    M)がスイッチング終段(E)のスイッチング要素(S
    E1ないしSE4)ごとに、変調器基本要素(3、9)
    の後、またはフリーホィーリング回路(17、18)が
    存在する場合にはフリーホィーリング回路(17、1
    8)の後に接続されている安全時間回路(10)を含む
    ことを特徴とする請求項1ないし7の1つに記載の電力
    増幅器。
  9. 【請求項9】 安全時間回路(10)が、パルス幅変調
    された制御信号(S1ないしS4)に対するスイッチオ
    ン時点をそれぞれ予め定める数のカウントステップだけ
    遅らせるカウンタ(12)を含むことを特徴とする請求
    項8記載の電力増幅器。
  10. 【請求項10】 ディジタルのパルス幅変調器(DPW
    M)が、変調器基本要素(3、9)の後、または安全時
    間回路(10)が存在する際には、安全時間回路(1
    0)の後に接続されており、あるいは、フリーホィーリ
    ング回路(17、18)が存在しかつ安全時間回路(1
    0)が存在しない際には、フリーホィーリング回路(1
    7、18)の後に接続された変調器ラッチ(16)を含
    むことを特徴とする請求項1ないし9の1つに記載の電
    力増幅器。
  11. 【請求項11】 ディジタルのパルス幅変調器(DPW
    M)が、変調器基本要素(3、9)を、そして場合によ
    っては存在する安全時間回路(10)により必要とされ
    るクロック信号(CLK)を供給するクロック発生器
    (4)を含むことを特徴とする請求項1ないし9の1つ
    に記載の電力増幅器。
  12. 【請求項12】 出力側で直列に接続されている多数の
    スイッチング終段(E1ないしE5)において、全ての
    変調器基本要素(9.1ないし9.5)そして場合によ
    っては存在する全ての安全時間回路(10.1ないし1
    0.4、10.11ないし10.14、10.21ない
    し10.24)に対して必要とされるクロック信号(C
    LK)をクロック発生器(4)から供給することを特徴
    とする請求項11記載の電力増幅器。
  13. 【請求項13】 アナログのパルス幅設定の際にアナロ
    グ‐ディジタル変換器がディジタルのパルス幅変調器
    (DPWM)に対するディジタルの入力信号(IN、N
    IN)の1つを発生し、そしてディジタルのパルス幅
    変調器(DPWM)がディジタル‐アナログ変換器に対
    するクロック信号(CLK W)を発生することを特徴
    とする請求項1ないし12の1つに記載の電力増幅器。
  14. 【請求項14】 少なくとも2つのスイッチング終段
    (E1ないしEk)が出力側で、電力増幅器に対して終
    段電圧(UELないしUEK)の和に相当する出力電圧(U
    A)が生ずるように直列に接続されていることを特徴と
    する請求項1ないし13の1つに記載の電力増幅器。
  15. 【請求項15】 スイッチング終段(E1ないしEk)
    の数が奇数であることを特徴とする請求項14記載の電
    力増幅器。
  16. 【請求項16】 スイッチング終段(E1ないしEk)
    が等しい割合でおよび/または対称な方法で出力電圧
    (UA)に寄与することを特徴とする請求項14または
    15記載の電力増幅器。
  17. 【請求項17】 各々のスイッチング終段(E1ないし
    Ek)において、終段スイッチングクロックの各サイク
    ルの中で、第1の対角線作動、下側フリーホィーリング
    作動、第2の対角線作動および上側フリーホィーリング
    作動が行われることを特徴とする請求項1ないし16の
    1つに記載の電力増幅器。
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