JP5369354B2 - 周波数検出装置、周波数検出方法、電気回路制御装置および電気回路制御方法 - Google Patents

Description

（Ａ）発明：
本発明は、被検出周波数信号（第１周波数信号）と当該被検出周波数信号を所定時間遅延させた第２周波数信号とを比較することで、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定できる周波数検出装置および周波数検出方法に関する。

（Ｂ）発明：
本発明は、電力変換回路等の電気回路の入力電流、入力電圧、出力電流、出力電圧、リアクトルに表れる電圧、前記リアクトルを流れる電流、前記スイッチに表れる電圧、前記スイッチを流れる電流、ダイオード（転流ダイオード，整流ダイオード等）に現れる電圧、前記ダイオードを流れる電流等を検出し、これらの検出値を周波数信号に変換する周波数検出回路を備え、簡単な構造で前記電流や前記電圧等の変動（前記周波数信号の周波数が高域側の所定域に遷移しまたは被検出信号の周波数が上昇方向側の所定値に達したこと）を判定できる電気回路制御装置および電気回路制御方法に関する。

（Ｃ）発明：
本発明は、入力信号経路に、一方端が前記入力信号経路に接続され他方がグランドに接続された複数のインピーダンス回路が設けられてなる遅延回路および遅延回路システムに関し、微細な遅延を生成でき、かつ回路設計も容易な遅延回路および遅延回路システムに関する。

（Ａ）発明：
従来、被検出周波数信号の周波数が基準周波数に達したか否かを検出するために、基準の周波数信号を発生させておき、被検出周波数信号の位相と基準周波数信号の位相とを比較することが行われる。
この種の技術では、再帰的ディスクリート・フーリエ変換を用いるもの（特許文献１）や、ＡＦＣ（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ）ループを使用したもの（特許文献２）が知られている。

（Ｂ）発明：
従来、図３４に示すような、電力変換器９１と、周波数信号生成回路９２と、駆動信号生成回路９３とを備えた電力変換装置９が知られている。電力変換器９１は、電源８１からの直流電力の変換を行い変換出力（直流電力または交流電力）を負荷８２に供給している（特許文献３等参照）。

この電力変換装置９では、周波数信号生成回路９２は、出力電圧を入力してこの検出値を周波数信号に変換する。駆動信号生成回路９３は、周波数信号生成回路９２から入力される信号をカウントして出力電圧の所定期間の平均値を算出する回路を有しており、その平均値算出結果に応じて電力変換器９１を構成するスイッチをオンオフ駆動する。

（Ｃ）発明：
遅延回路は、通常、遅延素子を多数直列接続し、各素子間に設けたタップから遅延信号を取得している。検出回路は、矩形波の入力を積分しており、積分回路を構成するキャパシタ電圧が設定しきい値に達したときに遅延信号を発生させている。

図４５にその方式を示す。図４５においては、遅延回路８は、複数の遅延形成要素８１（１）〜８１（Ｎ）から構成されており、
入力信号経路上の信号Ｓ０のライン，
遅延形成要素８１（１）の出力側（信号Ｓ１）のライン，
遅延形成要素８１（２）の出力側（信号Ｓ２）のライン，
・・・・・
遅延形成要素８１（Ｎ）の出力側（信号ＳＮ）のライン，
（これらをライン群８３で示す）
が引き出されている（特許文献４参照）。

選択回路８２は、これらのライン群８３の何れかを選択することで遅延時間の異なる信号（元の信号Ｓ０，遅延信号Ｓ１，Ｓ２，・・・，ＳＮの何れか）を取り出すことができる。
特開２００３−３４４４６３ 特開平０７−１５４４３５ 特開２００２−３３０５４５ 特開平２−１４１０２９

（Ａ）発明：
しかし、これらの従来技術では、参照信号発生回路、位相検出回路等が必要となり、回路が複雑になるという問題がある。

（Ｂ）発明：
しかし、図３４の電力変換装置９では、上述したように、電圧等の所定期間における平均値を検出するのみで電圧瞬時値を検出することができない。
図示しないが、電流制御型の電力変換装置においては、電流値を電圧信号に変換してこの電圧値を周波数信号に変換し、この周波数信号から電流ピーク値を検出して電流を制御することも行われる。この場合にも、電流ピーク値は電圧信号に変換された電流値の平均値からピーク時刻を推測せざるを得ない。

すなわち、従来の電圧制御型電力変換装置の制御や電流制御型電力変換装置の制御では、電圧の瞬時値や電流ピークの瞬時値を検出できないため高精度の制御が容易ではなかった。

（Ｃ）発明：
図４５の遅延回路では、解像度を上げるために、たとえば遅延形成要素を１０００以上接続しなければならない（すなわち、Ｎが１００００以上）。この場合、遅延形成要素８１（１）〜８１（Ｎ）間の距離を等しくしなければ、正確な遅延を発生できない。また、遅延形成要素８１（１）〜８１（Ｎ）から選択回路８２までの各ライン長が異なる場合にも正確な遅延を発生できない。実際には、遅延形成要素８１（１）〜８１（Ｎ）間の距離は等しくすることは容易ではないし、遅延形成要素８１（１）〜８１（Ｎ）から選択回路８２までの各ライン長を等しくすることもできない。

このため、実際には微細時間を微細に設定すること（たとえば、数ナノ秒間隔で多数の遅延を設定すること）は、容易ではない。
しかも、集積回路の製造プロセスにおいては、上述したように１０００個以上の遅延形成要素８１（１）〜８１（Ｎ）を、各遅延形成要素間の距離を同一とし、かつ各遅延形成要素から選択回路８２までのライン長を一定に保つという要請があるため、パターン設計に至難を極める。

（Ａ）発明の目的：
本発明は、被検出周波数信号（第１周波数信号）と当該被検出周波数信号を所定時間遅延させた第２周波数信号とを比較することで、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定できる周波数検出装置および周波数検出方法を提供することを目的とする。

（Ｂ）発明の目的：
本発明は、簡単な構造で、前記制御パラメータの変動（周波数信号の周波数が高域側の所定域に遷移しまたは被検出信号の周波数が上昇方向側の所定値に達したこと）を判定できる周波数検出回路を備えかつ高精度の制御ができる電力変換装置および電力変換装置の制御方法を提供することを目的とする。

（Ｃ）発明の目的：
本発明の目的は、解像度が微細な遅延を生成でき、かつ回路設計も容易な遅延回路および遅延回路システムを提供することにある。

（Ａ）発明：
（１）
周波数が時間変化する第１周波数信号を所定時間遅延させた第２周波数信号を出力する遅延信号出力回路と、
前記第１周波数信号と前記第２周波数信号とを入力し、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
を検出して判定信号を出力する判定回路と、
を備えたことを特徴とする周波数検出装置。

上記の遅延信号出力回路は、アナログ回路により構成してもよいし、デジタル回路により構成してもよく、遅延時間は、適宜に設定できる。
上記の第１周波数信号（被検出周波数信号）は、典型的には、狭幅パルス列、矩形波、鋸歯状波、三角波、正弦波である。

第１周波数信号が狭幅パルス列の場合にはパルス間隔が変化する。第１周波数信号の狭幅パルス列が正または負のパルスである場合には、判定回路は、第１周波数信号の狭幅パルスと第２周波数信号の狭幅パルスとが交互に入力されているかにより、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。狭幅パルス列が一周期に正パルスと負パルスの二パルスを含む場合には、判定回路は、たとえば正パルスまたは負パルスのみを第１周波数信号として検出して判定信号を出力することができる。

第１周波数信号が矩形波の場合には、判定回路は、立上りエッジまたは立下りエッジにより、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。
第１周波数信号が鋸歯状波の場合には、判定回路は、たとえばエッジ（立上りまたは立下りエッジ）により、または鋸歯状波の振幅の最大値により、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１パルスの周期が含まれているか否かを判定することができる。

第１周波数信号が三角波や正弦波の場合には、判定回路は、たとえばピーク値（最大値や最小値）あるいはゼロ点により、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。
本発明では、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定できるが、そのときの周波数は遅延時間の逆数である。したがって、遅延時間がたとえばある制御系の少なくとも１つの検出値により決定されるような場合には、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したときの当該周波数を知ることができる。

（２）
前記判定回路が、前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
前記判定回路が、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
ことを特徴とする（１）に記載の周波数検出装置。

本発明の周波数検出装置では、遅延信号出力回路により第１周波数信号を時間Δτ遅らせた場合には、第１周波数信号の周期に第２周波数信号の周期が含まれたときに、第１周波数信号の狭幅パルス，エッジ等の間隔は、Δτ／ｉ（ｉ＝１，２，・・・，Ｊ、Ｊは正の整数）となり、第２周波数信号の周期に第１周波数信号の周期が含まれたときに、第２周波数信号の狭幅パルス，エッジ等の間隔は、ｊΔτ（ｊ＝１／Ｉ，・・・，１／３，１／２，１、Ｉは正の整数）となる。

第１周波数信号の周期に第２周波数信号の周期が含まれるときは、第１周波数信号の周波数が高域側の所定域に遷移しまたは第１周波数信号の周波数が上昇方向側の所定値に達したときであり、第２周波数信号の周期に第１周波数信号の周期が含まれるときは、第１周波数信号の周波数が低域側の所定域に遷移しまたは第１周波数信号の周波数が下降方向側の所定値に達したときである。したがって、本発明では、第１周波数信号の周波数が、周波数が低い側から所定値に達したか、周波数が高い側から所定値に達したかを、峻別して判断することができることになる。

本発明では、判定回路は、第１周波数信号が狭幅パルス列であり、この狭幅パルス列が周期に正パルスと負パルスの二パルスを含み、これら正負のパルスの間隔が１８０°である場合や、第１周波数信号のディユーティが５０％である場合には、第１周波数信号の半周期が第２周波数信号の半周期に含まれたか否か、および／または、第２周波数信号の半周期が第１周波数信号の半周期に含まれたか否かを検出することができる。

たとえば、第１周波数信号（被検出周波数信号）が狭幅パルス列であり、この狭幅パルス列が周期に正パルスと負パルスの二パルスを含み、これら正負のパルスの間隔が１８０ーである場合には、判定回路は、正パルスおよび負パルスの双方を同一性質のパルス（等価なパルス）として判定する（判定信号を出力する）ことができる。

また、第１周波数信号が矩形波であり、デューティが５０％の場合には、判定回路は、立上りエッジおよび立下りエッジの双方を同一性質のエッジ（等価なエッジ）として検出して判定信号を出力することができる。
さらに、第１周波数信号が、三角波や正弦波であり、振幅の最大値および最小値の間隔が１８０ーである場合には、判定回路は、正パルスおよび負パルスの双方を同一性質のパルス（等価なパルス）として検出して判定信号を出力することができる。

（３）
前記判定回路は、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
で、第１周波数信号Ｆ₁の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする（２）に記載の周波数検出装置。

すなわち、判定回路は、第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、第１周波数信号の周波数が、
第１回目の検出では、周期が遅延時間Δτ＼ａｒ 第２回目の検出では、周期が遅延時間Δτ／２
・・・
第Ｉ回目の検出では、周期が遅延時間Δτ／Ｉ
で、第１周波数信号Ｆ₁の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することになる。

（４）
前記判定回路は、
Ｔ₁＋Ｔ₂＋・・・Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・Ｔ_J＋Ｔ_J+1
（Ｔ_k（ｋ＝Ｊ，・・・，３，２，１）は前記第１周波数信号のｋ番目のパルス、Ｊは正の整数）
の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ
（ｊ＝Ｊ，・・・，３，２，１）
で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
ことを特徴とする（２）または（３）に記載の周波数検出装置。

すなわち、判定回路は、
第１回目の検出において、周期が遅延時間Δτ／Ｊで、前記第１周波数信号Ｆ₁の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、
第２回目の検出において、周期が遅延時間Δτ／（Ｊ−１）で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、
・・・、
第Ｊ回目の検出において、周期が遅延時間Δτで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する。

（５）
前記遅延回路は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする（１）から（４）に記載の周波数検出装置。

（６）
（１）から（５）の何れかに記載の周波数検出装置を１ユニットとし、前記第１周波数信号を共通にして第１ユニットから第Ｒユニットを並列に接続してなる周波数検出装置であって、
第１ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₁と、 第２ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₂と、・・・
第Ｒユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ_Rと、が異なることを特徴とする記載の周波数検出装置。

（７）
（１）から（５）の何れかに記載の周波数検出装置を１ユニットとし、第１ユニットから第Ｒユニットを並列に接続してなる周波数検出装置であって、
前記各ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτが同じであり、
前記第１ユニットから前記第Ｒユニットにおける各第１周波数信号の位相が、２π／Ｒずつ異なることを特徴とする記載の周波数検出装置。

（８）
前記第１周波数信号が、電圧−周波数変換されてなることを特徴とする（１）から（７）の何れかに記載の周波数検出装置。

（９）
周波数が時間変化する第１周波数信号を所定時間遅延させた第２周波数信号を出力し、 前記第１周波数信号と前記第２周波数信号とから、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
を検出して判定信号を出力する周波数検出方法であって、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
ことを特徴とする周波数検出方法。

（１０）
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
で、第１周波数信号Ｆ₁の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする（９）に記載の周波数検出方法。

（１１）
Ｔ₁＋Ｔ₂＋・・・Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・Ｔ_J＋Ｔ_J+1
（Ｔ_k（ｋ＝Ｊ，・・・，３，２，１）は前記第１周波数信号のｋ番目のパルス、Ｊは正の整数）
の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ
（ｊ＝Ｊ，・・・，３，２，１）
で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
ことを特徴とする（９）または（１０）に記載の周波数検出方法。

（１２）
前記前記第２周波数信号の遅延処理は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする（９）から（１１）の何れかに記載の周波数検出方法。

（１３）
前記第１周波数信号が、電圧−周波数変換されてなることを特徴とする請求項９から請求項１２の何れかに記載の周波数検出方法。

（Ｂ）発明：
（１）
電気回路に含まれる少なくとも１つのスイッチを駆動する駆動信号生成回路と、
前記スイッチの駆動により変化する電気信号（電圧・電流・電力・位相）を、１つまたは１つ以上検出しこれら検出信号から選ばれた少なくとも１つの電気信号から周波数信号を生成してこれを第１周波数信号として出力する周波数信号生成回路と、
前記周波数信号生成回路の出力周波数信号の周波数を検出する周波数検出回路と、
を備えた電気回路制御装置であって、
前記周波数検出回路は、
前記第１周波数信号を所定時間遅延させた第２周波数信号を出力する遅延信号生成回路と、
前記第１周波数信号と前記第２周波数信号とを入力し、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
を検出して判定信号を出力する判定回路と、
を有し、
前記駆動信号生成回路は、前記判定回路の判定結果に応じて前記スイッチを駆動する、
ことを特徴とする電気回路制御装置。

前記周波数信号生成回路は、「所定部位を流れる電流、または前記所定部位における電圧または電圧降下」として、入力電流、入力電圧、出力電流、出力電圧、リアクトルに表れる電圧、前記リアクトルを流れる電流，、前記スイッチに表れる電圧、前記スイッチを流れる電流、ダイオード（転流ダイオード，整流ダイオード等）に現れる電圧、前記ダイオードを流れる電流等を検出するようにできる。

本発明の電気回路制御装置は、制御方式にとらわれることなく、電圧制御型であってもよいし電流制御型であってもよい。電力回路を構成するスイッチは、バイポーラトランジスタ、ＦＥＴトランジスタ等の半導体スイッチである。
また、周波数信号生成回路が発生する周波数信号は、典型的には、狭幅パルス列、矩形波、鋸歯状波、三角波、正弦波である。
遅延信号生成回路は、アナログ回路により構成してもよいし、デジタル回路により構成してもよく、遅延時間は、適宜に設定できる。

周波数信号生成回路が発生する第１周波数信号は、狭幅パルス列の場合にはパルス間隔が変化する。第１周波数信号の狭幅パルス列が正または負のパルスである場合には、判定回路は、第１周波数信号の狭幅パルスと第２周波数信号の狭幅パルスとが交互に入力されているかにより、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。狭幅パルス列が一周期に正パルスと負パルスの二パルスを含む場合には、判定回路は、たとえば正パルスまたは負パルスのみを第１周波数信号として検出して判定信号を出力することができる。

第１周波数信号が矩形波の場合には、判定回路は、立上りエッジまたは立下りエッジにより、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。

第１周波数信号が鋸歯状波の場合には、判定回路は、たとえばエッジ（立上りまたは立下りエッジ）により、または鋸歯状波の振幅の最大値により、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１パルスの周期が含まれているか否かを判定することができる。

第１周波数信号が三角波や正弦波の場合には、判定回路は、たとえばピーク値（最大値や最小値）あるいはゼロ点により、第１周波数信号の周期に第２周波数信号の周期が含まれているか否か、または、第２周波数信号の周期に第１周波数信号の周期が含まれているか否かを判定することができる。
本発明では、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定できるが、そのときの周波数は遅延時間の逆数である。したがって、遅延時間がたとえばある制御系の少なくとも１つの検出値により決定されるような場合には、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したときの当該周波数を知ること、すなわち周波数に対応する電流や電圧の値（ピーク値（最大値や最小値）等）を知ることができる。

（２）
前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とする（１）に記載の電気回路制御装置。

（３）
前記遅延信号生成回路は、前記第１周波数信号を、前記電気信号の変化に基づくことなく遅延させ、または前記電気信号の少なくとも１つに基づき遅延させて前記第２周波数信号を出力することを特徴とする（１）または（２）に記載の電気回路制御装置。

（４）
前記周波数検出回路は、
前記判定回路が、前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
前記判定回路が、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
ことを特徴とする（１）から（３）の何れかに記載の電気回路制御装置。

本発明では、周波数検出回路は、遅延信号生成回路により周波数信号を時間Δτ遅らせた場合には、周波数信号のエッジ，最大値等の間隔がΔτのときに、第１周波数信号の周期に第２周波数信号の周期が含まれ、または第２周波数信号の周期に第１周波数信号の周期が含まれることになる。第１周波数信号の周期に第２周波数信号の周期が含まれるときは、第１周波数信号の周波数が高域側の所定域に遷移しまたは第１周波数信号の周波数が上昇方向側の所定値に達したときであり、第２周波数信号の周期に第１周波数信号の周期が含まれるときは、第１周波数信号の周波数が低域側の所定域に遷移しまたは第１周波数信号の周波数が下降方向側の所定値に達したときである。したがって、周波数検出回路は、第１周波数信号の周波数が、周波数が低い側から所定値に達したか、周波数が高い側から所定値に達したかを、峻別して判断することができることになる。

本発明では、周波数検出回路を構成する遅延信号生成回路により第１周波数信号を時間Δτ遅らせた場合には、第１周波数信号の周期に第２周波数信号の周期が含まれたときに、第１周波数信号の狭幅パルス，エッジ等の間隔は、Δτ／ｉ（ｉ＝１，２，・・・，Ｊ、Ｊは正の整数）となり、第２周波数信号の周期に第１周波数信号の周期が含まれたときに、第２周波数信号の狭幅パルス，エッジ等の間隔は、ｊΔτ（ｊ＝１／Ｉ，・・・，１／３，１／２，１、Ｉは正の整数）となる。
第１周波数信号の周期に第２周波数信号の周期が含まれるときは、第１周波数信号の周波数が高域側の所定域に遷移しまたは第１周波数信号の周波数が上昇方向側の所定値に達したときであり、第２周波数信号の周期に第１周波数信号の周期が含まれるときは、第１周波数信号の周波数が低域側の所定域に遷移しまたは第１周波数信号の周波数が下降方向側の所定値に達したときである。したがって、本発明では、周波数検出回路は、第１周波数信号の周波数が、周波数が低い側から所定値に達したか、周波数が高い側から所定値に達したかを、峻別して判断することができることになる。

判定回路は、第１周波数信号が狭幅パルス列であり、この狭幅パルス列が周期に正パルスと負パルスの二パルスを含み、これら正負のパルスの間隔が１８０ーである場合や、第１周波数信号のディユーティが５０％である場合には、第１周波数信号の半周期が第２周波数信号の半周期に含まれたか否か、および／または、第２周波数信号の半周期が第１周波数信号の半周期に含まれたか否かを検出することができる。

たとえば、第１周波数信号（被検出周波数信号）が狭幅パルス列であり、この狭幅パルス列が周期に正パルスと負パルスの二パルスを含み、これら正負のパルスの間隔が１８０ーである場合には、判定回路は、正パルスおよび負パルスの双方を同一性質のパルス（等価なパルス）として判定する（判定信号を出力する）ことができる。

また、第１周波数信号が矩形波であり、デューティが５０％の場合には、判定回路は、立上りエッジおよび立下りエッジの双方を同一性質のエッジ（等価なエッジ）として検出して判定信号を出力することができる。
さらに、第１周波数信号が、三角波や正弦波であり、振幅の最大値および最小値の間隔が１８０ーである場合には、判定回路は、正パルスおよび負パルスの双方を同一性質のパルス（等価なパルス）として検出して判定信号を出力することができる。

（５）
前記判定回路は、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
で、第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする（１）から（４）の何れかに記載の電気回路制御装置。

（６）
前記判定回路は、
Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J＋Ｔ_J+1
（Ｊは正の整数）
の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ
（ｊ＝Ｊ，・・・，３，２，１）
で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
ことを特徴とする（１）から（５）の何れかに記載の電気回路制御装置。

（７）
前記遅延回路は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする（１）からから（７）の何れかに記載の電気回路制御装置。

（８）
（１）から（７）の何れかに記載の電気回路制御装置を構成する周波数検出回路を１ユニットとし、前記第１周波数信号を共通にして第１ユニットから第Ｒユニットを並列に接続してなる周波数検出回路を備えた電気回路制御装置であって、
第１ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₁と、
第２ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₂と、
・・・
第Ｒユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ_Rと、
が異なることを特徴とする記載の電気回路制御装置。

（９）
（１）から（７）の何れかに記載の電気回路制御装置を構成する周波数検出回路を１ユニットとし、第１ユニットから第Ｒユニットを並列に接続してなる周波数検出回路を備えた電気回路制御装置であって、
前記各ユニットにおける第２周波数の第１周波数信号に対する遅延時間Δτが同じであり、
前記第１ユニットから前記第Ｒユニットにおける各第１周波数信号の位相が、２π／Ｒずつ異なることを特徴とする電気回路制御装置

（１０）
前記電気回路が、電流制御型または電圧制御型のＡＣ／ＤＣ電力変換回路またはＤＣ／ＤＣ電力変換回路であり、
前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とするから（１）から（９）の何れかに記載の電気回路制御装置。

（１１）
電気回路に含まれる少なくとも１つのスイッチの駆動により変化する電気信号（電圧・電流・電力・位相）を、１つまたは１つ以上検出しこれら検出信号から選ばれた少なくとも１つの電気信号から周波数信号を生成し、記周波数信号の周波数を検出することで電気回路を制御する方法であって、
前記周波数の検出において、
前記第１周波数信号を所定時間遅延させた第２周波数信号を生成し、
前記第１周波数信号と前記第２周波数信号とを入力して、
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
を検出して判定信号を出力し、当該判定結果に応じて前記スイッチを駆動する、
ことを特徴とする電気回路制御方法。

（１２）
前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とする（１１）に記載の電気回路制御方法。

（１３）
前記第１周波数信号を、前記電気信号の変化に基づくことなく遅延させ、または前記電気信号の少なくとも１つに基づき遅延させて前記第２周波数信号を出力することを特徴とする（１１）または（１２）に記載の電気回路制御方法。

（１４）
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
ことを特徴とする（１１）から（１３）の何れかに記載の電気回路制御方法。

（１５）
前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
で、第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする（１１）から（１４）の何れかに記載の電気回路制御方法。

（１６）
前記第１周波数信号の周期が、
Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J＋Ｔ_J+1
（Ｊは正の整数）
の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
第ｊ回目の検出において、周期が遅延時間
（１／ｊ）Δτ
（ｊ＝Ｊ，・・・，３，２，１）
で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
ことを特徴とする（１１）から（１５）の何れかに記載の電気回路制御方法。

（Ｃ）発明：
（１）
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続されたインピーダンス回路を有する遅延回路であって、
前記インピーダンス回路には、オン制御信号またはオフ制御信号がそれぞれ入力されたときに前記インピーダンス回路の全体のインピーダンスを変える複数のスイッチが含まれ、
前記複数のスイッチのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。

（２）
前記インピーダンス回路は、少なくとも前記複数のスイッチが持つインピーダンス（抵抗成分、容量成分、インダクタンス成分）および／または配線に起因するインピーダンスを含むことを特徴とする（２）に記載の遅延回路。

（３）
前記インピーダンス回路は、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを含むことを特徴とする（１）または（２）に記載の遅延回路。

（４）
前記スイッチがゲートスイッチ（制御端子付きバッファ）であることを特徴とする（２）から（３）の何れかに記載の遅延回路。

（５）
（１）から（４）の何れかに記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。

（６）
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続された複数のインピーダンス回路要素を有する遅延回路であって、
前記各インピーダンス回路要素には、オン制御信号が入力されたときに前記入力信号経路と前記グランドとの間に開放状態を形成し、オフ制御信号が入力されたときに前記入力信号経路と前記グランドとの間にインピーダンスを形成させるスイッチがそれぞれ含まれ、
前記各スイッチのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。

（７）
前記インピーダンス回路要素は、少なくとも前記スイッチが持つインピーダンス（抵抗成分、容量成分、インダクタンス成分）および／または配線に起因するインピーダンスを含むことを特徴とする（６）に記載の遅延回路。

（８）
前記インピーダンス回路要素は、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを含むことを特徴とする（６）または（７）に記載の遅延回路。

（９）
インピーダンスがＺ（１），Ｚ（２），・・・，Ｚ（Ｎ）のインピーダンス回路要素をそれぞれＰ個備えた遅延回路であって、
それぞれのインピーダンス回路要素による遅延時間Τ_kが（ｋ＝１，２，・・・・，Ｎ）が単位遅れ時間をτ₀として、
Τ_k（Ｚ（ｋ））＝（Ｐ＋１）^k-1τ₀
で表されることを特徴とする（６）から（８）の何れかに記載の遅延回路。

（１０）
前記スイッチがゲートスイッチ（制御端子付きバッファ）であることを特徴とする（６）から（１０）の何れかに記載の遅延回路。

（１１）
前記インピーダンス回路要素はバッファを含み、当該バッファは前記スイッチよりもグランド側に設けられていることを特徴とする（６）から（１０）の何れかに記載の遅延回路。

（１２）
前記検出回路は、キャパシタ素子と抵抗素子、キャパシタ素子と抵抗素子とからなるＣＲ積分回路を含むことを特徴とする（６）から（１１）の何れかに記載の遅延回路。

（１３）
（６）から（１２）の何れかに記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。
ＡＣ／ＤＣコンバータ，ＤＣ／ＤＣコンバータ、昇圧チョッパ、降圧チョッパ等において、各部の電圧や電流を周波数変換して検出し、出力や入力を制御する（出力電流，出力電圧，出力電力，入力電流，出力電圧、入力電力等）を制御する場合に、本発明の遅延回路システムは特に有効である。

（Ａ）発明：
本発明の周波数検出装置および周波数検出方法によれば、簡単な構成により被検出周波数信号（第１周波数信号）と当該被検出周波数信号を所定時間遅延させた第２周波数信号とを比較することで、周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定できる。

（Ｂ）発明：
本発明の電気回路制御装置および電気回路制御方法では、簡単な構造で、電力変換回路等の電気回路の入力電流、入力電圧、出力電流、出力電圧、リアクトルに表れる電圧、前記リアクトルを流れる電流，、前記スイッチに表れる電圧、前記スイッチを流れる電流、ダイオード（転流ダイオード，整流ダイオード等）に現れる電圧、前記ダイオードを流れる電流等の変動（周波数信号の周波数が高域側の所定域に遷移しまたは被検出信号の周波数が上昇方向側の所定値に達したこと）を高精度で検出できる。

（Ｃ）発明：
本発明によれば、高精度で遅延時間の設定が可能となる。
本発明の遅延回路は、多数（１０００個以上）の遅延信号の中かから適宜遅延した信号を選択するための選択回路（マルチプレクサ）は必要ないので、各遅延形成要素から選択回路８２までのライン長を一定に保つという必要はない。また、多数の遅延回路要素を直列に接続することもなく、設計の制限が緩和される。また、回路の簡素化を図ることができる。

本発明では、回路配線等の浮遊抵抗、浮遊容量、浮遊インダクタンスの値を考慮した上で遅延時間を決定することが容易となる（すなわち、回路設計が容易となる）。

同一仕様のスリーステートバッファは、半導体プロセスでの製造が容易であり、また入力インピーダンスのバラツキが少ないために本発明に好適である。
これらのスリーステートバッファに、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを接続することもできる。

本発明の第１実施形態を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図、（Ｃ）は変化する周波数の説明図である。 本発明の第１実施形態の変形例を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図、（Ｃ）は変化する周波数の説明図である。 本発明の第２実施形態を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図、（Ｃ）は変化する周波数の説明図である。 本発明の第２実施形態の変形例を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図、（Ｃ）は変化する周波数の説明図である。 本発明の第３実施形態（周波数の上限と下限とを１つずつ有する周波数検出装置）を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図である。 図５の周波数検出装置にける、変化する周波数の説明図である。 本発明の第３実施形態（周波数の上限と下限とをそれぞれ複数有する周波数検出装置）を示す説明図であり、（Ａ）は周波数検出装置の構成を示す図、（Ｂ）は検出周波数と時間との関係を示す図である。 図５の周波数検出装置にける、変化する周波数の説明図である。 図１（Ａ）の周波数検出装置を１ユニットして複数（２つ）を第１周波数信号を共通にして接続した周波数検出装置を示す構成図である。 図９の周波数検出装置における検出周波数と時間との関係を示す図である。 図１（Ａ）の周波数検出装置を１ユニットして複数（２つ）を用いて解像度を高くした周波数検出装置を示す構成図である。 図１１の周波数検出装置の動作説明図である。 図１（Ａ）の周波数検出装置を１ユニットして複数（２つ）を用いて動作レンジを広くした周波数検出装置を示す構成図である。 図１２の周波数検出装置の動作説明図である。 本発明の基本構成を示す図であり、遅延制御回路を有しない制御装置を示す図である。 本発明の基本構成を示す図であり、遅延制御回路を有する制御装置を示す図である。 本発明の電力変換装置および電力変換装置の制御方法の第１実施形態を示す説明図である。 三相の電力変換装置および電力変換装置の制御方法をより詳細に示す説明図である。 電流制御型の電力変器装置の実施形態を示す図である。 （Ａ）は電力変換装置の各部における時間推移状態を示す図、（Ｂ）は第１周波数信号Ｆ₁、第２周波数信号Ｆ₂の時間推移状態を示す図である。 周波数信号発生回路が、スイッチに流れる電流を流れる電流とした例を示す図である。 （Ａ）は電力変換装置の各部における時間推移状態を示す図、（Ｂ）は第１周波数信号Ｆ₁、第２周波数信号Ｆ₂の時間推移状態を示す図である。 周波数検出回路を１ユニットとして、このユニット２つを並列接続して構成した、出解像度（判定精度）を高くする電力変換装置を示す図である。 図１９の電力変換装置において第１周波数信号と第２周波数信号の位相差がπであり、検出解像度（判定精度）が２倍となった様子を示す図である。 周波数信号発生回路がスイッチに流れる電流を回路電流として取り込む例を示す図である。 レンジ選択回路に入力された電圧の大きさに応じて周波数処理を第１ユニットまたは第２ユニットに振り分けられる電力変換器を示す図である。 図２５の電力変換装置において、レンジ選択回路に入力された電圧の大きさに応じて周波数処理を第１ユニットまたは第２ユニットに振り分けられる様子を示す図である。 回路電流を上限と上限との間で動作させる電力変換装置を示す図である。 （Ａ）は電力変換装置の各部の信号状態を示す図、（Ｂ）は第１周波数信号および第２周波数信号が時間に比例して変動する様子をパルス列で示す図、（Ｃ）は第１周波数信号および第２周波数信号が時間に比例して変動する様子をパルス列で示す図である。 本発明の電力変換装置の第２実施形態を示す説明図である。 図３０の電力変換装置の動作説明図であり、（Ａ）は電力変換器の出力電圧の時間の推移を示す図、（Ｂ）は周波数信号生成回路の出力周波数を示す図、（Ｃ）は第１周波数信号が時間に比例して変動する様子をパルス列で示す図である。 図３０の電力変換装置において周波数検出回路を２ユニットを備え、上限と下限のしきい値を持つときの説明図である。 （Ａ）は電力変換装置の出力電圧の時間推移を示す図、（Ｂ）は判定回路による処理を示す図、（Ｃ）は一方のユニットにおいて第１周波数信号および第２周波数信号が時間に比例して変動する様子をパルス列で示す図、（Ｄ）は他方のユニットにおいて第１周波数信号および第２周波数信号が時間に比例して変動する様子をパルス列で示す図である。 従来の電力変換装置の説明図である。 本発明の遅延回路および遅延回路システムの実施形態を示す説明図である。 検出回路に生じる電圧の時間変化を示すグラフである。 本発明の遅延回路および遅延回路システムの他の実施形態を示す説明図である。 遅延時間の離散間隔を均等にするための遅延回路およびこれを用いた遅延回路システムを示す実施形態である。 図３７のインピーダンス回路要素をバッファに置き換えた遅延回路およびこれを用いた遅延回路システムの説明図である。 インピーダンス回路要素がスリーステートバッファである遅延回路およびこれを用いた遅延回路システムの説明図である。 図３８に示した遅延回路の配線形態を示す説明図である。 遅延回路の応用例を示す説明図であり、３つの遅延回路ユニットにより入力クロックを４倍に増やす例を示す図である。 本発明の遅延回路および遅延回路システムを電力変換装置に適用した実施形態を示す説明図である。 本発明の遅延回路および遅延回路システムを電力変換装置に適用した他の実施形態を示す説明図である。 従来の遅延回路の説明図である。

符号の説明

（Ａ）発明：
１，２，３，４，５，６ 周波数検出装置
１１，２１，３１，４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，６１Ａ，６１Ｂ， 遅延信号出
力回路
１２，２２，３２，４２，５２，６２ 判定回路
１２１，３２１ カウンタ
４３，５３，６３ 制御回路
５４ 分配回路
６５ レンジ選択回路
ＵＡ，ＵＢ 周波数検出装置ユニット
（Ｂ）発明：
１，２ 電力変換装置
１１、２１ 電力変換器
１２，２２ 制御回路
１３，１３Ａ，１３Ｂ，２３ 周波数信号生成回路
１４，２４ 周波数検出回路
１５，２５ 駆動信号生成回路
１６，１６Ａ，１６Ｂ 遅延制御回路
１７ 位相シフト回路
１７ レンジ選択回路
１１１ スイッチ
１１２ リアクトル
１１３ 電流検出用抵抗
１１４ 転流ダイオード
１１５ キャパシタ
１４１，２４１ 遅延信号生成回路
１４２，２４１ 判定回路
８１ 電源
８２ 負荷
（Ｃ）発明：
１ 遅延回路
１１ 検出回路
１２ インピーダンス回路
１３ 制御回路
１４ 入力バッファ
１５ 入力信号経路
ＳＷ_k スイッチ
Ｚ（ｋ） インピーダンス
Ｂ_k バッファ
ｒ 抵抗
ＴＢ_k スリーステートバッファ

（Ａ）発明：
本発明の周波数検出装置および周波数検出方法の実施形態を以下に説明する。
図１は本発明の第１実施形態を示す説明図である。
図１（Ａ）において、周波数検出装置１は、遅延信号出力回路１１と判定回路１２とを備えている。
遅延信号出力回路１１は、周波数が時間変化する（増大する）第１周波数信号Ｆ₁を入力し、この第１周波数信号Ｆ₁を所定時間Δτ（第１周波数信号Ｆ₁の初期周期より短い）だけ遅延させた第２周波数信号Ｆ₂を出力する。

第１実施形態では、図１（Ｃ）に示すように、第１周波数信号Ｆ₁の周波数は、時間に比例して高くなるように設定してあり、周期は周波数１Ｈｚから調和数列で短くなる例で示してあり、また、第１周波数信号Ｆ₁は狭幅パルス列である（したがって第２周波数信号Ｆ₂も狭幅パルス列である）。図１（Ｃ）では、説明を分かり易くするために、第１周波数信号Ｆ₁および第２周波数信号Ｆ₂の狭幅パルス列には、それぞれ時間経過に応じて１，２，３，・・・の番号を付してある。

上記したように、第１周波数信号Ｆ₁および第２周波数信号Ｆ₂は、周波数１Ｈｚから周期が調和数列で短くなるように設定してあるので、
１番目と２番目の狭幅パルスの間隔：１秒
２番目と３番目の狭幅パルスの間隔：１／２秒
３番目と４番目の狭幅パルスの間隔：１／３秒
・・・
となっている。

判定回路１２は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かを検出して判定信号を出力する。
第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれることと、第１周波数信号Ｆ₁の連続する２つの狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスの間に位置していることとは等価である。第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かの判定において、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち先の狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち先の狭幅パルスに重なっていても、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち後の狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち後の狭幅パルスに重なっていてもよいものとする。

第１実施形態では、第１周波数信号Ｆ₁の狭幅パルスと、第２周波数信号Ｆ₂の狭幅パルスとが交互に検出されるか否かにより、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かを検出することができる。すなわち、図１（Ｃ）において、判定回路１２は、第１周波数信号Ｆ₁の狭幅パルスと、第２周波数信号Ｆ₂の狭幅パルスとを交互に検出する。

第１実施形態では、図１（Ｂ）に示すように、第１周波数信号Ｆ₁の周波数ｆ₁は時間に比例して高くなっているので、第１周波数信号Ｆ₁の周期は時間経過にしたがって調和数列で短くなる。
この場合、判定回路１２は、第１周波数信号Ｆ₁の１番目の狭幅パルス、第２周波数信号Ｆ₂の１番目の狭幅パルス、第１周波数信号Ｆ₁の２番目の狭幅パルス、第２周波数信号Ｆ₂の２番目の狭幅パルス、第１周波数信号Ｆ₁の３番目の狭幅パルス、第２周波数信号Ｆ₂の３番目の狭幅パルス、第１周波数信号Ｆ₁の４番目の狭幅パルス、第２周波数信号Ｆ₂の４番目の狭幅パルス、第１周波数信号Ｆ₁の５番目の狭幅パルス、第２周波数信号Ｆ₂の５番目の狭幅パルス、第１周波数信号Ｆ₁の６番目の狭幅パルスまでは交互性があると判定しているが、第１周波数信号Ｆ₁の６番目の狭幅パルスの後に、第１周波数信号Ｆ₁の７番目の狭幅パルスを検出する。したがって、判定回路１２は、このときに交互性がないと判定する（図１（Ｂ）の「上限検出」、（Ｃ）の「上限」参照）。

すなわち、第１周波数信号Ｆ₁の狭幅パルスと第２周波数信号Ｆ₂の狭幅パルスとの交互性がなくなる時刻は、図１（Ｃ）では、判定回路１２に第１周波数信号Ｆ₁の７番目の狭幅パルスが入力されたときなので、判定回路１２は、第１周波数信号Ｆ₁の周期（Δτより長い周期）が、Δτより短くなった時刻（６番目または７番目の狭幅パルスが入力された時刻）を検出できたことになる。

言い換えると、図１（Ｃ）において、第２周波数信号Ｆ₂の６番目の狭幅パルスは、第１周波数信号Ｆ₁の６番目の狭幅パルスに対してΔτの時間遅れる。これにより、第２周波数信号Ｆ₂の５番目の狭幅パルスと６番目の狭幅パルスとの間に第１周波数信号Ｆ₁の６番目の狭幅パルスと７番目の狭幅パルスとが含まれることになる。したがって、判定回路１２は、第１周波数信号Ｆ₁の周期がΔτより短くなった時刻（６番目または７番目の狭幅パルスが入力された時刻）を検出できたことになる。

なお、第２周波数信号Ｆ₂の５番目の狭幅パルスと６番目の狭幅パルスの間隔がΔτよりも長く、かつ第１周波数信号Ｆ₁の６番目の狭幅パルスと第２周波数信号Ｆ₂の６番目の狭幅パルスの間隔はΔτなので、第１周波数信号Ｆ₁の７番目の狭幅パルスは第２周波数信号Ｆ₂の６番目の狭幅パルスよりも必ず左にある。このことからも、判定回路１２が、第１周波数信号Ｆ₁の周期がΔτより短くなった時刻を検出できることは明らかである。

上述したように、第１実施形態では、第１周波数信号Ｆ₁の周波数（したがって、第２周波数信号Ｆ₂の周波数も）が調和数列で高くなる。第１実施形態では、分かり易くするために、第１周波数信号Ｆ₁の周波数が、
１Ｈｚ，１／２Ｈｚ，１／３Ｈｚ，・・・
のように上昇する場合を説明したが（図１（Ｂ），（Ｃ）参照）、実際には、第１周波数信号Ｆ₁ の周波数は、
２５×１０⁶Ｈｚ，（２５×１０⁶＋１）Ｈｚ，（２５×１０⁶＋２）Ｈｚ，・・・
のように高くなっていてもよいし、たとえば、
２５×１０⁶Ｈｚ，（２５×１０⁶＋１０）Ｈｚ，（２５×１０⁶＋２０）Ｈｚ，・・・
のように高くなっていてもよい。

以上述べたように、第１実施形態では、第１周波数信号Ｆ₁に対して第２周波数信号Ｆ₂をΔτだけ遅らせることで、第１周波数信号Ｆ₁の狭幅パルス間隔がΔτより短くなったこと（Δτより長かった周期がΔτより短くなった時刻、すなわち６番目または７番目の狭幅パルスが入力された時刻）を検出することができる。

なお、狭幅パルスからなる第１周波数信号Ｆ₁は、任意波形の周波数信号から、波形整形回路を通過させることで生成できる。
上記の例では、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれた時刻を検出できる。すなわち、判定回路１２は、第１周波数信号Ｆ₁の周期がΔτより短くなった時刻で、１周波数信号Ｆ₁の周波数が高域側の所定域に遷移しまたは上昇方向側の所定値に達したことを検出できる。

上記の例では、 判定回路１２による検出（判定）は一回である場合を示したが、本発明では判定回路１２による検出が複数回、すなわち２回目，３回目，・・・，Ｉ回目の検出でも上記と同様の判定（さらに短い周期となった時刻の判定）をすることができる。

すなわち、判定回路１２は、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたことを検出したときは、その回数に応じて、第１周波数信号Ｆ₁の周波数がさらに高域側の所定域に遷移しまたはさらに上昇方向側の所定値に達したことを判定することができる。

この場合には、図２（Ａ）に示すように、判定回路１２はカウンタ１２１を備えており、カウンタ１２１は第何回目の検出かを記憶する。そして、判定回路１２は、第２回目の検出（Δτ／２より長かった周期がΔτ／２より短くなった時刻）で第１周波数信号Ｆ₁の周波数がさらに高域側の所定域に遷移しまたはさらに上昇方向側の所定値に達したことを判定し、
第３回目の検出（Δτ／３より長かった周期がΔτ／３より短くなった時刻）で第１周波数信号Ｆ₁の周波数がさらに高域側の所定域に遷移しまたはさらに上昇方向側の所定値に達したことを判定し、
・・・
第Ｉ回目の検出（Δτ／Ｉより長かった周期がΔτ／Ｉより短くなった時刻）で第１周波数信号Ｆ₁の周波数がさらに高域側の所定域に遷移しまたはさらに上昇方向側の所定値に達したことを判定することができる。

図２（Ｃ）では、判定回路１２による判定が２回行われる場合を示しており、第１周波数信号Ｆ₁の６番目の狭幅パルスの周期がΔτより短くなった場合（上限１回目）、および第１周波数信号Ｆ₁の１１番目の狭幅パルスの周期がさらにΔτ／２より短くなった場合（上限２回目）を示してある。図２（Ｂ），（Ｃ）では、上限１回目の検出がされた周波数をｆ_1,1で示し、上限２回目の検出がされた周波数をｆ_1,2で示してある。図２（Ｂ）では、このときの時刻を「上限１回目検出」および「上限２回目検出」で示してある。

なお、第１周波数信号Ｆ₁の最短の周期が、最長の周期の１／２以下にならない限り（第１周波数信号Ｆ₁の最大の周波数が、最小の周波数の２倍以上にならない限り）、第１回目の検出のみが行われるので、周波数の変動が小さい場合には、判定回路１２による第２回目以降の検出は考慮する必要はない。たとえば、第１周波数信号Ｆ₁の周波数が、２５ＭＨｚから４０ＭＨｚの範囲で変化するような場合には、第２回目以降の検出はなされない。

図３は本発明の第２実施形態を示す説明図である。
図３（Ａ）において、周波数検出装置２は、遅延信号出力回路２１と判定回路２２とを備えている。
遅延信号出力回路２１は、周波数が時間変化する（低くなる）第１周波数信号Ｆ₁を入力し、この第１周波数信号Ｆ₁を所定時間Δτ（第１周波数信号Ｆ₁の初期周期より長い）だけ遅延させた第２周波数信号Ｆ₂を出力する。

第２実施形態では、判定回路２２は、図３（Ｃ）に示したように、遅延時間Δτが、周波数検出装置２の起動時（検出処理開始時）において、
Ｔ₁≦Δτ＜Ｔ₁＋Ｔ₂
であり、第１周波数信号Ｆ₁の周波数は周波数１３Ｈｚから、時間に比例して低くなるように設定してあり、周期が調和数列で長くなる例で示してある。また、図３（Ｃ）に示すように、第１周波数信号Ｆ₁は第１実施形態と同様、狭幅パルス列である（したがって第２周波数信号Ｆ₂も狭幅パルス列である）。図３（Ｃ）では、説明を分かり易くするために、第１周波数信号Ｆ₁および第２周波数信号Ｆ₂の狭幅パルス列にそれぞれ、時間経過に応じて１，２，３，・・・の番号を付してある。

上記したように、第１周波数信号Ｆ₁および第２周波数信号Ｆ₂は、周波数１３Ｈｚから周期が調和数列で長くなるように設定してあるので、
１番目と２番目の狭幅パルスの間隔：１／１３秒
２番目と３番目の狭幅パルスの間隔：１／１２秒
３番目と４番目の狭幅パルスの間隔：１／１１秒
・・・
となっている。

判定回路２２は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出して判定信号を出力する。
第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれることと、第２周波数信号Ｆ₂の連続する２つの狭幅パルスが、第１周波数信号Ｆ₂の連続する２つの狭幅パルスの間に位置していることとは等価である。第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かの判定において、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち先の狭幅パルスが、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち先の狭幅パルスに重なっていても、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち後の狭幅パルスが、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち後の狭幅パルスに重なっていてもよいものとする。

本実施形態では、第１周波数信号Ｆ₁の狭幅パルスと、第２周波数信号Ｆ₂の狭幅パルスとが交互に検出されるか否かにより、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かを検出することができる。すなわち、図３（Ｃ）に示すように、判定回路２２は、第１周波数信号Ｆ₁の狭幅パルスと、第２周波数信号Ｆ₂の狭幅パルスとを交互に検出する。

本実施形態では、図３（Ｂ）に示すように、第１周波数信号Ｆ₁の周波数ｆ₁は時間に比例して低くなっているので、第１周波数信号Ｆ₁の周期は時間経過にしたがって調和級数で長くなる。

この場合、判定回路２２は、第１周波数信号Ｆ₁の１番目の狭幅パルス、第１周波数信号Ｆ₁の２番目の狭幅パルス、第２周波数信号Ｆ₂の１番目の狭幅パルス、第１周波数信号Ｆ₁の３番目の狭幅パルス、第２周波数信号Ｆ₂の２番目の狭幅パルス、第１周波数信号Ｆ₁の４番目の狭幅パルス、第２周波数信号Ｆ₂の３番目の狭幅パルス、第１周波数信号Ｆ₁の５番目の狭幅パルス、第２周波数信号Ｆ₂の４番目の狭幅パルス、第１周波数信号Ｆ₁の６番目の狭幅パルス、第２周波数信号Ｆ₂の５番目の狭幅パルスまでは、交互性があると判定しているが、第２周波数信号Ｆ₂の５番目の狭幅パルスの後に、第２周波数信号Ｆ₂の６番目の狭幅パルスを検出する。したがって、判定回路２２は、このときに交互性がないと判定する（図３（Ｂ）の「下限検出」、（Ｃ）の「下限」参照）。ただし、第１周波数信号Ｆ₁の１回目と２回目との交互性は無視する。

すなわち、第１周波数信号Ｆ₁の狭幅パルスと第２周波数信号Ｆ₂の狭幅パルスとの交互性がなくなる時刻は、図３（Ｃ）では、判定回路２２に第２周波数信号Ｆ₂の６番目の狭幅パルスが入力されたときなので、判定回路２２は、第２周波数信号Ｆ₂の周期（Δτより短い周期）が、Δτより長くなった時刻（第２周波数信号Ｆ₂の５番目ないし６番目の狭幅パルスが入力された時刻、あるいは第１周波数信号Ｆ₁の６番目ないし７番目の狭幅パルスが入力された時刻）を検出できたことになる。

言い換えると、図３（Ｃ）において、第２周波数信号Ｆ₂の６番目の狭幅パルスは、第１周波数信号Ｆ₁の６番目の狭幅パルスに対してΔτの時間遅れる。これにより、第１周波数信号Ｆ₁の６番目の狭幅パルスと７番目の狭幅パルスとの間に第２周波数信号Ｆ₂の５番目の狭幅パルスと６番目の狭幅パルスとが含まれることになる。したがって、判定回路２２は、第２周波数信号Ｆ₂の周期がΔτより長くなった時刻（言い換えると、第１周波数信号Ｆ₁の周期がΔτより長くなった時刻、あるいは第１周波数信号Ｆ₁の６番目ないし７番目の狭幅パルスが入力された時刻）を検出できたことになる。

上述したように、第２実施形態では、第１周波数信号Ｆ₁の周波数が調和数列で低くなる（したがって、第２周波数信号Ｆ₂の周波数も調和数列で低くなる）。第２実施形態では、分かり易くするために、第１周波数信号Ｆ₁ の周波数が、
１／１３Ｈｚ，１／１２Ｈｚ，１／１１Ｈｚ，・・・
のように低くなる場合を説明したが（図３（Ｂ），（Ｃ）参照）、実際には、第１周波数信号Ｆ₁ の周波数は、
２５×１０⁶Ｈｚ，（２５×１０⁶−１）Ｈｚ，（２５×１０⁶−２）Ｈｚ，・・・
のように低くなっていてもよいし、たとえば、
２５×１０⁶Ｈｚ，（２５×１０⁶−１０）Ｈｚ，（２５×１０⁶−２０）Ｈｚ，・・・
のように低くなっていてもよい。

以上述べたように、本発明では、第１周波数信号Ｆ₁に対して第２周波数信号Ｆ₂をΔτだけ遅らせることで、第１周波数信号Ｆ₁の狭幅パルス間隔が遅延時間Δτより長くなったこと（言いかえると、第１周波数信号Ｆ₁の狭幅パルス間隔が遅延時間Δτより長くなった時刻）を検出することができる。
なお、狭幅パルスからなる第１周波数信号Ｆ₁は、任意波形の周波数信号から、波形整形回路を通過させることで生成できる。
上記の例では、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれた時刻を検出した。すなわち、判定回路２２は、周波数検出装置２の起動時（検出処理開始時）にはΔτより短かった第１周波数信号Ｆ₁の周期がΔτより長くなった時刻で、第１周波数信号Ｆ₁の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したこと（すなわち、第１周波数信号Ｆ₁の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したこと）を判定することができる。

すなわち、第２実施形態では、判定回路２２は、図３（Ｃ）に示したように、遅延時間Δτが、周波数検出装置２の起動時において、検出処理開始時において、
Ｔ₁≦Δτ＜Ｔ₁＋Ｔ₂ （１）
の場合であり、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたことを検出したときは、第１周波数信号Ｆ₁の周期がΔτ以上となり、第１周波数信号Ｆ₁の周波数が低域側の所定域に遷移しまたは下降方向側の所定値に達したことを判定する。この場合の判定回路２２による検出（判定）は一回である。

第２実施形態では、判定回路２２による検出が複数回、すなわち２回目，３回目，・・・，Ｊ回目の検出でも、上記と同様の判定（さらに短い周期となった時刻の判定）をすることができる。
すなわち、 周波数検出装置２の起動時（検出処理開始時）において、遅延時間Δτが、
Ｔ₁＋Ｔ₂＋・・・Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・Ｔ_J＋Ｔ_J+1 （２）
の場合もある（Ｊ＝２のときは、上記（１）式の場合）。
ここで、Ｔ_k（ｋ＝１，２，・・・，Ｊ，Ｊ＋１）は、前記第１周波数信号のｋ番目のパルス、Ｊは正の整数である。

たとえば、Ｊ＝３の場合、判定回路２２は、第１回目の検出（Δτ／２より短かった周期がΔτ／２より長くなった時刻）で第１周波数信号Ｆ₁の周波数が周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定し、第２回目の検出（Δτより短かった周期がΔτより長くなった時刻）で第１周波数信号Ｆ₁の周波数が周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する。

図４（Ｃ）では、第２周波数信号Ｆ₂の２番目の狭域パルスと３番目の狭域パルスが第１周波数信号Ｆ₁の４番目の狭域パルスと５番目の狭域パルスとの間に含まれており（上限１回目）、かつ第２周波数信号Ｆ₂の８番目の狭域パルスと８番目の狭域パルスが第１周波数信号Ｆ₁の９番目の狭域パルスと１０番目の狭域パルスとの間に含まれている（上限２回目）。

図４（Ｂ），（Ｃ）では、上限１回目の検出がされた周波数をｆ_1,2（高い側の周波数）で示し、上限２回目の検出がされた周波数をｆ_1,1（低い側の周波数）で示してある。図４（Ｂ）では、このときの時刻を、「下限１回目検出」および「下限２回目検出」で示してある。

判定回路２２は、第２周波数信号Ｆ₂の８番目の狭域パルスと９番目の狭域パルスが第１周波数信号Ｆ₁の９番目の狭域パルスと１０番目の狭域パルスとの間に含まれていることを検出する。すなわち第２回目の検出（Δτより短かった周期がΔτより長くなった時刻）で第１周波数信号Ｆ₁の周波数がさらに低域側の所定域に遷移し、またはさらに下降方向側の所定値に達したことを判定する。

なお、第２実施形態では、第１実施形態と同様、第１周波数信号Ｆ₁の最短の周期が、最長の周期の１／２以下にならない限り（第１周波数信号Ｆ₁の最小の周波数が、最大の周波数の２倍以上にならない限り）、第１回目の検出のみが行われるので、周波数の変動が小さい場合には、判定回路２２による第２回目以降の検出は考慮する必要はない。たとえば、第１周波数信号Ｆ₁の周波数が、２５ＭＨｚから２６ＭＨｚの範囲で変化するような場合には、第２回目以降の検出はなされない。

図５（Ａ），（Ｂ）、図６は本発明の第３実施形態を示す説明図である。この周波数検出装置３は、図１（Ａ）の周波数検出装置１の機能と図３（Ａ）の周波数検出装置２の機能とを併せ持っている。
図５（Ａ）において、周波数検出装置３は、遅延信号出力回路３１と、判定回路３２とを備えている。

遅延信号出力回路３１は、周波数が時間変化する（動的に長くなりまたは短くなる）第１周波数信号Ｆ₁を入力し、この第１周波数信号Ｆ₁を所定時間Δτだけ遅延させた第２周波数信号Ｆ₂を出力する。

本実施形態では、図６に示すように、第１周波数信号Ｆ₁の周波数は、動的に変化するように設定してあり、第１周波数信号Ｆ₁の周波数は、周波数１Ｈｚから調和数列で９Ｈｚまで増大し、この後、周波数９Ｈｚから調和数列で低くなるように設定してある。

また、図６に示すように、第１周波数信号Ｆ₁は 狭幅パルス列であり、したがって第２周波数信号Ｆ₂も狭幅パルス列である。図６では、説明を分かり易くするために、第１周波数信号Ｆ₁の狭幅パルス列および第２周波数信号Ｆ₂の狭幅パルス列にそれぞれ、時間経過に応じて１，２，３，・・・の番号を付してある。

周波数が増大する過程では第１周波数信号Ｆ₁の６番目の狭幅パルスの周期がΔτより短くなった場合（上限）を示してある。
また、周波数が減少する過程では、第１周波数信号Ｆ₁の１１番目の狭幅パルスの周期がΔτより長くなった場合（下限）を示してある。

図７（Ｂ），（Ｃ）では、上限の検出および下限検出がされた周波数をｆ_1,1で示してある。図７（Ｂ）では、このときの時刻を「上限検出」および「下限検出」で示してある。
図７（Ａ），（Ｂ）、図８は、図２（Ａ）の周波数検出装置１の機能と図４（Ａ）の周波数検出装置２の機能とを併せ持っている周波数検出装置の説明図である。

図７（Ａ）において、周波数検出装置３は、遅延信号出力回路３１とカウンタ３２１を備えた判定回路３２とからなる。
遅延信号出力回路３１は、周波数が時間変化する（動的に長くなりまたは短くなる）第１周波数信号Ｆ₁を入力し、この第１周波数信号Ｆ₁を所定時間Δτだけ遅延させた第２周波数信号Ｆ₂を出力する。

カウンタ３２１は第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれた回数を記録（インクリメント）するとともに、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたことを記録（デクリメント）することができる。

本実施形態では、図８に示すように、第１周波数信号Ｆ₁の周波数は、動的に変化するように設定してあり、第１周波数信号Ｆ₁の周波数は、周波数１Ｈｚから調和数列で１３Ｈｚまで増大し、この後、周波数１３Ｈｚから調和数列で低くなるように設定してある。また、図８に示すように、第１周波数信号Ｆ₁は 狭幅パルス列であり、したがって第２周波数信号Ｆ₂も狭幅パルス列である。図８では、説明を分かり易くするために、第１周波数信号Ｆ₁の狭幅パルス列および第２周波数信号Ｆ₂の狭幅パルス列にそれぞれ、時間経過に応じて１，２，３，・・・の番号を付してある。

図８では、判定回路３２による判定は、周波数が増大する過程で２回、周波数が減少する過程で２回それぞれ行われる。
周波数が増大する過程では第１周波数信号Ｆ₁の６番目の狭幅パルスの周期がΔτより短くなった場合（上限１回目）、および第１周波数信号Ｆ₁の１１番目の狭幅パルスの周期がさらにΔτ／２より短くなった場合（上限２回目）を示してある。

また、周波数が減少する過程では、第１周波数信号Ｆ₁の狭幅パルスの周期がΔτ／２より長くなった場合（下限１回目）、および第１周波数信号Ｆ₁の狭幅パルスの周期がさらにΔτより長くなった場合（下限２回目）を示してある。
図７（Ｂ），（Ｃ）では、上限１回目の検出および下限２回目の検出がされた周波数をｆ_1,1で示し、上限２回目の検出および下限１回目の検出がされた周波数をｆ_1,2で示してある。図７（Ｂ）では、このときの時刻を「上限１回目検出」，「下限２回目検出」、「上限２回目検出」，「下限１回目検出」で示してある。

第３実施形態では、第１実施形態と同様、第１周波数信号Ｆ₁の最短の周期が、最長の周期の１／２以下にならないかぎり（第１周波数信号Ｆ₁の最大の周波数が、最小の周波数の１／２以下にならないかぎり）、第１回目の検出のみが行われるので、周波数の変動が小さい場合には、第２回目以降の検出は考慮する必要はない。
たとえば、第１周波数信号Ｆ₁の周波数が、２５ＭＨｚから４０ＭＨｚの範囲で変化するような場合には、判定回路２２による第２回目以降の検出はなされない。

図９は、図１（Ａ）の周波数検出装置１を１ユニットとして複数接続して構成して共通の第１周波数信号を有する周波数検出装置を示す図である。図９の周波数検出装置４は、遅延信号出力回路１１と判定回路１２とからなる第１ユニットＵＡと、遅延信号出力回路１１と判定回路２２からなる第２ユニットＵＢとを備えている。また、第１ユニットＵＡと第２ユニットＵＢの後段には、これらの出力を入力する制御回路４３が接続されている。

第１ユニットＵＡと第２ユニットＵＢに入力される第１周波数信号Ｆ１は共通の第１周波数信号Ｆ₁を入力する。また、第１ユニットＵＡにおける第２周波数信号Ｆ_A2の第１周波数信号Ｆ₁に対する遅延時間Δτ_Aと、第２ユニットＵＢにおける第２周波数信号Ｆ_2Bの第１周波数信号Ｆ₁に対する遅延時間Δτ_Bとは異なっている（ただし、Δτ_A＜Δτ_B）。図９の周波数検出装置４では、図１０に示すように、適宜の上限周波数ｆ_A1および下限周波数周波数ｆ_B1を設定することができる。

図１１は、図１（Ａ）の電力変換装置１の周波数検出回路を１ユニットとして、ユニットを複数並列接続して構成した周波数検出装置５を示す図である。
図１１において、第１ユニットＵＡ（周波数検出回路５Ａ）と第２ユニットＵＢ（周波数検出回路５Ｂ）の前段には、第１周波数信号Ｆ₁を位相差πで分配する分配回路５４が設けられている。分配回路５４は位相差πで２つの第１周波数信号Ｆ_A1，Ｆ_B1を出力する（実際には、たとえば、Ｆ₁＝Ｆ_A1として、Ｆ_B1をにＦ₁対してπ遅らせることができる）。

第１ユニットＵＡ（周波数検出回路５Ａ）は遅延信号出力回路５１Ａと判定回路５２とからなる。図示はしないが、遅延信号出力回路５１Ａの前段には遅延制御回路を設けることができる。また、第２ユニットＵＢ（周波数検出回路５Ｂ）は遅延信号出力回路５１Ｂと判定回路５２とからなる。図示はしないが、遅延信号出力回路５１Ｂの前段には遅延制御回路を設けることできる。

第１ユニットＵＡ（周波数検出回路５Ａ）における第２周波数信号Ｆ_A2の第１周波数信号Ｆ₁に対する遅延時間Δτ_Aと、第２ユニットＵＢ（周波数検出回路５Ｂ）における第２周波数信号Ｆ_B2の第１周波数信号Ｆ₁に対する遅延時間Δτ_Bとは異なっている（Δτ_A＜Δτ_B）。

第１ユニットＵＡ，第２ユニットＵＢの後段には共通の合成回路５５が設けられており、第１ユニットＵＡ，第２ユニットＵＢの出力を合成するので、図１１の周波数検出装置５は、図１３に示すように、実質上の解像度が２倍となる（、実際には、図１２のＳ_Qのような出力はされなくてよい）。

なお、図１１では、図１（Ａ）の周波数検出装置１を１ユニットとして複数接続して構成したが、図２（Ａ）の周波数検出装置１、図３（Ａ），図４（Ａ）の周波数検出装置２、図５（Ａ），図７（Ａ）の周波数検出装置３を１ユニットとして複数接続することもできるし、図９の周波数検出装置４と組み合わせて構成することもできる。
図１３は、図１（Ａ）の電力変換装置１の周波数検出回路を１ユニットとして、ユニットを複数並列接続して構成した周波数検出装置６を示す図である。
ここで、各周波数検出回路は、共通の第１周波数信号Ｆ₁を有しており、この第１周波数信号Ｆ₁は、第１周波数信号Ｆ₁の周波数が高域に属するか低域に属するかに応じて、レンジ選択回路６５により、第１ユニットＵＡ，第２ユニットＵＢの何れかに送られる。

図１３において、第１ユニットＵＡ（周波数検出回路６Ａ）は遅延信号出力回路６１Ａと判定回路６２とからなり、図示はしないが遅延信号出力回路６１Ｂの前段には遅延制御回路が設けられていてもよい。また、第２ユニットＵＢ（周波数検出回路６Ｂ）は遅延信号出力回路６１Ｂと判定回路６２とからなり、図示はしないが遅延信号出力回路６１Ｂの前段には遅延制御回路が設けられていてもよい。

第１ユニットＵＡ（周波数検出回路６１Ａ）における第２周波数信号Ｆ_A2の第１周波数信号Ｆ_A1に対する遅延時間Δτ_Aと、第２ユニットＵＢ（周波数検出回路６１Ｂ）における第２周波数信号Ｆ_B2の第１周波数信号Ｆ_B1に対する遅延時間Δτ_Bとは同じであってもよいし異なっていてもよい。

図１３の周波数検出装置６は、図１４に示すように、レンジ選択回路６５に入力される第１周波数信号Ｆ₁の周波数レンジ（動作範囲）を、ユニットＵＡの動作範囲と、ユニットＵＢの動作範囲との２つに分けることができる。

なお、図１３では、図１（Ａ）の周波数検出装置１を１ユニットとして複数接続して構成したが、図２（Ａ）の周波数検出装置１、図３（Ａ），図４（Ａ）の周波数検出装置２、図５（Ａ），図７（Ａ）の周波数検出装置３を１ユニットとして複数接続することもできるし、図９，図１１の周波数検出装置４，５と組み合わせて構成することもできる。

（Ｂ）発明：
図１５および図１６は本発明の電気回路制御装置の構成を示す説明図である。
図１５において、電気回路制御装置１０２は、周波数信号生成回路１０３と、周波数検出回路１０４と、駆動信号生成回路１０５と、遅延制御回路１０６とを有している。
周波数信号生成回路１０３は、電気回路１０１の電気信号相当する電圧（図１５では、１つまたは２つ以上の電気信号：第１信号群）を検出し、当該検出値を第１周波数信号Ｆ₁に変換する。

周波数検出回路１０４は、遅延信号出力回路１０４１と、判定回路１０４２とからなる。
周波数信号生成回路１０３は、電気回路１０１の第１信号群を電圧信号Ｆ₁として検出し判定回路１０４２に出力する。遅延信号出力回路１０４１には遅延時間Δτが設定され、遅延信号出力回路１０４１は、第１電圧信号Ｆ₁に対してΔτ遅延した第２周波数信号Ｆ₁を判定回路１０５に出力する。判定回路１０５は、第１周波数信号Ｆ₃と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否か、および／または、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出して判定信号を出力する。駆動信号生成回路１０５はこの判定回路信号から制御信号Ｖ_Gs生成し、これを電気回路１０１に含まれる図示しないスイッチに送出する。

図１６では、遅延信号出力回路１０４１の前段に遅延制御回路１０６が設けられている。遅延制御回路１０６には、電気回路１０１の電気信号相当する電圧（図１６では、１つまたは２つ以上の電気信号：第１信号群）を検出し、遅延制御信号を生成する。第２信号群は第１信号と一部が重複していてもよい。また、遅延制御信号は、定数であってもよいし動的に変化する信号（一定のサイクルごとに変化する信号を含む）であってもよい。

本発明では、電気回路１０１に含まれる電気信号は、たとえば、入力電流、入力電圧、出力電流、出力電圧、リアクトルに表れる電圧、前記リアクトルを流れる電流，、前記スイッチに表れる電圧、前記スイッチを流れる電流、ダイオード（転流ダイオード，整流ダイオード等）に現れる電圧、前記ダイオードを流れる電流である。これら電圧や電流は、図１５および図１６における電気信号として採用することができる。

図１７は電力変換装置１を示す図であり、図１６の電気回路制御装置１０２を電力変換器の制御に適用した第１実施形態示している。なお、図１５の電気回路制御装置１０２を電力変換装置の制御に適用することもできる（後述する図１６参照）。
図１７において電力変換装置１は、電力変換器１１と、制御回路１２とを備えている。 第１実施形態では、電力変換器１１は、電圧制御型ＤＣ／ＤＣ変換器であり、電源８１の直流電圧をＤＣ／ＤＣ変換して負荷８２に供給する。

制御回路１２は、周波数信号生成回路１３と、周波数検出回路１４と、駆動信号生成回路１５と、遅延制御回路１６とを有している。
周波数信号生成回路１３は、電力変換器１１の回路電流ｉに相当する電圧Ｖ_iを検出し、当該検出値を周波数信号Ｆ₁に変換する。周波数信号生成回路１３は、たとえばアナログの電圧制御発振器（ＶＣＯ）から構成することができる。

周波数検出回路１４は、遅延信号生成回路１４１と、判定回路１４２とからなる。
遅延制御回路１６は、Ａ／Ｄ変換器１７を介して電力変換器１１の出力電圧ｅ_Oを検出し、遅延信号生成回路１４１に遅延制御信ＤＬＹ（ｅ_O）を出力することができる。遅延信号生成回路１４１がアナログ入力により動作する場合には、Ａ／Ｄ変換器１７は図１７では不要である。

遅延信号生成回路１４１は、第１周波数信号Ｆ₁を所定時間Δτ（ＤＬＹ（ｅ_O）に応じた時間であり、第１周波数信号Ｆ₁の初期周期より小さい）だけ遅延させた第２周波数信号Ｆ₂を出力する。判定回路１４２は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否か、および第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出して判定信号を出力する。

駆動信号生成回路１５は、電力変換器１１を構成するスイッチの制御端子に制御信号Ｖ_Gsを出力することができる。
本発明の電気回路制御装置は、図１８に示すように、三相電力変換装置１１に適用することができる。図１８では電力変換装置１には三相電圧ｖａ，ｖｂ，ｖｃが入力されている。ａ相制御装置１２ａ，ｂ相制御装置１２ｂ，ｃ相制御装置１２ｃは、電力変換器１１から電気信号群Ａ，電気信号群Ｂ，電気信号群Ｃを取り込んでおり、これらの電気信号群に基づいて、電力変換装置１を構成する各相のスイッチに制御信号を出力する。

図１９は図１７の電力変換装置１をより詳細に示す説明図である。図１９において電力変換装置１は、電力変換器１１と、制御回路１２とを備えている。
第１実施形態では、電力変換器１１は、電流制御型ＤＣ／ＤＣ変換器であり、電源８１の直流電圧をＤＣ／ＤＣ変換して負荷８２に供給する。電力変換器１１は、スイッチ１１１と、リアクトル１１２と、電流検出用抵抗１１３と、転流ダイオード１１４と、キャパシタ１１５とからなる。

入力側から順に、スイッチ１１とリアクトル１１２と電流検出用抵抗１１３とが直列接続され、スイッチ１１とリアクトル１１２との間には転流ダイオード１１４がＴ字接続されており、出力側にはキャパシタ１１５が接続されている。

制御回路１２は、図１７に示した電気回路制御装置１２と同じである。すなわち、周波数信号生成回路１３は、電流検出用抵抗１１３の両端電圧ｖ₁，ｖ₂を入力して電圧降下Ｖ_R＝（ｖ₁−ｖ₂）（（ｖ₁−ｖ₂）は、リアクトル電流ｉ_L（本発明における回路電流）を電圧に変換した値である）を検出し、当該検出値を周波数信号ｆ₁に変換して第１周波数信号Ｆ₁として出力する。周波数検出回路１４は、遅延信号生成回路１４１と、判定回路１４２とからなり、遅延信号生成回路１４１は、第１周波数信号Ｆ₁を所定時間Δτだけ遅延させた第２周波数信号Ｆ₂を出力する。また、判定回路１４２は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かを検出して判定信号を出力する。

図２０（Ａ）のＳ_Tsに示すように、駆動信号生成回路１５は周期ＴｓのクロックＳ_Tsで動作しており、クロックＳ_Tsの立上がりで、スイッチ１１１に送出する制御信号Ｖ_GsをＯＮにする。
一方、遅延信号生成回路１４１は図２０（Ａ）のＶ＝Ｒ・ｉ_Lで示すように、電圧Ｖ_R（ｖ₁−ｖ₂）を入力し、これを周波数信号ｆ₁（図２０（Ａ）の最上段の周波数特性参照）に変換している。図２０（Ａ）では、周波数は下限で約３０ＭＨｚ、上限で４０ＭＨｚとしてある。すなわち、判定回路１４１は、第１周波数信号Ｆ₁の周波数ｆ₁が所定のしきい値ｆ_SH（約４０ＭＨｚ）に達したとき（第１周波数信号Ｆ₁の周期が対応する周期Δτに達したとき：図２０（Ｂ）参照）に、判定信号Ｓ_Qを出力する。ただし，図のしきい値は，この方式の電力変換機では通常行うように系の安定性を保つために傾きを持たせている。この判定信号Ｓ_Qにより駆動信号生成回路１５は電力変換器１１にスイッチがＯＦＦとなる制御信号を出力する。

図２０（Ａ）では、図１９の周波数信号生成回路１３は、電流検出用抵抗１１４（抵抗値Ｒ₁）の両端電圧を入力して電圧降下Ｖ₁＝Ｒ₁・ｉ_Sを検出する。また、図２０（Ｂ）では、図１９の周波数信号生成回路１３は、電圧降下Ｖ＝Ｒ・ｉ_Sの値と、転流ダイオード１１４の両端電圧の値（抵抗値Ｒ₂）電圧降下Ｖ₂＝Ｒ₂・ｉ_Dの検出し、電流の合算値相当分の第１周波数信号Ｆ₁を発生する。

図１９ではリアクトル電流ｉ_Lを図１７の回路電流として採用しているが、図２１に示すように、回路電流をスイッチ２１１を流れる電流ｉ_Sとすることもできる。
図２２（Ａ）に電力変換装置の各部における時間推移状態を示す図、（Ｂ）に第１周波数信号Ｆ₁、第２周波数信号Ｆ₂の時間推移状態を示す。図２１の電力変換装置ではでは、図２２（Ａ）に示すように、転流ダイオード１１４がオフのときには、ｉ_Sはボトム値となっているが（周波数ｆの特性を示す波形図、および電圧Ｖ＝Ｒ１×ｉ_sを示す波形図を参照）、電気回路制御装置の出力は図１９の電気回路制御装置１２の出力と同じである（図２２のクロックＳ_Ts、判定信号Ｓ_Q、制御信号Ｖ_Gs参照）。

図２３は、図１９の電力変換装置１の周波数検出回路１４を１ユニットとして、このユニット２つ（周波数検出回路１４Ａ，１４Ｂ）を並列接続して構成した電力変換装置１を示す図である。図２３では、周波数検出回路１４Ａ，１４Ｂの構成は同じであり、遅延制御回路１６Ａ，１６Ｂは、遅延信号生成回路１４１にそれぞれ共通のΔτを制御するための信号を送出するので、各遅延信号生成回路１４１に設定される遅延時間Δτは同じである。図２３では、周波数検出回路１４Ａ，１４Ｂに、それぞれ遅延制御回路１６Ａ，１６Ｂを設けたているが、たとえば遅延制御１６Ｂを設けずに、遅延制御回路１６Ａの出力を周波数検出回路１４Ａの遅延信号生成回路１４１および周波数検出回路１４Ｂの遅延信号生成回路１４１に送出するようにしてもよい。

図２３の制御回路１２には、位相シフト回路２７が設けられており、位相シフト回路２７は、第１ユニット（周波数検出回路２４Ａ）の周波数信号生成回路１３Ａおよび第２ユニット（周波数検出回路２４Ｂ）の周波数信号生成回路１３Ｂに接続されている。
位相シフト回路２７は、周波数信号生成回路１３Ａ，１３Ｂが発生する各第１周波数信号Ｆ₁に位相差πを持たせるように動作する。

図２４に示すように、周波数信号生成回路１３Ａが出力する第１周波数信号Ｆ₁と、周波数信号生成回路１３Ｂが出力する第１周波数信号Ｆ₁とは位相差がπなので、検出解像度（判定精度）が２倍となる。

なお、図２５に示すように、図１９電力変換器１１のリアクトル電流ｉ_Lを測定せずにスイッチ１１１を流れる電流と、転流ダイオード１１４を流れる電流を周波数信号生成回路１３が取得するようにもできる。

図２６は、図１９の電力変換装置１の周波数検出回路１４を１ユニットとして、このユニット２つ（周波数検出回路１４Ａ，１４Ｂ）を並列接続して構成した電力変換装置１を示す図である。制御回路１２には、レンジ選択回路１８が設けられている。
各周波数検出回路１４Ａ，１４Ｂは、共通の第１周波数信号Ｆ₁を有しており、この第１周波数信号Ｆ₁は、第１周波数信号Ｆ₁の周波数が高域に属するか低域に属するかに応じて、により、第１ユニット，第２ユニット（周波数検出回路１４Ａ，１４Ｂ）の何れかに送られる。

図２６において、第１ユニット（周波数検出回路１４Ａ）は遅延信号生成回路１４１と判定回路１４２とからなり、遅延信号生成回路１４１の前段には遅延制御回路１６Ａが設けられていてもよい。また、第２ユニット（周波数検出回路１４Ｂ）は遅延信号生成回路１４１と判定回路１４２とからなり、遅延信号生成回路１４１の前段には遅延制御回路１６Ｂが設けられていている。

第１ユニット（周波数検出回路１４Ａ）における第２周波数信号Ｆ_A2の第１周波数信号Ｆ_A1に対する遅延時間Δτ_Aと、第２ユニット（周波数検出回路１４Ｂ）における第２周波数信号Ｆ_B2の第１周波数信号Ｆ_B1に対する遅延時間Δτ_Bとは同じであってもよいし異なっていてもよい。

図２６の変換装置１は、図２７に示すように、レンジ選択回路１８に入力された電圧の大きさに応じて（すなわち、回路電流の大きさ、すなわち負荷の大きさに応じて）周波数処理を第１ユニット（周波数検出回路２４Ａ）または第２ユニット（周波数検出回路２４Ｂ）に振り分けることができる。したがって、実質上、動作範囲も広げることができる。

図２８の電力変換装置１は、回路電流を上限と上限との間で動作させる（すなわち、第１周波数信号Ｆ₁を上限しきい値と下限しきい値との間で動作させる）。図２８では、図１９の電力変換装置１の周波数検出回路１４を１ユニットとして、このユニットを２つ（周波数検出回路１４Ａ，１４Ｂ）を並列接続して構成した電力変換装置１を構成している。

ここで、周波数信号生成回路１３は、周波数検出回路１４Ａと周波数検出回路１４Ｂとに共通の第１周波数信号Ｆ₁を出力する。
第１ユニット（周波数検出回路１４Ａ）は遅延信号生成回路１４１と判定回路１４２とからなり、遅延信号生成回路１４１の前段には遅延制御回路１６Ａが設けられており、第２ユニット（周波数検出回路１４Ｂ）は遅延信号生成回路１４１と判定回路１４２とからなり、遅延信号生成回路１４１の前段には遅延制御回路１６Ｂが設けられている。

図２８では、図２９（Ａ），（Ｂ），（Ｃ）に示すように、第１ユニット（周波数検出回路１４Ａ）における第２周波数信号Ｆ_A2の第１周波数信号Ｆ₁に対する遅延時間Δτ_Aと、第２ユニット（周波数検出回路２４Ｂ）における第２周波数信号Ｆ_B2の第１周波数信号Ｆ₁に対する遅延時間Δτ_Bとは異なっている（Δτ_A＜Δτ_B）。
図２８の電力変換装置１では、上限周波数ｆ_SHAと下限周波数ｆ_SHBとがしきい値となって第１周波数信号Ｆ₁の周波数が制御される（すなわち、リアクトル電流ｉ_Lが制御される）。

図２９（Ａ）に、電力変換装置１の各部の信号状態を示し、図２９（Ｂ）に第１周波数信号Ｆ₁および第２周波数信号Ｆ_A2が時間に比例して変動する様子をパルス列で示し、図２９（Ｃ）に第１周波数信号Ｆ₁および第２周波数信号Ｆ_B2が時間に比例して変動する様子をパルス列で示す。周波数検出回路１４Ａにおける第２周波数信号Ｆ_A2の第１周波数信号Ｆ_A1に対する遅延時間Δτ_Aと、周波数検出回路１４Ｂにおける第２周波数信号Ｆ₂の第１周波数信号Ｆ₁に対する遅延時間Δτ_Bとは異なっており、Δτ_B＞Δτ_Aである。周期がΔτ_Aより大きくΔτ_Bより小さい場合（Δτ_Aに対応する周波数ｆ_Aが、Δτ_Bに対応する周波数ｆ_Bよりも高い場合）において、周期がΔτ_Aよりも小さくなった場合（Δτ_Aに対応する周波数ｆ_Aを超えたとき）は、駆動信号生成回路１５は、電力変換器１１にスイッチがＯＦＦとなる制御信号を出力する。

そして、周期がΔτ_Bよりも大きくなった場合（周波数ｆ_Bより低下したとき）は、駆動信号生成回路１５は、電力変換１１にスイッチがＯＮとなる制御信号を出力する（図２９（Ａ）のＶ_Gs参照）。
図２８の電力変換装置１では判定回路１４２は第２周波数信号Ｆ_A2の一周期が第１周波数信号Ｆ_A1の一周期に含まれたか否かを検出し、判定回路１４２は第１周波数信号Ｆ_B1の一周期が第２周波数信号Ｆ_A2の一周期に含まれたか否かを検出している。
駆動信号生成回路１５がＰＩＤ制御、ＦＩＲ制御ＩＩＲ制御等の制御を行う場合に、遅延制御回路１６Ａの遅延信号生成回路１４１、遅延制御回路１６Ｂの遅延信号生成回路１４１の遅延特性を変化させることができる。

たとえば、遅延制御回路１６Ａ，１６Ｂは、制御回路１２の出力が、Ａ（ｅ_O−Ｅ_r）−Ｅ_B（Ａは伝達係数、ｅ_Oは電力変換器１１の出力電圧、Ｅ_rは参照電圧、Ｅ_rはバイアス電圧）の特性を有するように、遅延制御回路１６Ａ，１６Ｂの各遅延信号生成回路１４１に設定されるΔτ_A，Δτ_Bを変化させる。この遅延特性の変化により、たとえば図２９（Ｂ）の回路電流ｉ（第１周波数信号Ｆ₁）の周波数推移図、図２９（Ｂ）の狭幅パルス図に示すように、第１周波数信号Ｆ₁の周期がΔτ_Aより大きい側からΔτ_Aより小さい側に遷移するときの周波数しきい値（図２９（Ｂ）の周波数推移図の上限しきい値において上限しきい値ｆ_ASHで示す）、および、図２９（Ｂ）の回路電流ｉ（第１周波数信号Ｆ₁）の周波数推移図、図２９（Ｃ）の狭幅パルス図に示すように、第１周波数信号Ｆ₁の周期がΔτ_Bより小さい側からΔτ_Bより大きい側に遷移するときの周波数しきい値（図２９（Ｃ）の周波数推移図の下限しきい値ｆ_BSHで示す）が変化する。

すなわち、図２８の電力変換装置１では、図２９（Ａ），（Ｂ），（Ｃ）に示すように、第１周波数信号Ｆ₁の周期がΔτ_Aより大きい側からΔτ_Aより小さい側に遷移したこと（第１周波数信号Ｆ₁の周波数ｆ₁が所定特性の上限値に達したこと）、第１周波数信号Ｆ₁の周期がΔτ_Bより小さい側からΔτ_Bより大きい側に遷移したこと（第１周波数信号Ｆ₁の周波数ｆ₁が所定特性の下限値に達したこと）を検出している。

駆動信号生成回路１５は、第１周波数信号Ｆ₁の周波数ｆ₁が上限しきい値ｆ_ASHに達したときは、電力変換器１１にスイッチがＯＦＦとなる制御信号を出力し、第１周波数信号Ｆ₁の周波数ｆ₁が下限しきい値ｆ_BSHに低下したときは、電力変換器１１にスイッチがＯＮとなる制御信号を出力する（図２９（Ａ）のＶ_Gs参照）。

図３０は本発明の電力変換装置の第２実施形態を示す説明図である。
図３０において電力変換装置２は、電力変換器２１と、制御回路２２とを備えている。
第２実施形態では、電力変換器２１は、電圧制御型ＤＣ／ＤＣ変換器であり、電源８１の直流電圧をＤＣ／ＤＣ変換して負荷８２に供給する。

制御回路２２は、周波数信号生成回路２３と、周波数検出回路２４と、駆動信号生成回路２５とを有している。周波数信号生成回路２３は、電力変換器２１の出力電圧ｅ_Oを検出し、当該検出値を周波数信号Ｆ₁に変換する。

周波数検出回路２４は、遅延信号生成回路２４１と、判定回路２４２とからなる。遅延信号生成回路２４１は、第１周波数信号Ｆ₁を所定時間Δτ（第１周波数信号Ｆ₁の初期周期より小さい）だけ遅延させた第２周波数信号Ｆ₂を出力する。判定回路２４２は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否か、および第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出して判定信号を出力する。
駆動信号生成回路２５は、電力変換器２１を構成するスイッチの制御端子に制御信号を出力することができる。
図３１（Ａ），（Ｂ），（Ｃ）は、図３０の周波数検出回路２の動作説明図であり、

（Ａ）は電力変換器２１の出力電圧ｅ_Oの時間ｔの推移を示す図（同図中、出力電圧ｅ_Oの目標値をｅ_O ^*で示す）、（Ｂ）は周波数信号生成回路２３の出力周波数（出力電圧ｅ_Oに対応する周波数）ｆを示す図、図３１（Ｃ）は、第１周波数信号Ｆ₁が時間に比例して変動する様子をパルス列で示す図である。図３１（Ｃ）では、説明を分かり易くするために、第１周波数信号Ｆ₁および第２周波数信号Ｆ₂の狭幅パルス列にそれぞれ、時間経過に応じて１，２，３，・・・の番号を付してある。

また、第１周波数信号Ｆ₁は、周波数１Ｈｚから周期が調和級数で減少・増加するように設定してあり、
１番目と２番目の狭幅パルスの間隔：１秒
２番目と３番目の狭幅パルスの間隔：１／２秒
３番目と４番目の狭幅パルスの間隔：１／３秒
４番目と５番目の狭幅パルスの間隔：１／４秒
５番目と６番目の狭幅パルスの間隔：１／５秒
６番目と７番目の狭幅パルスの間隔：１／６秒
７番目と８番目の狭幅パルスの間隔：１／７秒
８番目と９番目の狭幅パルスの間隔：１／６秒
９番目と１０番目の狭幅パルスの間隔：１／５秒
１０番目と１１番目の狭幅パルスの間隔：１／４秒
１１番目と１２番目の狭幅パルスの間隔：１／３秒
となっている。

第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれることと、第１周波数信号Ｆ₁の連続する２つの狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスの間に位置していることとは等価である。また、第２周波数信号Ｆ₁の周期が第１周波数信号Ｆ₁の周期に含まれることと、第２周波数信号Ｆ₂の連続する２つの狭幅パルスが、第１周波数信号Ｆ₁の連続する２つの狭幅パルスの間に位置していることとは等価である。
第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否かの判定において、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち先の狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち先の狭幅パルスに重なっていても、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち後の狭幅パルスが、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち後の狭幅パルスに重なっていてもよいものとする。

第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かの判定において、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち先の狭幅パルスが、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち先の狭幅パルスに重なっていても、第２周波数信号Ｆ₂の連続する２つの狭幅パルスのうち後の狭幅パルスが、第１周波数信号Ｆ₁の連続する２つの狭幅パルスのうち後の狭幅パルスに重なっていてもよいものとする。

本実施形態では、第１周波数信号Ｆ₁の狭幅パルスと、第２周波数信号Ｆ₂の狭幅パルスとが交互に検出されるか否かにより、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₂の周期に含まれたか否か、または第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出することができる。

すなわち、図３１（Ｃ）において、判定回路２４２は、周波数信号Ｆ₁の信号と、周波数信号Ｆ₂の信号とを交互性に検出する。第２実施形態では、第１周波数信号Ｆ₁の周波数ｆ₁は時間に比例して高くなり、あるいは低くなっているので、図３１（Ｃ）に示すように、第１周波数信号Ｆ₁の周期は時間経過にしたがって調和級数で短くなりまたは長くなる。

この場合、判定回路２４２は、第１周波数信号Ｆ₁の１番目の狭幅パルス、第２周波数信号Ｆ₂の１番目の狭幅パルス、第１周波数信号Ｆ₁の２番目の狭幅パルス、・・・、第２周波数信号Ｆ₂の５番目の狭幅パルス、第１周波数信号Ｆ₁の６番目の狭幅パルスまでは交互性があると判定しているが、第１周波数信号Ｆ₁の６番目の狭幅パルスの後に、第１周波数信号Ｆ₁の７番目の狭幅パルスを検出する。したがって、判定回路２４２は、このときに交互性がないと判定する（図３１（Ｃ）の「上限」参照）。

すなわち、第１周波数信号Ｆ₁の狭幅パルスと第２周波数信号Ｆ₂の狭幅パルスとの交互性がなくなる最初の時刻は、図３１（Ｃ）では、判定回路２４２に第１周波数信号Ｆ₁の７番目の狭幅パルスが入力されたときなので、判定回路２４２は、第１周波数信号Ｆ₁の周期（Δτより大きい周期）が、Δτより小さくなった時刻（第１周波数信号Ｆ₁の６番目ないし７番目の狭幅パルスが入力された時刻）を検出できたことになる。

なお、第１周波数信号Ｆ₁の６番目の狭幅パルスと７番目の狭幅パルスの間隔がΔτよりも小さく、かつ第１周波数信号Ｆ₁の６番目の狭幅パルスと第２周波数信号Ｆ₂の６番目の狭幅パルスの間隔はΔτなので、第１周波数信号Ｆ₁の７番目の狭幅パルスは第２周波数信号Ｆ₂の６番目の狭幅パルスよりも必ず左にある。このことからも、判定回路２４２が、第１周波数信号Ｆ₁の周期がΔτより小さくなった時刻を検出できることは明らか
である。

次に、第１周波数信号Ｆ₁の狭幅パルスと第２周波数信号Ｆ₂の狭幅パルスとの交互性がなくなる２番目の時刻は、図３１（Ｃ）では、判定回路２４２に第２周波数信号Ｆ₂の９番目の狭幅パルスが入力されたときなので、判定回路２４２は、このときに交互性がないと判定する（図３１（Ｃ）の「下限」参照）。判定回路２４２は、第１周波数信号Ｆ₁の周期（Δτより小さい周期）が、Δτより大きくなった時刻（第１周波数信号Ｆ₁の８番目の狭幅パルスが入力された時刻）を検出できたことになる。

言い換えると、図３１（Ｃ）において、第２周波数信号Ｆ₂の６番目の狭幅パルスは、第１周波数信号Ｆ₁の６番目の狭幅パルスに対してΔτの時間遅れる。これにより、第１周波数信号Ｆ₁の９番目の狭幅パルスと１０番目の狭幅パルスとの間に第２周波数信号Ｆ₂の８番目の狭幅パルスと９番目の狭幅パルスとが含まれることにる。したがって、判定回路１４２は、第２周波数信号Ｆ₂の周期がΔτより大きくなった時刻（第１周波数信号Ｆ₁の９番目ないし１０番目の狭域パルスが入力された時刻）を検出できたことになる。

上述したように、第２実施形態では、第１周波数信号Ｆ₁の周波数（したがって、第２周波数信号Ｆ₂の周波数）が調和級数で高くなる。本実施形態では、分かり易くするために、第１周波数信号Ｆ₁の周波数が、
１Ｈｚ，２Ｈｚ，・・・，５Ｈｚ，６Ｈｚ，７Ｈｚ，・・・，６Ｈｚ，５Ｈｚ，・・・
のように変動する場合を説明したが（図３１（Ｃ）参照）、実際には、第１周波数信号Ｆ₁の周波数は、たとえば２５×１０⁶Ｈｚないし５０×１０⁶Ｈｚの近傍で変動するようにできる。

以上述べたように、周波数検出回路２４は、第１周波数信号Ｆ₁に対して第２周波数信号Ｆ₂をΔτ遅らせることで、第１周波数信号Ｆ₁の狭幅パルス間隔が、Δτより小さくなったこと（Δτより大きかった周期がΔτより小さくなった時刻）、Δτより大きくなったこと（Δτより小さかった周期がΔτより大きくなった時刻）を検出することができる。

駆動信号生成回路２５は、第１周波数信号Ｆ₁の周期がΔτより長いとき（電圧ｅ_Oの値が小さいとき）は、駆動信号発生回路１５は、電力変換器２１にスイッチがＯＮとなる制御信号を出力する（図３１（Ｂ）のＶ_Gs参照）。第１周波数信号Ｆ₁の周期がΔτより大きい側からΔτより小さい側に遷移したとき（第１周波数信号Ｆ₁の周期がΔτより大きい側からΔτに達したとき、すなわちｅ_Oが増大したとき）には、駆動信号生成回路２５は、電力変換器２１にスイッチがＯＦＦとなる制御信号を出力する。

図３２は図３０の周波数検出回路２４を２ユニットを備えた電力変換装置２を示す図である。
図３２の電力変換装置２においては、図２８に示した周波数検出回路を２ユニット（周波数検出回路２４Ａ，２４Ｂで示す）とし、第１周波数信号Ｆ₁を共通にして第１ユニット（周波数検出回路２４Ａ）および第２ユニット（周波数検出回路４Ｂ）を並列に接続してあり、周波数検出回路２４Ａと周波数検出回路２４Ｂとの後段に駆動信号生成回路２５が設けられている。なお、周波数検出回路２４Ａの遅延信号生成回路２４１にはΔτ_Aがセットされ、周波数検出回路２４Ｂの遅延信号生成回路２４１にはΔτ_Bがセットされている。

図３３（Ａ）に、電力変換装置２の出力電圧ｅ_Oの時間推移を示し（同図中、出力電圧ｅ_Oの目標値をｅ_O ^*で示す）、図３３（Ｂ）に判定回路２４２による処理を示し、図３３（Ｃ）に第１周波数信号Ｆ₁および第２周波数信号Ｆ_A2が時間に比例して変動する様子をパルス列で示し、図３３（Ｄ）に第１周波数信号Ｆ₁および第２周波数信号Ｆ_B2が時間に比例して変動する様子をパルス列で示す。

周波数検出回路２４Ａにおける第２周波数信号Ｆ_A2の第１周波数信号Ｆ_A1に対する遅延時間Δτ_Aと、周波数検出回路２４Ｂにおける第２周波数信号Ｆ₂の第１周波数信号Ｆ₁に対する遅延時間Δτ_Bとは異なっており、Δτ_B＞Δτ_Aである。駆動信号生成回路２５は、周期がΔτ_Aより大きくΔτ_Bより小さい場合（Δτ_Aに対応する周波数ｆ_Aが、Δτ_Bに対応する周波数ｆ_Bよりも高い場合）において、周期がΔτ_Aよりも小さくなった場合（Δτ_Aに対応する周波数ｆ_Aを超えたとき）は、駆動信号生成回路２５は、電力変換器２１にスイッチがＯＦＦとなる制御信号を出力する。そして、周期がΔτ_Bよりも大きくなった場合（周波数ｆ_Bより低下したとき）は、駆動信号生成回路２５は、電力変換器２１にスイッチがＯＮとなる制御信号を出力する（図３３（Ｂ）のＶ_Gs参照）。

図３３（Ｃ），（Ｄ）に示すように図３２の電力変換装置２では、判定回路２４２Ａは第２周波数信号Ｆ_A2の一周期が第１周波数信号Ｆ_A1の一周期に含まれたか否かを検出し、判定回路２４２Ｂは第１周波数信号Ｆ_B1の一周期が第２周波数信号Ｆ_A2の一周期に含まれたか否かを検出している。

駆動信号生成回路２５は、第１周波数信号Ｆ₁の周波数ｆ₁が上限しきい値ｆ_ASHに達したときは、電力変換器２１にスイッチがＯＦＦとなる制御信号を出力し、第１周波数信号Ｆ₁の周波数ｆ₁が下限しきい値ｆ_BSHに低下したときは、電力変換器２１にスイッチがＯＦＦとなる制御信号を出力する（図３３（Ｂ）のＶ_Gs参照）。

（Ｃ）発明：
図３５は本発明の遅延回路および遅延回路システムの実施形態を示す説明図である。図３５において、遅延回路１は、検出回路１１とインピーダンス回路１１と制御回路１３と入力バッファ１４とからなる。

インピーダンス回路１２は、一方端が入力信号経路１５に接続され他方端がグランドＧに接続されている。インピーダンス回路１２には、オン制御信号またはオフ制御信号がそれぞれ入力されたときに前記インピーダンス回路の全体のインピーダンスを変える複数のスイッチ（ＳＷ₁〜ＳＷ_M）が含まれている。インピーダンス回路１２には、通常は、スイッチＳＷ₁〜ＳＷ_M の他、インピーダンス素子（抵抗素子、容量素子、リアクタンス素子少なくとも１つまたはこれらの組み合わせ）を有している。インピーダンス回路１２における全インピーダンスは、スイッチＳＷ₁〜ＳＷ_M が有するインピーダンス、配線のインピーダンスを含めたものであるが、スイッチＳＷ₁〜ＳＷ_M が有するインピーダンス、配線のインピーダンスのみで後述する遅延を形成できる場合には、インピーダンス回路１２は、インピーダンス素子を有しなくてもよい。

検出回路１１は、しきい値を検出できる構成であればよく、入力信号経路１５の終端の電圧をしき値と比較するもの、入力信号経路１５上に形成された抵抗素子の両端電圧をしきい値と比較することができる。また、入力信号経路１５自体に含まれる抵抗成分により生じる電圧降下をしきい値と比較することもできる。

図３５では入力信号経路１５の始端には、入力バッファ１４が接続されている。入力バッファ１４の出力インピーダンス（図３５ではＺ₀で示す）が無視できない場合には、実質上、インピーダンス回路１２は、Ｚ₀を考慮してインピーダンス値が設定される。なお、入力バッファ１４に含まれる電源をｇｅで示してある。

図３６は、検出回路１１に生じる電圧Ｖ_Dの時間変化を示すグラフである。検出回路１１は、電圧Ｖ_Dがしき値Ｖ_SHに達したときに、遅延信号ＳＤを出力する。
検出回路１１には、しきい値Ｖ_SHが適宜設定される。図３５では、しきい値Ｖ_SHは、制御装置１３から設定されている。この制御装置１３は、たとえば電力変換装置の制御装置として使用することができる（後述する図４３および図４４参照）。

制御回路１３は、スイッチＳＷ₁〜Ｓ_M のオン状態またはオフ状態の組み合わせにより検出回路１１のインピーダンスを変化させることができる、これにより、検出回路１１は、検出回路１１が生成する遅延時間（遅延時間信号ＤＳ）を変化させることができる。図３５では、スイッチＳＷ₁〜ＳＷ_M の制御信号をＳ₁〜Ｓ_Mで示してある。

図３７は本発明の遅延回路および遅延回路システムの他の実施形態を示す説明図である。 図３７において、遅延回路１は、インピーダンス回路１２と検出回路１１と制御回路１３と入力バッファ１４とからなる。インピーダンス回路１２は、複数のインピーダンス要素１２（１）〜１２（Ｎ）から構成されている。
入力信号経路１５の終端には、検出回路１１が接続されており、入力信号経路１５上にはインピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）の組Ｓが接続されている。各インピーダンス回路要素１２（ｋ）は、一方端が入力信号経路１５に接続され他方端がグランドＧに接続されている。

本実施形態では、各インピーダンス回路要素１２（ｋ）には、スイッチＳＷ（ｋ）がそれぞれ含まれている。このスイッチスイッチＳＷ（ｋ）は、オン制御信号Ｓ_ONが入力されたときに入力信号経路１５とグランドＧとの間に開放状態を形成し、オフ制御信号Ｓ_OFFが入力されたときに入力信号経路１５とグランドＧとの間にインピーダンスＺ（ｋ）（あるいは、アドミッタンスＹ（ｋ）＝１／Ｚ（ｋ））を形成させる。

図３７では、スイッチＳＷ（ｋ）はトランジスタであり、インピーダンスＺ（ｋ）はそれぞれ、素子抵抗ｒ（ｋ）、素子容量Ｃ（ｋ）、および浮遊インピーダンスＺｆ（浮遊抵抗Ｒｆ，浮遊容量Ｃｆおよび浮遊インダクタンスＬｆ）を含んでいる。

本実施形態では、スイッチＳＷ（ｋ）のオンオフの組み合わせにより、検出回路１１の全スイッチがＯＮのときにのインピーダンスはＺ_allONで表される。
１／Ｚ_allONｔ＝Σ（ａ（ｋ）／（Ｚ（ｋ）） ただし、ａ（ｋ）は、スイッチがオンのときに"０"、オフのときに"１"となる係数である。Σは１からＮまでの合計である。なお、アドミッタンスで表すと、全アドミッタンスＹＺ_allONは、ＹＺ_allON＝Σａ（ｋ）Ｙ（ｋ）で表される。

図３８は、遅延時間の離散間隔を均等にするための遅延回路およびこれを用いた遅延回路システムを示す実施形態である。本実施形態では、遅延回路１は、インピーダンスがＺ（１），Ｚ（２），・・・，Ｚ（Ｎ）のインピーダンス回路要素をそれぞれ１個備え（回路要素数をＰとしたときに、Ｐ＝Ｎ）、それぞれのインピーダンス回路要素による遅延時間Τ_k（ｋ＝１，２，・・・・，Ｎ）が、単位遅れ時間をτ₀として、
Τ₁（Ｚ（１））＝τ₀
Τ₂（Ｚ（２））＝２τ₀
Τ₃（Ｚ（３））＝２²τ₀
・・・
Τ_k（Ｚ（ｋ））＝２^k-1τ₀
・・・
Τ_N（Ｚ（Ｎ））＝２^N-1τ₀
で表される。
これにより、検出回路１３は、出力（遅れ時間）の間隔を等間隔にする（遅延時間の離散間隔を均等にする）ことができる。

図３９は、図３７のインピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）をバッファＢ（ｋ）（ｋ＝１，２，３，・・・，Ｎ）に置き換えた遅延回路１およびこれを用いた遅延回路システムの説明図である。図３９では、バッファＢ_kの入力インピーダンスＺ（ｋ）＝２⁰ｒを、図３８と同じにしてある。

図４０は、インピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）がスリーステートバッファＴＢ_kである遅延回路１およびこれを用いた遅延回路システムの説明図である。図４０では、スリーステートバッファＴＢ_kの入力端が入力信号経路１５に接続されスリーステートバッファＴＢ_kの制御端子に制御信号Ｓ（オン制御信号またはオフ制御信号）が入力されている。スリーステートバッファＴＢ_kは、制御信号ＳがＯＦＦのとき（Ｓ＝０）のときに、入力の如何によらず出力はハイインピーダンスとなり、制御信号ＳがＯＮのとき（Ｓ＝１）のときに、入力がそのまま出力に現れる。

図４０では、図３７に示したインピーダンスや図３８に示した抵抗要素が接続されていないが、このようなインピーダンスや抵抗要素をスリーステートバッファＴＢ_kの前段に接続することができる。

図４１は、図３８に示した遅延回路１の配線形態を示す説明図である。図４１では、リーステートバッファＴＢ_k（ｋ＝１，２，３，・・・，Ｎ）は同心円の直径方向に配置されている。これにより、制御信号線以外の配線が、各 インピーダンス回路要素１２で等しくなるので、回路設計が容易となる。

図４２は、上述した遅延回路１の応用例を示す説明図である。図４２では、３つの遅延回路ユニットＵＡ，ＵＢ，ＵＣにより入力クロックを４倍に増やしている。
本実施形態では、ユニットＵＡのインピーダンス回路要素１２Ａと、ユニットＵＡのインピーダンス回路要素１２Ｂと、ユニットＵＡのインピーダンス回路要素１２Ｃとは構成が同じである。ユニットＡには制御回路１３が設けられているが、ユニットＢおよびユニットＣには制御回路は設けられておらず、インピーダンス回路要素１２Ｂとインピーダンス回路要素１２Ｃとは、ユニットＵＡの制御回路１３により制御される。
図４２の遅延回路１は、制御回路１３がユニットＵＡ，ユニットＵＢ，ユニットＵＣに入力信号Ｓ０の１周期の１／４ずつ遅れた遅延を生成させているので、実質上のクロック４倍回路として動作する。

図４３は本発明の遅延回路および遅延回路システムを電力変換装置２に適用した実施形態を示す説明図である。図４３は、図４２のクロック４倍回路を制御信号のクロックに使用している。
図４３において、電力変換装置２は、直流電源３１から電力を入力して負荷３２に電力を供給する電力変換器２１と、制御装置２２とからなる。
制御装置２２は、制御回路２２１と、周波数信号発生回路２２２と、基準クロック発生回路２２３と、パルス合成回路２２４と、図４２の遅延回路１とからなる。制御回路２２１は、周波数信号発生回路２２２からの出力電圧ｅｏに相当する電圧を周波数信号に変換し、周知の手法でＰＷＭ制御を行うことができる。

図４３の電力変換装置２では、基準クロック発生回路２２３が発生する基準パルスＳ０は、ユニットＡ，ユニットＢ，ユニットＣにより位相が９０・ずつ異なる３つのパルスＳＤＡ，ＳＤＢ，ＳＤＣに変換される。
これらのパルスは、パルス合成回路２２４により、制御回路２２１と、周波数信号発生回路（Ｖ−Ｆ変換回路）２２２に送出される。したがって、制御回路２２１および周波数信号発生回路２２２の動作クロックは、基準クロック発生回路２２３が発生するパルスの４倍とすることができる。

図４４は本発明の図４２の遅延回路おび遅延回路システムを電力変換装置４に適用した実施形態を示す説明図である。
図４４において、電力変換装置４は、直流電源３１から電力を入力して負荷３２に電力を供給する電力変換器４１と、制御装置４２とからなる。
制御装置４２は、制御回路４２１と、周波数信号生成回路４２２とを備えており、制御装置４２は、駆動信号生成回路４２３と、周波数検出回路４２４とを有している。また、周波数検出回路４２４は、判定回路４２５と、図３５および図３７から図４１で説明した遅延回路１とを備えている。
周波数信号生成回路４２２は、電力変換装器４１の出力電圧ｅ_Oと図示しないリアクトルあるいは制御スイッチを流れる電流（回路電流相当電圧Ｖ_i）を検出し、当該検出値を第１周波数信号Ｆ₁に変換する。

周波数検出回路４２４は、遅延回路１と、判定回路４２５とからなる。周波数信号生成回路４２３は出力電圧ｅ_Oと 回路電流相当電圧Ｖ_i とを電圧信号Ｆ₁として検出し判定回路４２５に出力する。遅延回路１の遅延制御回（図３５，図３６から図４１における制御回路）１３はインピーダンス回路１２に遅延時間Δτを設定し、遅延回路１は、第１電圧信号Ｆ₁に対してΔτ遅延した第２周波数信号Ｆ₂を判定回路４２５に出力する。判定回路４２５は、第１周波数信号Ｆ₁と第２周波数信号Ｆ₂とを入力し、第１周波数信号Ｆ₁の周期が第２周波数信号Ｆ₁の周期に含まれたか否か、および／または、第２周波数信号Ｆ₂の周期が第１周波数信号Ｆ₁の周期に含まれたか否かを検出して判定信号を出力する。駆動信号生成回路４２３はこの判定回路信号から制御信号Ｖ_Gs生成し、これを電力変換回路２１に含まれる図示しないスイッチに送出する。

図４４では、制御回路には、電力変換器２１の出力電圧電圧と回路電流相当電圧Ｖ_iを検出し、遅延制御信号を生成する。

Claims (29)

1. 周波数が時間変化する第１周波数信号を所定時間遅延させた第２周波数信号を出力する遅延信号出力回路と、
   前記第１周波数信号と前記第２周波数信号とを入力し、
   前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
   前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
   を検出して判定信号を出力する判定回路と、
   を備えたことを特徴とする周波数検出装置。
2. 前記判定回路が、前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
   前記判定回路が、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
   ことを特徴とする請求項１に記載の周波数検出装置。
3. 前記判定回路は、
   前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
   第ｉ回目の検出では、周期が遅延時間Δτ／ｉ（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする請求項２に記載の周波数検出装置。
4. 前記判定回路は、
   Ｔ₁＋Ｔ₂＋・・・Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・Ｔ_J＋Ｔ_J+1
   （Ｔ_k（ｋ＝Ｊ，・・・，３，２，１）は前記第１周波数信号のｋ番目のパルス、Ｊは正の整数）
   の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
   第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ（ｊ＝Ｊ，・・・，３，２，１）で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
   ことを特徴とする請求項２または請求項３に記載の周波数検出装置。
5. 前記遅延信号出力回路は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする請求項１から請求項４の何れかに記載の周波数検出装置。
6. 請求項１から請求項５の何れかに記載の周波数検出装置を１ユニットとし、前記第１周波数信号を共通にして第１ユニットから第Ｒユニットを並列に接続してなる周波数検出装置であって、
   第１ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₁と、
   第２ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₂と、
   ・・・
   第Ｒユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ_Rと、
   が異なることを特徴とする周波数検出装置。
7. 請求項１から請求項５の何れかに記載の周波数検出装置を１ユニットとし、第１ユニットから第Ｒユニットを並列に接続してなる周波数検出装置であって、
   前記各ユニットにおける第２周波数の第１周波数信号に対する遅延時間Δτが同じであり、
   前記第１ユニットから前記第Ｒユニットにおける各第１周波数信号の位相が、２π／Ｒずつ異なることを特徴とする周波数検出装置。
8. 前記第１周波数信号が、電圧−周波数変換されてなることを特徴とする請求項１から請求項７の何れかに記載の周波数検出装置。
9. 周波数が時間変化する第１周波数信号を所定時間遅延させた第２周波数信号を出力し、
   前記第１周波数信号と前記第２周波数信号とから、
   前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
   前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
   を検出して判定信号を出力する周波数検出方法であって、
   前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
   前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
   ことを特徴とする周波数検出方法。
10. 前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
    第ｉ回目の検出では、周期が遅延時間Δτ／ｉ（ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする請求項９に記載の周波数検出方法。
11. Ｔ₁＋Ｔ₂＋・・・Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・Ｔ_J＋Ｔ_J+1
    （Ｔ_k（ｋ＝Ｊ，・・・，３，２，１）
    は前記第１周波数信号のｋ番目のパルス、Ｊは正の整数）の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
    第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ
    （ｊ＝Ｊ，・・・，３，２，１）
    で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
    ことを特徴とする請求項９または請求項１０に記載の周波数検出方法。
12. 前記前記第２周波数信号の遅延処理は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする請求項９から請求項１１の何れかに記載の周波数検出方法。
13. 前記第１周波数信号が、電圧−周波数変換されてなることを特徴とする請求項９から請求項１２の何れかに記載の周波数検出方法。
14. 電気回路に含まれる少なくとも１つのスイッチを駆動する駆動信号生成回路と、
    前記スイッチの駆動により変化する電気信号を、１つまたは１つ以上検出しこれら検出信号から選ばれた少なくとも１つの電気信号から周波数信号を生成してこれを第１周波数信号として出力する周波数信号生成回路と、
    前記周波数信号生成回路の出力周波数信号の周波数を検出する周波数検出回路と、
    を備えた電気回路制御装置であって、
    前記周波数検出回路は、
    前記第１周波数信号を所定時間遅延させた第２周波数信号を出力する遅延信号生成回路と、
    前記第１周波数信号と前記第２周波数信号とを入力し、
    前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
    前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
    を検出して判定信号を出力する判定回路と、
    を有し、
    前記駆動信号生成回路は、前記判定回路の判定結果に応じて前記スイッチを駆動する、
    ことを特徴とする電気回路制御装置。
15. 前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とする請求項１４に記載の電気回路制御装置。
16. 前記遅延信号生成回路は、前記第１周波数信号を、前記電気信号の変化に基づくことなく遅延させ、または前記電気信号の少なくとも１つに基づき遅延させて前記第２周波数信号を出力することを特徴とする請求項１４または請求項１５に記載の電気回路制御装置。
17. 前記周波数検出回路は、
    前記判定回路が、前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
    前記判定回路が、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
    ことを特徴とする請求項１４から請求項１６の何れかに記載の電気回路制御装置。
18. 前記判定回路は、
    前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
    第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
    （ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
    で、第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする請求項１４から請求項１７の何れかに記載の電気回路制御装置。
19. 前記判定回路は、
    Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J＋Ｔ_J+1
    （Ｊは正の整数）
    の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
    第ｊ回目の検出において、周期が遅延時間（１／ｊ）Δτ
    （ｊ＝Ｊ，・・・，３，２，１）
    で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
    ことを特徴とする請求項１４から請求項１８の何れかに記載の電気回路制御装置。
20. 前記遅延信号出力回路は、前記第１周波数信号を入力して前記第２周波数信号を出力するたびに、初期化されることを特徴とする請求項１４から請求項１９の何れかに記載の電気回路制御装置。
21. 請求項１４から請求項２０の何れかに記載の電気回路制御装置を構成する周波数検出回路を１ユニットとし、前記第１周波数信号を共通にして第１ユニットから第Ｒユニットを並列に接続してなる周波数検出回路を備えた電気回路制御装置であって、
    第１ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₁と、
    第２ユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ₂と、
    ・・・
    第Ｒユニットにおける第２周波数信号の第１周波数信号に対する遅延時間Δτ_Rと、
    が異なることを特徴とする電気回路制御装置。
22. 請求項１４から請求項２０の何れかに記載の電気回路制御装置を構成する周波数検出回路を１ユニットとし、第１ユニットから第Ｒユニットを並列に接続してなる周波数検出回路を備えた電気回路制御装置であって、
    前記各ユニットにおける第２周波数の第１周波数信号に対する遅延時間Δτが同じであり、
    前記第１ユニットから前記第Ｒユニットにおける各第１周波数信号の位相が、２π／Ｒずつ異なることを特徴とする電気回路制御装置。
23. 前記電気回路が、電流制御型または電圧制御型のＡＣ／ＤＣ電力変換回路、ＤＣ／ＤＣ電力変換回路またはＤＣ／ＡＣ電力変換回路であり、
    前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とする請求項１４から請求項２２の何れかに記載の電気回路制御装置。
24. 電気回路に含まれる少なくとも１つのスイッチの駆動により変化する電気信号（電圧・電流・電力・位相）を、１つまたは１つ以上検出しこれら検出信号から選ばれた少なくとも１つの電気信号から周波数信号を生成し、前記周波数信号の周波数を検出することで電気回路を制御する方法であって、
    前記周波数の検出において、
    前記第１周波数信号を所定時間遅延させた第２周波数信号を生成し、
    前記第１周波数信号と前記第２周波数信号とを入力して、
    前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたか否か、および／または、
    前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたか否か、
    を検出して判定信号を出力し、当該判定結果に応じて前記スイッチを駆動する、
    ことを特徴とする電気回路制御方法。
25. 前記電気信号は、前記電気回路の入力電圧、前記電気回路の入力電圧、前記電気回路を構成する素子または装置に表れる電圧、前記素子または前記装置を流れる電流、前記電気回路の出力電圧、前記電気回路の出力電流の群から選ばれることを特徴とする請求項２４に記載の電気回路制御方法。
26. 前記第１周波数信号を、前記電気信号の変化に基づくことなく遅延させ、または前記電気信号の少なくとも１つに基づき遅延させて前記第２周波数信号を出力することを特徴とする請求項２４または請求項２５に記載の電気回路制御方法。
27. 前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定し、および／または、
    前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたときを検出することで、前記第１周波数信号の周波数が低域側の所定域に遷移し、または下降方向側の所定値に達したことを判定する、
    ことを特徴とする請求項２４から請求項２６の何れかに記載の電気回路制御方法。
28. 前記第１周波数信号の周期が前記第２周波数信号の周期に含まれたことを検出したときは、その回数に応じて、前記第１周波数信号の周波数が、
    第ｉ回目の検出では、周期が遅延時間Δτ／ｉ
    （ｉ＝１，２，・・・，Ｉ、Ｉは正の整数）
    で、第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定することを特徴とする請求項２４から請求項２７の何れかに記載の電気回路制御方法。
29. 前記第１周波数信号の周期が、
    Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J≦Δτ＜Ｔ₁＋Ｔ₂＋・・・＋Ｔ_J＋Ｔ_J+1
    （Ｊは正の整数）
    の場合において、前記第２周波数信号の周期が前記第１周波数信号の周期に含まれたことを検出したときは、
    第ｊ回目の検出において、周期が遅延時間
    （１／ｊ）Δτ
    （ｊ＝Ｊ，・・・，３，２，１）
    で、前記第１周波数信号の周波数が高域側の所定域に遷移し、または上昇方向側の所定値に達したことを判定する、
    ことを特徴とする請求項２４から請求項２８の何れかに記載の電気回路制御方法。

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