WO2007125670A1

WO2007125670A1 - 信号伝送方法、送受信装置及び通信システム

Info

Publication number: WO2007125670A1
Application number: PCT/JP2007/053010
Authority: WO
Inventors: Hiroshi Suenaga; Osamu Shibata; Yoshiyuki Saito; Toru Iwata; Noriaki Takeda; Takaharu Yoshida
Original assignee: Panasonic Corporation
Priority date: 2006-04-26
Filing date: 2007-02-20
Publication date: 2007-11-08
Also published as: TW200813730A; CN101432762A; JP4931912B2; CN101432762B; EP2015230A1; US8099537B2; EP2015230A4; JPWO2007125670A1; US20090290582A1; EP2015230B1

Abstract

　本発明は、割込信号を送信することによるデータ伝送効率の低下を抑制することを目的とする。　受信側と送信側とが少なくとも２本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、送信側は、複数のデータフラグメントのうち第１データフラグメントを伝送線路のうち第１伝送線路を介して伝送し、ヘッダ情報と、第１データフラグメントと同じビット長からなる第２データフラグメントと、フッタ情報とを含むデータパケットを第１伝送線路以外の第２伝送線路を介して伝送し、かつ第１データフラグメントと第２データフラグメントとを同期して伝送し、第１伝送線路の隣接する第１データフラグメント間の間隔であるタイムスロットにおいて、送信側を制御するための割込信号を受信側から送信側に送信することを特徴とする、信号伝送方法を提供する。

Description

明細書

信号伝送方法、送受信装置及び通信システム

技術分野

[0001] 本発明は、データ伝送における信号伝送方法、送受信装置及び通信システムに関する。

背景技術

[0002] 送受信装置間でデータ伝送を行う通信システムには、 USB (Universal Serial Bus)や IEEE (Institute of Electrical and Electronics Engineers; 1394 に代表されるように、送受信装置間に 1本又は複数のデータ信号用の伝送線路（以下、データ信号用伝送線路と言う）を有する通信システムや、データ信号用伝送線路及び制御信号用の伝送線路（以下、制御信号用伝送線路と言う）をともに有する通信システムがある。前者の通信システムでは、データ信号用伝送線路を介して送受信装置間でデータの伝送が行われ、制御信号用伝送線路を介してデータの伝送開始ゃ終了などの各種制御信号の伝送が行われる。また、データ伝送の効率を高めるために制御信号用伝送線路及びデータ信号用伝送線路をともに用いてデータの伝送が行われる場合もある。

[0003] このような通信システムの一例が特許文献 1に開示されている。この通信システムでは、データ信号用伝送線路を用いて、又はデータ信号用伝送線路及び制御信号用伝送線路をともに用いて連続的にデータ伝送を行っている。特許文献 1では、このように連続的にデータが伝送されて！ヽる伝送線路にお！ヽて、時分割多重伝送方法を用

V、て、データの受信側から送信側に制御信号である割込要求信号を送信する技術が開示されている。時分割多重伝送方法では、複数の送受信装置に対して伝送線路の使用できる期間が割り当てられており、送信側と受信側とが交互に、データ信号用伝送線路及び制御信号用伝送線路を利用することができる。ここで、受信側が送信側力もデータを受信中に、割込要求信号を送信側に送信する場合には、送信側力ものデータとデータとの間の期間、つまり受信側に割り当てられた期間を利用して送信側に割込要求信号を送信する。よって、受信側は、割込要求信号を随時かつ即座に送信側に送信することが可能である。

特許文献 1：特許第 2733242号明細書

発明の開示

発明が解決しょうとする課題

[0004] しかし、特許文献 1の時分割多重伝送方法では、割込要求信号を随時かつ即座に送信側に送信するために、割込信号を伝送するための期間を、送信側からのデータとデータとの間に確保する必要がある。つまり、送信側からのデータとデータとの間には、割込信号のビット長、もしくはそれ以上のビット長に相当する期間を確保する必要がある。その結果、送信側力のデータ伝送の効率を低下させることになり、データ伝送の高速化がますます進む今後におヽて大きな課題となる。

[0005] そこで、本発明は、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することを目的とする。

課題を解決するための手段

[0006] 上記課題を解決するために、発明 1は、受信側と送信側とが少なくとも 2本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記送信側は、前記複数のデータフラグメントのうち第 1データフラグメントを前記伝送線路のうち第 1伝送線路を介して伝送し、ヘッダ情報と、前記第 1データフラグメントと同じビット長力なる第 2データフラグメントと、フッタ情報とを含むデータパケットを前記第 1伝送線路以外の第 2伝送線路を介して伝送し、かつ前記第 1データフラグメントと前記第 2データフラグメントとを同期して伝送し、前記第 1伝送線路の隣接する前記第 1 データフラグメント間の間隔であるタイムスロットにお、て、前記送信側を制御するための割込信号を前記受信側から前記送信側に送信することを特徴とする、信号伝送方法を提供する。

[0007] 本発明にお、て、第 1データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、第 2伝送線路のデータパケットのヘッダ情報及びフッタ情報を用い、第 1データフラグメントとデータパケットの第 2データフラグメントとを同期させて受信側に送信する。このとき、第 1伝送線路の隣接する第 1データフラグメント間のタィムスロットは、第 2伝送線路のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

[0008] なお、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、第 1及び第 2伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、第 1伝送線路のタイムスロットを用いてリムーバブルメモリデバイスに割込信号を送信する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末から第 1及び第 2伝送線路を介してライトデータを受信して記憶している場合に、第 1伝送線路のタイムスロットを用いてホスト端末に割込信号を送信する場合にも適用可能である。

[0009] 発明 2は、発明 1において、前記第 1データフラグメントには、ヘッダ情報又はフッタ情報の、ずれかが付加されて、ることを特徴とする、信号伝送方法を提供する。

[0010] 第 1伝送線路の隣接する第 1データフラグメントにフッタ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもヘッダ情報のビット長分の長さ分だけ長く形成される。また、第 1データフラグメントにヘッダ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもフッタ情報のビット長分の長さ分だけ長く形成される。このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。

[0011] 発明 3は、発明 1において、前記割込信号は、前記第 1データフラグメント及び前記データパケットの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。

[0012] データの伝送効率の低下を抑制しつつ、送信側力の第 1データフラグメント及びデータパケットの送信を停止させることができる。

[0013] 発明 4は、データを複数のデータフラグメントに分割し、前記複数のデータフラグメントから第 1データフラグメントを生成し、ヘッダ情報、前記第 1データフラグメントと同じビット長力なる第 2データフラグメント及びフッタ情報を含むデータパケットを生成するデータ生成部と、前記第 1データフラグメントと前記第 2データフラグメントとを同期させて、前記第 1データフラグメントを少なくとも 2本以上の伝送線路のうち第 1伝送線路を介して、前記データパケットを前記第 1伝送線路以外の第 2伝送線路を介して受信側に送信するデータ送信部と、前記第 1伝送線路の隣接する前記第 1データフラグメント間の間隔であるタイムスロットにお、て、割込信号を前記受信側から受信する割込信号受信部と、を含むことを特徴とする送受信装置を提供する。

[0014] 本発明は、発明 1と同様の作用効果を奏する。

[0015] 発明 5は、発明 4において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含み、前記割込信号は、前記第 1データフラグメント及び前記データパケットの送信を停止するための信号であり、前記データ送信部は、前記割込信号受信部が前記割込信号を受信した時に、前記第 1及び第 2 伝送線路を介して送信している前記第 1データフラグメント及び前記データパケットの送信を完了し、前記レスポンス送信部は、前記第 1データフラグメント及び前記データパケットの送信完了後、前記受信側にレスポンスを送信することを特徴とする、送受信装置を提供する。

[0016] 割込信号の受信時に送信されている第 1データフラグメントデータパケットの送信を完了することで、送信中の第 1データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

[0017] 発明 6は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記複数のデータフラグメントのうち第 1データフラグメントを少なくとも 2本以上の伝送線路のうち第 1伝送線路を介して、ヘッダ情報、前記第 1データフラグメントと同じビット長力もなる第 2データフラグメント及びフッタ情報を含むデータパケットを前記第 1伝送線路以外の第 2伝送線路を介して、前記送信側から受信するデータ受信部と、前記第 1伝送線路の隣接する前記第 1データフラグメント間の間隔であるタイムスロットの開始位置及びタイムスロット長を取得するタイムスロット取得部と、前記タイムスロット長に基づ、て前記送信側を制御するための割込信号を生成する割込信号生成部と、前記タイムスロットにおいて、前記タイムスロットの開始位置に基づいて、前記割込信号を前記送信側に送信する割込信号送信部と

、前記第 1データフラグメントと前記第 2データフラグメントとは同期して伝送されていることを特徴とする、送受信装置を提供する。

[0018] 本発明は、発明 1と同様の作用効果を奏する。

[0019] 発明 7は、発明 6において、発明 4に記載の送受信装置と、発明 6に記載の送受信装置と、を含む通信システムを提供する。

[0020] 本発明は、発明 1と同様の作用効果を奏する。

[0021] 発明 8は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、クロック信号用伝送路を介して第 1クロックを送信側に送信し、前記送信側は、前記伝送線路を介し、前記データフラグメントを前記第 1クロックに基づいて前記受信側に送信し、前記受信側は、前記送信側からの前記データフラグメントの送信を停止するために、前記第 1クロックの送信側への送信を停止することを特徴とする、信号伝送方法を提供する。

[0022] 送信側は、受信側から送信される第 1クロックに基づヽて、データフラグメントを受信側に送信している。ここで、受信側が第 1クロックの供給を停止することで、送信側は受信側にデータフラグメントを送信することができない。このようにして、受信側は、送信側からのデータフラグメントの送信の停止を制御することができる。

[0023] 発明 9は、発明 8において、前記伝送線路は少なくとも 2本以上であり、前記受信側は、前記第 1クロックの送信側への送信を停止した後、前記送信側を制御するための割込信号を、前記伝送線路のうち第 1伝送線路を介して前記送信側に送信し、かつ前記第 1伝送線路以外の第 2伝送線路を介して前記送信側に第 2クロックを送信し、前記送信側は、前記割込信号を前記第 2クロックに基づヽて受信することを特徴とする、信号伝送方法を提供する。

[0024] 上記発明によれば、受信側が第 1クロックの送信側への供給を停止すると、送信側力ものデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、割込信号及び第 2クロックを送信側に送信する。つまり、受信側が割込信号及び第 2クロックを任意の時間に送信することが可能であり、データフラグメント間に、割込信号及び第 2クロックを送信するための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、送信側力ものデータフラグメントの送信が停止した後に、データフラグメントが伝送されていた伝送線路を介して割込信号及び第 2クロックを送信する。よって、データフラグメントの損失を防止することができる。

[0025] なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

[0026] また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が伝送線路を介してリム一バブルメモリデバイス力もリードデータを読み出している場合に、ホスト端末が第 1 クロックのリムーバブルメモリデバイスへの供給を停止する。その後、ホスト端末は、第

1伝送線路を介してリムーバブルメモリデバイスに割込信号を送信し、第 2伝送線路を介してリムーバブルメモリデバイスに第 2クロックを送信する場合に適用可能である

[0027] 発明 10は、発明 9において、前記割込信号は、前記データフラグメントの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。

[0028] データの伝送効率の低下を抑制しつつ、送信側力のデータフラグメントの送信を停止させることができる。

[0029] 発明 11は、発明 8において、前記受信側は、前記第 1クロックの送信側への送信を停止した後、前記送信側を制御するために割込要求を出力し、前記送信側は、カウント値が前記第 1クロックの受信によりリセットされる内部クロックを有しており、前記第 1クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づヽて前記割込要求を認識することを特徴とする、信号伝送方法を提供する。

[0030] 上記発明によれば、受信側が第 1クロックの送信側への供給を停止すると、送信側力ものデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、これにより送信側は割込要求を認識する。つまり、受信側は、任意の時間に送信側に割込要求を認識させることが可能であり、データフラグメント間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することがでさる。

[0031] なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

[0032] また、送信側の内部クロックの周波数は、第 1クロックの周波数よりも低く設定されている。

[0033] また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリム一バブルメモリデバイス力もリードデータを読み出している場合に、第 1クロックの供給停止によりリムーバブルメモリデバイスに割込要求を認識させる場合に適用可能である。

[0034] 発明 12は、発明 11において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

[0035] データの伝送効率の低下を抑制しつつ、送信側力のデータフラグメントの送信を停止させることができる。

[0036] 発明 13は、データを複数に分割してデータフラグメントを生成するデータ生成部と、前記データフラグメントを受信側に送信するための第 1クロックを、クロック信号用伝送路を介して前記受信側力受信する第 1クロック受信部と、伝送線路を介し、前記データフラグメントを前記第 1クロックに基づいて前記受信側に送信するデータ送信部とを含み、前記受信側からの前記第 1クロックの送信が停止され、前記データ送信部は前記データフラグメントの前記受信側への送信を停止することを特徴とする、送受信装置を提供する。

[0037] 本発明は、発明 8と同様の作用効果を奏する。

[0038] 発明 14は、発明 13において、前記伝送線路は少なくとも 2本以上であり、前記データ送信部は、前記少なくとも 2本以上の伝送線路を介して前記データフラグメントを前記第 1クロックに基づ、て前記受信側に送信し、前記伝送線路のうち第 2伝送線路を介して前記受信側力も第 2クロックを受信する第 2クロック受信部と、前記第 2クロックに基づいて、前記伝送線路のうち第 1伝送線路を介して、前記送信側を制御するための割込信号を前記受信側から受信する割込信号受信部とを含み、前記受信側力もの前記第 1クロックの送信が停止された後、前記第 2クロック受信部は前記第 2クロックを受信し、かつ前記割込信号受信部は前記第 2クロックに基づ、て前記割込信号を受信することを特徴とする、送受信装置を提供する。

[0039] 本発明は、発明 9と同様の作用効果を奏する。

[0040] 発明 15は、発明 14において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

[0041] 発明 16は、発明 13において、前記第 1クロックの受信によりリセットされる内部クロックのカウント値をカウントする内部クロックカウント部と、前記内部クロックのカウント値に基づいて、前記受信側の割込要求を認識する割込要求認識部とをさらに含み、前記割込要求認識部は、前記第 1クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、送受信装置を提供する。

[0042] 本発明は、発明 11と同様の作用効果を奏する。

[0043] 発明 17は、発明 16において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

[0044] 発明 18は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記送信側が前記データフラグメントの送信に用いる第 1クロックを、クロック信号用伝送路を介して前記送信側に送信する第 1クロック送信部と、伝送線路を介し、前記データフラグメントを前記第 1クロックに基づいて前記送信側から受信するデータ受信部とを含み、前記第 1クロック送信部は、前記送信側力もの前記データフラグメントの送信を停止するために、前記第 1クロックの送信側への送信を停止することを特徴とする、送受信装置を提供する。

[0045] 本発明は、発明 8と同様の作用効果を奏する。

[0046] 発明 19は、発明 18において、前記伝送線路は少なくとも 2本以上であり、前記データ受信部は、前記少なくとも 2本以上の伝送線路を介して前記データフラグメントを前記第 1クロックに基づヽて前記送信側から受信し、前記送信側を制御するための割込信号を生成する割込信号生成部と、前記伝送線路のうち第 1伝送線路を介して前記送信側に前記割込信号を送信する割込信号送信部と、前記伝送線路のうち第 2伝送線路を介して前記送信側に第 2クロックを送信する第 2クロック送信部とを含み、前記第 1クロック送信部が前記第 1クロックの送信側への送信を停止した後、前記割込信号送信部は、前記第 1伝送線路を介して前記送信側に前記割込信号を送信し、かつ前記第 2クロック送信部は、前記第 2伝送線路を介して前記送信側に第 2クロックを送信することを特徴とする、送受信装置を提供する。

[0047] 本発明は、発明 9と同様の作用効果を奏する。

[0048] 発明 20は、発明 18において、前記第 1クロックの送信を停止するように前記第 1クロック送信部を制御することにより、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部をさらに含むことを特徴とする、送受信装置を提供する。

[0049] 本発明は、発明 11と同様の作用効果を奏する。

[0050] 発明 21は、発明 13に記載の送受信装置と、発明 18に記載の送受信装置と、を含む通信システムを提供する。

[0051] 本発明は、発明 8と同様の作用効果を奏する。

[0052] 発明 22は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、前記伝送線路の隣接する前記データフラグメント間において、前記送信側を制御するための割込要求を前記送信側に通知するために、前記伝送線路の信号振幅を変化させ、前記送信側は、前記信号振幅の変化を検出することを特徴とする、信号伝送方法を提供する。

[0053] 上記発明によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側力もの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間において、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側から送信側に送信するためには、データフラグメント間には割込信号のビット長ほどの期間が必要である力本発明の割込要求の通知方法によればデータフラグメント間には割込信号のビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、データフラグメント間は、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

[0054] なお、伝送線路での信号振幅を変化させる方法としては、例えば、受信側にぉ、て伝送線路の終端抵抗を第 1抵抗値力ゝら第 2抵抗値に変化させる方法が挙げられる。

[0055] また、データフラグメントには、ヘッダ情報及び Z又はフッタ情報が付加されても良い。

[0056] また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリム一バブルメモリデバイス力もリードデータを読み出している場合に、データフラグメント間を用いてリムーバブルメモリデバイスに割込要求を通知する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末力も伝送線路を介してライトデータを受信して記憶している場合に、データフラグメント間を用いてホスト端末に割込要求を通知する場合にも適用可能である。

[0057] 発明 23は、発明 22において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

[0058] データの伝送効率の低下を抑制しつつ、送信側力のデータフラグメントの送信を停止させることができる。

[0059] 発明 24は、データを複数に分割し、複数のデータフラグメントを生成するデータ生成部と、前記データフラグメントを伝送線路を介して受信側に送信するデータ送信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅の変化を検出することで、前記受信側からの割込要求を認識する割込要求認識部と、を含むことを特徴とする送受信装置を提供する。

[0060] 本発明は、発明 22と同様の作用効果を奏する。 [0061] なお、本発明の割込要求認識部は、伝送線路の信号振幅値と、所定の参照振幅値とを比較することにより割込要求を認識する。例えば、伝送線路の信号振幅値が所定の参照振幅値よりも大きい場合は、割込要求認識部は割込要求を認識しない。一方、伝送線路の信号振幅値が所定の参照振幅値よりも小さい場合は、割込要求認識部は割込要求を認識する。

[0062] また、データ送信部は、データフラグメントの送信を所定のクロックを用いて受信側に送信している。ここで、割込要求認識部は、所定のクロックと同一周波数のクロックを用いて信号振幅の変化を検出している。

[0063] 発明 25は、発明 24において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

[0064] 発明 26は、データを分割した複数のデータフラグメントを伝送線路を介して送信側から受信するデータ受信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅を変化させることで、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部と、を含むことを特徴とする、送受信装置を提供する。

[0065] 本発明は、発明 22と同様の作用効果を奏する。

[0066] なお、割込要求通知部は、例えば、受信側の伝送線路の終端抵抗を第 1抵抗値から第 2抵抗値に変化させることにより、伝送線路での信号振幅を変化させる。

[0067] 発明 27は、発明 24に記載の送受信装置と、発明 26に記載の送受信装置と、を含む通信システムを提供する。

[0068] 本発明は、発明 22と同様の作用効果を奏する。

発明の効果

[0069] 本発明によれば、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することができる図面の簡単な説明

[0070] [図 1]本発明の第 1実施形態例に係る通信システムの全体構成図。 [図 2]リード時のデータ伝送の様子を示すタイムチャート。

[図 3]ホスト端末 101の CPU110及び SDメモリカード 102の CPU130の機能構成図

[図 4]本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフロ一チャート。

[図 5]本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフロ一チャート。

圆 6]本発明の第 2実施形態例の第 1実施例に係る通信システムの全体構成図。圆 7]本発明の第 2実施形態例の第 2実施例に係る通信システムの全体構成図。

[図 8]リード時のデータ伝送の様子を示すタイムチャート。

[図 9]第 1実施例におけるリード時のデータ伝送の様子を示すタイムチャート。

[図 10]ホスト端末 201の CPU210及び SDメモリカード 202の CPU230の機能構成図。

[図 11]第 1実施例の通信システムにおける、リード時の処理の流れの一例を示すフロ一チャート。

[図 12]第 2実施例におけるリード時のデータ伝送の様子を示すタイムチャート。

[図 13]ホスト端末 201の CPU210及び SDメモリカード 202の CPU230の機能構成図。

[図 14]第 2実施例の通信システムにおける、リード時の処理の流れの一例を示すフロ一チャート。

圆 15]本発明の第 3実施形態例に係る通信システムの全体構成図。

[図 16]リード時のデータ伝送の様子を示すタイムチャート。

[図 17]動的インピーダンス回路 417の構成図。

圆 18]電位差検出回路の構成図。

[図 19]リード割込要求が出力された場合の制御信号用伝送線路 406の状態及び割込検出信号の状態を示すフローチャート。

圆 20]制御信号用伝送線路 406、動的インピーダンス回路 417、電位差検出回路 4 39及び割込検出信号の出力状態等を説明する説明図。 [図 21]ホスト端末 401の CPU410及び SDメモリカード 402の CPU430の機能構成1—

図 o。1—

[図 22]本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフ口¹ ~~テャ¹ ~~卜。

[図 23]本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフロ一チャート。

圆 24]電位差検出回路の別の構成図。

[図 25]制御信号用伝送線路 406、動的インピーダンス回路 417、図 24で構成される電位差検出回路 439及び割込検出信号の出力状態を説明する別の説明図。

[図 26]本実施形態例の変形例に係る通信システムの全体構成。

[図 27]比較器の構成を示す構成図。

圆 28]制御信号用伝送線路 406、比較器 441及び割込検出信号の出力状態等を説明する説明図。

符号の説明

201、 401 :ホス卜端末

102、 202、 402 : SDメモリカード

105、 205、 405 :クロック信号用伝送線路

106、 206、 406 :制御信号用伝送線路

107、 207、 407 :データ信号用伝送線路

110、 130、 210、 230、 410、 430 : CPU

150 :クロック生成咅

151 :クロック送信咅

152、 172、 252、 272、 452 :タイミング制御部

153、 173、 453、 473 :タイムスロット取得部

154、 174、 254、 274、 454、 474 :ノラメータ記'隐咅

155、 175、 255、 275、 355、 455 :コマンド生成部

156、 176、 256、 276、 456 :コマンド送信部

157、 177、 257、 277、 457、 477 :コマンド受信部 158、 258、 458:レスポンス受信部

178、 278、 478:レスポンス送信部

159、 259、 459:リードデータ生成部

179、 279、 379、 479:リードデータ送信部

160、 260、 160:リードデータ受信部

161、 180、 261、 280、 461、 480:送信データ生成部

162、 262、 462:ライトデータ送信部

170、 470:クロック受信咅

181、 281、 481:ライトデータ受信部

182、 282、 482:ライトデータ生成部

237:割込言 '己憶回路

250a, 350:第 1クロック生成部

251a, 351:第 1クロック送信部

250b:第 2クロック生成部

25 lb:第 2クロック送信咅

270a, 370:第 1クロック受信部

270b:第 2クロック受信部

337:割込検出カウンタ

384:内部クロックカウント部

385:割込要求認識部

406a, 406b:差動伝送路

419、 439:電位差検出回路

463、 483:割込要求通知部

484:割込要求認識部

発明を実施するための最良の形態

[0072] 以下、本発明の実施形態を、図面を用いて説明する。

[0073] <第 1実施形態例 >

(1)概要図 1は、本発明の第 1実施形態例に係る通信システムの全体構成を示す説明図である。この通信システムでは、ホスト端末 101である送受信装置と SD (Secure Digit al)メモリカード 102である送受信装置とが、伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路 105、制御信号用伝送線路 106及びデータ信号用伝送線路 107が含まれる。クロック信号用伝送線路 105は、ホスト端末 101及び SDメモリカード 102間の通信に用いられる後述のクロック CLKHを、ホスト端末 101から SD メモリカード 102に伝送するために用いられる。制御信号用伝送線路 106は、データの読み出し、書き込みなどに関するコマンド、後述の割込コマンド及びコマンドに対するレスポンスを、ホスト端末 101及び SDメモリカード 102間で送受信するために用いられる。データ信号用伝送線路 107は、ホスト端末 101及び SDメモリカード 102間でデータを送受信するために用いられる。

[0074] 図 2は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図 2中、 ReadCMD)やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図 2中、 Res)がホスト端末 101及び SDメモリカード 102間で送受信された後、データ（図 2中、 DATA)の伝送が行われる。

[0075] また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図 2に示すようにデータの伝送にはデータ信号用伝送線路 107だけでなく制御信号用伝送線路 106も用いる。データは複数のデータフラグメントに分割されて伝送されるが、制御信号用伝送線路 106を介して伝送される第 1データフラグメントには、第 1データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路 107を介して伝送される第 2データフラグメントは、ヘッダ情報及びフッタ情報が付加されている。つまり、データ信号用伝送線路 107 では、ヘッダ情報、第 2データフラグメント及びフッタ情報を含むデータパケットが伝送される。第 1データフラグメントのビット長は、第 2データフラグメントのビット長と同一であり、第 1データフラグメントと第 2データフラグメントとは同期して伝送される。なお、制御信号用伝送線路 106及びデータ信号用伝送線路 107の伝送線路長の違ヽは、無視できるほど小さいものとする。 [0076] ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。へッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、 CRC (Cyclic Redundancy Check:巡回冗長検査 )ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれてヽても良い。

[0077] 本実施形態では、制御信号用伝送線路 106におヽて隣接して伝送される送信側からの第 1データフラグメント間の間隔（以下、第 1タイムスロットという）を用いて、データフラグメントの受信側力も送信側に割込信号（図 2中、 ITRPT (例えば、後述のリード割込コマンドである。；)）を伝送する。第 1データフラグメントにはヘッダ情報及びフッタ情報が付加されていないため、第 1タイムスロットは、先に伝送される第 1データフラグメントと、後に伝送される第 1データフラグメントと、の間隔により定義される。また、後述の基本タイムスロットは、ヘッダ情報及びフッタ情報を含む、隣接するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

[0078] なお、データ信号用伝送線路 107は、 1本に限られず複数設けられても良い。

[0079] (2)ハードウェア構成

以下に、再び図 1を用いて、ホスト端末 101及び SDメモリカード 102のハードウェア構成について説明する。ホスト端末 101及びメモリカード 102は、図 1に示すハードウエア構成と、後述の図 3に示す CPU110の機能構成との協働により、後述する各種機能を実現する。

[0080] (2— 1)ホスト端末

(a) CPU110 :ホスト端末 101のその他の RAMI 11、ノッファ 112、カードインタ一フェース部 113及び IZOバッファ等を制御する。そして、ホスト端末 101でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。 [0081] (b)RAMl l l : SDメモリカード 102との間で送受信される各種データを記憶する

[0082] (c)バッファ 112、カードインターフェース部 113 : SDメモリカード 102から読み出されたデータの RAMI 11への書き込み、 SDメモリカード 102へ書き込まれるデータの RAMI 11からの読み出しを行う。

[0083] (d)lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zコマンド Outputl l4a、データ Zレスポンス Inputl l4b、デー夕 Outputl l4c、データ Inputl l4d、ド、ライノ 115a、レシーノ 115b、ド、ライノ 115c 及びレシーバ 115dを含み、これらが図 1に示すように接続されて!ヽる。

[0084] (e)ドライバ 116 :クロック信号用伝送線路 105を介して、クロック CLKHを SDメモリカード 102に送信する。

[0085] (2— 2) SDメモリカード

(a) CPU130： SDメモリカード 102でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づ、て実現する。

[0086] (b) Flashメモリ 131a:ホスト端末 101との間で送受信される各種データを記憶する。

[0087] (c) Flashメモリインターフェース部 13 lb、ノッファ 132、ホストインターフェース部 133 :ホスト端末 101から読み出されたデータの Flashメモリ 131aへの書き込み、ホスト端末 101へ書き込まれるデータの Flashメモリ 131aからの読み出しを行う。

[0088] (d)lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zレスポンス Outputl34a、データ Zコマンド Inputl34b、デー夕 Outputl34c、データ Input 134d、ド、ライノ 135a、レシーノ 135b、ド、ライノ 135c 及びレシーバ 135dを含み、これらが図 1に示すように接続されて!、る。

[0089] (e)レシーバ 136 :クロック CLKHをホスト端末 101から受信する。

[0090] (3)機能構成

図 3は、ホスト端末 101の CPU110及び SDメモリカード 102の CPU130の機能構成図である。

[0091] (3— 1)ホスト端末の CPUの機能構成 (_a)クロック生成咅、クロック送信咅

クロック生成部 150は、ホスト端末 101と SDメモリカード 102との間でデータを送受信するための基本のクロック CLKHを生成する。クロック生成部 150は、 CPU110の各種機能部をクロック CLKHにより制御するため、クロック送信部 151、タイミング制御部 152、コマンド送信部 156、レスポンス受信部 158、リードデータ受信部 160及びライトデータ送信部 162等にクロック CLKHを送信する。クロック送信部 151は、クロック CLKHをクロック信号用伝送線路 105を介して SDメモリカード 102に送信する

[0092] (b)タイミング制御部、第 1タイムスロット取得部、パラメータ記憶部

ノメータ記憶部 154は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

[0093] 第 1タイムスロット取得部 153は、パラメータ記憶部 154から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第 1データフラグメント間の間隔である第 1 タイムスロット長を算出して取得する。第 1データフラグメントは、 SDメモリカード 102 から制御信号用伝送線路 106を介して連続的に伝送されている。ここで、第 1タイムスロット長は、フッタ長 +基本タイムスロット長 +ヘッダ長により算出される。第 1タイムスロット取得部 153は、コマンド生成部 155に第 1タイムスロット長を送信する。

[0094] また、タイミング制御部 152及び第 1タイムスロット取得部 153は、後述のリードデータ受信部 160からデータ信号用伝送線路 107を介してデータパケットを受信し、データパケットのヘッダ情報に含まれる第 2データフラグメントのビット長を取得する。ここで、第 1データフラグメントのビット長と第 2データフラグメントのビット長とは同じである。第 1タイムスロット取得部 153は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長及び第 1タイムスロット長をクロック CLKHに基づいて順にカウントすることで、第 1 タイムスロットの開始位置を把握する。そして、第 1タイムスロット取得部 ₁₅₃は、第 1タィムスロットの開始位置をコマンド送信部 156に送信する。また、タイミング制御部 15 2は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムスロット長をクロック CLKHに基づいて順にカウントし、カウント値をリードデータ受信部 160に送信する。

[0095] なお、タイムスロットの開始位置は、タイムスロット取得部 153からではなぐタイミング制御部 152からのカウント値に基づいて取得しても良い。

[0096] (c)コマンド生成部、コマンド送信部

コマンド生成部 155は、 SDメモリカード 102に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、 SDメモリカード 102にデータを書き込むためのライトコマンド、 SDメモリカード 102からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。

[0097] ここで、リード時には、ホスト端末 101は、制御信号用伝送線路 106を介して連続的に第 1データフラグメントを、またデータ信号用伝送線路 107を介して連続的にデータパケットを、 SDメモリカード 102からリードデータを受信している。リード割込コマンドは、このような場合に、隣接する第 1データフラグメント間の第 1タイムスロットを用いて SDメモリカード 102に送信され、リードデータの送信を停止するコマンド (割込信号 )である。コマンド生成部 155は、例えば SDメモリカード 102から送信されたリードデータの RAMI 11への書き込みが遅れている等、ホスト端末 101の状況を判断し、リード割込コマンドを送信する力否かを判断する。コマンド生成部 155は、リード割込コマンドを送信する場合には、リード割込コマンドのビット長が、第 1タイムスロット長を超えな、ようにリード割込コマンドを生成する。

[0098] コマンド送信部 156は、制御信号用伝送線路 106を介して、リードコマンド及びライトコマンド等の各種コマンドを SDメモリカード 102にクロック CLKHに基づいて送信する。なお、コマンド送信部 156は、第 1タイムスロット内でリード割込コマンドを送信可能なように、第 1タイムスロットの開始位置に基づいてリード割込コマンドを送信する

[0099] (d)レスポンス受信部

レスポンス受信部 158は、ホスト端末 101が送信したコマンドに対するレスポンスを SDメモリカード 102から受信する。なお、レスポンス受信部 158は、 SDメモリカード 1 02からライト割込レスポンス、いわゆるビジー信号を受信している力否かを判断し、ライト割込レスポンスの受信の有無をライトデータ送信部 162に通知する。

[0100] (e)リードデータ受信部、リードデータ生成部

リードデータ受信部 160は、 SDメモリカード 102からの第 1データフラグメント及びデータパケットをクロック CLKHに基づいて受信する。ここで、リードデータ受信部 16 0は、第 1データフラグメントを制御信号用伝送線路 106を介して、データパケットをデータ信号用伝送線路 107を介して受信している。また、リードデータ受信部 160は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムス口ット長を順にカウントしたカウント値をタイミング制御部 152から受信している。このカウント値に基づいて、リードデータ受信部 160は、第 1データフラグメント及びデータパケット内の第 2データフラグメントを損失することなく正確に受信することができる。なお、制御信号用伝送線路 106の第 1データフラグメントは、データ信号用伝送線路 1 07のデータパケットのヘッダ情報及びフッタ情報に基づ、て伝送されており、第 1データフラグメントとデータパケットの第 2データフラグメントとは同期している。

[0101] リードデータ生成部 159は、複数の第 1及び第 2データフラグメントからリードデータを生成し、 RAM 111に記憶させる。

[0102] (f)送信データ生成部、ライトデータ送信部

送信データ生成部 161は、ライトコマンドが生成されると、 SDメモリカード 102に書き込むためのライトデータを RAMI 11から読み出し、複数の第 1データフラグメント及びデータパケットを生成する。第 1データフラグメントはヘッダ情報及びフッタ情報を付加せずに生成する。一方、データパケットは、ヘッダ情報、第 2データフラグメント及びフッタ情報を含むように生成する。また、同期して伝送される第 1データフラグメントと第 2データフラグメントとのビット長は同一とする。

[0103] ライトデータ送信部 162は、クロック CLKHに基づいて、第 1データフラグメントを制御信号用伝送線路 106を介して SDメモリカード 102送信し、データパケットをデータ信号用伝送線路 107を介して SDメモリカード 102に送信する。なお、ライトデータ送信部 162は、制御信号用伝送線路 106の第 1データフラグメントを、データ信号用伝送線路 107のデータパケットのヘッダ情報及びフッタ情報に基づ、て送信する。よつて、第 1データフラグメントとデータパケットの第 2データフラグメントとは同期している [0104] また、ライトデータ送信部 162は、レスポンス受信部 158からライト割込レスポンスの受信の有無を受け取る。ライト割込レスポンスを受信している場合は、ライトデータ送信部 162は、第 1データフラグメント及びデータパケットの送信を停止する。一方、ライト割込レスポンスを受信して、な、場合は第 1データフラグメント及びデータパケットの送信を継続し、ライト割込レスポンスが解除された場合はこれらの送信を再開する。

[0105] ここで、ライトデータ送信部 162は、レスポンス受信部 158がライト割込レスポンスを受信している時に第 1データフラグメント及びデータパケットを送信している場合には、これらの第 1データフラグメント及びデータパケットの送信を完了する。このようにライト割込レスポンスの受信時に送信されている第 1データフラグメント及びデータバケツトの送信を完了することで、送信中の第 1データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

[0106] (3— 2) SDメモリカードの CPUの機能構成

(_a)クロック受信部

クロック受信部 170は、ホスト端末 101からクロック CLKHを受信する。なお、ホスト端末 101から SDメモリカード 102への送信の際の遅延により、クロック CLKHはカードクロック CLKSに変化している。クロック受信部 170は、タイミング制御部 172、コマンド受信部 177、レスポンス送信部 178、リードデータ送信部 179及びライトデータ受信部 181等にカードクロック CLKSを送信する。

[0107] (b)タイミング制御部、第 1タイムスロット取得部、パラメータ記憶部

ノメータ記憶部 174は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶して、る。

[0108] 第 1タイムスロット取得部 173は、パラメータ記憶部 174から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、隣接する第 1データフラグメント間の間隔である第 1タイムスロット長を算出して取得する。第 1タイムスロット取得部 173は、レスポンス生成部 175に第 1タイムスロット長を送信する。

[0109] また、タイミング制御部 172及び第 1タイムスロット取得部 173は、後述のライトデータ受信部 181からデータパケットを受信し、データパケットのヘッダ情報に含まれる第 2データフラグメントのビット長を取得する。第 1タイムスロット取得部 173は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長及び第 1タイムスロット長をカードクロック CLKSに基づいて順にカウントし、第 1タイムスロットの開始位置を取得する。そして、第 1タイムスロット取得部 173は、第 1タイムスロットの開始位置をレスポンス送信部 17 8に送信する。なお、同期して伝送される第 1データフラグメントと第 2データフラグメントとのビット長は同一である。

[0110] また、タイミング制御部 172は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロック CLKSに基づいて順にカウントし、カウント値をライトデータ受信部 181に送信する。

[0111] (c)コマンド受信部

コマンド受信部 177は、制御信号用伝送線路 106を介して、リード割込コマンドを含む各種コマンドをカードクロック CLKSに基づいてホスト端末 101から受信する。

[0112] (d)レスポンス生成部、レスポンス送信部

レスポンス生成部 175は、ホスト端末 101からの各種コマンドに対するレスポンスを生成する。また、レスポンス生成部 175は、ライトデータの書き込みを中止するライト割込レスポンスの生成も行う。

[0113] ここで、ライト時には、 SDメモリカード 102は、ホスト端末 101から制御信号用伝送線路 106を介して連続的に第 1データフラグメントを受信し、ライトデータを受信している。ライト割込レスポンスは、このような場合に、隣接する第 1データフラグメント間の第 1タイムスロットを用いてホスト端末 101に送信され、ライトデータの送信を停止するレスポンス (割込信号)である。レスポンス生成部 175は、例えばホスト端末 101から送信されたライトデータの Flashメモリ 13 laへの書き込みが遅れている等、 SDメモリカード 102の状況を判断し、ライト割込レスポンスを送信するカゝ否かを判断する。レスポンス生成部 175は、ライト割込レスポンスを送信する場合には、ライト割込レスボンスのビット長力第 1タイムスロット長を超えないようにライト割込レスポンスを生成する

[0114] レスポンス送信部 178は、コマンド受信部 177がホスト端末 101から各種コマンドを受信すると、制御信号用伝送線路 106を介してホスト端末 101にレスポンスを送信する。また、レスポンス送信部 178は、ライト割込レスポンスについては、第 1タイムスロット内でライト割込レスポンスを送信可能なように、第 1タイムスロットの開始位置に基づいて送信する。なお、ライト割込レスポンスは、ライトデータの Flashメモリ 13 laへの書き込みが可能になるまで生成され、ホスト端末 102に送信される。

[0115] なお、後述の通り、リード割込コマンドを受信している際に、リードデータ送信部 179 が第 1データフラグメント及びデータパケットをホスト端末 101に送信している場合には、レスポンス送信部 178は、これらの送信完了後にレスポンスをホスト端末 101に送信する。

[0116] (e)ライトデータ受信部、ライトデータ生成部

ライトデータ受信部 181は、ホスト端末 101からの第 1データフラグメント及びデータパケットをカードクロック CLKSに基づいて受信する。ここで、ライトデータ受信部 181 は、第 1データフラグメントを制御信号用伝送線路 106を介して、データパケットをデータ信号用伝送線路 107を介して受信している。また、ライトデータ受信部 181は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部 172から受信している。このカウント値に基づいて、ライトデータ受信部 181は、第 1データフラグメント及びデータパケット内の第 2データフラグメントを損失することなく正確に受信することができる。なお、第 1データフラグメントは、データパケットのヘッダ情報及びフッタ情報に基づいて伝送されており、第 1データフラグメントとデータパケットの第 2データフラグメントとは同期している。

[0117] ライトデータ生成部 182は、複数の第 1及び第 2データフラグメントからライトデータを生成し、 Flashメモリ 131aに記憶させる。

[0118] (f)送信データ生成部、リードデータ送信部

送信データ生成部 180は、コマンド受信部 177がホスト端末 101からリードコマンドを受信すると、ホスト端末 101に送信するためのリードデータを Flashメモリ 131aから読み出し、複数の第 1データフラグメント及びデータパケットを生成する。データパケットは、ヘッダ情報、第 2データフラグメント及びフッタ情報を含んで生成される。また、同期して伝送される第 1データフラグメント及び第 2データフラグメントのビット数は同じである。

[0119] リードデータ送信部 179は、カードクロック CLKSに基づいて、第 1データフラグメントを制御信号用伝送線路 106を介してホスト端末 101送信し、データパケットをデータ信号用伝送線路 107を介してホスト端末 101に送信する。なお、リードデータ送信部 179は、第 1データフラグメントを、データパケットのヘッダ情報及びフッタ情報に基づいて送信する。よって、第 1データフラグメントとデータパケットの第 2データフラグメントとは同期している。

[0120] また、リードデータ送信部 179は、リード割込コマンドの受信時に第 1データフラグメント及びデータパケットを送信している場合には、これらの第 1データフラグメント及びデータパケットの送信を完了する。このようにリード割込コマンドの受信時に送信されている第 1データフラグメント及びデータパケットの送信を完了することで、送信中の第 1データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

[0121] (4)処理の流れ

以下に説明する処理においては、ホスト端末 101から SDメモリカード 102にクロック CLKHが送信されている。

[0122] (4 1)リード時

図 4は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

[0123] ステップ Sl、 S2 :ホスト端末 101のコマンド生成部 155は、 SDメモリカード 102からリードデータを読み出すためのリードコマンドを生成する。ホスト端末 101のコマンド送信部 156は、リードコマンドを制御信号用伝送線路 106を介して SDメモリカード 10 2に送信する（ステップ Sl)。 SDメモリカード 102のコマンド受信部 177はリードコマンドを受信する (ステップ S 2)。

[0124] ステップ S3、 S4 : SDメモリカード 102のレスポンス送信部 178は、リードコマンドに対するレスポンスを、制御信号用伝送線路 106を介してホスト端末 101に送信する（ステップ S3)。ホスト端末 101のレスポンス受信部 158はレスポンスを受信する（ステツプ S4)。 [0125] ステップ S5、 S6 : SDメモリカード 102の送信データ生成部 180は、リードコマンドの受信に応じて、 Flashメモリ 131 aからリードデータを読み出して第 1データフラグメント及びデータパケットを生成する。 SDメモリカード 102のリードデータ送信部 179は、第 1データフラグメントを制御信号用伝送線路 106を介してホスト端末 101に送信し、データパケットをデータ信号用伝送線路 107を介してホスト端末 101に送信する (ステツプ S5)。ホスト端末 101のリードデータ受信部 160は、 SDメモリカード 102から第 1データフラグメント及びデータパケットを受信する (ステップ S6)。このとき、ホスト端末 101のタイミング制御部 152は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部 160に送信している。

[0126] その後、リードデータ生成部 159は、第 1及び第 2データフラグメントからリードデータを生成し、 RAMI 11に記憶させる。

[0127] ステップ S7、 S8 :ホスト端末 101のコマンド生成部 155は、リード割込コマンドの送信を行うか否かを判断し、送信する場合 (Yes)にはリード割込コマンドを生成する (ステツプ S7)。このとき、ホスト端末 101の第 1タイムスロット取得部 153は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第 1タイムスロット長を算出している。ホスト端末 101のコマンド生成部 155は、第 1タイムスロット長を超えないようにリード割込コマンドを生成する (ステップ S8)。リード割込コマンドの送信を行わない場合 (No)には、ホスト端末 101のリードデータ受信部 160はさら〖こ第 1データフラグメント及びデータパケットを受信する。

[0128] ステップ S9 :ホスト端末 101の第 1タイムスロット取得部 153は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長及び第 1タイムスロット長をクロック CLKHに基づいて順にカウントし、第 1タイムスロットの開始位置を取得する。

[0129] ステップ S10、 S11 :ホスト端末 101のコマンド送信部 156は、制御信号用伝送線路 106を介して、第 1タイムスロットの開始位置に基づき、リード割込コマンドを SDメモリカード 102に送信する（ステップ S10)。 SDメモリカード 102のコマンド受信部 17 7は、ホスト端末 101からリード割込コマンドを受信する (ステップ SI 1)。

[0130] ステップ S12、 S13 : SDメモリカード 102のレスポンス送信部 178は、制御信号用伝送線路 106を介して、リード割込コマンドに対するレスポンスをホスト端末 101に送信する (ステップ S12)。なお、リード割込コマンドの受信の際にリードデータ送信部 179 が第 1データフラグメント及びデータパケットを送信している場合には、これらの送信を完了後、レスポンス送信部 178はレスポンスを送信する。

[0131] ホスト端末 101のレスポンス受信部 158は、 SDメモリカード 102からレスポンスを受信する (ステップ S 13)。

[0132] ステップ S14 : SDメモリカード 102のリードデータ送信部 179は、第 1データフラグメント及びデータパケットの送信を停止する。

[0133] その後、ホスト端末 101から SDメモリカード 102にリードコマンドが再び送信されると、 SDメモリカード 102は制御信号用伝送線路 106及びデータ信号用伝送線路 10

7を介して第 1データフラグメント及びデータパケットの送信を再開する。

[0134] (4 2)ライト時

図 5は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。

[0135] ステップ S21 :ホスト端末 101のコマンド生成部 155及びコマンド送信部 156は、 S Dメモリカード 102にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップ S21)。 SDメモリカード 102のコマンド受信部 177はライトコマンドを受信する (ステップ S22)。

[0136] ステップ S23 : SDメモリカード 102のレスポンス送信部 178及びホスト端末 101のレスポンス受信部 158は、ライトコマンドに対するレスポンスを送受信する。

[0137] ステップ S25、 S26 :ホスト端末 101の送信データ生成部 161及びライトデータ送信部 162は、ライトコマンドの受信に応じて、 RAMI 11からライトデータを読み出して第 1データフラグメント及びデータパケットを生成し、 SDメモリカード 102に送信する（ステツプ S25)。 SDメモリカード 102のライトデータ受信部 181は、ホスト端末 101から第 1データフラグメント及びデータパケットを受信する（ステップ S26)。このとき、 SDメモリカード 102のタイミング制御部 172は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部 181に送信して、る。 [0138] その後、ライトデータ生成部 182は、第 1データフラグメント及びデータパケットからライトデータを生成し、 Flashメモリ 13 laに記憶させる。

[0139] ステップ S27、 S28 : SDメモリカード 102のレスポンス生成部 175は、ライト割込レスポンスの送信を行うか否かを判断し、送信する場合 (Yes)にはライト割込レスポンスを生成する（ステップ S27)。このとき、 SDメモリカード 102の第 1タイムスロット取得部 1 73は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第 1タイムスロット長を算出している。 SDメモリカード 102のレスポンス生成部 175は、第 1タイムスロット長を超えないようにライト割込レスポンスを生成する (ステップ S28)。ライト割込レスポンスの送信を行わない場合 (No)には、 SDメモリカード 102のライトデータ受信部 181はさらに第 1データフラグメント及びデータパケットを受信する。

[0140] ステップ S29 : SDメモリカード 102の第 1タイムスロット取得部 173は、ヘッダ長、第 2 (又は第 1)データフラグメントのビット長及び第 1タイムスロット長をカードクロック CL KSに基づいて順にカウントし、第 1タイムスロットの開始位置を取得する。

[0141] ステップ S30 : SDメモリカード 102のレスポンス送信部 178は、制御信号用伝送線路 106を介して、第 1タイムスロットの開始位置に基づき、ライト割込レスポンスをホスト端末 101に送信する (ステップ S30)。

[0142] ステップ S31、 S32 :ホスト端末 101のレスポンス受信部 158は、 SDメモリカード 10 2からライト割込レスポンス、いわゆるビジー信号を受信している力否かを判断する (ステツプ S31)。ライト割込レスポンスを受信していない場合 (No)は、ステップ S25にて、ライトデータ送信部 162は、第 1データフラグメント及びデータパケットを生成及び送信を行う。

[0143] 一方、ライト割込レスポンスを受信している場合 (Yes)は、ホスト端末 101のライトデータ送信部 162は、制御信号用伝送線路 106及びデータ信号用伝送線路 107を介した第 1データフラグメント及びデータパケットの送信を停止する (ステップ S32)。そして、ライト割込レスポンスの受信が解除されると、ライトデータ送信部 162は、ステップ S25にて、第 1データフラグメント及びデータパケットを生成及び送信を再開する。

[0144] (5)作用効果

本発明において、制御信号用伝送線路 106の第 1データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、データ信号用伝送線路 107のデータパケットのヘッダ情報及びフッタ情報を用い、第 1データフラグメントとデータパケットの第 2データフラグメントとを同期させて受信側に送信する。このとき、制御信号用伝送線路 106の隣接する第 1データフラグメント間の第 1タイムスロットは、データ信号用伝送線路 107のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、この第 1タイムスロットを利用してリード割込コマンドやライト割込レスポンスなどの割込信号を送信する。そのため、リード割込コマンドやライト割込レスポンス等を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。よって、第 1タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、第 1タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

[0145] (6)変形例

(6- 1)

上記では、制御信号用伝送線路 106を伝送する第 1データフラグメントにはヘッダ情報及びフッタ情報がともに付加されていない。しかし、ヘッダ情報又はフッタ情報のいずれかを第 1データフラグメントに付加しても良い。例えば、第 1データフラグメントの前にヘッダ情報が付加されると、第 1タイムスロットは、先に伝送される第 1データフラグメントと、後に伝送される第 1データフラグメントのヘッダ情報と、の間隔によって定義される。あるいは、第 1データフラグメントの後にフッタ情報が付加されると、第 1 タイムスロットは、先に伝送される第 1データフラグメントのフッタ情報と、後に伝送される第 1データフラグメントと、の間隔によって定義される。このような第 1タイムスロットを用いることで、ヘッダ長又はフッタ長分だけ余分にタイムスロットを確保することができ、伝送効率の低下を抑制することができる。

[0146] (6- 2)

SDメモリカード 102では、データは 8ビット単位で処理を行っている。よって、フッタ長 +基本タイムスロット長 +ヘッダ長により算出される上記の第 1タイムスロット長は、 8の倍数であるのが好まし!/、。 [0147] (6- 3)

送信側力のデータの伝送が終了し、受信側がコマンドを正常に送信側に出力できる状態になるまでには、例えば数クロック分の切替時間 tlが必要となる。また、受信側からの割込信号の送信が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間 t2が必要となる。よって、第 1タイムスロット長は、この切替時間 tl及び t2を含むビット長であるのが好ましい。つまり、第 1 データフラグメント間の間隔である第 1タイムスロット長は、データパケットのフッタ長 + 切替時間 tlのビット数 +コマンドのビット数 +切替時間 t2 +データパケットのヘッダ長により算出される。また、前記のように表される第 1タイムスロット長もまた、 8の倍数であるのが好ましい。

[0148] (6-4)

上記では、送信側からデータを受信しているときに、受信側カ^ード割込コマンド又はライト割込レスポンスを送信側に送信する場合にっヽて説明した。本実施形態は、その他、送信側力データを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。

[0149] (6- 5)

上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されて、るが、これらの順序は前記に限定されな、。

[0150] (6-6)

上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。例えば、データ信号用伝送線路のいずれかにおいて、ヘッダ情報及びフッタ情報が付加されていない第 1データフラグメントを送信する。そして、そのデータ信号用伝送線路を隣接して伝送する第 1データフラグメント間を用いて、リード割込コマンド及びライト割込レスポンス等を送信する。

[0151] (6- 7)

上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えば SDメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末 101と SDメモリカード 102との通信開始時に、これらの情報を相互に取得するようにしても良い。

[0152] (6-8)

制御信号用伝送線路 106及びデータ信号用伝送線路 107は、一対の 2本の差動伝送線路であっても良い。

[0153] (6- 9)

上記では、各データフラグメントのビット長がヘッダ情報に記載されて、る構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、ノラメータ記憶部にデータフラグメントのビット長を格納しておけば良ぐ第 2データパケットのヘッダ長から随時、データフラグメントのビット長を取得する必要は無い。

[0154] (6- 10)

割込信号の送信により即座にデータの伝送が中止されるのが好ましいため、割込信号は 1個の第 1タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込信号のビット長が第 1タイムスロット長を超える場合は、割込信号を複数に分割し、複数の第 1タイムスロットを用いて送信しても良!、。

[0155] (6- 11)

上記では、リムーバブルメモリデバイスである SDメモリカードを例に挙げて説明した力ホスト端末力供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲は SDメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーパブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、 MRAM、 Fe RAM等の不揮発性メモリが挙げられる。

[0156] (6- 12)

前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプロダラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ヽードディスク、 CD— ROM MO DVD DVD— ROM DVD— RAM BD (Blu e-ray Disc)、半導体メモリを挙げることができる。

[0157] 前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよ、。

[0158] <第 2実施形態例 >

図 6、図 7は、本発明の第 2実施形態例の第 1実施例及び第 2実施例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末 201である送受信装置と SD (Secure Digital)メモリカード 202である送受信装置と力伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路 205、制御信号用伝送線路 2 06及びデータ信号用伝送線路 207が含まれる。クロック信号用伝送線路 205は、ホスト端末 201及び SDメモリカード 202間の通信に用いられる後述の第 1クロック CLK HI等を、ホスト端末 201から SDメモリカード 202に伝送するために用いられる。制御信号用伝送線路 206は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末 201及び SDメモリカード 202間で送受信するために用いられる。データ信号用伝送線路 207は、ホスト端末 201及び SDメモリ力ード 202間でデータを送受信するために用いられる。

[0159] 図 8は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図 8中、 ReadCMD)やライトコマンドなどの各種コマンド、割込コマンド及びコマンドに対するレスポンス（図 8中、 Res)がホスト端末 201及び SDメモリカード 202間で送受信された後、データ（図 8中、 DATA)の伝送が行われる。

[0160] また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図 8に示すようにデータの伝送にはデータ信号用伝送線路 207だけでなく制御信号用伝送線路 206も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路 206及びデータ信号用伝送線路 207を介して伝送されるデータフラグメントには、ヘッダ情報及びフッタ情報が付加されてヽる。つまり、制御信号用伝送線路 206及びデータ信号用伝送線路 207では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

[0161] ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。へッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、 CRC (Cyclic Redundancy Check:巡回冗長検査 )ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれてヽても良い。

[0162] 本実施形態では、受信側は、クロック信号用伝送線路を介して第 1クロック CLKH1 を送信側に送信している。また、送信側は、第 1クロック CLKH1に基づいて受信側にデータパケットを送信している。このとき、受信側は、送信側からのデータパケットの送信を停止するために、第 1クロック CLKH1の送信側への送信を停止する。よって、送信側は受信側にデータパケットを送信することができない。このようにして、受信側は、送信側からのデータパケットの送信の停止を制御することができる。

[0163] なお、データ信号用伝送線路 207は、 1本に限られず複数設けられても良い。

[0164] 以下に、本実施形態の一例として、第 1実施例及び第 2実施例を以下に説明する。

[0165] (第 1実施例）

(1)概要

図 9は、第 1実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第 1実施例では、ホスト端末 201が、第 1クロック CLKH1の送信を停止する（図 9 の期間 A (停止タイムスロット）を参照）。これにより、 SDメモリカード 202からのデータパケットの送信が停止している。その後、制御信号用伝送線路 206を介して、ホスト端末 201から SDメモリカード 202に割込信号（図 9中、 ITRPT (例えば、後述のリード割込コマンドである。；)）を送信する。また、データ信号用伝送線路 207を介して、第 1クロック CLKH1とは異なる第 2クロック CLKH2を SDメモリカード 202に送信する。 SDメモリカード 202は、第 2クロック CLKH2に基づいて割込コマンドを受信する。

[0166] (2)ハードウェア構成

以下に、再び図 6を用いて、ホスト端末 201及び SDメモリカード 202のハードウェア構成について説明する。ホスト端末 201及び SDメモリカード 202は、図 6に示すノヽードウエア構成と、後述の図 10に示す CPU210の機能構成との協働により、後述する各種機能を実現する。

[0167] (2— 1)ホスト端末

(a) CPU210 :ホスト端末 201のその他の RAM211、ノッファ 212、カードインタ一フェース部 213及び IZOバッファ等を制御する。そして、ホスト端末 201でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

[0168] (b)RAM211 : SDメモリカード 202との間で送受信される各種データを記憶する

[0169] (c)バッファ 212、カードインターフェース部 213 : SDメモリカード 202から読み出されたデータの RAM211への書き込み、 SDメモリカード 202へ書き込まれるデータの RAM211からの読み出しを行う。

[0170] (d)lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zコマンド Output214a、データ Zレスポンス Input214b、デー夕 Output214c、データ Input214d、ド、ライノ 215a、レシーノ 215b、ド、ライノ 215c 及びレシーバ 215dを含み、これらが図 6に示すように接続されている。なお、ドライバ 215cは、データ信号用伝送線路 207を介して第 2クロック CLKH2を SDメモリカード 202に送信する。

[0171] (e)ドライバ 216 :クロック信号用伝送線路 405を介して、クロック CLKH1を SDメモリカード 202に送信する。

[0172] (2— 2) SDメモリカード

(a) CPU230： SDメモリカード 202でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づ、て実現する。

[0173] (b) Flashメモリ 23 la：ホスト端末 201との間で送受信される各種データを記憶する。

[0174] (c) Flashメモリインターフェース部 23 lb、ノッファ 232、ホストインターフェース部 233 :ホスト端末 201から読み出されたデータの Flashメモリ 231aへの書き込み、ホスト端末 201へ書き込まれるデータの Flashメモリ 231aからの読み出しを行う。

[0175] (d) lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zレスポンス Output234a、データ Zコマンド Input234b、デー夕 Output234c、データ Input234d、ド、ライノ 235a、レシーノ 235b、ド、ライノ 235c 及びレシーバ 235dを含み、これらが図 16示すように接続されている。なお、レシ一ノ 235dは、データ信号用伝送線路 207を介して第 2クロック CLKH2をホスト端末 2 01から受信する。

[0176] (e)レシーバ 236 :第 1クロック CLKH1をホスト端末 201から受信する。

[0177] (f)割込記憶回路 237 : SDメモリカード 402の割込記憶回路 237は、制御信号用伝送線路 206から入力を受けるレシーバ 235bの出力ライン 235blと、データ信号用伝送線路 207から入力を受けるレシーバ 235dの出力ライン 235dlとに接続されている。さらに、割込記憶回路 237は、 CPU230から割込記憶回路 Enable信号が入力され、割込検出信号を CPU230に出力する。ここで、制御信号用伝送線路 206及びデータ信号用伝送線路 207を隣接して伝送するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする（図 9参照)。また、第 1クロック CLKH1の供給が停止されている期間を停止タイムスロットと言うものとする（図 9参照)。停止タイムスロットでは、第 1クロック CLKH1の供給が無いため、 SDメモリカード 202からホスト端末 201へのデータパケットの送信が停止している。割込記憶回路 Enable信号は、基本タイムスロット及び停止タイムスロットにおいてのみ活性ィ匕される。よって、割込記憶回路 237は、割込記憶回路 Enable信号の入力を受けて、基本タイムスロット及び停止タイムスロットにおいてのみ動作可能である。

[0178] 第 1クロック CLKH1の供給が停止することで、ホスト端末 401へのデータパケットの送信が停止する。その後、図 9に示すように、停止タイムスロット（図 9中、期間 A)において、割込記憶回路 237は、ホスト端末 201から、データ信号用伝送線路 207を介して第 2クロック CLKH2の入力を受け、かつ制御信号用伝送線路 206を介して割込コマンド（図 9中、 ITRPT)の入力を受ける。割込記憶回路 237は、第 2クロック CLKH 2をトリガとして割込コマンドをラッチし、割込検出信号を CPU230に出力する。なお、ホスト端末 101から SDメモリカード 102への送信の際の遅延により、第 2クロック CL KH2は第 2カードクロック CLKS2に変化している。よって、実際には、割込記憶回路 237は、第 2カードクロック CLKS2に基づいて割込コマンドを受信する。

[0179] (3)機能構成

図 10は、ホスト端末 201の CPU210及び SDメモリカード 202の CPU230の機能構成図である。

[0180] (3— 1)ホスト端末の CPUの機能構成

(a)第 1クロック生成部、第 1クロック送信部

第 1クロック生成部 250aは、ホスト端末 201と SDメモリカード 202との間でデータを送受信するための基本の第 1クロック CLKH1を生成する。第 1クロック生成部 250a は、 CPU210の各種機能部を第 1クロック CLKH1により制御するため、第 1クロック送信部 251a、タイミング制御部 252、コマンド送信部 256、レスポンス受信部 258、リードデータ受信部 260及びライトデータ送信部 262等に第 1クロック CLKH1を送信する。第 1クロック送信部 251aは、第 1クロック CLKH1をクロック信号用伝送線路 20 5を介して SDメモリカード 202に送信する。

[0181] また、第 1クロック送信部 251aは、コマンド生成部 255の制御により第 1クロック CL KH1の SDメモリカード 202への送信を停止する。

[0182] (b)第 2クロック生成部、第 2クロック送信部

第 2クロック生成部 250bは、第 1クロック CLKH1とは異なる第 2クロック CLKH2を生成する。第 2クロック送信部 251bは、コマンド生成部 255の制御に基づいて第 2クロック送信部 25 lbを、データ信号用伝送線路 207を介して SDメモリカード 202に送信する。

[0183] (b)タイミング制御部、パラメータ記憶部

ノメータ記憶部 254は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

[0184] タイミング制御部 252は、後述のリードデータ受信部 260からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部 252は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第 1クロック CLKH1に基づいて順にカウントし、カウント値をリードデータ受信部 260に送信する。

[0185] (d)コマンド生成部、コマンド送信部

コマンド生成部 255は、 SDメモリカード 202に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、 SDメモリカード 202にデータを書き込むためのライトコマンド、 SDメモリカード 202からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。コマンド送信部 256は、制御信号用伝送線路 206を介して、リードコマンド及びライトコマンド等の各種コマンドを SDメモリカード 202に第 1クロック CLKH1に基づいて送信する。

[0186] ここで、リード時には、ホスト端末 201は、 SDメモリカード 202から制御信号用伝送線路 206及びデータ信号用伝送線路 207を介して連続的にデータフラグメントを受信し、リードデータを受信している。リード割込コマンドは、このような場合に、 SDメモリカード 202に送信され、リードデータの送信を停止するコマンド (割込信号)である。コマンド生成部 255は、例えば SDメモリカード 202から送信されたリードデータの RA M211への書き込みが遅れている等、ホスト端末 201の状況を判断し、リード割込コマンドを送信するか否かを判断する。そして、コマンド生成部 255は、リード割込コマンドの送信が必要と判断すると、第 1クロック CLKH1の SDメモリカード 202への送信を停止するように第 1クロック送信部 251aを制御し、第 2クロック CLKH2の SDメモリカード 202への送信を開始するように第 2クロック送信部 251bを制御する。また、第 1 クロック CLKH1の送信が停止した後、コマンド送信部 256は制御信号用伝送線路 2 06を介してリード割込コマンドを SDメモリカード 202に送信する。

[0187] (e)レスポンス受信部

レスポンス受信部 258は、ホスト端末 201が送信したコマンドに対するレスポンスを SDメモリカード 202から受信する。

[0188] (f)リードデータ受信部、リードデータ生成部

リードデータ受信部 260は、制御信号用伝送線路 206及びデータ信号用伝送線路 207を介して、 SDメモリカード 202からデータパケットを第 1クロック CLKH1に基づいて受信する。また、リードデータ受信部 260は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部 252から受信している。このカウント値に基づいて、リードデータ受信部 260は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

[0189] リードデータ生成部 259は、データパケット内のデータフラグメントからリードデータを生成し、 RAM211に記憶させる。

[0190] (g)送信データ生成部、ライトデータ送信部

送信データ生成部 261は、ライトコマンドが生成されると、 SDメモリカード 202に書き込むためのライトデータを RAM211から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。

[0191] ライトデータ送信部 262は、第 1クロック CLKH1に基づいて、制御信号用伝送線路 206及びデータ信号用伝送線路 207を介して、データパケットを SDメモリカード 202 に送信する。

[0192] (3— 2) SDメモリカードの CPUの機能構成

(a)第 1クロック受信部、第 2クロック受信部

第 1クロック受信部 270aは、クロック信号用伝送線路 205を介してホスト端末 201から第 1クロック CLKH1を受信する。第 2クロック受信部 270bは、データ信号用伝送線路 207を介してホスト端末 201から第 2クロック CLKH2を受信する。なお、ホスト端末 201から SDメモリカード 202への送信の際の遅延により、第 1クロック CLKH1は第 1 カードクロック CLKS1に、第 2クロック CLKH2は第 2カードクロック CLKS2に変化している。第 1クロック受信部 270aは、タイミング制御部 270、コマンド受信部 277、レスポンス送信部 278、リードデータ送信部 279及びライトデータ受信部 281等に第 1力一ドクロック CLKS1を送信する。第 2クロック受信部 270bは、コマンド受信部 277に第 2カードクロック CLKS2を送信する。 [0193] (b)タイミング制御部、パラメータ記憶部

ノメータ記憶部 274は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶して、る。

[0194] タイミング制御部 272は、後述のライトデータ受信部 281からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部 272は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第 1カードクロック CLKS1に基づいて順にカウントし、カウント値をライトデータ受信部 281に送信する。

[0195] (c)コマンド受信部

コマンド受信部 277は、制御信号用伝送線路 206を介して各種コマンドを第 1カードクロック CLKS1に基づいてホスト端末 201から受信する。また、コマンド受信部 277 は、リード割込コマンドを第 2カードクロック CLKS2に基づいて受信する。

[0196] (d)レスポンス生成部、レスポンス送信部

レスポンス生成部 275は、ホスト端末 201からの各種コマンドに対するレスポンスを生成する。

[0197] レスポンス送信部 278は、コマンド受信部 277がホスト端末 201から各種コマンドを受信すると、制御信号用伝送線路 206を介してホスト端末 201にレスポンスを送信する。

[0198] (e)ライトデータ受信部、ライトデータ生成部

ライトデータ受信部 281は、制御信号用伝送線路 206及びデータ信号用伝送線路 207を介して、ホスト端末 201からのデータパケットを第 1カードクロック CLKS1に基づいて受信する。また、ライトデータ受信部 281は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部 272から受信している。このカウント値に基づいて、ライトデータ受信部 281は、データパケット内のデータフラグメントを損失することなく正確に受信することができる

[0199] ライトデータ生成部 282は、複数のデータフラグメントからライトデータを生成し、 Fla shメモリ 23 laに記 '慮させる。 [0200] (f)送信データ生成部、リードデータ送信部

送信データ生成部 280は、コマンド受信部 277がホスト端末 201からリードコマンドを受信すると、ホスト端末 201に送信するためのリードデータを Flashメモリ 23 laから読み出し、複数のデータパケットを生成する。データパケットは、ヘッダ情報、データフラグメント及びフッタ情報を含んで生成される。

[0201] リードデータ送信部 279は、第 1カードクロック CLKS1に基づいて、データパケットを制御信号用伝送線路 206及びデータ信号用伝送線路 207を介してホスト端末 20 1に送信する。

[0202] (4)処理の流れ

以下に説明する処理を開始するにあたって、ホスト端末 201から SDメモリカード 10 2に第 1クロック CLKH1が送信されている。

[0203] (4 1)リード時

図 11は、第 1実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

[0204] ステップ Sl、 S2 :ホスト端末 201のコマンド生成部 255は、 SDメモリカード 202からリードデータを読み出すためのリードコマンドを生成する。ホスト端末 201のコマンド送信部 256は、リードコマンドを制御信号用伝送線路 206を介して SDメモリカード 20 2に送信する（ステップ Sl)。 SDメモリカード 202のコマンド受信部 277はリードコマンドを受信する (ステップ S 2)。

[0205] ステップ S3、 S4 : SDメモリカード 202のレスポンス送信部 278は、リードコマンドに対するレスポンスを、制御信号用伝送線路 206を介してホスト端末 201に送信する（ステップ S3)。ホスト端末 201のレスポンス受信部 258はレスポンスを受信する（ステツプ S4)。

[0206] ステップ S5、 S6： SDメモリカード 202の送信データ生成部 280は、リードコマンドの受信に応じて、 Flashメモリ 231aからリードデータを読み出してデータパケットを生成する。 SDメモリカード 202のリードデータ送信部 279は、制御信号用伝送線路 206 及びデータ信号用伝送線路 207を介してデータパケットをホスト端末 201に送信する (ステップ S5)。ホスト端末 201のリードデータ受信部 260は、 SDメモリカード 202からデータパケットを受信する (ステップ S6)。このとき、ホスト端末 201のタイミング制御部 252は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部 260に送信している。

[0207] その後、リードデータ生成部 259は、データフラグメントからリードデータを生成し、 RAM211に記憶させる。

[0208] ステップ S7、 S8 :ホスト端末 201のコマンド生成部 255は、リード割込コマンドの送信を行うか否かを判断し、送信する場合 (Yes)にはリード割込コマンドを生成する。リード割込コマンドの送信を行わない場合 (No)には、ホスト端末 201のリードデータ受信部 260はさらにデータパケットを受信する。

[0209] ステップ S9〜S11 :ホスト端末 201のコマンド生成部 255は、第 1クロック CLKH1 の SDメモリカード 202への送信を停止し (ステップ S9)、かつ第 2クロック CLKH2及びリード割込コマンドを SDメモリカード 202に送信する（ステップ S10、 Sl l)。

[0210] ステップ S12、 S13 : SDメモリカード 202のコマンド受信部 277は、リード割込コマンドを第 2カードクロック CLKS2に基づいて受信する。

[0211] ステップ S14、 S15 : SDメモリカード 202のレスポンス送信部 278は、制御信号用伝送線路 206を介して、リード割込コマンドに対するレスポンスをホスト端末 201に送信する（ステップ S14)。ホスト端末 201のレスポンス受信部 258は、 SDメモリカード 202 からレスポンスを受信する（ステップ S 15)。

[0212] ステップ S16 : SDメモリカード 202のリードデータ送信部 279は、データパケットの送信を停止する (ステップ S 16)。

[0213] その後、ホスト端末 201から SDメモリカード 202にリードコマンドが再び送信されると、 SDメモリカード 202は制御信号用伝送線路 206及びデータ信号用伝送線路 20 7を介してデータパケットの送信を再開する。

[0214] (5)作用効果

上記第 1実施例によれば、ホスト端末 201が第 1クロック CLKH1の SDメモリカード 202への供給を停止すると、 SDメモリカード 202からのデータパケットの送信が停止する。このようにしてホスト端末 201がデータパケットの送信を停止し、リード割込コマンド及び第 2クロック CLKH2を SDメモリカード 202に送信する。つまり、ホスト端末 2 01がリード割込コマンド及び第 2クロック CLKH2を任意の時間に送信することが可能であり、データパケット間に、リード割込コマンド及び第 2クロック CLKH2を送信するための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、 SDメモリカード 202からのデータパケットの送信が停止した後に、データパケットが伝送されていた伝送線路を介してリード割込コマンド及び第 2クロックを送信する。よって、データパケット内のデータフラグメントの損失を防止することができる。

[0215] (第 2実施例）

(1)概要

図 12は、第 2実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第 2実施例では、ホスト端末 201が、第 1クロック CLKH1の送信を停止する（図 12の期間 A (停止タイムスロット）を参照）。これにより、ホスト端末 201から SDメモリ力ード 202に割込要求 (例えば、後述のリード割込要求）を通知する。このとき、第 1クロック CLKH1の送信停止により、 SDメモリカード 202からのデータパケットの送信が停止している。

[0216] (2)ハードウェア構成

以下に、再び図 7を用いて、ホスト端末 201及び SDメモリカード 202のハードウェア構成について説明する。ホスト端末 201及び SDメモリカード 202は、図 7に示すノヽードウエア構成と、後述の図 13に示す CPU210の機能構成との協働により、後述する各種機能を実現する。

[0217] (2— 1)ホスト端末

第 2実施例のホスト端末 201のハードウェア構成は、 CPU210が第 1クロック CLK HIのみを SDメモリカード 202に送信する点を除いて、第 1実施例のホスト端末 201 と同様であるので説明を省略する。

[0218] (2— 2) SDメモリカード

第 2実施例のホスト端末 201のハードウェア構成は、割込検出カウンタ 337を除いて第 1実施例の SDメモリカード 202と同様であるので、割込検出カウンタ 337以外の説明を省略する。 [0219] 割込検出カウンタ 337は、 CPU230から内部クロックが入力され、またカードクロック CLKSが入力され、割込検出信号を出力する。内部クロックは、 SDメモリカード 20 2が有するクロックであり、第 1クロック CLKH1、カードクロック CLKS及び第 1クロック CLKH1に基づくクロックとは異なるクロックであり、かつ第 1クロック CLKH1等から分周して生成されるクロックでもない。よって、第 1クロック CLKH1の供給が停止しても、内部クロックは停止しない。また、内部クロックは、第 1クロック CLKH1よりも低い周波数のクロックである。

[0220] 割込検出カウンタ 337は、内部クロックをカウントしており、カウント値は第 1クロック C LKH1の供給によりリセットされる。つまり、第 1クロック CLKH1に基づくカードクロック CLKSが割込検出カウンタ 337に入力され、このカードクロック CLKSにより内部クロックのカウント値がリセットされる。しかし、第 1クロック CLKH1の供給が停止すると、内部クロックのカウント値がリセットされること無くカウントアップされる。

[0221] ここで、第 1クロック CLKH1の供給が停止されている期間を停止タイムスロット（図 1 2中、期間 A)と言うものとする。停止タイムスロットでは、第 1クロック CLKH1の供給が無いため、 SDメモリカード 202からホスト端末 201へのデータパケットの送信が停止している。この停止タイムスロットの長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末 201から SDメモリカード 202に通知される。なお、制御信号用伝送線路 206及びデータ信号用伝送線路 207を隣接して伝送するデータパケット〖こおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする。

[0222] 図 12において、停止タイムスロットを除く期間では、ホスト端末 201は SDメモリカード 202に第 1クロック CLKH1を供給している。よって、割込検出カウンタ 337による内部クロックのカウント値は、第 1クロック CLKH1の供給によりリセットされ" 0"である。一方、停止タイムスロットでは、ホスト端末 201は第 1クロック CLKH1の供給を停止している。よって、内部クロックのカウント値がカウントアップされ" 0"より大きくなる。この力ゥント値が割込検出信号として CPU230に送信され、 CPU230はカウント値が所定値を超えることに基づいて、ホスト端末 201が割込要求を出力したことを認識する。

[0223] (3)機能構成図 13は、ホスト端末 201の CPU210及び SDメモリカード 202の CPU230の機能構成図である。第 2実施例では、第 1実施例のように第 2クロック生成部 250b、第 2クロック送信部 251b、第 2クロック受信部 270bは設けられていない。また、第 1実施例と同一の符号番号は同一の機能構成であり、以下に説明する機能構成を除いて第 1 実施例と同様であるので説明を省略する。

[0224] (3— 1)ホスト端末の CPUの機能構成

(a)第 1クロック生成部、第 1クロック送信部

第 2実施例の第 1クロック生成部 350及び第 1クロック送信部 351は、第 1実施例の第 1クロック生成部 250a及び第 1クロック送信部 251aの構成と同様であり説明を省略する。なお、第 1クロック送信部 351は、割込要求通知部 356の制御により第 1クロック CLKH1の SDメモリカード 202への送信を停止する。

[0225] (b)コマンド生成部

第 2実施例のコマンド生成部 355は、第 1実施例のコマンド生成部 255とほぼ同様の構成であるので、以下に簡単に説明する。コマンド生成部 355は、リードコマンド、ライトコマンドなどの各種コマンドを生成する。なお、コマンド生成部 355は、リード割込みコマンド等の割込コマンドは生成しな、。

[0226] (c)割込要求通知部

割込要求通知部 356は、ホスト端末 201の状況に応じて、 SDメモリカード 202からのデータ送信に対して割込が必要かどうかを判断し、第 1クロック CLKH1の送信を停止するか否かを決定する。

[0227] ここで、リード時には、ホスト端末 201は、 SDメモリカード 202から連続的にデータパケットを受信し、リードデータを受信している。ここで、割込要求通知部 356は、例えば SDメモリカード 202から送信されたリードデータの RAM211への書き込みが遅れている等、ホスト端末 201の状況を判断し、 SDメモリカード 202からのリードデータの送信を停止する必要がある力否力、つまりホスト端末 201がリード割込要求を行う必要があるカゝ否かを判断する。そして、割込要求通知部 356は、リードデータの送信を停止する必要があると判断すると、停止タイムスロット（図 9の期間 A)の長さ分だけ、第 1クロック CLKH1の SDメモリカード 202への送信を停止するように第 1クロック送信部 351を制御する。また、停止タイムスロットの期間 Aが経過すると、割込要求通知部 356は、第 1クロック CLKH1の送信を再開するように第 1クロック送信部 351を制御する。

[0228] (3— 2) SDメモリカードの CPUの機能構成

(a)第 1クロック受信部

第 2実施例の第 1クロック受信部 370は、第 1実施例の第 1クロック受信部 270aの構成と同様であり説明を省略する。

[0229] (b)内部クロックカウント部、割込要求認識部

内部クロックカウント部 384は、内部クロックを生成し、割込検出カウンタ 337に送信する。なお、内咅クロックは、第 1クロック CLKH1、カード、クロック CLKS及び第 1クロック CLKH1〖こ基づくクロックとは異なるクロックであり、かつ第 1クロック CLKH1等から分周して生成されるクロックでもない。また、内部クロックカウント部 384は、通信開始時にホスト端末 201から停止タイムスロット（図 9の期間 A)の長さを受信しており、この停止タイムスロットの期間 Aと内部クロックとに基づいて、所定値を決定する。所定値とは、ホスト端末 201から SDメモリカード 202への第 1クロック CLKH1の供給が、停止しているカゝ否かを判断するための判断基準値である。

[0230] また、内部クロックカウント部 384は、割込検出カウンタ 337から割込検出信号を受信し、ホスト端末 201が第 1クロック CLKHの送信を停止したカゝ否かを検出する。ここで、割込検出信号には、内部クロックのカウント値が含まれている。このカウント値は、割込検出カウンタ 337が第 1クロック CLKHの入力を受けることでリセットされる。よつて、内部クロックカウント部 384は、カウント値が前述の所定値を超えているか否かを判定し、超えていれば第 1クロック CLKH1の供給が停止していると判断する。

[0231] 割込要求認識部 385は、内部クロックカウント部 384の判定結果を受信する。ここで、第 1クロック CLKH1の供給が停止しているとの判定結果を受信した場合は、割込要求認識部 385は、ホスト端末 201がリード割込要求を出力していると認識する。割込要求認識部 385は、認識結果をリードデータ送信部 379及びレスポンス送信部 27 8に送信する。

[0232] (c)リードデータ送信部リードデータ送信部 379は、カードクロック CLKSに基づいて、データパケットを制御信号用伝送線路 206及びデータ信号用伝送線路 207を介してホスト端末 201〖こ送信する。また、リードデータ送信部 379は、ホスト端末 201がリード割込要求を出力しているとの認識結果を割込要求認識部 385から受信すると、ホスト端末 201へのリードデータの送信を停止する。

[0233] (4)処理の流れ

以下に説明する処理を開始するにあたって、ホスト端末 201から SDメモリカード 20 2に第 1クロック CLKH1が送信されている。

[0234] (4 1)リード時

図 14は、第 2実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

[0235] ステップ Sl、 S2 :ホスト端末 201のコマンド生成部 355は、 SDメモリカード 202からリードデータを読み出すためのリードコマンドを生成する。ホスト端末 201のコマンド送信部 256は、リードコマンドを制御信号用伝送線路 206を介して SDメモリカード 20 2に送信する（ステップ Sl)。 SDメモリカード 202のコマンド受信部 277はリードコマンドを受信する (ステップ S 2)。

[0236] ステップ S3、 S4 : SDメモリカード 202のレスポンス送信部 278は、制御信号用伝送線路 206を介して、リードコマンドに対するレスポンスをホスト端末 201に送信する (ステツプ S3)。ホスト端末 201のレスポンス受信部 258はレスポンスを受信する（ステツプ S4)。

[0237] ステップ S5、 S6： SDメモリカード 202の送信データ生成部 280は、リードコマンドの受信に応じて、 Flashメモリ 231aからリードデータを読み出してデータパケットを生成する。 SDメモリカード 202のリードデータ送信部 379は、制御信号用伝送線路 206 及びデータ信号用伝送線路 207を介してデータパケットをホスト端末 201に送信する (ステップ S5)。ホスト端末 201のリードデータ受信部 260は、 SDメモリカード 202からデータパケットを受信する (ステップ S6)。このとき、ホスト端末 201のタイミング制御部 252は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部 260に送信している。 [0238] その後、リードデータ生成部 259は、データフラグメントからリードデータを生成し、 RAM211に記憶させる。

[0239] ステップ S7、 S8 :ホスト端末 201の割込要求通知部 356は、ホスト端末 201がリード割込要求を行う必要があるか否力、つまり、 SDメモリカード 202からのリードデータの送信を停止する必要があるか否かを判断する。リード割込要求を行う場合 (Yes)、割込要求通知部 356は、 SDメモリカード 202への第 1クロックの送信を停止させるように第 1クロック送信部 351を制御する。リード割込要求を行わない場合 (No)、ホスト端末 201のリードデータ受信部 260はさらにデータパケットを受信する。

[0240] ここで、ホスト端末 201が第 1クロック CLKH1の送信を停止する停止タイムスロット（図 9の期間 A)の長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末 201から SDメモリカード 202に通知される。 SDメモリカード 202の内部クロック力ゥント部 384は、この停止タイムスロットの期間 Aと内部クロックとに基づいて、所定値を決定する。

[0241] ステップ S9、 S 10 :内部クロックカウント部 384は、割込検出カウンタ 337から割込検出信号を受信している。内部クロックカウント部 384は、割込検出信号に含まれる内部クロックのカウント値が所定値以上であるか否かを判定し、判定結果を割込要求認識部 385に送信する。割込要求認識部 385は、カウント値が所定値以上である場合は、ホスト端末 201がリード割込要求を出力していると認識する。

[0242] ステップ S11〜S13 :停止タイムスロットの期間 Aが経過すると、割込要求通知部 35 6は、第 1クロック CLKH1の送信を再開するように第 1クロック送信部 351を制御する。第丄クロック送信部 ₃₅₁は、第 1クロック CLKH1の送信を再開する (ステップ Sl l)。 SDメモリカード 202のレスポンス送信部 379は、ホスト端末 201がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路 206を介してホスト端末 201にレスポンスを送信する（ステップ S12)。ホスト端末 201のレスポンス受信部 2 58は、 SDメモリカード 202からレスポンスを受信する（ステップ S 13)。

[0243] ステップ S14 : SDメモリカード 202のリードデータ送信部 379は、データパケットの送信を停止する。

[0244] その後、ホスト端末 201から SDメモリカード 202にリードコマンドが再び送信されると、 SDメモリカード 202は制御信号用伝送線路 206及びデータ信号用伝送線路 20 7を介してデータパケットの送信を再開する。

[0245] (5)作用効果

上記第 2実施例によれば、ホスト端末 201が第 1クロックの SDメモリカード 202への供給を停止すると、 SDメモリカード 202からのデータパケットの送信が停止する。このようにしてホスト端末 201がデータパケットの送信停止を制御し、これにより SDメモリカード 202は割込要求を認識する。つまり、ホスト端末 201は、任意の時間に SDメモリカード 202に割込要求を認識させることが可能であり、データパケット間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

[0246] (変形例）

(1)

本実施形態の第 1実施例、第 2実施例において、制御信号用伝送線路 206及びデータ信号用伝送線路 207を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無、。 V、ずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されて、るフッタ情報及びフッタ情報に基づ、て、データフラグメントのみを伝送するようにすれば良い。

[0247] 例えば、制御信号用伝送線路 206では第 1データフラグメントを伝送する力第 1データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路 207では、フッタ情報、第 2データフラグメント及びフッタ情報を含むデータパケットが伝送される。第 1データフラグメントのビット長は、データパケットの第 2データフラグメントのビット長と同一である。第 1データフラグメントを、データパケットのヘッダ情報及びフッタ情報を用いて伝送する。このとき、第 1データフラグメントは第 2データフラグメントに同期して伝送される。

[0248] (2)

上記第 1及び第 2実施例では、送信側からデータを受信しているときに、送信側からのデータパケットの送信を停止させる場合について説明した。上記第 1及び第 2実施例は、その他、送信側力もデータを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。

[0249] (3)

[0250] (4)

上記において、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。また、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、 1本の伝送線路を介したデータ伝送への適用も可能である。

[0251] (5)

上記では、制御信号用伝送線路及びデータ信号用伝送線路を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づ、て各伝送線路に伝送されれば良、。

[0252] (6)

上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えば SDメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末 201と SDメモリカード 202との通信開始時に、これらの情報を相互に取得するようにしても良い。

[0253] (7)

制御信号用伝送線路 206及びデータ信号用伝送線路 207は、一対の 2本の差動伝送線路であっても良い。

[0254] (8)

上記では、各データフラグメントのビット長がヘッダ情報に記載されて、る構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、ノラメータ記憶部にデータフラグメントのビット長を格納しておけば良ぐデータパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。

[0255] (9)

上記本実施形態の第 1実施例では、割込コマンドの送信により即座にデータの伝送が中止されるのが好ましいため、割込コマンドは 1個の第 1タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込コマンドのビット長が第 1タイムスロット長を超える場合は、割込コマンドを複数に分割し、複数の第 1タイムスロットを用いて送信しても良い。

[0256] (10)

[0257] (11)

前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプロダラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ノヽードディスク、 CD— ROMゝ MO、 DVDゝ DVD— ROMゝ DVD— RAMゝ BD (Blu e-ray Disc)、半導体メモリを挙げることができる。

[0258] 前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよ、。

[0259] <第 3実施形態例 >

(1)概要図 15は、本発明の第 3実施形態例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末 401である送受信装置と SD (Secure Digital)メモリカード 402である送受信装置とが、 2本一対の差動伝送線路を介して接続される。本実施形態の通信システムには、後述の動的インピーダンス回路及びインピーダンス回路により一対の差動伝送線路に所定の電位差が発生することで信号を伝送する、一般的な電流駆動型差動伝送方式が用いられている。差動伝送線路には、クロック信号用伝送線路 405、制御信号用伝送線路 406及びデータ信号用伝送線路 407 が含まれる。クロック信号用伝送線路 405は、ホスト端末 401及び SDメモリカード 40 2間の通信に用いられる後述のクロック CLKHを、ホスト端末 401から SDメモリカード 402に伝送するために用いられる。制御信号用伝送線路 406は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末 401 及び SDメモリカード 402間で送受信するために用いられる。データ信号用伝送線路 407は、ホスト端末 401及び SDメモリカード 402間でデータを送受信するために用いられる。

[0260] 図 16は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図 16中、 ReadCMD)やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図 16中、 Res)がホスト端末 401及び SDメモリカード 402 間で送受信された後、データ（図 16中、 DATA)の伝送が行われる。

[0261] また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図 16に示すようにデータの伝送にはデータ信号用伝送線路 407だけでなく制御信号用伝送線路 406も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路 406及びデータ信号用伝送線路 407を介して伝送されるデータフラグメントには、フッタ情報及びフッタ情報が付加されてヽる。つまり、制御信号用伝送線路 406及びデータ信号用伝送線路 407では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

[0262] ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。へッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、 CRC (Cyclic Redundancy Check:巡回冗長検査 )ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれてヽても良い。

[0263] 本実施形態では、制御信号用伝送線路 406におヽて隣接して伝送されるデータパケット内のデータフラグメント間において、受信側が制御信号用伝送線路 406の信号振幅を変化させる。これにより、受信側から送信側に割込要求 (後述のリード割込要求及びライト割込要求を含む。）を通知する。ここで、データフラグメント間の間隔は、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義され、以下の本実施形態では拡張タイムスロットと言うものとする（図 16参照)。また、後述の基本タイムスロットは、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

[0264] なお、データ信号用伝送線路 407は、 1本に限られず複数設けられても良い。

[0265] (2)ハードウェア構成

以下に、再び図 15を用いて、ホスト端末 401及び SDメモリカード 402のハードゥエァ構成について説明する。ホスト端末 401及び SDメモリカード 402は、図 15に示すハードウェア構成と、後述の図 21に示す CPU410の機能構成との協働により、後述する各種機能を実現する。

[0266] (2— 1)ホスト端末

(a) CPU410 :ホスト端末 401のその他の RAM411、ノッファ 412、カードインタ一フェース部 413及び IZOバッファ等を制御する。そして、ホスト端末 401でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

[0267] (b)RAM411 : SDメモリカード 402との間で送受信される各種データを記憶する [0268] (c)バッファ 412、カードインターフェース部 413 : SDメモリカード 402から読み出されたデータの RAM411への書き込み、 SDメモリカード 402へ書き込まれるデータの RAM411からの読み出しを行う。

[0269] (d)lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zコマンド Output414a、データ Zレスポンス Input414b、データ Output414c、データ Input414d、ドライノく 415a、レシーバ 415b、ドライバ 415c 、レシーノ 415d、動的インピーダンス回路 417、インピーダンス回路 418及び電位差検出回路 419を含み、これらが図 15に示すように接続されている。ドライバ 415a、レシーバ 415b、ドライバ 415c及びレシーバ 415dは、差動伝送線路である制御信号用伝送線路 406又はデータ信号用伝送線路 407に接続されている。

[0270] 動的インピーダンス回路 417は、制御信号用伝送線路 406の 2本の差動伝送路 40 6a及び 406bそれぞれに接続されている。動的インピーダンス回路 417は、 CPU41 0からの割込要求に基づいて、制御信号用伝送線路 406の信号振幅を変化させる。図 17は、動的インピーダンス回路 417の構成図である。図 17に示すように、動的インピーダンス回路 417では、複数のスィッチ回路 SW及び終端抵抗のセットと、スィッチ制御回路 417aとを有している。そして、スィッチ制御回路 417aが、後述の割込要求により制御され、所定のスィッチ回路 SW及び終端抵抗のセットと接続される。これにより、差動伝送路 406a及び 406bにより構成される制御信号用伝送線路 406の信号振幅値が変化する。例えば、動的インピーダンス回路 417は、割込要求を受信していない場合はインピーダンスを 100 Ωに制御し、割込要求を受信している場合はインピーダンスを 10 Ωに制御する。ここで、制御信号用伝送線路 406に接続されているドライバ 415aにより 1mAの定電流が駆動されるとする。割込要求の受信によりインピ一ダンスが 100 Ωから 10 Ωに変化すると、制御信号用伝送線路 406の信号振幅は、同相電位 Vcomを基準とする ± lOOmVのスイングから ± 10mVのスイングに変化する。

[0271] 電位差検出回路 419は、所定の基準電圧 Vrefの入力を受け、制御信号用伝送線路 406の信号振幅の変化を検出し、 CPU410に検出結果として割込検出信号を出力する。図 18は、電位差検出回路の構成図である。電位差検出回路 419は、比較器 419a、 419bと、 OR回路 419cとを有する。比較器 419a、 419bは、制御信号用伝送線路 406の 2本の差動伝送路 406a及び 406bそれぞれに接続されており、また基準電圧 Vref及びクロック CLKHが入力されている。比較器 419a及び 419bは、クロック CLKHをトリガにして、差動伝送路 406a及び 406bの電位力基準電圧 Vrefよりも高いか低いかを検出する。比較器 419a及び 419bは、差動伝送路 406a及び 406b の電位が基準電圧 Vre;fよりも高、場合には Highを保持し、低、場合は Lowを保持する。比較器 419a及び 419bは、 OR回路 419cに接続されており、保持している値力 SOR回路 419cに入力される。そして、 OR回路 419cの出力が割込検出信号として CPU410に入力される。ここで、例えば、基準電圧 Vrefが同相電位 Vcomに対して 50mV高いとする。 SDメモリカード 402が割込要求を出力しておらず、制御信号用伝送線路 406の信号振幅が ± lOOmVのスイングの場合、差動伝送路 406a及び 40 6bのいずれかの電位は基準電圧 Vrefよりも高いため、 OR回路 419cの出力は High となる。一方、 SDメモリカード 402が割込要求を出力しており、制御信号用伝送線路 406の信号振幅が士 10mVのスイングとなって!/、る場合、差動伝送路 406a及び 40 6b両方の電位が基準電圧 Vre;fよりも低いため、 OR回路の出力は Lowとなる。結局、 SDメモリカード 402が割込要求を出力し、制御信号用伝送線路 406の信号振幅が ± 100mVから ± 10mVに低下すると、 OR回路 419cの出力は Highから Lowに変化し、割込検出信号として CPU410に入力される。 CPU410は、割込検出信号のこの変化に基づいて、 SDメモリカード 402による割込要求の出力の有無を判断する。

[0272] インピーダンス回路 418は、データ信号用伝送線路 407のインピーダンスを調整している。

[0273] (e)ドライバ 416：差動伝送線路であるクロック信号用伝送線路 405を介して、クロック CLKHを SDメモリカード 402に送信する。

[0274] (2— 2) SDメモリカード

(a) CPU430： SDメモリカード 402でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づ、て実現する。

[0275] (b) Flashメモリ 43 la：ホスト端末 401との間で送受信される各種データを記憶する。 [0276] (c) Flashメモリインターフェース部 43 lb、ノッファ 432、ホストインターフェース部 433 :ホスト端末 401から読み出されたデータの Flashメモリ 431aへの書き込み、ホスト端末 401へ書き込まれるデータの Flashメモリ 431aからの読み出しを行う。

[0277] (d) lZOバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。 I/O ノッファは、データ Zレスポンス Output434a、データ Zコマンド Input434b、データ Output434c、データ Input434d、ドライノく 435a、レシーバ 435b、ドライバ 435c 及びレシーバ 435d、動的インピーダンス回路 437、インピーダンス回路 438及び電位差検出回路 439を含み、これらが図 15に示すように接続されている。ドライバ 435 a、レシーバ 435b、ドライバ 435c及びレシーノ 435dは、差動伝送線路である制御信号用伝送線路 406又はデータ信号用伝送線路 407に接続されている。

[0278] 動的インピーダンス回路 437は、制御信号用伝送線路 406の 2本の差動伝送路 40 6a、 406bそれぞれに接続されている。動的インピーダンス回路 437は、 CPU430力らの割込要求に基づいて、制御信号用伝送線路 406の信号振幅を変化させる。動的インピーダンス回路 437の構成は、前述の図 17と同様であるので説明を省略する (符号番号は図 17中の括弧内を参照)。

[0279] 電位差検出回路 439は、所定の基準電圧 Vrefの入力を受け、制御信号用伝送線路 406の信号振幅の変化を検出し、 CPU430に検出結果を出力する。電位差検出回路 439の構成は、クロック CLKSが入力される点を除、て前述の図 18と同様であるので説明を省略する (符号番号は図 18中の括弧内を参照)。ホスト端末 401が割込要求を出力し、制御信号用伝送線路 406の信号振幅が ± lOOmVから ± 10mV に低下すると、電位差検出回路 439の OR回路 439cの出力は Highから Lowに変化し、割込検出信号として CPU430に入力される。 CPU430は、割込検出信号のこの変化に基づいて、ホスト端末 401による割込要求の出力の有無を判断する。

[0280] インピーダンス回路 438は、データ信号用伝送線路 407のインピーダンスを調整している。

[0281] (e)レシーバ 436、インピーダンス回路 440 :インピーダンス回路 440は、差動伝送線路であるクロック信号用伝送線路 405のインピーダンスを制御し、レシーバ 436 は、クロック信号用伝送線路 405を介して、クロック CLKHをホスト端末 401から受信する。

[0282] (2— 3)割込要求出力時の動作

本実施形態では、送信側から受信側にデータパケットが連続的に伝送されて、る場合に、データフラグメント間である拡張タイムスロットにおいて、受信側が割込要求を出力する。ホスト端末 401が SDメモリカード 402からリードデータを受信している場合に、ホスト端末 401がリード割込要求を出力した場合を例に挙げ、動的インピーダンス回路 417及び電位差検出回路 439の動作について説明する。図 19はリード割込要求が出力された場合の制御信号用伝送線路 406の状態及び割込検出信号の状態を示すフローチャートであり、図 20は制御信号用伝送線路 406、動的インピーダンス回路 417、電位差検出回路 439及び割込検出信号の出力状態等を説明する説明図である。

[0283] (a)データパケットの受信

図 19を参照すると、ホスト端末 401は、制御信号用伝送線路 406を介して SDメモリカード 402からリードデータのデータパケットを受信している。このとき、ホスト端末 40 1はリード割込要求を出力しておらず、制御信号用伝送線路 406の状態は図 20に示す時間 tl〜t7の状態にある。この時間 tl〜t7では、動的インピーダンス回路 417は前述の通りインピーダンスを 100 Ωに制御しており、制御信号用伝送線路 406の信号振幅は同相電位 Vcomを基準とする ± 100mVとなっている。よって、 SDメモリ力ード 402の電位差検出回路 439では、比較器 439a、 439bのいずれかの出力は Hig h (H)となり、 OR回路 419cの出力である割込検出信号は High (H)となる。なお、図 19では、制御信号用伝送線路 406のみを図示している力ホスト端末 401は、データ信号用伝送線路 407を介しても同様にデータパケットを受信して、る。

[0284] (b)リード割込要求の送信

次に、ホスト端末 401の CPU410は、 SDメモリカード 402からのデータパケットの送信を停止するために、リード割込要求を出力する。このときの制御信号用伝送線路 4 06の状態は図 20に示す時間 t8、 t9に相当する。

[0285] なお、ホスト端末 401の CPU410は、制御信号用伝送線路 406の拡張タイムスロットにおいて、リード割込要求を出力する。拡張タイムスロットは、図 19に示すように、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される。本実施形態では電流駆動型差動伝送方式を用いているため、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、により定義される基本タイムスロット（図 19参照）においても、制御信号用伝送線路 406は High又は Lowのいずれかの状態にある。

[0286] リード割込要求は、ホスト端末 401の CPU410からホスト端末 401の動的インピーダンス回路 417に入力される。動的インピーダンス回路 417は、前述の通りリード割込要求の受信によりインピーダンスを 100 Ωから 10 Ωに変化させる。このとき、図 19 及び図 20に示すように、制御信号用伝送線路 406の信号振幅は、同相電位 Vcom を基準とする士 lOOmVのスイング（200mVの信号振幅）から ± 10mVのスイング（2 OmVの信号振幅）に変化する。よって、 SDメモリカード 402の電位差検出回路 439 では、比較器 439a、 439b両方の出力が Low(L)となり、 OR回路 419cの出力である割込検出信号は Low (L)となる。この Highから Lowに変化した割込検出信号が、 SDメモリカード 402の CPU430に人力される。 SDメモリカード 402の CPU430は、この割込検出信号に基づいて、ホスト端末 401がリード割込要求を出力したことを認識し、レスポンス（図 19中、 Res)をホスト端末 401に送信する。

[0287] (3)機能構成

図 21は、ホスト端末 401の CPU410及び SDメモリカード 402の CPU430の機能構成図である。

[0288] (3— 1)ホスト端末の CPUの機能構成

(_a)クロック生成咅、クロック送信咅

クロック生成部 450は、ホスト端末 401と SDメモリカード 402との間でデータを送受信するための基本のクロック CLKHを生成する。クロック生成部 450は、 CPU410の各種機能部をクロック CLKHにより制御するため、クロック送信部 451、タイミング制御部 452、コマンド送信部 456、レスポンス受信部 458、リードデータ受信部 460、ライトデータ送信部 462、割込要求通知部 463及び割込要求認識部 464等にクロック CLKHを送信する。クロック送信部 451は、クロック CLKHをクロック信号用伝送線路 405を介して SDメモリカード 402に送信する。 [0289] (b)タイミング制御部、タイムスロット取得部、パラメータ記憶部

ノメータ記憶部 454は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

[0290] タイムスロット取得部 453は、パラメータ記憶部 454力も取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。ここで、拡張タイムスロット長は、フッタ長 +基本タイムスロット長 +ヘッダ長により算出される。タイムスロット取得部 453は、後述の割込要求通知部 463に拡張タイムスロット長を送信する。

[0291] また、タイミング制御部 452及びタイムスロット取得部 453は、後述のリードデータ受信部 460からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部 453は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロック CLKHに基づいて順にカウントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部 4 53は、タイムスロットの開始位置を割込要求通知部 463に送信する。また、タイミング制御部 452は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムス口ット長をクロック CLKHに基づいて順にカウントし、カウント値をリードデータ受信部 46 0に送信する。

[0292] なお、タイムスロットの開始位置は、タイムスロット取得部 453からではなぐタイミング制御部 452からのカウント値に基づ、て取得しても良、。

[0293] (c)コマンド生成部、コマンド送信部

コマンド生成部 455は、 SDメモリカード 402に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、 SDメモリカード 402にデータを書き込むためのライトコマンドなどの各種コマンドを生成する。コマンド送信部 456は、制御信号用伝送線路 406を介して、各種コマンドを SDメモリカード 402にクロック CLKHに基づいて送信する。

[0294] (d)レスポンス受信部レスポンス受信部 458は、ホスト端末 401が送信したコマンドに対するレスポンスを SDメモリカード 402から受信する。

[0295] (e)リードデータ受信部、リードデータ生成部

リードデータ受信部 460は、 SDメモリカード 402からのデータパケットを、制御信号用伝送線路 406及びデータ信号用伝送線路 407を介してクロック CLKHに基づいて受信する。また、リードデータ受信部 460は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部 45 2から受信している。このカウント値に基づいて、リードデータ受信部 460は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

[0296] なお、リードデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。ここで、図 19に示すように、データパケットのヘッダ情報及びフッタ情報が送信されている期間は、拡張タイムスロットの期間に含まれる。ヘッダ情報及びフッタ情報が送信されている期間に、割込要求通知部 4 63がリード割込要求を出力すると、制御信号用伝送線路 406の信号振幅が小さくなり、ヘッダ情報及びフッタ情報を正確に受信できなくなる可能性がある。しかし、前述のように、ずれの伝送線路にぉ、てもデータパケットが同期して伝送されて、るため、制御信号用伝送線路 406以外のデータ信号用伝送線路 407を伝送するデータパケットからヘッダ情報及びフッタ情報を受信すれば良い。

[0297] リードデータ生成部 459は、複数のデータパケットからリードデータを生成し、 RAM 411に記憶させる。

[0298] (f)送信データ生成部、ライトデータ送信部

送信データ生成部 461は、ライトコマンドが生成されると、 SDメモリカード 402〖こ書き込むためのライトデータを RAM411から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。

[0299] ライトデータ送信部 462は、クロック CLKHに基づ、て、制御信号用伝送線路 406 及びデータ信号用伝送線路 407において同期するように、データパケットを SDメモリカード 402に送信する。また、ライトデータ送信部 462は、割込要求認識部 464からライト割込要求が有るとの通知を受信すると、 SDメモリカード 402へのデータパケットの送信を停止する。

[0300] (g)割込要求通知部、割込要求認識部

割込要求通知部 463は、 SDメモリカード 402からのリードデータの読み出しを中止するリード割込要求などの各種割込要求を生成する。ここで、リード時には、ホスト端末 401は、 SDメモリカード 402から制御信号用伝送線路 406及びデータ信号用伝送線路 407を介して連続的にデータパケットを受信し、リードデータを受信している。リード割込要求は、このような場合に、拡張タイムスロットを用いて出力され、リードデータの送信を停止する割込要求である。割込要求通知部 463は、例えば SDメモリ力ード 402から送信されたリードデータの RAM411への書き込みが遅れている等、ホスト端末 401の状況を判断し、リード割込要求を出力するカゝ否かを判断する。割込要求通知部 463は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部 463は、決定した信号振幅値及び変化期間に基づいて、リード割込要求のビット長が拡張タイムスロット長を超えないようにリード割込要求を生成する。そして、割込要求通知部 463は、拡張タイムスロット内でリード割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてリード割込要求を動的インピーダンス回路 417に出力する。

[0301] 割込要求認識部 464は、電位差検出回路 419からの割込検出信号を受信し、 SD メモリカード 402がライト割込要求を出力したか否かを判断する。割込要求認識部 46 4は、ライト割込要求の有無をライトデータ送信部 462に送信する。

[0302] (3— 2) SDメモリカードの CPUの機能構成

(_a)クロック受信部

クロック受信部 470は、ホスト端末 401からクロック CLKHを受信する。なお、ホスト端末 401から SDメモリカード 402への送信の際の遅延により、クロック CLKはカードクロック CLKSに変化している。クロック受信部 470は、タイミング制御部 472、コマンド受信部 477、レスポンス送信部 478、リードデータ送信部 479、ライトデータ受信部 481、割込要求通知部 483及び割込要求認識部 484等にカードクロック CLKSを送信する。

[0303] (b)タイミング制御部、タイムスロット取得部、パラメータ記憶部ノメータ記憶部 474は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶して、る。

[0304] タイムスロット取得部 473は、パラメータ記憶部 474力も取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。タイムスロット取得部 473は、割込要求通知部 483に拡張タイムスロット長を送信する。

[0305] また、タイミング制御部 472及びタイムスロット取得部 473は、後述のライトデータ受信部 481からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部 473は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロック CLKSに基づいて順に力ゥントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部 473は、タイムスロットの開始位置を割込要求通知部 483に送信する。また、タイミング制御部 472は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロック CLKSに基づいて順にカウントし、カウント値をライトデータ受信部 481に送信する。

[0306] なお、タイムスロットの開始位置は、タイムスロット取得部 453からではなぐタイミング制御部 452からのカウント値に基づ、て取得しても良、。

[0307] (c)コマンド受信部

コマンド受信部 477は、制御信号用伝送線路 406を介して、各種コマンドをカードクロック CLKSに基づいてホスト端末 401から受信する。

[0308] (d)レスポンス生成部、レスポンス送信部

レスポンス生成部 475は、ホスト端末 401からの各種コマンドに対するレスポンスを生成する。レスポンス送信部 478は、制御信号用伝送線路 406を介してホスト端末 4 01にレスポンスを送信する。

[0309] (e)ライトデータ受信部、ライトデータ生成部

ライトデータ受信部 481は、ホスト端末 401からのデータパケットをカードクロック CL KSに基づいて受信する。また、ライトデータ受信部 481は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部 472から受信している。このカウント値に基づいて、ライトデータ受信部 48 1は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

[0310] なお、ライトデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。よって、ライトデータ受信部 481は、制御信号用伝送線路 406にお、てヘッダ情報及びフッタ情報を受信できなくても、他のデータ信号用伝送線路 407からヘッダ情報及びフッタ情報を受信すれば良い。

[0311] ライトデータ生成部 482は、複数のデータパケットからライトデータを生成し、 Flash メモリ 43 laに記憶させる。

[0312] (f)送信データ生成部、リードデータ送信部

送信データ生成部 480は、コマンド受信部 477がホスト端末 401からリードコマンドを受信すると、ホスト端末 401に送信するためのリードデータを Flashメモリ 43 laから読み出し、複数のデータパケットを生成する。

[0313] リードデータ送信部 479は、カードクロック CLKSに基づいて、制御信号用伝送線路 406及びデータ信号用伝送線路 407において同期するように、データパケットをホスト端末 402に送信する。また、リードデータ送信部 479は、割込要求認識部 484からリード割込要求が有るとの通知を受信すると、ホスト端末 401へのデータパケットの送信を停止する。

[0314] (g)割込要求通知部、割込要求認識部

割込要求通知部 483は、ホスト端末 401からのライトデータの書き込みを中止するライト割込要求などの各種割込要求を生成する。ここで、ライト時には、 SDメモリカード 402は、ホスト端末 401から制御信号用伝送線路 406及びデータ信号用伝送線路 407を介して連続的にデータパケットを受信し、ライトデータを受信している。ライト割込要求は、このような場合に、拡張タイムスロットを用いて出力され、ライトデータの送信を停止する割込要求である。割込要求通知部 483は、例えばホスト端末 401から送信されたライトデータの Flashメモリ 43 laへの書き込みが遅れている等、 SDメモリカード 402の状況を判断し、ライト割込要求を出力するか否かを判断する。割込要求通知部 483は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部 483は、決定した信号振幅値及び変化期間に基づいて、ライト割込要求のビット長が拡張タイムス口ット長を超えないようにライト割込要求を生成する。そして、割込要求通知部 483は、拡張タイムスロット内でライト割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてライト割込要求を動的インピーダンス回路 437に出力する。

[0315] 割込要求認識部 484は、電位差検出回路 439からの割込検出信号を受信し、ホスト端末 401がリード割込要求を出力したか否かを判断する。割込要求認識部 484は、リード割込要求の有無をリードデータ送信部 479に送信する。なお、ライト割込要求は、ライトデータの Flashメモリ 431aへの書き込みが可能になるまで生成され、ホスト端末 402に送信される。

[0316] (4)処理の流れ

以下に説明する処理においては、ホスト端末 401から SDメモリカード 402にクロック CLKHが送信されている。

[0317] (4 1)リード時

図 22は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

[0318] ステップ Sl、 S2 :ホスト端末 401のコマンド生成部 455は、 SDメモリカード 402力らリードデータを読み出すためのリードコマンドを生成する。ホスト端末 401のコマンド送信部 456は、リードコマンドを制御信号用伝送線路 406を介して SDメモリカード 40 2に送信する（ステップ Sl)。 SDメモリカード 402のコマンド受信部 477はリードコマンドを受信する (ステップ S 2)。

[0319] ステップ S3、 S4 : SDメモリカード 402のレスポンス送信部 478は、リードコマンドに対するレスポンスを、制御信号用伝送線路 406を介してホスト端末 401に送信する（ステップ S3)。ホスト端末 401のレスポンス受信部 458はレスポンスを受信する（ステツプ S4)。

[0320] ステップ S5、 S6： SDメモリカード 402の送信データ生成部 480は、リードコマンドの受信に応じて、 Flashメモリ 431aからリードデータを読み出してデータパケットを生成する。 SDメモリカード 402のリードデータ送信部 479は、データパケットを制御信号用伝送線路 406及びデータ信号用伝送線路 407を介してホスト端末 401に送信する (ステップ S5)。ホスト端末 401のリードデータ受信部 460は、 SDメモリカード 402からデータパケットを受信する (ステップ S6)。このとき、ホスト端末 401のタイミング制御部 452は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部 460に送信している。

[0321] その後、リードデータ生成部 459は、データパケットからリードデータを生成し、 RA M411に記憶させる。

[0322] ステップ S7、 S8 :ホスト端末 401の割込要求通知部 463は、リード割込要求の出力を行うか否かを判断し、出力する場合 (Yes)にはリード割込要求を生成する (ステツプ S7)。このとき、ホスト端末 401のタイムスロット取得部 453は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。ホスト端末 4 01の割込要求通知部 463は、拡張タイムスロット長を超えないようにリード割込要求を生成する (ステップ S8)。リード割込要求の出力を行わない場合 (No)には、ホスト端末 401のリードデータ受信部 460はさらにデータパケットを受信する。

[0323] ステップ S9 :ホスト端末 401のタイムスロット取得部 453は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロック CLKHに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。

[0324] ステップ S10、 S11：ホスト端末 401の割込要求通知部 463は、拡張タイムスロットの開始位置に基づき、リード割込要求を動的インピーダンス回路 417に出力する (ステツプ S10)。 SDメモリカード 402の割込要求認識部 484は、リード割込要求の出力に応じて変化する割込検出信号に基づいて、ホスト端末 401がリード割込要求を出力したことを認識する (ステップ S11)。

[0325] ステップ S12、 S13 : SDメモリカード 402のレスポンス送信部 478は、ホスト端末 40 2がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路 406を介してホスト端末 401にレスポンスを送信する（ステップ S 12)。ホスト端末 401 のレスポンス受信部 458は、 SDメモリカード 402からレスポンスを受信する（ステップ S13)。

[0326] ステップ S14 : SDメモリカード 402のリードデータ送信部 479は、データパケットの送信を停止する。 [0327] その後、ホスト端末 401から SDメモリカード 402にリードコマンドが再び送信されると、 SDメモリカード 402は制御信号用伝送線路 406及びデータ信号用伝送線路 40 7を介してデータパケットの送信を再開する。

[0328] (4 2)ライト時

図 23は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。

[0329] ステップ S21、 S22 :ホスト端末 401のコマンド生成部 455及びコマンド送信部 456 は、 SDメモリカード 402にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップ S21)。 SDメモリカード 402のコマンド受信部 477はライトコマンドを受信する (ステップ S 22)。

[0330] ステップ S23： SDメモリカード 402のレスポンス送信部 478及びホスト端末 401のレスポンス受信部 458は、ライトコマンドに対するレスポンスを送受信する。

[0331] ステップ S25、 S26 :ホスト端末 401の送信データ生成部 461及びライトデータ送信部 462は、ライトコマンドの生成に応じて、 RAM411からライトデータを読み出してデータパケットを生成し、 SDメモリカード 402に送信する（ステップ S25)。 SDメモリカード 402のライトデータ受信部 481は、ホスト端末 401からデータパケットを受信する (ステツプ S26)。このとき、 SDメモリカード 402のタイミング制御部 472は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部 481に送信して！/、る。

[0332] その後、ライトデータ生成部 482は、データパケットからライトデータを生成し、 Flas hメモリ 43 laに記憶させる。

[0333] ステップ S27、 S28： SDメモリカード 402の割込要求通知部 483は、ライト割込要求の出力を行うか否かを判断し、出力する場合 (Yes)にはライト割込要求を生成する（ステップ S27)。このとき、 SDメモリカード 402のタイムスロット取得部 473は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。 SDメモリカード 402の割込要求通知部 483は、拡張タイムスロット長を超えないようにライト割込要求を生成する (ステップ S28)。ライト割込要求の出力を行わない場合 (No)には、 SDメモリカード 402のライトデータ受信部 481はさらにデータパケットを受信する。

[0334] ステップ S29： SDメモリカード 402のタイムスロット取得部 473は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロック CLKSに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。

[0335] ステップ S30 : SDメモリカード 402の割込要求通知部 483は、拡張タイムスロットの開始位置に基づき、ライト割込要求を動的インピーダンス回路 437に出力する。

[0336] ステップ S31、 S32 :ホスト端末 401の割込要求認識部 464は、ライト割込要求の出力に応じて変化する割込検出信号に基づいて、 SDメモリカード 402がライト割込要求を出力して!/、る力否かを判断する (ステップ S31)。ライト割込要求が出力されて!ヽない場合 (No)は、ステップ S25にて、ライトデータ送信部 462はデータパケットを生成及び送信を行う。

[0337] 一方、ライト割込要求が出力されている場合 (Yes)は、ホスト端末 401のライトデータ送信部 462は、データパケットの送信を停止する (ステップ S32)。そして、ライト割込要求の出力が解除されると、ライトデータ送信部 462は、ステップ S25にて、データパケットを生成及び送信を再開する。

[0338] (5)作用効果

本実施形態によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側力のリード割込要求やライト割込要求等などの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間である拡張タイムスロットにおいて、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側力送信側に送信するためには、データフラグメント間には割込コマンドのビット長ほどの期間が必要であるが、本発明の割込要求の通知方法によればデータフラグメント間には割込コマンドのビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、拡張タイムスロットは、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

[0339] (6)変形例

(6- 1) 図 15に示す電位差検出回路 419及び 439は、図 18に示される回路に限定されない。図 24及び図 25を用いて電位差検出回路の別の構成について説明する。図 24 は電位差検出回路の別の構成図であり、図 25は制御信号用伝送線路 406、動的ィンピーダンス回路 417、図 24で構成される電位差検出回路 439及び割込検出信号の出力状態を説明する別の説明図である。 SDメモリカード 402の電位差検出回路 4 39の構成は、電位差検出回路 419と同様であるので説明を省略する。

[0340] 電位差検出回路 419は、積分回路部 419d、 419e、比較器 419f、 419g、 OR回路 419hを有する。積分回路部 419d、 419eは、制御信号用伝送線路 406の 2本の差動伝送路 406a及び 406bそれぞれに接続されており、また差動信号の同相電位 Vc om及びリセット信号が入力されている。積分回路部 419d、 419eは、差動伝送路 40 6a及び 406bの電位の入力を受け、差動信号の同相電位 Vcomを基準として所定時間ごとの積分値を算出する。なお、積分回路部 419d、 419eは、図 25に示すリセット信号のエッジタイミングごとに積分値をリセットする。比較器 419f、 419gは、入力された積分値とある所定の基準電位 Vrefを比較し、積分値が Vre;fより大き、場合は Hig h (H)を、小さい場合は Low (L)を出力する。ここで、前述の通り、割込要求の出力が無い場合は制御信号用伝送線路 406の信号振幅は ± lOOmVのスイングであり、一方割込要求が出力されている場合は制御信号用伝送線路 406の信号振幅は ± 10 mVのスイングとなる。このとき、割込要求が出力されていない場合は、積分回路部 4 19d、 419eのいずれかの積分値が基準電位 Vrefを上回り、比較器 419f、 419gのいずれかが High (H)を保持する。一方、割込要求が出力されている場合は、積分回路部 419d、 419e両方の積分値が基準電位 Vrefを下回り、比較器 419f、 419g両方が Low (L)を保持する。結局、割込要求の受信により制御信号用伝送線路 406の信号振幅が ± 100mVから ± 10mVに低下すると、 OR回路 419hの出力は High (H )から Low (L)に変化し、割込検出信号として CPU410に入力される。 CPU410は、割込検出信号のこの変化に基づいて割込要求の出力の有無を判断する。

[0341] (6- 2)

本実施形態にお!、て、データパケット受信側から送信側へ割込要求を通知するための方法として、図 26〜図 28に示す構成を用いても良い。図 26は本実施形態例の変形例に係る通信システムの全体構成図であり、図 27は比較器の構成を示す構成図であり、図 28は制御信号用伝送線路 406、比較器 441及び割込検出信号の出力状態等を説明する説明図である。比較器 441以外の構成は、図 15と同様であるので説明を省略する。また、 SDメモリカード 402の比較器 443の構成は比較器 441と同様であるので説明を省略する。

[0342] 比較器 441は、ドライバ 415aの入力ライン 442a及びレシーバ 415bの出力ライン 4 42bに接続されており、クロック CLKHが入力される遅延素子 441a、 Ex— OR回路 4 41b及び Dフリップフロップ 441cを含む。ここで、ドライバ 415aはホスト端末 401が制御信号用伝送線路 406に出力する信号を保持しており、レシーバ 415bは SDメモリカードから制御信号用伝送線路 406を介して送信される信号を保持している。

[0343] ホスト端末 401が SDメモリカード 402にライトデータを送信している時に、 SDメモリカード 402がライト割込要求を出力する場合を例に挙げて比較器 441の動作を説明する。ホスト端末 401は、制御信号用伝送線路 406及びデータ信号用伝送線路 407 を介して SDメモリカード 402にデータパケットを連続的に送信している。ここで、 SDメモリカード 402の CPU430力動的インピーダンス回路 437にライト割込要求を出力すると、前述のとおり制御信号用伝送線路 406の差動振幅は低下する。このとき、制御信号用伝送線路 406のインピーダンスは、制御信号用伝送線路 406に接続されているホスト端末 401のレシーバ 415bが判別可能な振幅レベルを下回る。ホスト端末 401のレシーバ 415bは、制御信号用伝送線路 406の差動信号を認識できず、正しい論理レベルを出力できない。よって、レシーバ 415bの出力ライン 442bは High 力 Lowかのいずれかの不定状態となる（図 28の X印を参照）。よって、図 28に示すように、図 27で示される比較器 441の出力である割込検出信号の値は、必ずしも Lo w (L)とはならず High (H)となる場合がある（図 28の X印を参照)。なお、 SDメモリ力ード 402がライト割込要求を出力していない場合は、ドライバ 415aの入力ライン 442 aと、レシーバ 415bの出力ライン 442bと、の論理レベルは常に等しい。よって、比較器 441の出力である割込検出信号の値は必ず Lowとなる。ホスト端末 401の CPU4 10は、このような割込検出信号の変化を検出することで、 SDメモリカード 402がライト割込要求を出力したことを認識することができる。 [0344] なお、上記のような動作をする比較器であれば、前記図 27の構成に限定されない。また、図 27に示す比較器 441は図 15に示す電位差検出回路 419に比べて小さな部面積で実現することができ好ま、。

(6- 3)

上記では、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される拡張タイムスロットにおいて、制御信号用伝送線路 406の信号振幅を変化させる。しかし、先に伝送されるデータパケットと、後に伝送されるデータパケットとの間、つまり、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、の間である基本タイムスロットにおいて、信号振幅を変化させるようにしても良い。ヘッダ情報及びフッタ情報の伝送期間に信号振幅の変化が生じないため、フッタ情報及びヘッダ情報が正確に受信できなくなるのを阻止することができる。なお、本実施形態では電流駆動型差動伝送方式を用いて、るため、制御信号用伝送線路 406を含む各伝送線路は、基本タイムスロットの期間においても、 High又は Lowのいずれかの状態にある

(6-4)

制御信号用伝送線路 406及びデータ信号用伝送線路 407を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無い。いずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されて!、るフッタ情報及びフッタ情報に基づ、て、データフラグメントのみを伝送するようにすれば良、。

[0345] 例えば、制御信号用伝送線路 406では第 1データフラグメントを伝送する力第 1データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路 407では、フッタ情報、第 2データフラグメント及びフッタ情報を含むデータパケットが伝送される。第 1データフラグメントのビット長は、データパケットの第 2データフラグメントのビット長と同一であり、第 1データフラグメントは第 2データフラグメントに同期して伝送される。ここで、制御信号用伝送線路 406の隣接する第 1 データフラグメントと第 1データフラグメントとの間の第 1タイムスロットで、制御信号用伝送線路 406の信号振幅を変化させる。このように、前述の期間に割込要求を出力することによつても、データの伝送効率の低下を抑制しつつ、データフラグメントの情報が損失するのを防止することができる。

[0346] 具体的に、タイムスロット取得部 453は、パラメータ記憶部 454から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第 1データフラグメント間の間隔である第 1タイムスロット長を算出して取得する。ここで、第 1タイムスロット長は、フッタ長 +基本タイムスロット長 +ヘッダ長により算出される。タイムスロット取得部 453は、割込要求通知部 463に第 1タイムスロット長を送信する。割込要求通知部 463は、変化させる信号振幅値を決定し、第 1タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部 463は、決定した信号振幅値及び変化期間に基づくリード割込要求を生成する。また、タイミング制御部 452は、リードデータ受信部 460からデータ信号用伝送線路 407を介してデータパケットを受信し、へッダ情報に含まれる第 2データフラグメントのビット長を取得する。タイムスロット取得部 453は、ヘッダ長、第 2データフラグメントのビット長及び第 1タイムスロット長をクロック CLKHに基づいて順にカウントし、第 1タイムスロットの開始位置を取得する。そして、タイムスロット取得部 453は、第 1タイムスロットの開始位置を割込要求通知部 46 3に送信する。割込要求通知部 463は、第 1タイムスロットの開始位置に基づいて、リード割込要求を動的インピーダンス回路 417に入力し、制御信号用伝送線路 406の信号振幅を変化させる。 SDメモリカード 402の電位差検出回路 439がこの信号振幅の変化を検出し、 SDメモリカード 402の CPU430はホスト端末 401がリード割込要求を出力したことを認識する。

[0347] (6- 5)

上記では、制御信号用伝送線路 406及びデータ信号用伝送線路 407を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づいて各伝送線路に伝送されれば良い。

[0348] (6-6) 上記では、制御信号用伝送線路及びデータ信号用伝送線路を介してデータ伝送が行われている。しかし、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、 1本の伝送線路を介したデータ伝送への適用も可能である。

[0349] (6- 7)

上記では、割込要求が出力されていない場合は伝送線路の信号振幅が大きぐ割込要求が出力されると、伝送線路の信号振幅が小さくなる。しかし、信号振幅の変化により割込要求が認識できれば良ぐ割込要求が出力されていない場合は伝送線路の信号振幅が小さぐ割込要求が出力されると、伝送線路の信号振幅が大きくなつても良い。

[0350] (6-8)

SDメモリカードでは、データは 8ビット単位で処理を行っている。よって、フッタ長 + 基本タイムスロット長 +ヘッダ長により算出される上記の拡張タイムスロット長は、 8の倍数であるのが好ましい。

[0351] (6- 9)

送信側力のデータの伝送が終了し、受信側が割込要求を出力できる状態になるまでには、例えば数クロック分の切替時間 tlが必要となる。また、受信側からの割込要求の出力が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間 t2が必要となる。よって、拡張タイムスロット長は、この切替時間 tl及び t2を含むビット長であるのが好ましい。つまり、拡張タイムスロット長は、フッタ長 +切替時間 tlのビット数 +コマンドのビット数 +切替時間 t2 +ヘッダ長により算出される。この拡張タイムスロット長もまた、 8の倍数であるのが好ましい。

[0352] (6- 10)

上記割込要求は、リード割込要求及びライト割込要求に限られず、その他送信側からのデータ送信を一定期間遅らせたり、データの再送を指示したりする要求であっても良い。

[0353] (6- 11)

上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されて、るが、これらの順序は前記に限定されな、。 [0354] (6- 12)

上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。

[0355] (6- 13)

上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えば SDメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末と SDメモリカードとの通信開始時に、これらの情報を相互に取得するようにしても良、。

[0356] (6- 14)

上記では、各データフラグメントのビット長がヘッダ情報に記載されて、る構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、ノラメータ記憶部にデータフラグメントのビット長を格納しておけば良ぐ第 2データパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。

[0357] (6- 15)

[0358] (6- 16)

[0359] 前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよ、。

産業上の利用可能性

[0360] 本発明は、送受信装置間のデータ伝送において、割込信号の伝送を行いつつ、データの伝送効率の低下を抑制することを実現する場合に利用可能である。

Claims

請求の範囲

[1] 受信側と送信側とが少なくとも 2本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、

前記送信側は、前記複数のデータフラグメントのうち第 1データフラグメントを前記伝送線路のうち第 1伝送線路を介して伝送し、ヘッダ情報と、前記第 1データフラグメントと同じビット長力もなる第 2データフラグメントと、フッタ情報とを含むデータパケットを前記第 1伝送線路以外の第 2伝送線路を介して伝送し、かつ前記第 1データフラグメントと前記第 2データフラグメントとを同期して伝送し、

前記第 1伝送線路の隣接する前記第 1データフラグメント間の間隔であるタイムス口ットにお 1、て、前記送信側を制御するための割込信号を前記受信側から前記送信側に送信することを特徴とする、信号伝送方法。

[2] 前記第 1データフラグメントには、ヘッダ情報又はフッタ情報のいずれかが付加されてヽることを特徴とする、請求項 1に記載の信号伝送方法。

[3] 前記割込信号は、前記第 1データフラグメント及び前記データパケットの送信を停止するための信号であることを特徴とする、請求項 1に記載の信号伝送方法。

[4] データを複数のデータフラグメントに分割し、前記複数のデータフラグメントから第 1 データフラグメントを生成し、ヘッダ情報、前記第 1データフラグメントと同じビット長からなる第 2データフラグメント及びフッタ情報を含むデータパケットを生成するデータ生成部と、

前記第 1データフラグメントと前記第 2データフラグメントとを同期させて、前記第 1データフラグメントを少なくとも 2本以上の伝送線路のうち第 1伝送線路を介して、前記データパケットを前記第 1伝送線路以外の第 2伝送線路を介して受信側に送信するデータ送信部と、

前記第 1伝送線路の隣接する前記第 1データフラグメント間の間隔であるタイムス口ットにおいて、割込信号を前記受信側から受信する割込信号受信部と、

を含むことを特徴とする送受信装置。

[5] 前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含み、前記割込信号は、前記第 1データフラグメント及び前記データパケットの送信を停止するための信号であり、

前記データ送信部は、前記割込信号受信部が前記割込信号を受信した時に、前記第 1及び第 2伝送線路を介して送信している前記第 1データフラグメント及び前記データパケットの送信を完了し、

前記レスポンス送信部は、前記第 1データフラグメント及び前記データパケットの送信完了後、前記受信側にレスポンスを送信することを特徴とする、請求項 4に記載の送受信装置。

[6] 複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、

前記複数のデータフラグメントのうち第 1データフラグメントを少なくとも 2本以上の伝送線路のうち第 1伝送線路を介して、ヘッダ情報、前記第 1データフラグメントと同じビット長力なる第 2データフラグメント及びフッタ情報を含むデータパケットを前記第 1 伝送線路以外の第 2伝送線路を介して、前記送信側から受信するデータ受信部と、前記第 1伝送線路の隣接する前記第 1データフラグメント間の間隔であるタイムス口ットの開始位置及びタイムスロット長を取得するタイムスロット取得部と、

前記タイムスロット長に基づいて前記送信側を制御するための割込信号を生成する割込信号生成部と、

前記タイムスロットにおいて、前記タイムスロットの開始位置に基づいて、前記割込信号を前記送信側に送信する割込信号送信部と、

前記第 1データフラグメントと前記第 2データフラグメントとは同期して伝送されていることを特徴とする、送受信装置。

[7] 請求項 4に記載の送受信装置と、請求項 6に記載の送受信装置と、を含む通信システム。

[8] 受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、

前記受信側は、クロック信号用伝送路を介して第 1クロックを送信側に送信し、前記送信側は、前記伝送線路を介し、前記データフラグメントを前記第 1クロックに基づ、て前記受信側に送信し、

前記受信側は、前記送信側からの前記データフラグメントの送信を停止するために

、前記第 1クロックの送信側への送信を停止することを特徴とする、信号伝送方法。

[9] 前記伝送線路は少なくとも 2本以上であり、

前記受信側は、前記第 1クロックの送信側への送信を停止した後、前記送信側を制御するための割込信号を、前記伝送線路のうち第 1伝送線路を介して前記送信側に送信し、かつ前記第 1伝送線路以外の第 2伝送線路を介して前記送信側に第 2クロックを送信し、

前記送信側は、前記割込信号を前記第 2クロックに基づいて受信することを特徴とする、請求項 8に記載の信号伝送方法。

[10] 前記割込信号は、前記データフラグメントの送信を停止するための信号であることを特徴とする、請求項 9に記載の信号伝送方法。

[11] 前記受信側は、前記第 1クロックの送信側への送信を停止した後、前記送信側を制御するために割込要求を出力し、

前記送信側は、カウント値が前記第 1クロックの受信によりリセットされる内部クロックを有しており、前記第 1クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づヽて前記割込要求を認識することを特徴とする、請求項 8〖こ記載の信号伝送方法。

[12] 前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、請求項 11に記載の信号伝送方法。

[13] データを複数に分割してデータフラグメントを生成するデータ生成部と、

前記データフラグメントを受信側に送信するための第 1クロックを、クロック信号用伝送路を介して前記受信側力受信する第 1クロック受信部と、

伝送線路を介し、前記データフラグメントを前記第 1クロックに基づ、て前記受信側に送信するデータ送信部とを含み、

前記受信側からの前記第 1クロックの送信が停止され、前記データ送信部は前記データフラグメントの前記受信側への送信を停止することを特徴とする、送受信装置

[14] 前記伝送線路は少なくとも 2本以上であり、

前記データ送信部は、前記少なくとも 2本以上の伝送線路を介して前記データフラグメントを前記第 1クロックに基づいて前記受信側に送信し、

前記伝送線路のうち第 2伝送線路を介して前記受信側力第 2クロックを受信する第 2クロック受信部と、

前記第 2クロックに基づいて、前記伝送線路のうち第 1伝送線路を介して、前記送信側を制御するための割込信号を前記受信側から受信する割込信号受信部とを含み、

前記受信側からの前記第 1クロックの送信が停止された後、前記第 2クロック受信部は前記第 2クロックを受信し、かつ前記割込信号受信部は前記第 2クロックに基づ、て前記割込信号を受信することを特徴とする、請求項 13に記載の送受信装置。

[15] 前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項 14に記載の送受信装置。

[16] 前記第 1クロックの受信によりリセットされる内部クロックのカウント値をカウントする内咅クロックカウン卜咅と、

前記内部クロックのカウント値に基づ、て、前記受信側の割込要求を認識する割込要求認識部とをさらに含み、

前記割込要求認識部は、前記第 1クロックの送信停止により、前記内部クロックの力ゥント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、請求項 13に記載の送受信装置。

[17] 前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項 16に記載の送受信装置。

[18] 複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、

前記送信側が前記データフラグメントの送信に用いる第 1クロックを、クロック信号用伝送路を介して前記送信側に送信する第 1クロック送信部と、

伝送線路を介し、前記データフラグメントを前記第 1クロックに基づ、て前記送信側力受信するデータ受信部とを含み、前記第 1クロック送信部は、前記送信側力の前記データフラグメントの送信を停止するために、前記第 1クロックの送信側への送信を停止することを特徴とする、送受信装置。

[19] 前記伝送線路は少なくとも 2本以上であり、

前記データ受信部は、前記少なくとも 2本以上の伝送線路を介して前記データフラグメントを前記第 1クロックに基づいて前記送信側力受信し、

前記送信側を制御するための割込信号を生成する割込信号生成部と、前記伝送線路のうち第 1伝送線路を介して前記送信側に前記割込信号を送信する割込信号送信部と、

前記伝送線路のうち第 2伝送線路を介して前記送信側に第 2クロックを送信する第 2クロック送信部とを含み、

前記第 1クロック送信部が前記第 1クロックの送信側への送信を停止した後、前記割込信号送信部は、前記第 1伝送線路を介して前記送信側に前記割込信号を送信し、かつ前記第 2クロック送信部は、前記第 2伝送線路を介して前記送信側に第 2クロックを送信することを特徴とする、請求項 18に記載の送受信装置。

[20] 前記第 1クロックの送信を停止するように前記第 1クロック送信部を制御することにより、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部をさらに含むことを特徴とする、請求項 18に記載の送受信装置。

[21] 請求項 13に記載の送受信装置と、請求項 18に記載の送受信装置と、を含む通信システム。

[22] 受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、

前記受信側は、前記伝送線路の隣接する前記データフラグメント間において、前記送信側を制御するための割込要求を前記送信側に通知するために、前記伝送線路の信号振幅を変化させ、

前記送信側は、前記信号振幅の変化を検出することを特徴とする、信号伝送方法

[23] 前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、請求項 22に記載の信号伝送方法。

[24] データを複数に分割し、複数のデータフラグメントを生成するデータ生成部と、前記データフラグメントを伝送線路を介して受信側に送信するデータ送信部と、前記伝送線路の隣接する前記データフラグメント間にお、て、前記伝送線路の信号振幅の変化を検出することで、前記受信側からの割込要求を認識する割込要求認識部と、

を含むことを特徴とする送受信装置。

[25] 前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項 24に記載の送受信装置。

[26] データを分割した複数のデータフラグメントを伝送線路を介して送信側から受信するデータ受信部と、

前記伝送線路の隣接する前記データフラグメント間にお、て、前記伝送線路の信号振幅を変化させることで、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部と、

を含むことを特徴とする、送受信装置。

[27] 請求項 24に記載の送受信装置と、請求項 26に記載の送受信装置と、を含む通信システム。