JPWO2007125670A1 - 信号伝送方法、送受信装置及び通信システム - Google Patents

Abstract

本発明は、割込信号を送信することによるデータ伝送効率の低下を抑制することを目的とする。受信側と送信側とが少なくとも２本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、送信側は、複数のデータフラグメントのうち第１データフラグメントを伝送線路のうち第１伝送線路を介して伝送し、ヘッダ情報と、第１データフラグメントと同じビット長からなる第２データフラグメントと、フッタ情報とを含むデータパケットを第１伝送線路以外の第２伝送線路を介して伝送し、かつ第１データフラグメントと第２データフラグメントとを同期して伝送し、第１伝送線路の隣接する第１データフラグメント間の間隔であるタイムスロットにおいて、送信側を制御するための割込信号を受信側から送信側に送信することを特徴とする、信号伝送方法を提供する。

Description

本発明は、データ伝送における信号伝送方法、送受信装置及び通信システムに関する。

送受信装置間でデータ伝送を行う通信システムには、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）１３９４に代表されるように、送受信装置間に１本又は複数のデータ信号用の伝送線路（以下、データ信号用伝送線路と言う）を有する通信システムや、データ信号用伝送線路及び制御信号用の伝送線路（以下、制御信号用伝送線路と言う）をともに有する通信システムがある。前者の通信システムでは、データ信号用伝送線路を介して送受信装置間でデータの伝送が行われ、制御信号用伝送線路を介してデータの伝送開始や終了などの各種制御信号の伝送が行われる。また、データ伝送の効率を高めるために制御信号用伝送線路及びデータ信号用伝送線路をともに用いてデータの伝送が行われる場合もある。

このような通信システムの一例が特許文献１に開示されている。この通信システムでは、データ信号用伝送線路を用いて、又はデータ信号用伝送線路及び制御信号用伝送線路をともに用いて連続的にデータ伝送を行っている。特許文献１では、このように連続的にデータが伝送されている伝送線路において、時分割多重伝送方法を用いて、データの受信側から送信側に制御信号である割込要求信号を送信する技術が開示されている。時分割多重伝送方法では、複数の送受信装置に対して伝送線路の使用できる期間が割り当てられており、送信側と受信側とが交互に、データ信号用伝送線路及び制御信号用伝送線路を利用することができる。ここで、受信側が送信側からデータを受信中に、割込要求信号を送信側に送信する場合には、送信側からのデータとデータとの間の期間、つまり受信側に割り当てられた期間を利用して送信側に割込要求信号を送信する。よって、受信側は、割込要求信号を随時かつ即座に送信側に送信することが可能である。
特許第２７３３２４２号明細書

しかし、特許文献１の時分割多重伝送方法では、割込要求信号を随時かつ即座に送信側に送信するために、割込信号を伝送するための期間を、送信側からのデータとデータとの間に確保する必要がある。つまり、送信側からのデータとデータとの間には、割込信号のビット長、もしくはそれ以上のビット長に相当する期間を確保する必要がある。その結果、送信側からのデータ伝送の効率を低下させることになり、データ伝送の高速化がますます進む今後において大きな課題となる。

そこで、本発明は、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することを目的とする。

上記課題を解決するために、発明１は、受信側と送信側とが少なくとも２本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記送信側は、前記複数のデータフラグメントのうち第１データフラグメントを前記伝送線路のうち第１伝送線路を介して伝送し、ヘッダ情報と、前記第１データフラグメントと同じビット長からなる第２データフラグメントと、フッタ情報とを含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して伝送し、かつ前記第１データフラグメントと前記第２データフラグメントとを同期して伝送し、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、前記送信側を制御するための割込信号を前記受信側から前記送信側に送信することを特徴とする、信号伝送方法を提供する。

本発明において、第１データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、第２伝送線路のデータパケットのヘッダ情報及びフッタ情報を用い、第１データフラグメントとデータパケットの第２データフラグメントとを同期させて受信側に送信する。このとき、第１伝送線路の隣接する第１データフラグメント間のタイムスロットは、第２伝送線路のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

なお、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、第１及び第２伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、第１伝送線路のタイムスロットを用いてリムーバブルメモリデバイスに割込信号を送信する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末から第１及び第２伝送線路を介してライトデータを受信して記憶している場合に、第１伝送線路のタイムスロットを用いてホスト端末に割込信号を送信する場合にも適用可能である。

発明２は、発明１において、前記第１データフラグメントには、ヘッダ情報又はフッタ情報のいずれかが付加されていることを特徴とする、信号伝送方法を提供する。

第１伝送線路の隣接する第１データフラグメントにフッタ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもヘッダ情報のビット長分の長さ分だけ長く形成される。また、第１データフラグメントにヘッダ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもフッタ情報のビット長分の長さ分だけ長く形成される。このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。

発明３は、発明１において、前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からの第１データフラグメント及びデータパケットの送信を停止させることができる。

発明４は、データを複数のデータフラグメントに分割し、前記複数のデータフラグメントから第１データフラグメントを生成し、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを生成するデータ生成部と、前記第１データフラグメントと前記第２データフラグメントとを同期させて、前記第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、前記データパケットを前記第１伝送線路以外の第２伝送線路を介して受信側に送信するデータ送信部と、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、割込信号を前記受信側から受信する割込信号受信部と、を含むことを特徴とする送受信装置を提供する。

本発明は、発明１と同様の作用効果を奏する。

発明５は、発明４において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含み、前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であり、前記データ送信部は、前記割込信号受信部が前記割込信号を受信した時に、前記第１及び第２伝送線路を介して送信している前記第１データフラグメント及び前記データパケットの送信を完了し、前記レスポンス送信部は、前記第１データフラグメント及び前記データパケットの送信完了後、前記受信側にレスポンスを送信することを特徴とする、送受信装置を提供する。

割込信号の受信時に送信されている第１データフラグメントデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

発明６は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記複数のデータフラグメントのうち第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して、前記送信側から受信するデータ受信部と、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットの開始位置及びタイムスロット長を取得するタイムスロット取得部と、前記タイムスロット長に基づいて前記送信側を制御するための割込信号を生成する割込信号生成部と、前記タイムスロットにおいて、前記タイムスロットの開始位置に基づいて、前記割込信号を前記送信側に送信する割込信号送信部と、前記第１データフラグメントと前記第２データフラグメントとは同期して伝送されていることを特徴とする、送受信装置を提供する。

本発明は、発明１と同様の作用効果を奏する。

発明７は、発明６において、発明４に記載の送受信装置と、発明６に記載の送受信装置と、を含む通信システムを提供する。

本発明は、発明１と同様の作用効果を奏する。

発明８は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、クロック信号用伝送路を介して第１クロックを送信側に送信し、前記送信側は、前記伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、前記受信側は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、信号伝送方法を提供する。

送信側は、受信側から送信される第１クロックに基づいて、データフラグメントを受信側に送信している。ここで、受信側が第１クロックの供給を停止することで、送信側は受信側にデータフラグメントを送信することができない。このようにして、受信側は、送信側からのデータフラグメントの送信の停止を制御することができる。

発明９は、発明８において、前記伝送線路は少なくとも２本以上であり、前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するための割込信号を、前記伝送線路のうち第１伝送線路を介して前記送信側に送信し、かつ前記第１伝送線路以外の第２伝送線路を介して前記送信側に第２クロックを送信し、前記送信側は、前記割込信号を前記第２クロックに基づいて受信することを特徴とする、信号伝送方法を提供する。

上記発明によれば、受信側が第１クロックの送信側への供給を停止すると、送信側からのデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、割込信号及び第２クロックを送信側に送信する。つまり、受信側が割込信号及び第２クロックを任意の時間に送信することが可能であり、データフラグメント間に、割込信号及び第２クロックを送信するための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、送信側からのデータフラグメントの送信が停止した後に、データフラグメントが伝送されていた伝送線路を介して割込信号及び第２クロックを送信する。よって、データフラグメントの損失を防止することができる。

なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、ホスト端末が第１クロックのリムーバブルメモリデバイスへの供給を停止する。その後、ホスト端末は、第１伝送線路を介してリムーバブルメモリデバイスに割込信号を送信し、第２伝送線路を介してリムーバブルメモリデバイスに第２クロックを送信する場合に適用可能である。

発明１０は、発明９において、前記割込信号は、前記データフラグメントの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。

発明１１は、発明８において、前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するために割込要求を出力し、前記送信側は、カウント値が前記第１クロックの受信によりリセットされる内部クロックを有しており、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、信号伝送方法を提供する。

上記発明によれば、受信側が第１クロックの送信側への供給を停止すると、送信側からのデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、これにより送信側は割込要求を認識する。つまり、受信側は、任意の時間に送信側に割込要求を認識させることが可能であり、データフラグメント間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

また、送信側の内部クロックの周波数は、第１クロックの周波数よりも低く設定されている。

また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、第１クロックの供給停止によりリムーバブルメモリデバイスに割込要求を認識させる場合に適用可能である。

発明１２は、発明１１において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。

発明１３は、データを複数に分割してデータフラグメントを生成するデータ生成部と、前記データフラグメントを受信側に送信するための第１クロックを、クロック信号用伝送路を介して前記受信側から受信する第１クロック受信部と、伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信するデータ送信部とを含み、前記受信側からの前記第１クロックの送信が停止され、前記データ送信部は前記データフラグメントの前記受信側への送信を停止することを特徴とする、送受信装置を提供する。

本発明は、発明８と同様の作用効果を奏する。

発明１４は、発明１３において、前記伝送線路は少なくとも２本以上であり、前記データ送信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、前記伝送線路のうち第２伝送線路を介して前記受信側から第２クロックを受信する第２クロック受信部と、前記第２クロックに基づいて、前記伝送線路のうち第１伝送線路を介して、前記送信側を制御するための割込信号を前記受信側から受信する割込信号受信部とを含み、前記受信側からの前記第１クロックの送信が停止された後、前記第２クロック受信部は前記第２クロックを受信し、かつ前記割込信号受信部は前記第２クロックに基づいて前記割込信号を受信することを特徴とする、送受信装置を提供する。

本発明は、発明９と同様の作用効果を奏する。

発明１５は、発明１４において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

発明１６は、発明１３において、前記第１クロックの受信によりリセットされる内部クロックのカウント値をカウントする内部クロックカウント部と、前記内部クロックのカウント値に基づいて、前記受信側の割込要求を認識する割込要求認識部とをさらに含み、前記割込要求認識部は、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、送受信装置を提供する。

本発明は、発明１１と同様の作用効果を奏する。

発明１７は、発明１６において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

発明１８は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記送信側が前記データフラグメントの送信に用いる第１クロックを、クロック信号用伝送路を介して前記送信側に送信する第１クロック送信部と、伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記送信側から受信するデータ受信部とを含み、前記第１クロック送信部は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、送受信装置を提供する。

本発明は、発明８と同様の作用効果を奏する。

発明１９は、発明１８において、前記伝送線路は少なくとも２本以上であり、前記データ受信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記送信側から受信し、前記送信側を制御するための割込信号を生成する割込信号生成部と、前記伝送線路のうち第１伝送線路を介して前記送信側に前記割込信号を送信する割込信号送信部と、前記伝送線路のうち第２伝送線路を介して前記送信側に第２クロックを送信する第２クロック送信部とを含み、前記第１クロック送信部が前記第１クロックの送信側への送信を停止した後、前記割込信号送信部は、前記第１伝送線路を介して前記送信側に前記割込信号を送信し、かつ前記第２クロック送信部は、前記第２伝送線路を介して前記送信側に第２クロックを送信することを特徴とする、送受信装置を提供する。

本発明は、発明９と同様の作用効果を奏する。

発明２０は、発明１８において、前記第１クロックの送信を停止するように前記第１クロック送信部を制御することにより、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部をさらに含むことを特徴とする、送受信装置を提供する。

本発明は、発明１１と同様の作用効果を奏する。

発明２１は、発明１３に記載の送受信装置と、発明１８に記載の送受信装置と、を含む通信システムを提供する。

本発明は、発明８と同様の作用効果を奏する。

発明２２は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、前記伝送線路の隣接する前記データフラグメント間において、前記送信側を制御するための割込要求を前記送信側に通知するために、前記伝送線路の信号振幅を変化させ、前記送信側は、前記信号振幅の変化を検出することを特徴とする、信号伝送方法を提供する。

上記発明によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側からの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間において、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側から送信側に送信するためには、データフラグメント間には割込信号のビット長ほどの期間が必要であるが、本発明の割込要求の通知方法によればデータフラグメント間には割込信号のビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、データフラグメント間は、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

なお、伝送線路での信号振幅を変化させる方法としては、例えば、受信側において伝送線路の終端抵抗を第１抵抗値から第２抵抗値に変化させる方法が挙げられる。

また、データフラグメントには、ヘッダ情報及び／又はフッタ情報が付加されても良い。

また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、データフラグメント間を用いてリムーバブルメモリデバイスに割込要求を通知する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末から伝送線路を介してライトデータを受信して記憶している場合に、データフラグメント間を用いてホスト端末に割込要求を通知する場合にも適用可能である。

発明２３は、発明２２において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。

発明２４は、データを複数に分割し、複数のデータフラグメントを生成するデータ生成部と、前記データフラグメントを伝送線路を介して受信側に送信するデータ送信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅の変化を検出することで、前記受信側からの割込要求を認識する割込要求認識部と、を含むことを特徴とする送受信装置を提供する。

本発明は、発明２２と同様の作用効果を奏する。

なお、本発明の割込要求認識部は、伝送線路の信号振幅値と、所定の参照振幅値とを比較することにより割込要求を認識する。例えば、伝送線路の信号振幅値が所定の参照振幅値よりも大きい場合は、割込要求認識部は割込要求を認識しない。一方、伝送線路の信号振幅値が所定の参照振幅値よりも小さい場合は、割込要求認識部は割込要求を認識する。

また、データ送信部は、データフラグメントの送信を所定のクロックを用いて受信側に送信している。ここで、割込要求認識部は、所定のクロックと同一周波数のクロックを用いて信号振幅の変化を検出している。

発明２５は、発明２４において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

発明２６は、データを分割した複数のデータフラグメントを伝送線路を介して送信側から受信するデータ受信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅を変化させることで、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部と、を含むことを特徴とする、送受信装置を提供する。

本発明は、発明２２と同様の作用効果を奏する。

なお、割込要求通知部は、例えば、受信側の伝送線路の終端抵抗を第１抵抗値から第２抵抗値に変化させることにより、伝送線路での信号振幅を変化させる。

発明２７は、発明２４に記載の送受信装置と、発明２６に記載の送受信装置と、を含む通信システムを提供する。

本発明は、発明２２と同様の作用効果を奏する。

本発明によれば、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することができる。

本発明の第１実施形態例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 ホスト端末１０１のＣＰＵ１１０及びＳＤメモリカード１０２のＣＰＵ１３０の機能構成図。 本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャート。 本発明の第２実施形態例の第１実施例に係る通信システムの全体構成図。 本発明の第２実施形態例の第２実施例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 第１実施例におけるリード時のデータ伝送の様子を示すタイムチャート。 ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図。 第１実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 第２実施例におけるリード時のデータ伝送の様子を示すタイムチャート。 ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図。 第２実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本発明の第３実施形態例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 動的インピーダンス回路４１７の構成図。 電位差検出回路の構成図。 リード割込要求が出力された場合の制御信号用伝送線路４０６の状態及び割込検出信号の状態を示すフローチャート。 制御信号用伝送線路４０６、動的インピーダンス回路４１７、電位差検出回路４３９及び割込検出信号の出力状態等を説明する説明図。 ホスト端末４０１のＣＰＵ４１０及びＳＤメモリカード４０２のＣＰＵ４３０の機能構成図。 本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャート。 電位差検出回路の別の構成図。 制御信号用伝送線路４０６、動的インピーダンス回路４１７、図２４で構成される電位差検出回路４３９及び割込検出信号の出力状態を説明する別の説明図。 本実施形態例の変形例に係る通信システムの全体構成。 比較器の構成を示す構成図。 制御信号用伝送線路４０６、比較器４４１及び割込検出信号の出力状態等を説明する説明図。

符号の説明

１０１、２０１、４０１：ホスト端末
１０２、２０２、４０２：ＳＤメモリカード
１０５、２０５、４０５：クロック信号用伝送線路
１０６、２０６、４０６：制御信号用伝送線路
１０７、２０７、４０７：データ信号用伝送線路
１１０、１３０、２１０、２３０、４１０、４３０：ＣＰＵ
１５０：クロック生成部
１５１：クロック送信部
１５２、１７２、２５２、２７２、４５２：タイミング制御部
１５３、１７３、４５３、４７３：タイムスロット取得部
１５４、１７４、２５４、２７４、４５４、４７４：パラメータ記憶部
１５５、１７５、２５５、２７５、３５５、４５５：コマンド生成部
１５６、１７６、２５６、２７６、４５６：コマンド送信部
１５７、１７７、２５７、２７７、４５７、４７７：コマンド受信部
１５８、２５８、４５８：レスポンス受信部
１７８、２７８、４７８：レスポンス送信部
１５９、２５９、４５９：リードデータ生成部
１７９、２７９、３７９、４７９：リードデータ送信部
１６０、２６０、１６０：リードデータ受信部
１６１、１８０、２６１、２８０、４６１、４８０：送信データ生成部
１６２、２６２、４６２：ライトデータ送信部
１７０、４７０：クロック受信部
１８１、２８１、４８１：ライトデータ受信部
１８２、２８２、４８２：ライトデータ生成部
２３７：割込記憶回路
２５０ａ、３５０：第１クロック生成部
２５１ａ、３５１：第１クロック送信部
２５０ｂ：第２クロック生成部
２５１ｂ：第２クロック送信部
２７０ａ、３７０：第１クロック受信部
２７０ｂ：第２クロック受信部
３３７：割込検出カウンタ
３８４：内部クロックカウント部
３８５：割込要求認識部
４０６ａ、４０６ｂ：差動伝送路
４１９、４３９：電位差検出回路
４６３、４８３：割込要求通知部
４８４：割込要求認識部

以下、本発明の実施形態を、図面を用いて説明する。

＜第１実施形態例＞
（１）概要
図１は、本発明の第１実施形態例に係る通信システムの全体構成を示す説明図である。この通信システムでは、ホスト端末１０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード１０２である送受信装置とが、伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路１０５、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７が含まれる。クロック信号用伝送線路１０５は、ホスト端末１０１及びＳＤメモリカード１０２間の通信に用いられる後述のクロックＣＬＫＨを、ホスト端末１０１からＳＤメモリカード１０２に伝送するために用いられる。制御信号用伝送線路１０６は、データの読み出し、書き込みなどに関するコマンド、後述の割込コマンド及びコマンドに対するレスポンスを、ホスト端末１０１及びＳＤメモリカード１０２間で送受信するために用いられる。データ信号用伝送線路１０７は、ホスト端末１０１及びＳＤメモリカード１０２間でデータを送受信するために用いられる。

図２は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図２中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図２中、Ｒｅｓ）がホスト端末１０１及びＳＤメモリカード１０２間で送受信された後、データ（図２中、ＤＡＴＡ）の伝送が行われる。

また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図２に示すようにデータの伝送にはデータ信号用伝送線路１０７だけでなく制御信号用伝送線路１０６も用いる。データは複数のデータフラグメントに分割されて伝送されるが、制御信号用伝送線路１０６を介して伝送される第１データフラグメントには、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路１０７を介して伝送される第２データフラグメントは、ヘッダ情報及びフッタ情報が付加されている。つまり、データ信号用伝送線路１０７では、ヘッダ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、第２データフラグメントのビット長と同一であり、第１データフラグメントと第２データフラグメントとは同期して伝送される。なお、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７の伝送線路長の違いは、無視できるほど小さいものとする。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。

本実施形態では、制御信号用伝送線路１０６において隣接して伝送される送信側からの第１データフラグメント間の間隔（以下、第１タイムスロットという）を用いて、データフラグメントの受信側から送信側に割込信号（図２中、ＩＴＲＰＴ（例えば、後述のリード割込コマンドである。））を伝送する。第１データフラグメントにはヘッダ情報及びフッタ情報が付加されていないため、第１タイムスロットは、先に伝送される第１データフラグメントと、後に伝送される第１データフラグメントと、の間隔により定義される。また、後述の基本タイムスロットは、ヘッダ情報及びフッタ情報を含む、隣接するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

なお、データ信号用伝送線路１０７は、１本に限られず複数設けられても良い。

（２）ハードウェア構成
以下に、再び図１を用いて、ホスト端末１０１及びＳＤメモリカード１０２のハードウェア構成について説明する。ホスト端末１０１及びメモリカード１０２は、図１に示すハードウェア構成と、後述の図３に示すＣＰＵ１１０の機能構成との協働により、後述する各種機能を実現する。

（２−１）ホスト端末
（ａ）ＣＰＵ１１０：ホスト端末１０１のその他のＲＡＭ１１１、バッファ１１２、カードインターフェース部１１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末１０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ１１１：ＳＤメモリカード１０２との間で送受信される各種データを記憶する。

（ｃ）バッファ１１２、カードインターフェース部１１３：ＳＤメモリカード１０２から読み出されたデータのＲＡＭ１１１への書き込み、ＳＤメモリカード１０２へ書き込まれるデータのＲＡＭ１１１からの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ１１４ａ、データ／レスポンスＩｎｐｕｔ１１４ｂ、データＯｕｔｐｕｔ１１４ｃ、データＩｎｐｕｔ１１４ｄ、ドライバ１１５ａ、レシーバ１１５ｂ、ドライバ１１５ｃ及びレシーバ１１５ｄを含み、これらが図１に示すように接続されている。

（ｅ）ドライバ１１６：クロック信号用伝送線路１０５を介して、クロックＣＬＫＨをＳＤメモリカード１０２に送信する。

（２−２）ＳＤメモリカード
（ａ）ＣＰＵ１３０：ＳＤメモリカード１０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）Ｆｌａｓｈメモリ１３１ａ：ホスト端末１０１との間で送受信される各種データを記憶する。

（ｃ）Ｆｌａｓｈメモリインターフェース部１３１ｂ、バッファ１３２、ホストインターフェース部１３３：ホスト端末１０１から読み出されたデータのＦｌａｓｈメモリ１３１ａへの書き込み、ホスト端末１０１へ書き込まれるデータのＦｌａｓｈメモリ１３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ１３４ａ、データ／コマンドＩｎｐｕｔ１３４ｂ、データＯｕｔｐｕｔ１３４ｃ、データＩｎｐｕｔ１３４ｄ、ドライバ１３５ａ、レシーバ１３５ｂ、ドライバ１３５ｃ及びレシーバ１３５ｄを含み、これらが図１に示すように接続されている。

（ｅ）レシーバ１３６：クロックＣＬＫＨをホスト端末１０１から受信する。

（３）機能構成
図３は、ホスト端末１０１のＣＰＵ１１０及びＳＤメモリカード１０２のＣＰＵ１３０の機能構成図である。

（３−１）ホスト端末のＣＰＵの機能構成
（ａ）クロック生成部、クロック送信部
クロック生成部１５０は、ホスト端末１０１とＳＤメモリカード１０２との間でデータを送受信するための基本のクロックＣＬＫＨを生成する。クロック生成部１５０は、ＣＰＵ１１０の各種機能部をクロックＣＬＫＨにより制御するため、クロック送信部１５１、タイミング制御部１５２、コマンド送信部１５６、レスポンス受信部１５８、リードデータ受信部１６０及びライトデータ送信部１６２等にクロックＣＬＫＨを送信する。クロック送信部１５１は、クロックＣＬＫＨをクロック信号用伝送線路１０５を介してＳＤメモリカード１０２に送信する。

（ｂ）タイミング制御部、第１タイムスロット取得部、パラメータ記憶部
パラメータ記憶部１５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

第１タイムスロット取得部１５３は、パラメータ記憶部１５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。第１データフラグメントは、ＳＤメモリカード１０２から制御信号用伝送線路１０６を介して連続的に伝送されている。ここで、第１タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。第１タイムスロット取得部１５３は、コマンド生成部１５５に第１タイムスロット長を送信する。

また、タイミング制御部１５２及び第１タイムスロット取得部１５３は、後述のリードデータ受信部１６０からデータ信号用伝送線路１０７を介してデータパケットを受信し、データパケットのヘッダ情報に含まれる第２データフラグメントのビット長を取得する。ここで、第１データフラグメントのビット長と第２データフラグメントのビット長とは同じである。第１タイムスロット取得部１５３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントすることで、第１タイムスロットの開始位置を把握する。そして、第１タイムスロット取得部１５３は、第１タイムスロットの開始位置をコマンド送信部１５６に送信する。また、タイミング制御部１５２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、カウント値をリードデータ受信部１６０に送信する。

なお、タイムスロットの開始位置は、タイムスロット取得部１５３からではなく、タイミング制御部１５２からのカウント値に基づいて取得しても良い。

（ｃ）コマンド生成部、コマンド送信部
コマンド生成部１５５は、ＳＤメモリカード１０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード１０２にデータを書き込むためのライトコマンド、ＳＤメモリカード１０２からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。

ここで、リード時には、ホスト端末１０１は、制御信号用伝送線路１０６を介して連続的に第１データフラグメントを、またデータ信号用伝送線路１０７を介して連続的にデータパケットを、ＳＤメモリカード１０２からリードデータを受信している。リード割込コマンドは、このような場合に、隣接する第１データフラグメント間の第１タイムスロットを用いてＳＤメモリカード１０２に送信され、リードデータの送信を停止するコマンド（割込信号）である。コマンド生成部１５５は、例えばＳＤメモリカード１０２から送信されたリードデータのＲＡＭ１１１への書き込みが遅れている等、ホスト端末１０１の状況を判断し、リード割込コマンドを送信するか否かを判断する。コマンド生成部１５５は、リード割込コマンドを送信する場合には、リード割込コマンドのビット長が、第１タイムスロット長を超えないようにリード割込コマンドを生成する。

コマンド送信部１５６は、制御信号用伝送線路１０６を介して、リードコマンド及びライトコマンド等の各種コマンドをＳＤメモリカード１０２にクロックＣＬＫＨに基づいて送信する。なお、コマンド送信部１５６は、第１タイムスロット内でリード割込コマンドを送信可能なように、第１タイムスロットの開始位置に基づいてリード割込コマンドを送信する。

（ｄ）レスポンス受信部
レスポンス受信部１５８は、ホスト端末１０１が送信したコマンドに対するレスポンスをＳＤメモリカード１０２から受信する。なお、レスポンス受信部１５８は、ＳＤメモリカード１０２からライト割込レスポンス、いわゆるビジー信号を受信しているか否かを判断し、ライト割込レスポンスの受信の有無をライトデータ送信部１６２に通知する。

（ｅ）リードデータ受信部、リードデータ生成部
リードデータ受信部１６０は、ＳＤメモリカード１０２からの第１データフラグメント及びデータパケットをクロックＣＬＫＨに基づいて受信する。ここで、リードデータ受信部１６０は、第１データフラグメントを制御信号用伝送線路１０６を介して、データパケットをデータ信号用伝送線路１０７を介して受信している。また、リードデータ受信部１６０は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部１５２から受信している。このカウント値に基づいて、リードデータ受信部１６０は、第１データフラグメント及びデータパケット内の第２データフラグメントを損失することなく正確に受信することができる。なお、制御信号用伝送線路１０６の第１データフラグメントは、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報に基づいて伝送されており、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

リードデータ生成部１５９は、複数の第１及び第２データフラグメントからリードデータを生成し、ＲＡＭ１１１に記憶させる。

（ｆ）送信データ生成部、ライトデータ送信部
送信データ生成部１６１は、ライトコマンドが生成されると、ＳＤメモリカード１０２に書き込むためのライトデータをＲＡＭ１１１から読み出し、複数の第１データフラグメント及びデータパケットを生成する。第１データフラグメントはヘッダ情報及びフッタ情報を付加せずに生成する。一方、データパケットは、ヘッダ情報、第２データフラグメント及びフッタ情報を含むように生成する。また、同期して伝送される第１データフラグメントと第２データフラグメントとのビット長は同一とする。

ライトデータ送信部１６２は、クロックＣＬＫＨに基づいて、第１データフラグメントを制御信号用伝送線路１０６を介してＳＤメモリカード１０２送信し、データパケットをデータ信号用伝送線路１０７を介してＳＤメモリカード１０２に送信する。なお、ライトデータ送信部１６２は、制御信号用伝送線路１０６の第１データフラグメントを、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報に基づいて送信する。よって、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

また、ライトデータ送信部１６２は、レスポンス受信部１５８からライト割込レスポンスの受信の有無を受け取る。ライト割込レスポンスを受信している場合は、ライトデータ送信部１６２は、第１データフラグメント及びデータパケットの送信を停止する。一方、ライト割込レスポンスを受信していない場合は第１データフラグメント及びデータパケットの送信を継続し、ライト割込レスポンスが解除された場合はこれらの送信を再開する。

ここで、ライトデータ送信部１６２は、レスポンス受信部１５８がライト割込レスポンスを受信している時に第１データフラグメント及びデータパケットを送信している場合には、これらの第１データフラグメント及びデータパケットの送信を完了する。このようにライト割込レスポンスの受信時に送信されている第１データフラグメント及びデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）クロック受信部
クロック受信部１７０は、ホスト端末１０１からクロックＣＬＫＨを受信する。なお、ホスト端末１０１からＳＤメモリカード１０２への送信の際の遅延により、クロックＣＬＫＨはカードクロックＣＬＫＳに変化している。クロック受信部１７０は、タイミング制御部１７２、コマンド受信部１７７、レスポンス送信部１７８、リードデータ送信部１７９及びライトデータ受信部１８１等にカードクロックＣＬＫＳを送信する。

（ｂ）タイミング制御部、第１タイムスロット取得部、パラメータ記憶部
パラメータ記憶部１７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。

第１タイムスロット取得部１７３は、パラメータ記憶部１７４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、隣接する第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。第１タイムスロット取得部１７３は、レスポンス生成部１７５に第１タイムスロット長を送信する。

また、タイミング制御部１７２及び第１タイムスロット取得部１７３は、後述のライトデータ受信部１８１からデータパケットを受信し、データパケットのヘッダ情報に含まれる第２データフラグメントのビット長を取得する。第１タイムスロット取得部１７３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。そして、第１タイムスロット取得部１７３は、第１タイムスロットの開始位置をレスポンス送信部１７８に送信する。なお、同期して伝送される第１データフラグメントと第２データフラグメントとのビット長は同一である。

また、タイミング制御部１７２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、カウント値をライトデータ受信部１８１に送信する。

（ｃ）コマンド受信部
コマンド受信部１７７は、制御信号用伝送線路１０６を介して、リード割込コマンドを含む各種コマンドをカードクロックＣＬＫＳに基づいてホスト端末１０１から受信する。

（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部１７５は、ホスト端末１０１からの各種コマンドに対するレスポンスを生成する。また、レスポンス生成部１７５は、ライトデータの書き込みを中止するライト割込レスポンスの生成も行う。

ここで、ライト時には、ＳＤメモリカード１０２は、ホスト端末１０１から制御信号用伝送線路１０６を介して連続的に第１データフラグメントを受信し、ライトデータを受信している。ライト割込レスポンスは、このような場合に、隣接する第１データフラグメント間の第１タイムスロットを用いてホスト端末１０１に送信され、ライトデータの送信を停止するレスポンス（割込信号）である。レスポンス生成部１７５は、例えばホスト端末１０１から送信されたライトデータのＦｌａｓｈメモリ１３１ａへの書き込みが遅れている等、ＳＤメモリカード１０２の状況を判断し、ライト割込レスポンスを送信するか否かを判断する。レスポンス生成部１７５は、ライト割込レスポンスを送信する場合には、ライト割込レスポンスのビット長が、第１タイムスロット長を超えないようにライト割込レスポンスを生成する。

レスポンス送信部１７８は、コマンド受信部１７７がホスト端末１０１から各種コマンドを受信すると、制御信号用伝送線路１０６を介してホスト端末１０１にレスポンスを送信する。また、レスポンス送信部１７８は、ライト割込レスポンスについては、第１タイムスロット内でライト割込レスポンスを送信可能なように、第１タイムスロットの開始位置に基づいて送信する。なお、ライト割込レスポンスは、ライトデータのＦｌａｓｈメモリ１３１ａへの書き込みが可能になるまで生成され、ホスト端末１０２に送信される。

なお、後述の通り、リード割込コマンドを受信している際に、リードデータ送信部１７９が第１データフラグメント及びデータパケットをホスト端末１０１に送信している場合には、レスポンス送信部１７８は、これらの送信完了後にレスポンスをホスト端末１０１に送信する。

（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部１８１は、ホスト端末１０１からの第１データフラグメント及びデータパケットをカードクロックＣＬＫＳに基づいて受信する。ここで、ライトデータ受信部１８１は、第１データフラグメントを制御信号用伝送線路１０６を介して、データパケットをデータ信号用伝送線路１０７を介して受信している。また、ライトデータ受信部１８１は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部１７２から受信している。このカウント値に基づいて、ライトデータ受信部１８１は、第１データフラグメント及びデータパケット内の第２データフラグメントを損失することなく正確に受信することができる。なお、第１データフラグメントは、データパケットのヘッダ情報及びフッタ情報に基づいて伝送されており、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

ライトデータ生成部１８２は、複数の第１及び第２データフラグメントからライトデータを生成し、Ｆｌａｓｈメモリ１３１ａに記憶させる。

（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部１８０は、コマンド受信部１７７がホスト端末１０１からリードコマンドを受信すると、ホスト端末１０１に送信するためのリードデータをＦｌａｓｈメモリ１３１ａから読み出し、複数の第１データフラグメント及びデータパケットを生成する。データパケットは、ヘッダ情報、第２データフラグメント及びフッタ情報を含んで生成される。また、同期して伝送される第１データフラグメント及び第２データフラグメントのビット数は同じである。

リードデータ送信部１７９は、カードクロックＣＬＫＳに基づいて、第１データフラグメントを制御信号用伝送線路１０６を介してホスト端末１０１送信し、データパケットをデータ信号用伝送線路１０７を介してホスト端末１０１に送信する。なお、リードデータ送信部１７９は、第１データフラグメントを、データパケットのヘッダ情報及びフッタ情報に基づいて送信する。よって、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

また、リードデータ送信部１７９は、リード割込コマンドの受信時に第１データフラグメント及びデータパケットを送信している場合には、これらの第１データフラグメント及びデータパケットの送信を完了する。このようにリード割込コマンドの受信時に送信されている第１データフラグメント及びデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

（４）処理の流れ
以下に説明する処理においては、ホスト端末１０１からＳＤメモリカード１０２にクロックＣＬＫＨが送信されている。

（４−１）リード時
図４は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末１０１のコマンド生成部１５５は、ＳＤメモリカード１０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末１０１のコマンド送信部１５６は、リードコマンドを制御信号用伝送線路１０６を介してＳＤメモリカード１０２に送信する（ステップＳ１）。ＳＤメモリカード１０２のコマンド受信部１７７はリードコマンドを受信する（ステップＳ２）。

ステップＳ３、Ｓ４：ＳＤメモリカード１０２のレスポンス送信部１７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路１０６を介してホスト端末１０１に送信する（ステップＳ３）。ホスト端末１０１のレスポンス受信部１５８はレスポンスを受信する（ステップＳ４）。

ステップＳ５、Ｓ６：ＳＤメモリカード１０２の送信データ生成部１８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ１３１ａからリードデータを読み出して第１データフラグメント及びデータパケットを生成する。ＳＤメモリカード１０２のリードデータ送信部１７９は、第１データフラグメントを制御信号用伝送線路１０６を介してホスト端末１０１に送信し、データパケットをデータ信号用伝送線路１０７を介してホスト端末１０１に送信する（ステップＳ５）。ホスト端末１０１のリードデータ受信部１６０は、ＳＤメモリカード１０２から第１データフラグメント及びデータパケットを受信する（ステップＳ６）。このとき、ホスト端末１０１のタイミング制御部１５２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部１６０に送信している。

その後、リードデータ生成部１５９は、第１及び第２データフラグメントからリードデータを生成し、ＲＡＭ１１１に記憶させる。

ステップＳ７、Ｓ８：ホスト端末１０１のコマンド生成部１５５は、リード割込コマンドの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはリード割込コマンドを生成する（ステップＳ７）。このとき、ホスト端末１０１の第１タイムスロット取得部１５３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第１タイムスロット長を算出している。ホスト端末１０１のコマンド生成部１５５は、第１タイムスロット長を超えないようにリード割込コマンドを生成する（ステップＳ８）。リード割込コマンドの送信を行わない場合（Ｎｏ）には、ホスト端末１０１のリードデータ受信部１６０はさらに第１データフラグメント及びデータパケットを受信する。

ステップＳ９：ホスト端末１０１の第１タイムスロット取得部１５３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。

ステップＳ１０、Ｓ１１：ホスト端末１０１のコマンド送信部１５６は、制御信号用伝送線路１０６を介して、第１タイムスロットの開始位置に基づき、リード割込コマンドをＳＤメモリカード１０２に送信する（ステップＳ１０）。ＳＤメモリカード１０２のコマンド受信部１７７は、ホスト端末１０１からリード割込コマンドを受信する（ステップＳ１１）。

ステップＳ１２、Ｓ１３：ＳＤメモリカード１０２のレスポンス送信部１７８は、制御信号用伝送線路１０６を介して、リード割込コマンドに対するレスポンスをホスト端末１０１に送信する（ステップＳ１２）。なお、リード割込コマンドの受信の際にリードデータ送信部１７９が第１データフラグメント及びデータパケットを送信している場合には、これらの送信を完了後、レスポンス送信部１７８はレスポンスを送信する。

ホスト端末１０１のレスポンス受信部１５８は、ＳＤメモリカード１０２からレスポンスを受信する（ステップＳ１３）。

ステップＳ１４：ＳＤメモリカード１０２のリードデータ送信部１７９は、第１データフラグメント及びデータパケットの送信を停止する。

その後、ホスト端末１０１からＳＤメモリカード１０２にリードコマンドが再び送信されると、ＳＤメモリカード１０２は制御信号用伝送線路１０６及びデータ信号用伝送線路１０７を介して第１データフラグメント及びデータパケットの送信を再開する。

（４−２）ライト時
図５は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。

ステップＳ２１：ホスト端末１０１のコマンド生成部１５５及びコマンド送信部１５６は、ＳＤメモリカード１０２にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップＳ２１）。ＳＤメモリカード１０２のコマンド受信部１７７はライトコマンドを受信する（ステップＳ２２）。

ステップＳ２３：ＳＤメモリカード１０２のレスポンス送信部１７８及びホスト端末１０１のレスポンス受信部１５８は、ライトコマンドに対するレスポンスを送受信する。

ステップＳ２５、Ｓ２６：ホスト端末１０１の送信データ生成部１６１及びライトデータ送信部１６２は、ライトコマンドの受信に応じて、ＲＡＭ１１１からライトデータを読み出して第１データフラグメント及びデータパケットを生成し、ＳＤメモリカード１０２に送信する（ステップＳ２５）。ＳＤメモリカード１０２のライトデータ受信部１８１は、ホスト端末１０１から第１データフラグメント及びデータパケットを受信する（ステップＳ２６）。このとき、ＳＤメモリカード１０２のタイミング制御部１７２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部１８１に送信している。

その後、ライトデータ生成部１８２は、第１データフラグメント及びデータパケットからライトデータを生成し、Ｆｌａｓｈメモリ１３１ａに記憶させる。

ステップＳ２７、Ｓ２８：ＳＤメモリカード１０２のレスポンス生成部１７５は、ライト割込レスポンスの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはライト割込レスポンスを生成する（ステップＳ２７）。このとき、ＳＤメモリカード１０２の第１タイムスロット取得部１７３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第１タイムスロット長を算出している。ＳＤメモリカード１０２のレスポンス生成部１７５は、第１タイムスロット長を超えないようにライト割込レスポンスを生成する（ステップＳ２８）。ライト割込レスポンスの送信を行わない場合（Ｎｏ）には、ＳＤメモリカード１０２のライトデータ受信部１８１はさらに第１データフラグメント及びデータパケットを受信する。

ステップＳ２９：ＳＤメモリカード１０２の第１タイムスロット取得部１７３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。

ステップＳ３０：ＳＤメモリカード１０２のレスポンス送信部１７８は、制御信号用伝送線路１０６を介して、第１タイムスロットの開始位置に基づき、ライト割込レスポンスをホスト端末１０１に送信する（ステップＳ３０）。

ステップＳ３１、Ｓ３２：ホスト端末１０１のレスポンス受信部１５８は、ＳＤメモリカード１０２からライト割込レスポンス、いわゆるビジー信号を受信しているか否かを判断する（ステップＳ３１）。ライト割込レスポンスを受信していない場合（Ｎｏ）は、ステップＳ２５にて、ライトデータ送信部１６２は、第１データフラグメント及びデータパケットを生成及び送信を行う。

一方、ライト割込レスポンスを受信している場合（Ｙｅｓ）は、ホスト端末１０１のライトデータ送信部１６２は、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７を介した第１データフラグメント及びデータパケットの送信を停止する（ステップＳ３２）。そして、ライト割込レスポンスの受信が解除されると、ライトデータ送信部１６２は、ステップＳ２５にて、第１データフラグメント及びデータパケットを生成及び送信を再開する。

（５）作用効果
本発明において、制御信号用伝送線路１０６の第１データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報を用い、第１データフラグメントとデータパケットの第２データフラグメントとを同期させて受信側に送信する。このとき、制御信号用伝送線路１０６の隣接する第１データフラグメント間の第１タイムスロットは、データ信号用伝送線路１０７のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、この第１タイムスロットを利用してリード割込コマンドやライト割込レスポンスなどの割込信号を送信する。そのため、リード割込コマンドやライト割込レスポンス等を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。よって、第１タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、第１タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

（６）変形例
（６−１）
上記では、制御信号用伝送線路１０６を伝送する第１データフラグメントにはヘッダ情報及びフッタ情報がともに付加されていない。しかし、ヘッダ情報又はフッタ情報のいずれかを第１データフラグメントに付加しても良い。例えば、第１データフラグメントの前にヘッダ情報が付加されると、第１タイムスロットは、先に伝送される第１データフラグメントと、後に伝送される第１データフラグメントのヘッダ情報と、の間隔によって定義される。あるいは、第１データフラグメントの後にフッタ情報が付加されると、第１タイムスロットは、先に伝送される第１データフラグメントのフッタ情報と、後に伝送される第１データフラグメントと、の間隔によって定義される。このような第１タイムスロットを用いることで、ヘッダ長又はフッタ長分だけ余分にタイムスロットを確保することができ、伝送効率の低下を抑制することができる。

（６−２）
ＳＤメモリカード１０２では、データは８ビット単位で処理を行っている。よって、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される上記の第１タイムスロット長は、８の倍数であるのが好ましい。

（６−３）
送信側からのデータの伝送が終了し、受信側がコマンドを正常に送信側に出力できる状態になるまでには、例えば数クロック分の切替時間ｔ１が必要となる。また、受信側からの割込信号の送信が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間ｔ２が必要となる。よって、第１タイムスロット長は、この切替時間ｔ１及びｔ２を含むビット長であるのが好ましい。つまり、第１データフラグメント間の間隔である第１タイムスロット長は、データパケットのフッタ長＋切替時間ｔ１のビット数＋コマンドのビット数＋切替時間ｔ２＋データパケットのヘッダ長により算出される。また、前記のように表される第１タイムスロット長もまた、８の倍数であるのが好ましい。

（６−４）
上記では、送信側からデータを受信しているときに、受信側がリード割込コマンド又はライト割込レスポンスを送信側に送信する場合について説明した。本実施形態は、その他、送信側からデータを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。

（６−５）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。

（６−６）
上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。例えば、データ信号用伝送線路のいずれかにおいて、ヘッダ情報及びフッタ情報が付加されていない第１データフラグメントを送信する。そして、そのデータ信号用伝送線路を隣接して伝送する第１データフラグメント間を用いて、リード割込コマンド及びライト割込レスポンス等を送信する。

（６−７）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末１０１とＳＤメモリカード１０２との通信開始時に、これらの情報を相互に取得するようにしても良い。

（６−８）
制御信号用伝送線路１０６及びデータ信号用伝送線路１０７は、一対の２本の差動伝送線路であっても良い。

（６−９）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、第２データパケットのヘッダ長から随時、データフラグメントのビット長を取得する必要は無い。

（６−１０）
割込信号の送信により即座にデータの伝送が中止されるのが好ましいため、割込信号は１個の第１タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込信号のビット長が第１タイムスロット長を超える場合は、割込信号を複数に分割し、複数の第１タイムスロットを用いて送信しても良い。

（６−１１）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリが挙げられる。

（６−１２）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。

前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。

＜第２実施形態例＞
図６、図７は、本発明の第２実施形態例の第１実施例及び第２実施例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末２０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード２０２である送受信装置とが、伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路２０５、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７が含まれる。クロック信号用伝送線路２０５は、ホスト端末２０１及びＳＤメモリカード２０２間の通信に用いられる後述の第１クロックＣＬＫＨ１等を、ホスト端末２０１からＳＤメモリカード２０２に伝送するために用いられる。制御信号用伝送線路２０６は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末２０１及びＳＤメモリカード２０２間で送受信するために用いられる。データ信号用伝送線路２０７は、ホスト端末２０１及びＳＤメモリカード２０２間でデータを送受信するために用いられる。

図８は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図８中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド、割込コマンド及びコマンドに対するレスポンス（図８中、Ｒｅｓ）がホスト端末２０１及びＳＤメモリカード２０２間で送受信された後、データ（図８中、ＤＡＴＡ）の伝送が行われる。

また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図８に示すようにデータの伝送にはデータ信号用伝送線路２０７だけでなく制御信号用伝送線路２０６も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して伝送されるデータフラグメントには、ヘッダ情報及びフッタ情報が付加されている。つまり、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。

本実施形態では、受信側は、クロック信号用伝送線路を介して第１クロックＣＬＫＨ１を送信側に送信している。また、送信側は、第１クロックＣＬＫＨ１に基づいて受信側にデータパケットを送信している。このとき、受信側は、送信側からのデータパケットの送信を停止するために、第１クロックＣＬＫＨ１の送信側への送信を停止する。よって、送信側は受信側にデータパケットを送信することができない。このようにして、受信側は、送信側からのデータパケットの送信の停止を制御することができる。

なお、データ信号用伝送線路２０７は、１本に限られず複数設けられても良い。

以下に、本実施形態の一例として、第１実施例及び第２実施例を以下に説明する。

（第１実施例）
（１）概要
図９は、第１実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第１実施例では、ホスト端末２０１が、第１クロックＣＬＫＨ１の送信を停止する（図９の期間Ａ（停止タイムスロット）を参照）。これにより、ＳＤメモリカード２０２からのデータパケットの送信が停止している。その後、制御信号用伝送線路２０６を介して、ホスト端末２０１からＳＤメモリカード２０２に割込信号（図９中、ＩＴＲＰＴ（例えば、後述のリード割込コマンドである。））を送信する。また、データ信号用伝送線路２０７を介して、第１クロックＣＬＫＨ１とは異なる第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。ＳＤメモリカード２０２は、第２クロックＣＬＫＨ２に基づいて割込コマンドを受信する。

（２）ハードウェア構成
以下に、再び図６を用いて、ホスト端末２０１及びＳＤメモリカード２０２のハードウェア構成について説明する。ホスト端末２０１及びＳＤメモリカード２０２は、図６に示すハードウェア構成と、後述の図１０に示すＣＰＵ２１０の機能構成との協働により、後述する各種機能を実現する。

（２−１）ホスト端末
（ａ）ＣＰＵ２１０：ホスト端末２０１のその他のＲＡＭ２１１、バッファ２１２、カードインターフェース部２１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末２０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ２１１：ＳＤメモリカード２０２との間で送受信される各種データを記憶する。

（ｃ）バッファ２１２、カードインターフェース部２１３：ＳＤメモリカード２０２から読み出されたデータのＲＡＭ２１１への書き込み、ＳＤメモリカード２０２へ書き込まれるデータのＲＡＭ２１１からの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ２１４ａ、データ／レスポンスＩｎｐｕｔ２１４ｂ、データＯｕｔｐｕｔ２１４ｃ、データＩｎｐｕｔ２１４ｄ、ドライバ２１５ａ、レシーバ２１５ｂ、ドライバ２１５ｃ及びレシーバ２１５ｄを含み、これらが図６に示すように接続されている。なお、ドライバ２１５ｃは、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。

（ｅ）ドライバ２１６：クロック信号用伝送線路４０５を介して、クロックＣＬＫＨ１をＳＤメモリカード２０２に送信する。

（２−２）ＳＤメモリカード
（ａ）ＣＰＵ２３０：ＳＤメモリカード２０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）Ｆｌａｓｈメモリ２３１ａ：ホスト端末２０１との間で送受信される各種データを記憶する。

（ｃ）Ｆｌａｓｈメモリインターフェース部２３１ｂ、バッファ２３２、ホストインターフェース部２３３：ホスト端末２０１から読み出されたデータのＦｌａｓｈメモリ２３１ａへの書き込み、ホスト端末２０１へ書き込まれるデータのＦｌａｓｈメモリ２３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ２３４ａ、データ／コマンドＩｎｐｕｔ２３４ｂ、データＯｕｔｐｕｔ２３４ｃ、データＩｎｐｕｔ２３４ｄ、ドライバ２３５ａ、レシーバ２３５ｂ、ドライバ２３５ｃ及びレシーバ２３５ｄを含み、これらが図１６示すように接続されている。なお、レシーバ２３５ｄは、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２をホスト端末２０１から受信する。

（ｅ）レシーバ２３６：第１クロックＣＬＫＨ１をホスト端末２０１から受信する。

（ｆ）割込記憶回路２３７：ＳＤメモリカード４０２の割込記憶回路２３７は、制御信号用伝送線路２０６から入力を受けるレシーバ２３５ｂの出力ライン２３５ｂｌと、データ信号用伝送線路２０７から入力を受けるレシーバ２３５ｄの出力ライン２３５ｄｌとに接続されている。さらに、割込記憶回路２３７は、ＣＰＵ２３０から割込記憶回路Ｅｎａｂｌｅ信号が入力され、割込検出信号をＣＰＵ２３０に出力する。ここで、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を隣接して伝送するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする（図９参照）。また、第１クロックＣＬＫＨ１の供給が停止されている期間を停止タイムスロットと言うものとする（図９参照）。停止タイムスロットでは、第１クロックＣＬＫＨ１の供給が無いため、ＳＤメモリカード２０２からホスト端末２０１へのデータパケットの送信が停止している。割込記憶回路Ｅｎａｂｌｅ信号は、基本タイムスロット及び停止タイムスロットにおいてのみ活性化される。よって、割込記憶回路２３７は、割込記憶回路Ｅｎａｂｌｅ信号の入力を受けて、基本タイムスロット及び停止タイムスロットにおいてのみ動作可能である。

第１クロックＣＬＫＨ１の供給が停止することで、ホスト端末４０１へのデータパケットの送信が停止する。その後、図９に示すように、停止タイムスロット（図９中、期間Ａ）において、割込記憶回路２３７は、ホスト端末２０１から、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２の入力を受け、かつ制御信号用伝送線路２０６を介して割込コマンド（図９中、ＩＴＲＰＴ）の入力を受ける。割込記憶回路２３７は、第２クロックＣＬＫＨ２をトリガとして割込コマンドをラッチし、割込検出信号をＣＰＵ２３０に出力する。なお、ホスト端末１０１からＳＤメモリカード１０２への送信の際の遅延により、第２クロックＣＬＫＨ２は第２カードクロックＣＬＫＳ２に変化している。よって、実際には、割込記憶回路２３７は、第２カードクロックＣＬＫＳ２に基づいて割込コマンドを受信する。

（３）機能構成
図１０は、ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図である。

（３−１）ホスト端末のＣＰＵの機能構成
（ａ）第１クロック生成部、第１クロック送信部
第１クロック生成部２５０ａは、ホスト端末２０１とＳＤメモリカード２０２との間でデータを送受信するための基本の第１クロックＣＬＫＨ１を生成する。第１クロック生成部２５０ａは、ＣＰＵ２１０の各種機能部を第１クロックＣＬＫＨ１により制御するため、第１クロック送信部２５１ａ、タイミング制御部２５２、コマンド送信部２５６、レスポンス受信部２５８、リードデータ受信部２６０及びライトデータ送信部２６２等に第１クロックＣＬＫＨ１を送信する。第１クロック送信部２５１ａは、第１クロックＣＬＫＨ１をクロック信号用伝送線路２０５を介してＳＤメモリカード２０２に送信する。

また、第１クロック送信部２５１ａは、コマンド生成部２５５の制御により第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止する。

（ｂ）第２クロック生成部、第２クロック送信部
第２クロック生成部２５０ｂは、第１クロックＣＬＫＨ１とは異なる第２クロックＣＬＫＨ２を生成する。第２クロック送信部２５１ｂは、コマンド生成部２５５の制御に基づいて第２クロック送信部２５１ｂを、データ信号用伝送線路２０７を介してＳＤメモリカード２０２に送信する。

（ｂ）タイミング制御部、パラメータ記憶部
パラメータ記憶部２５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

タイミング制御部２５２は、後述のリードデータ受信部２６０からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第１クロックＣＬＫＨ１に基づいて順にカウントし、カウント値をリードデータ受信部２６０に送信する。

（ｄ）コマンド生成部、コマンド送信部
コマンド生成部２５５は、ＳＤメモリカード２０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード２０２にデータを書き込むためのライトコマンド、ＳＤメモリカード２０２からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。コマンド送信部２５６は、制御信号用伝送線路２０６を介して、リードコマンド及びライトコマンド等の各種コマンドをＳＤメモリカード２０２に第１クロックＣＬＫＨ１に基づいて送信する。

ここで、リード時には、ホスト端末２０１は、ＳＤメモリカード２０２から制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して連続的にデータフラグメントを受信し、リードデータを受信している。リード割込コマンドは、このような場合に、ＳＤメモリカード２０２に送信され、リードデータの送信を停止するコマンド（割込信号）である。コマンド生成部２５５は、例えばＳＤメモリカード２０２から送信されたリードデータのＲＡＭ２１１への書き込みが遅れている等、ホスト端末２０１の状況を判断し、リード割込コマンドを送信するか否かを判断する。そして、コマンド生成部２５５は、リード割込コマンドの送信が必要と判断すると、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止するように第１クロック送信部２５１ａを制御し、第２クロックＣＬＫＨ２のＳＤメモリカード２０２への送信を開始するように第２クロック送信部２５１ｂを制御する。また、第１クロックＣＬＫＨ１の送信が停止した後、コマンド送信部２５６は制御信号用伝送線路２０６を介してリード割込コマンドをＳＤメモリカード２０２に送信する。

（ｅ）レスポンス受信部
レスポンス受信部２５８は、ホスト端末２０１が送信したコマンドに対するレスポンスをＳＤメモリカード２０２から受信する。

（ｆ）リードデータ受信部、リードデータ生成部
リードデータ受信部２６０は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、ＳＤメモリカード２０２からデータパケットを第１クロックＣＬＫＨ１に基づいて受信する。また、リードデータ受信部２６０は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部２５２から受信している。このカウント値に基づいて、リードデータ受信部２６０は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

リードデータ生成部２５９は、データパケット内のデータフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。

（ｇ）送信データ生成部、ライトデータ送信部
送信データ生成部２６１は、ライトコマンドが生成されると、ＳＤメモリカード２０２に書き込むためのライトデータをＲＡＭ２１１から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。

ライトデータ送信部２６２は、第１クロックＣＬＫＨ１に基づいて、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、データパケットをＳＤメモリカード２０２に送信する。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）第１クロック受信部、第２クロック受信部
第１クロック受信部２７０ａは、クロック信号用伝送線路２０５を介してホスト端末２０１から第１クロックＣＬＫＨ１を受信する。第２クロック受信部２７０ｂは、データ信号用伝送線路２０７を介してホスト端末２０１から第２クロックＣＬＫＨ２を受信する。なお、ホスト端末２０１からＳＤメモリカード２０２への送信の際の遅延により、第１クロックＣＬＫＨ１は第１カードクロックＣＬＫＳ１に、第２クロックＣＬＫＨ２は第２カードクロックＣＬＫＳ２に変化している。第１クロック受信部２７０ａは、タイミング制御部２７０、コマンド受信部２７７、レスポンス送信部２７８、リードデータ送信部２７９及びライトデータ受信部２８１等に第１カードクロックＣＬＫＳ１を送信する。第２クロック受信部２７０ｂは、コマンド受信部２７７に第２カードクロックＣＬＫＳ２を送信する。

（ｂ）タイミング制御部、パラメータ記憶部
パラメータ記憶部２７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。

タイミング制御部２７２は、後述のライトデータ受信部２８１からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部２７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第１カードクロックＣＬＫＳ１に基づいて順にカウントし、カウント値をライトデータ受信部２８１に送信する。

（ｃ）コマンド受信部
コマンド受信部２７７は、制御信号用伝送線路２０６を介して各種コマンドを第１カードクロックＣＬＫＳ１に基づいてホスト端末２０１から受信する。また、コマンド受信部２７７は、リード割込コマンドを第２カードクロックＣＬＫＳ２に基づいて受信する。

（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部２７５は、ホスト端末２０１からの各種コマンドに対するレスポンスを生成する。

レスポンス送信部２７８は、コマンド受信部２７７がホスト端末２０１から各種コマンドを受信すると、制御信号用伝送線路２０６を介してホスト端末２０１にレスポンスを送信する。

（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部２８１は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、ホスト端末２０１からのデータパケットを第１カードクロックＣＬＫＳ１に基づいて受信する。また、ライトデータ受信部２８１は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部２７２から受信している。このカウント値に基づいて、ライトデータ受信部２８１は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

ライトデータ生成部２８２は、複数のデータフラグメントからライトデータを生成し、Ｆｌａｓｈメモリ２３１ａに記憶させる。

（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部２８０は、コマンド受信部２７７がホスト端末２０１からリードコマンドを受信すると、ホスト端末２０１に送信するためのリードデータをＦｌａｓｈメモリ２３１ａから読み出し、複数のデータパケットを生成する。データパケットは、ヘッダ情報、データフラグメント及びフッタ情報を含んで生成される。

リードデータ送信部２７９は、第１カードクロックＣＬＫＳ１に基づいて、データパケットを制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してホスト端末２０１に送信する。

（４）処理の流れ
以下に説明する処理を開始するにあたって、ホスト端末２０１からＳＤメモリカード１０２に第１クロックＣＬＫＨ１が送信されている。

（４−１）リード時
図１１は、第１実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末２０１のコマンド生成部２５５は、ＳＤメモリカード２０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末２０１のコマンド送信部２５６は、リードコマンドを制御信号用伝送線路２０６を介してＳＤメモリカード２０２に送信する（ステップＳ１）。ＳＤメモリカード２０２のコマンド受信部２７７はリードコマンドを受信する（ステップＳ２）。

ステップＳ３、Ｓ４：ＳＤメモリカード２０２のレスポンス送信部２７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路２０６を介してホスト端末２０１に送信する（ステップＳ３）。ホスト端末２０１のレスポンス受信部２５８はレスポンスを受信する（ステップＳ４）。

ステップＳ５、Ｓ６：ＳＤメモリカード２０２の送信データ生成部２８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ２３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード２０２のリードデータ送信部２７９は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットをホスト端末２０１に送信する（ステップＳ５）。ホスト端末２０１のリードデータ受信部２６０は、ＳＤメモリカード２０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末２０１のタイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部２６０に送信している。

その後、リードデータ生成部２５９は、データフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。

ステップＳ７、Ｓ８：ホスト端末２０１のコマンド生成部２５５は、リード割込コマンドの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはリード割込コマンドを生成する。リード割込コマンドの送信を行わない場合（Ｎｏ）には、ホスト端末２０１のリードデータ受信部２６０はさらにデータパケットを受信する。

ステップＳ９〜Ｓ１１：ホスト端末２０１のコマンド生成部２５５は、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止し（ステップＳ９）、かつ第２クロックＣＬＫＨ２及びリード割込コマンドをＳＤメモリカード２０２に送信する（ステップＳ１０、Ｓ１１）。

ステップＳ１２、Ｓ１３：ＳＤメモリカード２０２のコマンド受信部２７７は、リード割込コマンドを第２カードクロックＣＬＫＳ２に基づいて受信する。

ステップＳ１４、Ｓ１５：ＳＤメモリカード２０２のレスポンス送信部２７８は、制御信号用伝送線路２０６を介して、リード割込コマンドに対するレスポンスをホスト端末２０１に送信する（ステップＳ１４）。ホスト端末２０１のレスポンス受信部２５８は、ＳＤメモリカード２０２からレスポンスを受信する（ステップＳ１５）。

ステップＳ１６：ＳＤメモリカード２０２のリードデータ送信部２７９は、データパケットの送信を停止する（ステップＳ１６）。

その後、ホスト端末２０１からＳＤメモリカード２０２にリードコマンドが再び送信されると、ＳＤメモリカード２０２は制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットの送信を再開する。

（５）作用効果
上記第１実施例によれば、ホスト端末２０１が第１クロックＣＬＫＨ１のＳＤメモリカード２０２への供給を停止すると、ＳＤメモリカード２０２からのデータパケットの送信が停止する。このようにしてホスト端末２０１がデータパケットの送信を停止し、リード割込コマンド及び第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。つまり、ホスト端末２０１がリード割込コマンド及び第２クロックＣＬＫＨ２を任意の時間に送信することが可能であり、データパケット間に、リード割込コマンド及び第２クロックＣＬＫＨ２を送信するための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、ＳＤメモリカード２０２からのデータパケットの送信が停止した後に、データパケットが伝送されていた伝送線路を介してリード割込コマンド及び第２クロックを送信する。よって、データパケット内のデータフラグメントの損失を防止することができる。

（第２実施例）
（１）概要
図１２は、第２実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第２実施例では、ホスト端末２０１が、第１クロックＣＬＫＨ１の送信を停止する（図１２の期間Ａ（停止タイムスロット）を参照）。これにより、ホスト端末２０１からＳＤメモリカード２０２に割込要求（例えば、後述のリード割込要求）を通知する。このとき、第１クロックＣＬＫＨ１の送信停止により、ＳＤメモリカード２０２からのデータパケットの送信が停止している。

（２）ハードウェア構成
以下に、再び図７を用いて、ホスト端末２０１及びＳＤメモリカード２０２のハードウェア構成について説明する。ホスト端末２０１及びＳＤメモリカード２０２は、図７に示すハードウェア構成と、後述の図１３に示すＣＰＵ２１０の機能構成との協働により、後述する各種機能を実現する。

（２−１）ホスト端末
第２実施例のホスト端末２０１のハードウェア構成は、ＣＰＵ２１０が第１クロックＣＬＫＨ１のみをＳＤメモリカード２０２に送信する点を除いて、第１実施例のホスト端末２０１と同様であるので説明を省略する。

（２−２）ＳＤメモリカード
第２実施例のホスト端末２０１のハードウェア構成は、割込検出カウンタ３３７を除いて第１実施例のＳＤメモリカード２０２と同様であるので、割込検出カウンタ３３７以外の説明を省略する。

割込検出カウンタ３３７は、ＣＰＵ２３０から内部クロックが入力され、またカードクロックＣＬＫＳが入力され、割込検出信号を出力する。内部クロックは、ＳＤメモリカード２０２が有するクロックであり、第１クロックＣＬＫＨ１、カードクロックＣＬＫＳ及び第１クロックＣＬＫＨ１に基づくクロックとは異なるクロックであり、かつ第１クロックＣＬＫＨ１等から分周して生成されるクロックでもない。よって、第１クロックＣＬＫＨ１の供給が停止しても、内部クロックは停止しない。また、内部クロックは、第１クロックＣＬＫＨ１よりも低い周波数のクロックである。

割込検出カウンタ３３７は、内部クロックをカウントしており、カウント値は第１クロックＣＬＫＨ１の供給によりリセットされる。つまり、第１クロックＣＬＫＨ１に基づくカードクロックＣＬＫＳが割込検出カウンタ３３７に入力され、このカードクロックＣＬＫＳにより内部クロックのカウント値がリセットされる。しかし、第１クロックＣＬＫＨ１の供給が停止すると、内部クロックのカウント値がリセットされること無くカウントアップされる。

ここで、第１クロックＣＬＫＨ１の供給が停止されている期間を停止タイムスロット（図１２中、期間Ａ）と言うものとする。停止タイムスロットでは、第１クロックＣＬＫＨ１の供給が無いため、ＳＤメモリカード２０２からホスト端末２０１へのデータパケットの送信が停止している。この停止タイムスロットの長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末２０１からＳＤメモリカード２０２に通知される。なお、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を隣接して伝送するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする。

図１２において、停止タイムスロットを除く期間では、ホスト端末２０１はＳＤメモリカード２０２に第１クロックＣＬＫＨ１を供給している。よって、割込検出カウンタ３３７による内部クロックのカウント値は、第１クロックＣＬＫＨ１の供給によりリセットされ“０”である。一方、停止タイムスロットでは、ホスト端末２０１は第１クロックＣＬＫＨ１の供給を停止している。よって、内部クロックのカウント値がカウントアップされ“０”より大きくなる。このカウント値が割込検出信号としてＣＰＵ２３０に送信され、ＣＰＵ２３０はカウント値が所定値を超えることに基づいて、ホスト端末２０１が割込要求を出力したことを認識する。

（３）機能構成
図１３は、ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図である。第２実施例では、第１実施例のように第２クロック生成部２５０ｂ、第２クロック送信部２５１ｂ、第２クロック受信部２７０ｂは設けられていない。また、第１実施例と同一の符号番号は同一の機能構成であり、以下に説明する機能構成を除いて第１実施例と同様であるので説明を省略する。

（３−１）ホスト端末のＣＰＵの機能構成
（ａ）第１クロック生成部、第１クロック送信部
第２実施例の第１クロック生成部３５０及び第１クロック送信部３５１は、第１実施例の第１クロック生成部２５０ａ及び第１クロック送信部２５１ａの構成と同様であり説明を省略する。なお、第１クロック送信部３５１は、割込要求通知部３５６の制御により第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止する。

（ｂ）コマンド生成部
第２実施例のコマンド生成部３５５は、第１実施例のコマンド生成部２５５とほぼ同様の構成であるので、以下に簡単に説明する。コマンド生成部３５５は、リードコマンド、ライトコマンドなどの各種コマンドを生成する。なお、コマンド生成部３５５は、リード割込みコマンド等の割込コマンドは生成しない。

（ｃ）割込要求通知部
割込要求通知部３５６は、ホスト端末２０１の状況に応じて、ＳＤメモリカード２０２からのデータ送信に対して割込が必要かどうかを判断し、第１クロックＣＬＫＨ１の送信を停止するか否かを決定する。

ここで、リード時には、ホスト端末２０１は、ＳＤメモリカード２０２から連続的にデータパケットを受信し、リードデータを受信している。ここで、割込要求通知部３５６は、例えばＳＤメモリカード２０２から送信されたリードデータのＲＡＭ２１１への書き込みが遅れている等、ホスト端末２０１の状況を判断し、ＳＤメモリカード２０２からのリードデータの送信を停止する必要があるか否か、つまりホスト端末２０１がリード割込要求を行う必要があるか否かを判断する。そして、割込要求通知部３５６は、リードデータの送信を停止する必要があると判断すると、停止タイムスロット（図９の期間Ａ）の長さ分だけ、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止するように第１クロック送信部３５１を制御する。また、停止タイムスロットの期間Ａが経過すると、割込要求通知部３５６は、第１クロックＣＬＫＨ１の送信を再開するように第１クロック送信部３５１を制御する。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）第１クロック受信部
第２実施例の第１クロック受信部３７０は、第１実施例の第１クロック受信部２７０ａの構成と同様であり説明を省略する。

（ｂ）内部クロックカウント部、割込要求認識部
内部クロックカウント部３８４は、内部クロックを生成し、割込検出カウンタ３３７に送信する。なお、内部クロックは、第１クロックＣＬＫＨ１、カードクロックＣＬＫＳ及び第１クロックＣＬＫＨ１に基づくクロックとは異なるクロックであり、かつ第１クロックＣＬＫＨ１等から分周して生成されるクロックでもない。また、内部クロックカウント部３８４は、通信開始時にホスト端末２０１から停止タイムスロット（図９の期間Ａ）の長さを受信しており、この停止タイムスロットの期間Ａと内部クロックとに基づいて、所定値を決定する。所定値とは、ホスト端末２０１からＳＤメモリカード２０２への第１クロックＣＬＫＨ１の供給が、停止しているか否かを判断するための判断基準値である。

また、内部クロックカウント部３８４は、割込検出カウンタ３３７から割込検出信号を受信し、ホスト端末２０１が第１クロックＣＬＫＨの送信を停止したか否かを検出する。ここで、割込検出信号には、内部クロックのカウント値が含まれている。このカウント値は、割込検出カウンタ３３７が第１クロックＣＬＫＨの入力を受けることでリセットされる。よって、内部クロックカウント部３８４は、カウント値が前述の所定値を超えているか否かを判定し、超えていれば第１クロックＣＬＫＨ１の供給が停止していると判断する。

割込要求認識部３８５は、内部クロックカウント部３８４の判定結果を受信する。ここで、第１クロックＣＬＫＨ１の供給が停止しているとの判定結果を受信した場合は、割込要求認識部３８５は、ホスト端末２０１がリード割込要求を出力していると認識する。割込要求認識部３８５は、認識結果をリードデータ送信部３７９及びレスポンス送信部２７８に送信する。

（ｃ）リードデータ送信部
リードデータ送信部３７９は、カードクロックＣＬＫＳに基づいて、データパケットを制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してホスト端末２０１に送信する。また、リードデータ送信部３７９は、ホスト端末２０１がリード割込要求を出力しているとの認識結果を割込要求認識部３８５から受信すると、ホスト端末２０１へのリードデータの送信を停止する。

（４）処理の流れ
以下に説明する処理を開始するにあたって、ホスト端末２０１からＳＤメモリカード２０２に第１クロックＣＬＫＨ１が送信されている。

（４−１）リード時
図１４は、第２実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末２０１のコマンド生成部３５５は、ＳＤメモリカード２０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末２０１のコマンド送信部２５６は、リードコマンドを制御信号用伝送線路２０６を介してＳＤメモリカード２０２に送信する（ステップＳ１）。ＳＤメモリカード２０２のコマンド受信部２７７はリードコマンドを受信する（ステップＳ２）。

ステップＳ３、Ｓ４：ＳＤメモリカード２０２のレスポンス送信部２７８は、制御信号用伝送線路２０６を介して、リードコマンドに対するレスポンスをホスト端末２０１に送信する（ステップＳ３）。ホスト端末２０１のレスポンス受信部２５８はレスポンスを受信する（ステップＳ４）。

ステップＳ５、Ｓ６：ＳＤメモリカード２０２の送信データ生成部２８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ２３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード２０２のリードデータ送信部３７９は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットをホスト端末２０１に送信する（ステップＳ５）。ホスト端末２０１のリードデータ受信部２６０は、ＳＤメモリカード２０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末２０１のタイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部２６０に送信している。

その後、リードデータ生成部２５９は、データフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。

ステップＳ７、Ｓ８：ホスト端末２０１の割込要求通知部３５６は、ホスト端末２０１がリード割込要求を行う必要があるか否か、つまり、ＳＤメモリカード２０２からのリードデータの送信を停止する必要があるか否かを判断する。リード割込要求を行う場合（Ｙｅｓ）、割込要求通知部３５６は、ＳＤメモリカード２０２への第１クロックの送信を停止させるように第１クロック送信部３５１を制御する。リード割込要求を行わない場合（Ｎｏ）、ホスト端末２０１のリードデータ受信部２６０はさらにデータパケットを受信する。

ここで、ホスト端末２０１が第１クロックＣＬＫＨ１の送信を停止する停止タイムスロット（図９の期間Ａ）の長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末２０１からＳＤメモリカード２０２に通知される。ＳＤメモリカード２０２の内部クロックカウント部３８４は、この停止タイムスロットの期間Ａと内部クロックとに基づいて、所定値を決定する。

ステップＳ９、Ｓ１０：内部クロックカウント部３８４は、割込検出カウンタ３３７から割込検出信号を受信している。内部クロックカウント部３８４は、割込検出信号に含まれる内部クロックのカウント値が所定値以上であるか否かを判定し、判定結果を割込要求認識部３８５に送信する。割込要求認識部３８５は、カウント値が所定値以上である場合は、ホスト端末２０１がリード割込要求を出力していると認識する。

ステップＳ１１〜Ｓ１３：停止タイムスロットの期間Ａが経過すると、割込要求通知部３５６は、第１クロックＣＬＫＨ１の送信を再開するように第１クロック送信部３５１を制御する。第１クロック送信部３５１は、第１クロックＣＬＫＨ１の送信を再開する（ステップＳ１１）。ＳＤメモリカード２０２のレスポンス送信部３７９は、ホスト端末２０１がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路２０６を介してホスト端末２０１にレスポンスを送信する（ステップＳ１２）。ホスト端末２０１のレスポンス受信部２５８は、ＳＤメモリカード２０２からレスポンスを受信する（ステップＳ１３）。

ステップＳ１４：ＳＤメモリカード２０２のリードデータ送信部３７９は、データパケットの送信を停止する。

その後、ホスト端末２０１からＳＤメモリカード２０２にリードコマンドが再び送信されると、ＳＤメモリカード２０２は制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットの送信を再開する。

（５）作用効果
上記第２実施例によれば、ホスト端末２０１が第１クロックのＳＤメモリカード２０２への供給を停止すると、ＳＤメモリカード２０２からのデータパケットの送信が停止する。このようにしてホスト端末２０１がデータパケットの送信停止を制御し、これによりＳＤメモリカード２０２は割込要求を認識する。つまり、ホスト端末２０１は、任意の時間にＳＤメモリカード２０２に割込要求を認識させることが可能であり、データパケット間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

（変形例）
（１）
本実施形態の第１実施例、第２実施例において、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無い。いずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されているフッタ情報及びフッタ情報に基づいて、データフラグメントのみを伝送するようにすれば良い。

例えば、制御信号用伝送線路２０６では第１データフラグメントを伝送するが、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路２０７では、フッタ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、データパケットの第２データフラグメントのビット長と同一である。第１データフラグメントを、データパケットのヘッダ情報及びフッタ情報を用いて伝送する。このとき、第１データフラグメントは第２データフラグメントに同期して伝送される。

（２）
上記第１及び第２実施例では、送信側からデータを受信しているときに、送信側からのデータパケットの送信を停止させる場合について説明した。上記第１及び第２実施例は、その他、送信側からデータを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。

（３）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。

（４）
上記において、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。また、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、１本の伝送線路を介したデータ伝送への適用も可能である。

（５）
上記では、制御信号用伝送線路及びデータ信号用伝送線路を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づいて各伝送線路に伝送されれば良い。

（６）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末２０１とＳＤメモリカード２０２との通信開始時に、これらの情報を相互に取得するようにしても良い。

（７）
制御信号用伝送線路２０６及びデータ信号用伝送線路２０７は、一対の２本の差動伝送線路であっても良い。

（８）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、データパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。

（９）
上記本実施形態の第１実施例では、割込コマンドの送信により即座にデータの伝送が中止されるのが好ましいため、割込コマンドは１個の第１タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込コマンドのビット長が第１タイムスロット長を超える場合は、割込コマンドを複数に分割し、複数の第１タイムスロットを用いて送信しても良い。

（１０）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリが挙げられる。

（１１）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。

前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。

＜第３実施形態例＞
（１）概要
図１５は、本発明の第３実施形態例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末４０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード４０２である送受信装置とが、２本一対の差動伝送線路を介して接続される。本実施形態の通信システムには、後述の動的インピーダンス回路及びインピーダンス回路により一対の差動伝送線路に所定の電位差が発生することで信号を伝送する、一般的な電流駆動型差動伝送方式が用いられている。差動伝送線路には、クロック信号用伝送線路４０５、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７が含まれる。クロック信号用伝送線路４０５は、ホスト端末４０１及びＳＤメモリカード４０２間の通信に用いられる後述のクロックＣＬＫＨを、ホスト端末４０１からＳＤメモリカード４０２に伝送するために用いられる。制御信号用伝送線路４０６は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末４０１及びＳＤメモリカード４０２間で送受信するために用いられる。データ信号用伝送線路４０７は、ホスト端末４０１及びＳＤメモリカード４０２間でデータを送受信するために用いられる。

図１６は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図１６中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図１６中、Ｒｅｓ）がホスト端末４０１及びＳＤメモリカード４０２間で送受信された後、データ（図１６中、ＤＡＴＡ）の伝送が行われる。

また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図１６に示すようにデータの伝送にはデータ信号用伝送線路４０７だけでなく制御信号用伝送線路４０６も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して伝送されるデータフラグメントには、フッタ情報及びフッタ情報が付加されている。つまり、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。

本実施形態では、制御信号用伝送線路４０６において隣接して伝送されるデータパケット内のデータフラグメント間において、受信側が制御信号用伝送線路４０６の信号振幅を変化させる。これにより、受信側から送信側に割込要求（後述のリード割込要求及びライト割込要求を含む。）を通知する。ここで、データフラグメント間の間隔は、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義され、以下の本実施形態では拡張タイムスロットと言うものとする（図１６参照）。また、後述の基本タイムスロットは、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

なお、データ信号用伝送線路４０７は、１本に限られず複数設けられても良い。

（２）ハードウェア構成
以下に、再び図１５を用いて、ホスト端末４０１及びＳＤメモリカード４０２のハードウェア構成について説明する。ホスト端末４０１及びＳＤメモリカード４０２は、図１５に示すハードウェア構成と、後述の図２１に示すＣＰＵ４１０の機能構成との協働により、後述する各種機能を実現する。

（２−１）ホスト端末
（ａ）ＣＰＵ４１０：ホスト端末４０１のその他のＲＡＭ４１１、バッファ４１２、カードインターフェース部４１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末４０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ４１１：ＳＤメモリカード４０２との間で送受信される各種データを記憶する。

（ｃ）バッファ４１２、カードインターフェース部４１３：ＳＤメモリカード４０２から読み出されたデータのＲＡＭ４１１への書き込み、ＳＤメモリカード４０２へ書き込まれるデータのＲＡＭ４１１からの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ４１４ａ、データ／レスポンスＩｎｐｕｔ４１４ｂ、データＯｕｔｐｕｔ４１４ｃ、データＩｎｐｕｔ４１４ｄ、ドライバ４１５ａ、レシーバ４１５ｂ、ドライバ４１５ｃ、レシーバ４１５ｄ、動的インピーダンス回路４１７、インピーダンス回路４１８及び電位差検出回路４１９を含み、これらが図１５に示すように接続されている。ドライバ４１５ａ、レシーバ４１５ｂ、ドライバ４１５ｃ及びレシーバ４１５ｄは、差動伝送線路である制御信号用伝送線路４０６又はデータ信号用伝送線路４０７に接続されている。

動的インピーダンス回路４１７は、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されている。動的インピーダンス回路４１７は、ＣＰＵ４１０からの割込要求に基づいて、制御信号用伝送線路４０６の信号振幅を変化させる。図１７は、動的インピーダンス回路４１７の構成図である。図１７に示すように、動的インピーダンス回路４１７では、複数のスイッチ回路ＳＷ及び終端抵抗のセットと、スイッチ制御回路４１７ａとを有している。そして、スイッチ制御回路４１７ａが、後述の割込要求により制御され、所定のスイッチ回路ＳＷ及び終端抵抗のセットと接続される。これにより、差動伝送路４０６ａ及び４０６ｂにより構成される制御信号用伝送線路４０６の信号振幅値が変化する。例えば、動的インピーダンス回路４１７は、割込要求を受信していない場合はインピーダンスを１００Ωに制御し、割込要求を受信している場合はインピーダンスを１０Ωに制御する。ここで、制御信号用伝送線路４０６に接続されているドライバ４１５ａにより１ｍＡの定電流が駆動されるとする。割込要求の受信によりインピーダンスが１００Ωから１０Ωに変化すると、制御信号用伝送線路４０６の信号振幅は、同相電位Ｖｃｏｍを基準とする±１００ｍＶのスイングから±１０ｍＶのスイングに変化する。

電位差検出回路４１９は、所定の基準電圧Ｖｒｅｆの入力を受け、制御信号用伝送線路４０６の信号振幅の変化を検出し、ＣＰＵ４１０に検出結果として割込検出信号を出力する。図１８は、電位差検出回路の構成図である。電位差検出回路４１９は、比較器４１９ａ、４１９ｂと、ＯＲ回路４１９ｃとを有する。比較器４１９ａ、４１９ｂは、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されており、また基準電圧Ｖｒｅｆ及びクロックＣＬＫＨが入力されている。比較器４１９ａ及び４１９ｂは、クロックＣＬＫＨをトリガにして、差動伝送路４０６ａ及び４０６ｂの電位が、基準電圧Ｖｒｅｆよりも高いか低いかを検出する。比較器４１９ａ及び４１９ｂは、差動伝送路４０６ａ及び４０６ｂの電位が基準電圧Ｖｒｅｆよりも高い場合にはＨｉｇｈを保持し、低い場合はＬｏｗを保持する。比較器４１９ａ及び４１９ｂは、ＯＲ回路４１９ｃに接続されており、保持している値がＯＲ回路４１９ｃに入力される。そして、ＯＲ回路４１９ｃの出力が割込検出信号としてＣＰＵ４１０に入力される。ここで、例えば、基準電圧Ｖｒｅｆが同相電位Ｖｃｏｍに対して５０ｍＶ高いとする。ＳＤメモリカード４０２が割込要求を出力しておらず、制御信号用伝送線路４０６の信号振幅が±１００ｍＶのスイングの場合、差動伝送路４０６ａ及び４０６ｂのいずれかの電位は基準電圧Ｖｒｅｆよりも高いため、ＯＲ回路４１９ｃの出力はＨｉｇｈとなる。一方、ＳＤメモリカード４０２が割込要求を出力しており、制御信号用伝送線路４０６の信号振幅が±１０ｍＶのスイングとなっている場合、差動伝送路４０６ａ及び４０６ｂ両方の電位が基準電圧Ｖｒｅｆよりも低いため、ＯＲ回路の出力はＬｏｗとなる。結局、ＳＤメモリカード４０２が割込要求を出力し、制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、ＯＲ回路４１９ｃの出力はＨｉｇｈからＬｏｗに変化し、割込検出信号としてＣＰＵ４１０に入力される。ＣＰＵ４１０は、割込検出信号のこの変化に基づいて、ＳＤメモリカード４０２による割込要求の出力の有無を判断する。

インピーダンス回路４１８は、データ信号用伝送線路４０７のインピーダンスを調整している。

（ｅ）ドライバ４１６：差動伝送線路であるクロック信号用伝送線路４０５を介して、クロックＣＬＫＨをＳＤメモリカード４０２に送信する。

（２−２）ＳＤメモリカード
（ａ）ＣＰＵ４３０：ＳＤメモリカード４０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）Ｆｌａｓｈメモリ４３１ａ：ホスト端末４０１との間で送受信される各種データを記憶する。

（ｃ）Ｆｌａｓｈメモリインターフェース部４３１ｂ、バッファ４３２、ホストインターフェース部４３３：ホスト端末４０１から読み出されたデータのＦｌａｓｈメモリ４３１ａへの書き込み、ホスト端末４０１へ書き込まれるデータのＦｌａｓｈメモリ４３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ４３４ａ、データ／コマンドＩｎｐｕｔ４３４ｂ、データＯｕｔｐｕｔ４３４ｃ、データＩｎｐｕｔ４３４ｄ、ドライバ４３５ａ、レシーバ４３５ｂ、ドライバ４３５ｃ及びレシーバ４３５ｄ、動的インピーダンス回路４３７、インピーダンス回路４３８及び電位差検出回路４３９を含み、これらが図１５に示すように接続されている。ドライバ４３５ａ、レシーバ４３５ｂ、ドライバ４３５ｃ及びレシーバ４３５ｄは、差動伝送線路である制御信号用伝送線路４０６又はデータ信号用伝送線路４０７に接続されている。

動的インピーダンス回路４３７は、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ、４０６ｂそれぞれに接続されている。動的インピーダンス回路４３７は、ＣＰＵ４３０からの割込要求に基づいて、制御信号用伝送線路４０６の信号振幅を変化させる。動的インピーダンス回路４３７の構成は、前述の図１７と同様であるので説明を省略する（符号番号は図１７中の括弧内を参照）。

電位差検出回路４３９は、所定の基準電圧Ｖｒｅｆの入力を受け、制御信号用伝送線路４０６の信号振幅の変化を検出し、ＣＰＵ４３０に検出結果を出力する。電位差検出回路４３９の構成は、クロックＣＬＫＳが入力される点を除いて前述の図１８と同様であるので説明を省略する（符号番号は図１８中の括弧内を参照）。ホスト端末４０１が割込要求を出力し、制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、電位差検出回路４３９のＯＲ回路４３９ｃの出力はＨｉｇｈからＬｏｗに変化し、割込検出信号としてＣＰＵ４３０に入力される。ＣＰＵ４３０は、割込検出信号のこの変化に基づいて、ホスト端末４０１による割込要求の出力の有無を判断する。

インピーダンス回路４３８は、データ信号用伝送線路４０７のインピーダンスを調整している。

（ｅ）レシーバ４３６、インピーダンス回路４４０：インピーダンス回路４４０は、差動伝送線路であるクロック信号用伝送線路４０５のインピーダンスを制御し、レシーバ４３６は、クロック信号用伝送線路４０５を介して、クロックＣＬＫＨをホスト端末４０１から受信する。

（２−３）割込要求出力時の動作
本実施形態では、送信側から受信側にデータパケットが連続的に伝送されている場合に、データフラグメント間である拡張タイムスロットにおいて、受信側が割込要求を出力する。ホスト端末４０１がＳＤメモリカード４０２からリードデータを受信している場合に、ホスト端末４０１がリード割込要求を出力した場合を例に挙げ、動的インピーダンス回路４１７及び電位差検出回路４３９の動作について説明する。図１９はリード割込要求が出力された場合の制御信号用伝送線路４０６の状態及び割込検出信号の状態を示すフローチャートであり、図２０は制御信号用伝送線路４０６、動的インピーダンス回路４１７、電位差検出回路４３９及び割込検出信号の出力状態等を説明する説明図である。

（ａ）データパケットの受信
図１９を参照すると、ホスト端末４０１は、制御信号用伝送線路４０６を介してＳＤメモリカード４０２からリードデータのデータパケットを受信している。このとき、ホスト端末４０１はリード割込要求を出力しておらず、制御信号用伝送線路４０６の状態は図２０に示す時間ｔ１〜ｔ７の状態にある。この時間ｔ１〜ｔ７では、動的インピーダンス回路４１７は前述の通りインピーダンスを１００Ωに制御しており、制御信号用伝送線路４０６の信号振幅は同相電位Ｖｃｏｍを基準とする±１００ｍＶとなっている。よって、ＳＤメモリカード４０２の電位差検出回路４３９では、比較器４３９ａ、４３９ｂのいずれかの出力はＨｉｇｈ（Ｈ）となり、ＯＲ回路４１９ｃの出力である割込検出信号はＨｉｇｈ（Ｈ）となる。なお、図１９では、制御信号用伝送線路４０６のみを図示しているが、ホスト端末４０１は、データ信号用伝送線路４０７を介しても同様にデータパケットを受信している。

（ｂ）リード割込要求の送信
次に、ホスト端末４０１のＣＰＵ４１０は、ＳＤメモリカード４０２からのデータパケットの送信を停止するために、リード割込要求を出力する。このときの制御信号用伝送線路４０６の状態は図２０に示す時間ｔ８、ｔ９に相当する。

なお、ホスト端末４０１のＣＰＵ４１０は、制御信号用伝送線路４０６の拡張タイムスロットにおいて、リード割込要求を出力する。拡張タイムスロットは、図１９に示すように、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される。本実施形態では電流駆動型差動伝送方式を用いているため、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、により定義される基本タイムスロット（図１９参照）においても、制御信号用伝送線路４０６はＨｉｇｈ又はＬｏｗのいずれかの状態にある。

リード割込要求は、ホスト端末４０１のＣＰＵ４１０からホスト端末４０１の動的インピーダンス回路４１７に入力される。動的インピーダンス回路４１７は、前述の通りリード割込要求の受信によりインピーダンスを１００Ωから１０Ωに変化させる。このとき、図１９及び図２０に示すように、制御信号用伝送線路４０６の信号振幅は、同相電位Ｖｃｏｍを基準とする±１００ｍＶのスイング（２００ｍＶの信号振幅）から±１０ｍＶのスイング（２０ｍＶの信号振幅）に変化する。よって、ＳＤメモリカード４０２の電位差検出回路４３９では、比較器４３９ａ、４３９ｂ両方の出力がＬｏｗ（Ｌ）となり、ＯＲ回路４１９ｃの出力である割込検出信号はＬｏｗ（Ｌ）となる。このＨｉｇｈからＬｏｗに変化した割込検出信号が、ＳＤメモリカード４０２のＣＰＵ４３０に入力される。ＳＤメモリカード４０２のＣＰＵ４３０は、この割込検出信号に基づいて、ホスト端末４０１がリード割込要求を出力したことを認識し、レスポンス（図１９中、Ｒｅｓ）をホスト端末４０１に送信する。

（３）機能構成
図２１は、ホスト端末４０１のＣＰＵ４１０及びＳＤメモリカード４０２のＣＰＵ４３０の機能構成図である。

（３−１）ホスト端末のＣＰＵの機能構成
（ａ）クロック生成部、クロック送信部
クロック生成部４５０は、ホスト端末４０１とＳＤメモリカード４０２との間でデータを送受信するための基本のクロックＣＬＫＨを生成する。クロック生成部４５０は、ＣＰＵ４１０の各種機能部をクロックＣＬＫＨにより制御するため、クロック送信部４５１、タイミング制御部４５２、コマンド送信部４５６、レスポンス受信部４５８、リードデータ受信部４６０、ライトデータ送信部４６２、割込要求通知部４６３及び割込要求認識部４６４等にクロックＣＬＫＨを送信する。クロック送信部４５１は、クロックＣＬＫＨをクロック信号用伝送線路４０５を介してＳＤメモリカード４０２に送信する。

（ｂ）タイミング制御部、タイムスロット取得部、パラメータ記憶部
パラメータ記憶部４５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

タイムスロット取得部４５３は、パラメータ記憶部４５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。ここで、拡張タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。タイムスロット取得部４５３は、後述の割込要求通知部４６３に拡張タイムスロット長を送信する。

また、タイミング制御部４５２及びタイムスロット取得部４５３は、後述のリードデータ受信部４６０からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部４５３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロックＣＬＫＨに基づいて順にカウントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部４５３は、タイムスロットの開始位置を割込要求通知部４６３に送信する。また、タイミング制御部４５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、カウント値をリードデータ受信部４６０に送信する。

なお、タイムスロットの開始位置は、タイムスロット取得部４５３からではなく、タイミング制御部４５２からのカウント値に基づいて取得しても良い。

（ｃ）コマンド生成部、コマンド送信部
コマンド生成部４５５は、ＳＤメモリカード４０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード４０２にデータを書き込むためのライトコマンドなどの各種コマンドを生成する。コマンド送信部４５６は、制御信号用伝送線路４０６を介して、各種コマンドをＳＤメモリカード４０２にクロックＣＬＫＨに基づいて送信する。

（ｄ）レスポンス受信部
レスポンス受信部４５８は、ホスト端末４０１が送信したコマンドに対するレスポンスをＳＤメモリカード４０２から受信する。

（ｅ）リードデータ受信部、リードデータ生成部
リードデータ受信部４６０は、ＳＤメモリカード４０２からのデータパケットを、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してクロックＣＬＫＨに基づいて受信する。また、リードデータ受信部４６０は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部４５２から受信している。このカウント値に基づいて、リードデータ受信部４６０は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

なお、リードデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。ここで、図１９に示すように、データパケットのヘッダ情報及びフッタ情報が送信されている期間は、拡張タイムスロットの期間に含まれる。ヘッダ情報及びフッタ情報が送信されている期間に、割込要求通知部４６３がリード割込要求を出力すると、制御信号用伝送線路４０６の信号振幅が小さくなり、ヘッダ情報及びフッタ情報を正確に受信できなくなる可能性がある。しかし、前述のようにいずれの伝送線路においてもデータパケットが同期して伝送されているため、制御信号用伝送線路４０６以外のデータ信号用伝送線路４０７を伝送するデータパケットからヘッダ情報及びフッタ情報を受信すれば良い。

リードデータ生成部４５９は、複数のデータパケットからリードデータを生成し、ＲＡＭ４１１に記憶させる。

（ｆ）送信データ生成部、ライトデータ送信部
送信データ生成部４６１は、ライトコマンドが生成されると、ＳＤメモリカード４０２に書き込むためのライトデータをＲＡＭ４１１から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。

ライトデータ送信部４６２は、クロックＣＬＫＨに基づいて、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７において同期するように、データパケットをＳＤメモリカード４０２に送信する。また、ライトデータ送信部４６２は、割込要求認識部４６４からライト割込要求が有るとの通知を受信すると、ＳＤメモリカード４０２へのデータパケットの送信を停止する。

（ｇ）割込要求通知部、割込要求認識部
割込要求通知部４６３は、ＳＤメモリカード４０２からのリードデータの読み出しを中止するリード割込要求などの各種割込要求を生成する。ここで、リード時には、ホスト端末４０１は、ＳＤメモリカード４０２から制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して連続的にデータパケットを受信し、リードデータを受信している。リード割込要求は、このような場合に、拡張タイムスロットを用いて出力され、リードデータの送信を停止する割込要求である。割込要求通知部４６３は、例えばＳＤメモリカード４０２から送信されたリードデータのＲＡＭ４１１への書き込みが遅れている等、ホスト端末４０１の状況を判断し、リード割込要求を出力するか否かを判断する。割込要求通知部４６３は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４６３は、決定した信号振幅値及び変化期間に基づいて、リード割込要求のビット長が拡張タイムスロット長を超えないようにリード割込要求を生成する。そして、割込要求通知部４６３は、拡張タイムスロット内でリード割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてリード割込要求を動的インピーダンス回路４１７に出力する。

割込要求認識部４６４は、電位差検出回路４１９からの割込検出信号を受信し、ＳＤメモリカード４０２がライト割込要求を出力したか否かを判断する。割込要求認識部４６４は、ライト割込要求の有無をライトデータ送信部４６２に送信する。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）クロック受信部
クロック受信部４７０は、ホスト端末４０１からクロックＣＬＫＨを受信する。なお、ホスト端末４０１からＳＤメモリカード４０２への送信の際の遅延により、クロックＣＬＫはカードクロックＣＬＫＳに変化している。クロック受信部４７０は、タイミング制御部４７２、コマンド受信部４７７、レスポンス送信部４７８、リードデータ送信部４７９、ライトデータ受信部４８１、割込要求通知部４８３及び割込要求認識部４８４等にカードクロックＣＬＫＳを送信する。

（ｂ）タイミング制御部、タイムスロット取得部、パラメータ記憶部
パラメータ記憶部４７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。

タイムスロット取得部４７３は、パラメータ記憶部４７４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。タイムスロット取得部４７３は、割込要求通知部４８３に拡張タイムスロット長を送信する。

また、タイミング制御部４７２及びタイムスロット取得部４７３は、後述のライトデータ受信部４８１からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部４７３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部４７３は、タイムスロットの開始位置を割込要求通知部４８３に送信する。また、タイミング制御部４７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、カウント値をライトデータ受信部４８１に送信する。

なお、タイムスロットの開始位置は、タイムスロット取得部４５３からではなく、タイミング制御部４５２からのカウント値に基づいて取得しても良い。

（ｃ）コマンド受信部
コマンド受信部４７７は、制御信号用伝送線路４０６を介して、各種コマンドをカードクロックＣＬＫＳに基づいてホスト端末４０１から受信する。

（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部４７５は、ホスト端末４０１からの各種コマンドに対するレスポンスを生成する。レスポンス送信部４７８は、制御信号用伝送線路４０６を介してホスト端末４０１にレスポンスを送信する。

（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部４８１は、ホスト端末４０１からのデータパケットをカードクロックＣＬＫＳに基づいて受信する。また、ライトデータ受信部４８１は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部４７２から受信している。このカウント値に基づいて、ライトデータ受信部４８１は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

なお、ライトデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。よって、ライトデータ受信部４８１は、制御信号用伝送線路４０６においてヘッダ情報及びフッタ情報を受信できなくても、他のデータ信号用伝送線路４０７からヘッダ情報及びフッタ情報を受信すれば良い。

ライトデータ生成部４８２は、複数のデータパケットからライトデータを生成し、Ｆｌａｓｈメモリ４３１ａに記憶させる。

（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部４８０は、コマンド受信部４７７がホスト端末４０１からリードコマンドを受信すると、ホスト端末４０１に送信するためのリードデータをＦｌａｓｈメモリ４３１ａから読み出し、複数のデータパケットを生成する。

リードデータ送信部４７９は、カードクロックＣＬＫＳに基づいて、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７において同期するように、データパケットをホスト端末４０２に送信する。また、リードデータ送信部４７９は、割込要求認識部４８４からリード割込要求が有るとの通知を受信すると、ホスト端末４０１へのデータパケットの送信を停止する。

（ｇ）割込要求通知部、割込要求認識部
割込要求通知部４８３は、ホスト端末４０１からのライトデータの書き込みを中止するライト割込要求などの各種割込要求を生成する。ここで、ライト時には、ＳＤメモリカード４０２は、ホスト端末４０１から制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して連続的にデータパケットを受信し、ライトデータを受信している。ライト割込要求は、このような場合に、拡張タイムスロットを用いて出力され、ライトデータの送信を停止する割込要求である。割込要求通知部４８３は、例えばホスト端末４０１から送信されたライトデータのＦｌａｓｈメモリ４３１ａへの書き込みが遅れている等、ＳＤメモリカード４０２の状況を判断し、ライト割込要求を出力するか否かを判断する。割込要求通知部４８３は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４８３は、決定した信号振幅値及び変化期間に基づいて、ライト割込要求のビット長が拡張タイムスロット長を超えないようにライト割込要求を生成する。そして、割込要求通知部４８３は、拡張タイムスロット内でライト割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてライト割込要求を動的インピーダンス回路４３７に出力する。

割込要求認識部４８４は、電位差検出回路４３９からの割込検出信号を受信し、ホスト端末４０１がリード割込要求を出力したか否かを判断する。割込要求認識部４８４は、リード割込要求の有無をリードデータ送信部４７９に送信する。なお、ライト割込要求は、ライトデータのＦｌａｓｈメモリ４３１ａへの書き込みが可能になるまで生成され、ホスト端末４０２に送信される。

（４）処理の流れ
以下に説明する処理においては、ホスト端末４０１からＳＤメモリカード４０２にクロックＣＬＫＨが送信されている。

（４−１）リード時
図２２は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末４０１のコマンド生成部４５５は、ＳＤメモリカード４０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末４０１のコマンド送信部４５６は、リードコマンドを制御信号用伝送線路４０６を介してＳＤメモリカード４０２に送信する（ステップＳ１）。ＳＤメモリカード４０２のコマンド受信部４７７はリードコマンドを受信する（ステップＳ２）。

ステップＳ３、Ｓ４：ＳＤメモリカード４０２のレスポンス送信部４７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路４０６を介してホスト端末４０１に送信する（ステップＳ３）。ホスト端末４０１のレスポンス受信部４５８はレスポンスを受信する（ステップＳ４）。

ステップＳ５、Ｓ６：ＳＤメモリカード４０２の送信データ生成部４８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ４３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード４０２のリードデータ送信部４７９は、データパケットを制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してホスト端末４０１に送信する（ステップＳ５）。ホスト端末４０１のリードデータ受信部４６０は、ＳＤメモリカード４０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末４０１のタイミング制御部４５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部４６０に送信している。

その後、リードデータ生成部４５９は、データパケットからリードデータを生成し、ＲＡＭ４１１に記憶させる。

ステップＳ７、Ｓ８：ホスト端末４０１の割込要求通知部４６３は、リード割込要求の出力を行うか否かを判断し、出力する場合（Ｙｅｓ）にはリード割込要求を生成する（ステップＳ７）。このとき、ホスト端末４０１のタイムスロット取得部４５３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。ホスト端末４０１の割込要求通知部４６３は、拡張タイムスロット長を超えないようにリード割込要求を生成する（ステップＳ８）。リード割込要求の出力を行わない場合（Ｎｏ）には、ホスト端末４０１のリードデータ受信部４６０はさらにデータパケットを受信する。

ステップＳ９：ホスト端末４０１のタイムスロット取得部４５３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。

ステップＳ１０、Ｓ１１：ホスト端末４０１の割込要求通知部４６３は、拡張タイムスロットの開始位置に基づき、リード割込要求を動的インピーダンス回路４１７に出力する（ステップＳ１０）。ＳＤメモリカード４０２の割込要求認識部４８４は、リード割込要求の出力に応じて変化する割込検出信号に基づいて、ホスト端末４０１がリード割込要求を出力したことを認識する（ステップＳ１１）。

ステップＳ１２、Ｓ１３：ＳＤメモリカード４０２のレスポンス送信部４７８は、ホスト端末４０２がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路４０６を介してホスト端末４０１にレスポンスを送信する（ステップＳ１２）。ホスト端末４０１のレスポンス受信部４５８は、ＳＤメモリカード４０２からレスポンスを受信する（ステップＳ１３）。

ステップＳ１４：ＳＤメモリカード４０２のリードデータ送信部４７９は、データパケットの送信を停止する。

その後、ホスト端末４０１からＳＤメモリカード４０２にリードコマンドが再び送信されると、ＳＤメモリカード４０２は制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してデータパケットの送信を再開する。

（４−２）ライト時
図２３は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。

ステップＳ２１、Ｓ２２：ホスト端末４０１のコマンド生成部４５５及びコマンド送信部４５６は、ＳＤメモリカード４０２にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップＳ２１）。ＳＤメモリカード４０２のコマンド受信部４７７はライトコマンドを受信する（ステップＳ２２）。

ステップＳ２３：ＳＤメモリカード４０２のレスポンス送信部４７８及びホスト端末４０１のレスポンス受信部４５８は、ライトコマンドに対するレスポンスを送受信する。

ステップＳ２５、Ｓ２６：ホスト端末４０１の送信データ生成部４６１及びライトデータ送信部４６２は、ライトコマンドの生成に応じて、ＲＡＭ４１１からライトデータを読み出してデータパケットを生成し、ＳＤメモリカード４０２に送信する（ステップＳ２５）。ＳＤメモリカード４０２のライトデータ受信部４８１は、ホスト端末４０１からデータパケットを受信する（ステップＳ２６）。このとき、ＳＤメモリカード４０２のタイミング制御部４７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部４８１に送信している。

その後、ライトデータ生成部４８２は、データパケットからライトデータを生成し、Ｆｌａｓｈメモリ４３１ａに記憶させる。

ステップＳ２７、Ｓ２８：ＳＤメモリカード４０２の割込要求通知部４８３は、ライト割込要求の出力を行うか否かを判断し、出力する場合（Ｙｅｓ）にはライト割込要求を生成する（ステップＳ２７）。このとき、ＳＤメモリカード４０２のタイムスロット取得部４７３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。ＳＤメモリカード４０２の割込要求通知部４８３は、拡張タイムスロット長を超えないようにライト割込要求を生成する（ステップＳ２８）。ライト割込要求の出力を行わない場合（Ｎｏ）には、ＳＤメモリカード４０２のライトデータ受信部４８１はさらにデータパケットを受信する。

ステップＳ２９：ＳＤメモリカード４０２のタイムスロット取得部４７３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。

ステップＳ３０：ＳＤメモリカード４０２の割込要求通知部４８３は、拡張タイムスロットの開始位置に基づき、ライト割込要求を動的インピーダンス回路４３７に出力する。

ステップＳ３１、Ｓ３２：ホスト端末４０１の割込要求認識部４６４は、ライト割込要求の出力に応じて変化する割込検出信号に基づいて、ＳＤメモリカード４０２がライト割込要求を出力しているか否かを判断する（ステップＳ３１）。ライト割込要求が出力されていない場合（Ｎｏ）は、ステップＳ２５にて、ライトデータ送信部４６２はデータパケットを生成及び送信を行う。

一方、ライト割込要求が出力されている場合（Ｙｅｓ）は、ホスト端末４０１のライトデータ送信部４６２は、データパケットの送信を停止する（ステップＳ３２）。そして、ライト割込要求の出力が解除されると、ライトデータ送信部４６２は、ステップＳ２５にて、データパケットを生成及び送信を再開する。

（５）作用効果
本実施形態によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側からのリード割込要求やライト割込要求等などの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間である拡張タイムスロットにおいて、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側から送信側に送信するためには、データフラグメント間には割込コマンドのビット長ほどの期間が必要であるが、本発明の割込要求の通知方法によればデータフラグメント間には割込コマンドのビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、拡張タイムスロットは、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

（６）変形例
（６−１）
図１５に示す電位差検出回路４１９及び４３９は、図１８に示される回路に限定されない。図２４及び図２５を用いて電位差検出回路の別の構成について説明する。図２４は電位差検出回路の別の構成図であり、図２５は制御信号用伝送線路４０６、動的インピーダンス回路４１７、図２４で構成される電位差検出回路４３９及び割込検出信号の出力状態を説明する別の説明図である。ＳＤメモリカード４０２の電位差検出回路４３９の構成は、電位差検出回路４１９と同様であるので説明を省略する。

電位差検出回路４１９は、積分回路部４１９ｄ、４１９ｅ、比較器４１９ｆ、４１９ｇ、ＯＲ回路４１９ｈを有する。積分回路部４１９ｄ、４１９ｅは、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されており、また差動信号の同相電位Ｖｃｏｍ及びリセット信号が入力されている。積分回路部４１９ｄ、４１９ｅは、差動伝送路４０６ａ及び４０６ｂの電位の入力を受け、差動信号の同相電位Ｖｃｏｍを基準として所定時間ごとの積分値を算出する。なお、積分回路部４１９ｄ、４１９ｅは、図２５に示すリセット信号のエッジタイミングごとに積分値をリセットする。比較器４１９ｆ、４１９ｇは、入力された積分値とある所定の基準電位Ｖｒｅｆを比較し、積分値がＶｒｅｆより大きい場合はＨｉｇｈ（Ｈ）を、小さい場合はＬｏｗ（Ｌ）を出力する。ここで、前述の通り、割込要求の出力が無い場合は制御信号用伝送線路４０６の信号振幅は±１００ｍＶのスイングであり、一方割込要求が出力されている場合は制御信号用伝送線路４０６の信号振幅は±１０ｍＶのスイングとなる。このとき、割込要求が出力されていない場合は、積分回路部４１９ｄ、４１９ｅのいずれかの積分値が基準電位Ｖｒｅｆを上回り、比較器４１９ｆ、４１９ｇのいずれかがＨｉｇｈ（Ｈ）を保持する。一方、割込要求が出力されている場合は、積分回路部４１９ｄ、４１９ｅ両方の積分値が基準電位Ｖｒｅｆを下回り、比較器４１９ｆ、４１９ｇ両方がＬｏｗ（Ｌ）を保持する。結局、割込要求の受信により制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、ＯＲ回路４１９ｈの出力はＨｉｇｈ（Ｈ）からＬｏｗ（Ｌ）に変化し、割込検出信号としてＣＰＵ４１０に入力される。ＣＰＵ４１０は、割込検出信号のこの変化に基づいて割込要求の出力の有無を判断する。

（６−２）
本実施形態において、データパケット受信側から送信側へ割込要求を通知するための方法として、図２６〜図２８に示す構成を用いても良い。図２６は本実施形態例の変形例に係る通信システムの全体構成図であり、図２７は比較器の構成を示す構成図であり、図２８は制御信号用伝送線路４０６、比較器４４１及び割込検出信号の出力状態等を説明する説明図である。比較器４４１以外の構成は、図１５と同様であるので説明を省略する。また、ＳＤメモリカード４０２の比較器４４３の構成は比較器４４１と同様であるので説明を省略する。

比較器４４１は、ドライバ４１５ａの入力ライン４４２ａ及びレシーバ４１５ｂの出力ライン４４２ｂに接続されており、クロックＣＬＫＨが入力される遅延素子４４１ａ、Ｅｘ−ＯＲ回路４４１ｂ及びＤフリップフロップ４４１ｃを含む。ここで、ドライバ４１５ａはホスト端末４０１が制御信号用伝送線路４０６に出力する信号を保持しており、レシーバ４１５ｂはＳＤメモリカードから制御信号用伝送線路４０６を介して送信される信号を保持している。

ホスト端末４０１がＳＤメモリカード４０２にライトデータを送信している時に、ＳＤメモリカード４０２がライト割込要求を出力する場合を例に挙げて比較器４４１の動作を説明する。ホスト端末４０１は、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してＳＤメモリカード４０２にデータパケットを連続的に送信している。ここで、ＳＤメモリカード４０２のＣＰＵ４３０が、動的インピーダンス回路４３７にライト割込要求を出力すると、前述のとおり制御信号用伝送線路４０６の差動振幅は低下する。このとき、制御信号用伝送線路４０６のインピーダンスは、制御信号用伝送線路４０６に接続されているホスト端末４０１のレシーバ４１５ｂが判別可能な振幅レベルを下回る。ホスト端末４０１のレシーバ４１５ｂは、制御信号用伝送線路４０６の差動信号を認識できず、正しい論理レベルを出力できない。よって、レシーバ４１５ｂの出力ライン４４２ｂはＨｉｇｈかＬｏｗかのいずれかの不定状態となる（図２８の×印を参照）。よって、図２８に示すように、図２７で示される比較器４４１の出力である割込検出信号の値は、必ずしもＬｏｗ（Ｌ）とはならずＨｉｇｈ（Ｈ）となる場合がある（図２８の×印を参照）。なお、ＳＤメモリカード４０２がライト割込要求を出力していない場合は、ドライバ４１５ａの入力ライン４４２ａと、レシーバ４１５ｂの出力ライン４４２ｂと、の論理レベルは常に等しい。よって、比較器４４１の出力である割込検出信号の値は必ずＬｏｗとなる。ホスト端末４０１のＣＰＵ４１０は、このような割込検出信号の変化を検出することで、ＳＤメモリカード４０２がライト割込要求を出力したことを認識することができる。

なお、上記のような動作をする比較器であれば、前記図２７の構成に限定されない。また、図２７に示す比較器４４１は図１５に示す電位差検出回路４１９に比べて小さな部面積で実現することができ好ましい。
（６−３）
上記では、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される拡張タイムスロットにおいて、制御信号用伝送線路４０６の信号振幅を変化させる。しかし、先に伝送されるデータパケットと、後に伝送されるデータパケットとの間、つまり、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、の間である基本タイムスロットにおいて、信号振幅を変化させるようにしても良い。ヘッダ情報及びフッタ情報の伝送期間に信号振幅の変化が生じないため、フッタ情報及びヘッダ情報が正確に受信できなくなるのを阻止することができる。なお、本実施形態では電流駆動型差動伝送方式を用いているため、制御信号用伝送線路４０６を含む各伝送線路は、基本タイムスロットの期間においても、Ｈｉｇｈ又はＬｏｗのいずれかの状態にある。
（６−４）
制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無い。いずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されているフッタ情報及びフッタ情報に基づいて、データフラグメントのみを伝送するようにすれば良い。

例えば、制御信号用伝送線路４０６では第１データフラグメントを伝送するが、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路４０７では、フッタ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、データパケットの第２データフラグメントのビット長と同一であり、第１データフラグメントは第２データフラグメントに同期して伝送される。ここで、制御信号用伝送線路４０６の隣接する第１データフラグメントと第１データフラグメントとの間の第１タイムスロットで、制御信号用伝送線路４０６の信号振幅を変化させる。このように、前述の期間に割込要求を出力することによっても、データの伝送効率の低下を抑制しつつ、データフラグメントの情報が損失するのを防止することができる。

具体的に、タイムスロット取得部４５３は、パラメータ記憶部４５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。ここで、第１タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。タイムスロット取得部４５３は、割込要求通知部４６３に第１タイムスロット長を送信する。割込要求通知部４６３は、変化させる信号振幅値を決定し、第１タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４６３は、決定した信号振幅値及び変化期間に基づくリード割込要求を生成する。また、タイミング制御部４５２は、リードデータ受信部４６０からデータ信号用伝送線路４０７を介してデータパケットを受信し、ヘッダ情報に含まれる第２データフラグメントのビット長を取得する。タイムスロット取得部４５３は、ヘッダ長、第２データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。そして、タイムスロット取得部４５３は、第１タイムスロットの開始位置を割込要求通知部４６３に送信する。割込要求通知部４６３は、第１タイムスロットの開始位置に基づいて、リード割込要求を動的インピーダンス回路４１７に入力し、制御信号用伝送線路４０６の信号振幅を変化させる。ＳＤメモリカード４０２の電位差検出回路４３９がこの信号振幅の変化を検出し、ＳＤメモリカード４０２のＣＰＵ４３０はホスト端末４０１がリード割込要求を出力したことを認識する。

（６−５）
上記では、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づいて各伝送線路に伝送されれば良い。

（６−６）
上記では、制御信号用伝送線路及びデータ信号用伝送線路を介してデータ伝送が行われている。しかし、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、１本の伝送線路を介したデータ伝送への適用も可能である。

（６−７）
上記では、割込要求が出力されていない場合は伝送線路の信号振幅が大きく、割込要求が出力されると、伝送線路の信号振幅が小さくなる。しかし、信号振幅の変化により割込要求が認識できれば良く、割込要求が出力されていない場合は伝送線路の信号振幅が小さく、割込要求が出力されると、伝送線路の信号振幅が大きくなっても良い。

（６−８）
ＳＤメモリカードでは、データは８ビット単位で処理を行っている。よって、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される上記の拡張タイムスロット長は、８の倍数であるのが好ましい。

（６−９）
送信側からのデータの伝送が終了し、受信側が割込要求を出力できる状態になるまでには、例えば数クロック分の切替時間ｔ１が必要となる。また、受信側からの割込要求の出力が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間ｔ２が必要となる。よって、拡張タイムスロット長は、この切替時間ｔ１及びｔ２を含むビット長であるのが好ましい。つまり、拡張タイムスロット長は、フッタ長＋切替時間ｔ１のビット数＋コマンドのビット数＋切替時間ｔ２＋ヘッダ長により算出される。この拡張タイムスロット長もまた、８の倍数であるのが好ましい。

（６−１０）
上記割込要求は、リード割込要求及びライト割込要求に限られず、その他送信側からのデータ送信を一定期間遅らせたり、データの再送を指示したりする要求であっても良い。

（６−１１）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。

（６−１２）
上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。

（６−１３）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末とＳＤメモリカードとの通信開始時に、これらの情報を相互に取得するようにしても良い。

（６−１４）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、第２データパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。

（６−１５）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリが挙げられる。

（６−１６）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。

前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。

本発明は、送受信装置間のデータ伝送において、割込信号の伝送を行いつつ、データの伝送効率の低下を抑制することを実現する場合に利用可能である。

本発明は、データ伝送における信号伝送方法、送受信装置及び通信システムに関する。

送受信装置間でデータ伝送を行う通信システムには、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）１３９４に代表されるように、送受信装置間に１本又は複数のデータ信号用の伝送線路（以下、データ信号用伝送線路と言う）を有する通信システムや、データ信号用伝送線路及び制御信号用の伝送線路（以下、制御信号用伝送線路と言う）をともに有する通信システムがある。前者の通信システムでは、データ信号用伝送線路を介して送受信装置間でデータの伝送が行われ、制御信号用伝送線路を介してデータの伝送開始や終了などの各種制御信号の伝送が行われる。また、データ伝送の効率を高めるために制御信号用伝送線路及びデータ信号用伝送線路をともに用いてデータの伝送が行われる場合もある。

このような通信システムの一例が特許文献１に開示されている。この通信システムでは、データ信号用伝送線路を用いて、又はデータ信号用伝送線路及び制御信号用伝送線路をともに用いて連続的にデータ伝送を行っている。特許文献１では、このように連続的にデータが伝送されている伝送線路において、時分割多重伝送方法を用いて、データの受信側から送信側に制御信号である割込要求信号を送信する技術が開示されている。時分割多重伝送方法では、複数の送受信装置に対して伝送線路の使用できる期間が割り当てられており、送信側と受信側とが交互に、データ信号用伝送線路及び制御信号用伝送線路を利用することができる。ここで、受信側が送信側からデータを受信中に、割込要求信号を送信側に送信する場合には、送信側からのデータとデータとの間の期間、つまり受信側に割り当てられた期間を利用して送信側に割込要求信号を送信する。よって、受信側は、割込要求信号を随時かつ即座に送信側に送信することが可能である。
特許第２７３３２４２号明細書

しかし、特許文献１の時分割多重伝送方法では、割込要求信号を随時かつ即座に送信側に送信するために、割込信号を伝送するための期間を、送信側からのデータとデータとの間に確保する必要がある。つまり、送信側からのデータとデータとの間には、割込信号のビット長、もしくはそれ以上のビット長に相当する期間を確保する必要がある。その結果、送信側からのデータ伝送の効率を低下させることになり、データ伝送の高速化がますます進む今後において大きな課題となる。
そこで、本発明は、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することを目的とする。

上記課題を解決するために、発明１は、受信側と送信側とが少なくとも２本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記送信側は、前記複数のデータフラグメントのうち第１データフラグメントを前記伝送線路のうち第１伝送線路を介して伝送し、ヘッダ情報と、前記第１データフラグメントと同じビット長からなる第２データフラグメントと、フッタ情報とを含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して伝送し、かつ前記第１データフラグメントと前記第２データフラグメントとを同期して伝送し、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、前記送信側を制御するための割込信号を前記受信側から前記送信側に送信することを特徴とする、信号伝送方法を提供する。
本発明において、第１データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、第２伝送線路のデータパケットのヘッダ情報及びフッタ情報を用い、第１データフラグメントとデータパケットの第２データフラグメントとを同期させて受信側に送信する。このとき、第１伝送線路の隣接する第１データフラグメント間のタイムスロットは、第２伝送線路のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

なお、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、第１及び第２伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、第１伝送線路のタイムスロットを用いてリムーバブルメモリデバイスに割込信号を送信する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末から第１及び第２伝送線路を介してライトデータを受信して記憶している場合に、第１伝送線路のタイムスロットを用いてホスト端末に割込信号を送信する場合にも適用可能である。
発明２は、発明１において、前記第１データフラグメントには、ヘッダ情報又はフッタ情報のいずれかが付加されていることを特徴とする、信号伝送方法を提供する。
第１伝送線路の隣接する第１データフラグメントにフッタ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもヘッダ情報のビット長分の長さ分だけ長く形成される。また、第１データフラグメントにヘッダ情報を付加した場合には、タイムスロットは、データパケット間の間隔よりもフッタ情報のビット長分の長さ分だけ長く形成される。このタイムスロットを利用して割込信号を送信するため、割込信号を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。そのため、タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。

発明３は、発明１において、前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。
データの伝送効率の低下を抑制しつつ、送信側からの第１データフラグメント及びデータパケットの送信を停止させることができる。
発明４は、データを複数のデータフラグメントに分割し、前記複数のデータフラグメントから第１データフラグメントを生成し、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを生成するデータ生成部と、前記第１データフラグメントと前記第２データフラグメントとを同期させて、前記第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、前記データパケットを前記第１伝送線路以外の第２伝送線路を介して受信側に送信するデータ送信部と、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、割込信号を前記受信側から受信する割込信号受信部と、を含むことを特徴とする送受信装置を提供する。

本発明は、発明１と同様の作用効果を奏する。
発明５は、発明４において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含み、前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であり、前記データ送信部は、前記割込信号受信部が前記割込信号を受信した時に、前記第１及び第２伝送線路を介して送信している前記第１データフラグメント及び前記データパケットの送信を完了し、前記レスポンス送信部は、前記第１データフラグメント及び前記データパケットの送信完了後、前記受信側にレスポンスを送信することを特徴とする、送受信装置を提供する。
割込信号の受信時に送信されている第１データフラグメント及びデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

発明６は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記複数のデータフラグメントのうち第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して、前記送信側から受信するデータ受信部と、前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットの開始位置及びタイムスロット長を取得するタイムスロット取得部と、前記タイムスロット長に基づいて前記送信側を制御するための割込信号を生成する割込信号生成部と、前記タイムスロットにおいて、前記タイムスロットの開始位置に基づいて、前記割込信号を前記送信側に送信する割込信号送信部と、前記第１データフラグメントと前記第２データフラグメントとは同期して伝送されていることを特徴とする、送受信装置を提供する。

本発明は、発明１と同様の作用効果を奏する。
発明７は、発明６において、発明４に記載の送受信装置と、発明６に記載の送受信装置と、を含む通信システムを提供する。
本発明は、発明１と同様の作用効果を奏する。
発明８は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、クロック信号用伝送路を介して第１クロックを送信側に送信し、前記送信側は、前記伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、前記受信側は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、信号伝送方法を提供する。

送信側は、受信側から送信される第１クロックに基づいて、データフラグメントを受信側に送信している。ここで、受信側が第１クロックの供給を停止することで、送信側は受信側にデータフラグメントを送信することができない。このようにして、受信側は、送信側からのデータフラグメントの送信の停止を制御することができる。
発明９は、発明８において、前記伝送線路は少なくとも２本以上であり、前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するための割込信号を、前記伝送線路のうち第１伝送線路を介して前記送信側に送信し、かつ前記第１伝送線路以外の第２伝送線路を介して前記送信側に第２クロックを送信し、前記送信側は、前記割込信号を前記第２クロックに基づいて受信することを特徴とする、信号伝送方法を提供する。

上記発明によれば、受信側が第１クロックの送信側への供給を停止すると、送信側からのデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、割込信号及び第２クロックを送信側に送信する。つまり、受信側が割込信号及び第２クロックを任意の時間に送信することが可能であり、データフラグメント間に、割込信号及び第２クロックを送信するための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、送信側からのデータフラグメントの送信が停止した後に、データフラグメントが伝送されていた伝送線路を介して割込信号及び第２クロックを送信する。よって、データフラグメントの損失を防止することができる。
なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、ホスト端末が第１クロックのリムーバブルメモリデバイスへの供給を停止する。その後、ホスト端末は、第１伝送線路を介してリムーバブルメモリデバイスに割込信号を送信し、第２伝送線路を介してリムーバブルメモリデバイスに第２クロックを送信する場合に適用可能である。
発明１０は、発明９において、前記割込信号は、前記データフラグメントの送信を停止するための信号であることを特徴とする、信号伝送方法を提供する。
データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。

発明１１は、発明８において、前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するために割込要求を出力し、前記送信側は、カウント値が前記第１クロックの受信によりリセットされる内部クロックを有しており、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、信号伝送方法を提供する。
上記発明によれば、受信側が第１クロックの送信側への供給を停止すると、送信側からのデータフラグメントの送信が停止する。このようにして受信側がデータフラグメントの送信停止を制御し、これにより送信側は割込要求を認識する。つまり、受信側は、任意の時間に送信側に割込要求を認識させることが可能であり、データフラグメント間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データフラグメント間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

なお、データフラグメントにフッタ情報及びヘッダ情報が付加されたデータパケットを伝送線路を介して送信しても良い。この場合にも、前述の理由によりデータパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。
また、送信側の内部クロックの周波数は、第１クロックの周波数よりも低く設定されている。
また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、第１クロックの供給停止によりリムーバブルメモリデバイスに割込要求を認識させる場合に適用可能である。
発明１２は、発明１１において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。
発明１３は、データを複数に分割してデータフラグメントを生成するデータ生成部と、前記データフラグメントを受信側に送信するための第１クロックを、クロック信号用伝送路を介して前記受信側から受信する第１クロック受信部と、伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信するデータ送信部とを含み、前記受信側からの前記第１クロックの送信が停止され、前記データ送信部は前記データフラグメントの前記受信側への送信を停止することを特徴とする、送受信装置を提供する。
本発明は、発明８と同様の作用効果を奏する。

発明１４は、発明１３において、前記伝送線路は少なくとも２本以上であり、前記データ送信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、前記伝送線路のうち第２伝送線路を介して前記受信側から第２クロックを受信する第２クロック受信部と、前記第２クロックに基づいて、前記伝送線路のうち第１伝送線路を介して、前記送信側を制御するための割込信号を前記受信側から受信する割込信号受信部とを含み、前記受信側からの前記第１クロックの送信が停止された後、前記第２クロック受信部は前記第２クロックを受信し、かつ前記割込信号受信部は前記第２クロックに基づいて前記割込信号を受信することを特徴とする、送受信装置を提供する。
本発明は、発明９と同様の作用効果を奏する。

発明１５は、発明１４において、前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。
発明１６は、発明１３において、前記第１クロックの受信によりリセットされる内部クロックのカウント値をカウントする内部クロックカウント部と、前記内部クロックのカウント値に基づいて、前記受信側の割込要求を認識する割込要求認識部とをさらに含み、前記割込要求認識部は、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、送受信装置を提供する。
本発明は、発明１１と同様の作用効果を奏する。
発明１７は、発明１６において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。

発明１８は、複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、前記送信側が前記データフラグメントの送信に用いる第１クロックを、クロック信号用伝送路を介して前記送信側に送信する第１クロック送信部と、伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記送信側から受信するデータ受信部とを含み、前記第１クロック送信部は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、送受信装置を提供する。
本発明は、発明８と同様の作用効果を奏する。
発明１９は、発明１８において、前記伝送線路は少なくとも２本以上であり、前記データ受信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記送信側から受信し、前記送信側を制御するための割込信号を生成する割込信号生成部と、前記伝送線路のうち第１伝送線路を介して前記送信側に前記割込信号を送信する割込信号送信部と、前記伝送線路のうち第２伝送線路を介して前記送信側に第２クロックを送信する第２クロック送信部とを含み、前記第１クロック送信部が前記第１クロックの送信側への送信を停止した後、前記割込信号送信部は、前記第１伝送線路を介して前記送信側に前記割込信号を送信し、かつ前記第２クロック送信部は、前記第２伝送線路を介して前記送信側に第２クロックを送信することを特徴とする、送受信装置を提供する。

本発明は、発明９と同様の作用効果を奏する。
発明２０は、発明１８において、前記第１クロックの送信を停止するように前記第１クロック送信部を制御することにより、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部をさらに含むことを特徴とする、送受信装置を提供する。
本発明は、発明１１と同様の作用効果を奏する。
発明２１は、発明１３に記載の送受信装置と、発明１８に記載の送受信装置と、を含む通信システムを提供する。
本発明は、発明８と同様の作用効果を奏する。
発明２２は、受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、前記受信側は、前記伝送線路の隣接する前記データフラグメント間において、前記送信側を制御するための割込要求を前記送信側に通知するために、前記伝送線路の信号振幅を変化させ、前記送信側は、前記信号振幅の変化を検出することを特徴とする、信号伝送方法を提供する。

上記発明によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側からの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間において、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側から送信側に送信するためには、データフラグメント間には割込信号のビット長ほどの期間が必要であるが、本発明の割込要求の通知方法によればデータフラグメント間には割込信号のビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、データフラグメント間は、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。
なお、伝送線路での信号振幅を変化させる方法としては、例えば、受信側において伝送線路の終端抵抗を第１抵抗値から第２抵抗値に変化させる方法が挙げられる。

また、データフラグメントには、ヘッダ情報及び／又はフッタ情報が付加されても良い。
また、本発明は、例えば、受信側及び送信側がホスト端末及びリムーバブルメモリデバイスである場合に適用可能である。例えば、ホスト端末が、伝送線路を介してリムーバブルメモリデバイスからリードデータを読み出している場合に、データフラグメント間を用いてリムーバブルメモリデバイスに割込要求を通知する場合に適用可能である。また、リムーバブルメモリデバイスが、ホスト端末から伝送線路を介してライトデータを受信して記憶している場合に、データフラグメント間を用いてホスト端末に割込要求を通知する場合にも適用可能である。
発明２３は、発明２２において、前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、信号伝送方法を提供する。

データの伝送効率の低下を抑制しつつ、送信側からのデータフラグメントの送信を停止させることができる。
発明２４は、データを複数に分割し、複数のデータフラグメントを生成するデータ生成部と、前記データフラグメントを伝送線路を介して受信側に送信するデータ送信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅の変化を検出することで、前記受信側からの割込要求を認識する割込要求認識部と、を含むことを特徴とする送受信装置を提供する。
本発明は、発明２２と同様の作用効果を奏する。
なお、本発明の割込要求認識部は、伝送線路の信号振幅値と、所定の参照振幅値とを比較することにより割込要求を認識する。例えば、伝送線路の信号振幅値が所定の参照振幅値よりも大きい場合は、割込要求認識部は割込要求を認識しない。一方、伝送線路の信号振幅値が所定の参照振幅値よりも小さい場合は、割込要求認識部は割込要求を認識する。

また、データ送信部は、データフラグメントの送信を所定のクロックを用いて受信側に送信している。ここで、割込要求認識部は、所定のクロックと同一周波数のクロックを用いて信号振幅の変化を検出している。
発明２５は、発明２４において、前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、送受信装置を提供する。
発明２６は、データを分割した複数のデータフラグメントを伝送線路を介して送信側から受信するデータ受信部と、前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅を変化させることで、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部と、を含むことを特徴とする、送受信装置を提供する。

本発明は、発明２２と同様の作用効果を奏する。
なお、割込要求通知部は、例えば、受信側の伝送線路の終端抵抗を第１抵抗値から第２抵抗値に変化させることにより、伝送線路での信号振幅を変化させる。
発明２７は、発明２４に記載の送受信装置と、発明２６に記載の送受信装置と、を含む通信システムを提供する。
本発明は、発明２２と同様の作用効果を奏する。

本発明によれば、割込信号を送信することによるデータ伝送効率の低下を抑制することができる信号伝送方法、送受信装置及び通信システムを提供することができる。

以下、本発明の実施形態を、図面を用いて説明する。
＜第１実施形態例＞
（１）概要
図１は、本発明の第１実施形態例に係る通信システムの全体構成を示す説明図である。この通信システムでは、ホスト端末１０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード１０２である送受信装置とが、伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路１０５、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７が含まれる。クロック信号用伝送線路１０５は、ホスト端末１０１及びＳＤメモリカード１０２間の通信に用いられる後述のクロックＣＬＫＨを、ホスト端末１０１からＳＤメモリカード１０２に伝送するために用いられる。制御信号用伝送線路１０６は、データの読み出し、書き込みなどに関するコマンド、後述の割込コマンド及びコマンドに対するレスポンスを、ホスト端末１０１及びＳＤメモリカード１０２間で送受信するために用いられる。データ信号用伝送線路１０７は、ホスト端末１０１及びＳＤメモリカード１０２間でデータを送受信するために用いられる。

図２は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図２中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図２中、Ｒｅｓ）がホスト端末１０１及びＳＤメモリカード１０２間で送受信された後、データ（図２中、ＤＡＴＡ）の伝送が行われる。
また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図２に示すようにデータの伝送にはデータ信号用伝送線路１０７だけでなく制御信号用伝送線路１０６も用いる。データは複数のデータフラグメントに分割されて伝送されるが、制御信号用伝送線路１０６を介して伝送される第１データフラグメントには、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路１０７を介して伝送される第２データフラグメントは、ヘッダ情報及びフッタ情報が付加されている。つまり、データ信号用伝送線路１０７では、ヘッダ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、第２データフラグメントのビット長と同一であり、第１データフラグメントと第２データフラグメントとは同期して伝送される。なお、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７の伝送線路長の違いは、無視できるほど小さいものとする。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。
本実施形態では、制御信号用伝送線路１０６において隣接して伝送される送信側からの第１データフラグメント間の間隔（以下、第１タイムスロットという）を用いて、データフラグメントの受信側から送信側に割込信号（図２中、ＩＴＲＰＴ（例えば、後述のリード割込コマンドである。））を伝送する。第１データフラグメントにはヘッダ情報及びフッタ情報が付加されていないため、第１タイムスロットは、先に伝送される第１データフラグメントと、後に伝送される第１データフラグメントと、の間隔により定義される。また、後述の基本タイムスロットは、ヘッダ情報及びフッタ情報を含む、隣接するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

なお、データ信号用伝送線路１０７は、１本に限られず複数設けられても良い。
（２）ハードウェア構成
以下に、再び図１を用いて、ホスト端末１０１及びＳＤメモリカード１０２のハードウェア構成について説明する。ホスト端末１０１及びメモリカード１０２は、図１に示すハードウェア構成と、後述の図３に示すＣＰＵ１１０の機能構成との協働により、後述する各種機能を実現する。
（２−１）ホスト端末
（ａ）ＣＰＵ１１０：ホスト端末１０１のその他のＲＡＭ１１１、バッファ１１２、カードインターフェース部１１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末１０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ１１１：ＳＤメモリカード１０２との間で送受信される各種データを記憶する。
（ｃ）バッファ１１２、カードインターフェース部１１３：ＳＤメモリカード１０２から読み出されたデータのＲＡＭ１１１への書き込み、ＳＤメモリカード１０２へ書き込まれるデータのＲＡＭ１１１からの読み出しを行う。
（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ１１４ａ、データ／レスポンスＩｎｐｕｔ１１４ｂ、データＯｕｔｐｕｔ１１４ｃ、データＩｎｐｕｔ１１４ｄ、ドライバ１１５ａ、レシーバ１１５ｂ、ドライバ１１５ｃ及びレシーバ１１５ｄを含み、これらが図１に示すように接続されている。

（ｅ）ドライバ１１６：クロック信号用伝送線路１０５を介して、クロックＣＬＫＨをＳＤメモリカード１０２に送信する。
（２−２）ＳＤメモリカード
（ａ）ＣＰＵ１３０：ＳＤメモリカード１０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。
（ｂ）Ｆｌａｓｈメモリ１３１ａ：ホスト端末１０１との間で送受信される各種データを記憶する。
（ｃ）Ｆｌａｓｈメモリインターフェース部１３１ｂ、バッファ１３２、ホストインターフェース部１３３：ホスト端末１０１から読み出されたデータのＦｌａｓｈメモリ１３１ａへの書き込み、ホスト端末１０１へ書き込まれるデータのＦｌａｓｈメモリ１３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ１３４ａ、データ／コマンドＩｎｐｕｔ１３４ｂ、データＯｕｔｐｕｔ１３４ｃ、データＩｎｐｕｔ１３４ｄ、ドライバ１３５ａ、レシーバ１３５ｂ、ドライバ１３５ｃ及びレシーバ１３５ｄを含み、これらが図１に示すように接続されている。
（ｅ）レシーバ１３６：クロックＣＬＫＨをホスト端末１０１から受信する。
（３）機能構成
図３は、ホスト端末１０１のＣＰＵ１１０及びＳＤメモリカード１０２のＣＰＵ１３０の機能構成図である。
（３−１）ホスト端末のＣＰＵの機能構成
（ａ）クロック生成部、クロック送信部
クロック生成部１５０は、ホスト端末１０１とＳＤメモリカード１０２との間でデータを送受信するための基本のクロックＣＬＫＨを生成する。クロック生成部１５０は、ＣＰＵ１１０の各種機能部をクロックＣＬＫＨにより制御するため、クロック送信部１５１、タイミング制御部１５２、コマンド送信部１５６、レスポンス受信部１５８、リードデータ受信部１６０及びライトデータ送信部１６２等にクロックＣＬＫＨを送信する。クロック送信部１５１は、クロックＣＬＫＨをクロック信号用伝送線路１０５を介してＳＤメモリカード１０２に送信する。

（ｂ）タイミング制御部、第１タイムスロット取得部、パラメータ記憶部
パラメータ記憶部１５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。
第１タイムスロット取得部１５３は、パラメータ記憶部１５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。第１データフラグメントは、ＳＤメモリカード１０２から制御信号用伝送線路１０６を介して連続的に伝送されている。ここで、第１タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。第１タイムスロット取得部１５３は、コマンド生成部１５５に第１タイムスロット長を送信する。

また、タイミング制御部１５２及び第１タイムスロット取得部１５３は、後述のリードデータ受信部１６０からデータ信号用伝送線路１０７を介してデータパケットを受信し、データパケットのヘッダ情報に含まれる第２データフラグメントのビット長を取得する。ここで、第１データフラグメントのビット長と第２データフラグメントのビット長とは同じである。第１タイムスロット取得部１５３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントすることで、第１タイムスロットの開始位置を把握する。そして、第１タイムスロット取得部１５３は、第１タイムスロットの開始位置をコマンド送信部１５６に送信する。また、タイミング制御部１５２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、カウント値をリードデータ受信部１６０に送信する。

なお、タイムスロットの開始位置は、タイムスロット取得部１５３からではなく、タイミング制御部１５２からのカウント値に基づいて取得しても良い。
（ｃ）コマンド生成部、コマンド送信部
コマンド生成部１５５は、ＳＤメモリカード１０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード１０２にデータを書き込むためのライトコマンド、ＳＤメモリカード１０２からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。
ここで、リード時には、ホスト端末１０１は、制御信号用伝送線路１０６を介して連続的に第１データフラグメントを、またデータ信号用伝送線路１０７を介して連続的にデータパケットを、ＳＤメモリカード１０２からリードデータを受信している。リード割込コマンドは、このような場合に、隣接する第１データフラグメント間の第１タイムスロットを用いてＳＤメモリカード１０２に送信され、リードデータの送信を停止するコマンド（割込信号）である。コマンド生成部１５５は、例えばＳＤメモリカード１０２から送信されたリードデータのＲＡＭ１１１への書き込みが遅れている等、ホスト端末１０１の状況を判断し、リード割込コマンドを送信するか否かを判断する。コマンド生成部１５５は、リード割込コマンドを送信する場合には、リード割込コマンドのビット長が、第１タイムスロット長を超えないようにリード割込コマンドを生成する。

コマンド送信部１５６は、制御信号用伝送線路１０６を介して、リードコマンド及びライトコマンド等の各種コマンドをＳＤメモリカード１０２にクロックＣＬＫＨに基づいて送信する。なお、コマンド送信部１５６は、第１タイムスロット内でリード割込コマンドを送信可能なように、第１タイムスロットの開始位置に基づいてリード割込コマンドを送信する。
（ｄ）レスポンス受信部
レスポンス受信部１５８は、ホスト端末１０１が送信したコマンドに対するレスポンスをＳＤメモリカード１０２から受信する。なお、レスポンス受信部１５８は、ＳＤメモリカード１０２からライト割込レスポンス、いわゆるビジー信号を受信しているか否かを判断し、ライト割込レスポンスの受信の有無をライトデータ送信部１６２に通知する。

（ｅ）リードデータ受信部、リードデータ生成部
リードデータ受信部１６０は、ＳＤメモリカード１０２からの第１データフラグメント及びデータパケットをクロックＣＬＫＨに基づいて受信する。ここで、リードデータ受信部１６０は、第１データフラグメントを制御信号用伝送線路１０６を介して、データパケットをデータ信号用伝送線路１０７を介して受信している。また、リードデータ受信部１６０は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部１５２から受信している。このカウント値に基づいて、リードデータ受信部１６０は、第１データフラグメント及びデータパケット内の第２データフラグメントを損失することなく正確に受信することができる。なお、制御信号用伝送線路１０６の第１データフラグメントは、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報に基づいて伝送されており、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

リードデータ生成部１５９は、複数の第１及び第２データフラグメントからリードデータを生成し、ＲＡＭ１１１に記憶させる。
（ｆ）送信データ生成部、ライトデータ送信部
送信データ生成部１６１は、ライトコマンドが生成されると、ＳＤメモリカード１０２に書き込むためのライトデータをＲＡＭ１１１から読み出し、複数の第１データフラグメント及びデータパケットを生成する。第１データフラグメントはヘッダ情報及びフッタ情報を付加せずに生成する。一方、データパケットは、ヘッダ情報、第２データフラグメント及びフッタ情報を含むように生成する。また、同期して伝送される第１データフラグメントと第２データフラグメントとのビット長は同一とする。
ライトデータ送信部１６２は、クロックＣＬＫＨに基づいて、第１データフラグメントを制御信号用伝送線路１０６を介してＳＤメモリカード１０２送信し、データパケットをデータ信号用伝送線路１０７を介してＳＤメモリカード１０２に送信する。なお、ライトデータ送信部１６２は、制御信号用伝送線路１０６の第１データフラグメントを、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報に基づいて送信する。よって、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

また、ライトデータ送信部１６２は、レスポンス受信部１５８からライト割込レスポンスの受信の有無を受け取る。ライト割込レスポンスを受信している場合は、ライトデータ送信部１６２は、第１データフラグメント及びデータパケットの送信を停止する。一方、ライト割込レスポンスを受信していない場合は第１データフラグメント及びデータパケットの送信を継続し、ライト割込レスポンスが解除された場合はこれらの送信を再開する。
ここで、ライトデータ送信部１６２は、レスポンス受信部１５８がライト割込レスポンスを受信している時に第１データフラグメント及びデータパケットを送信している場合には、これらの第１データフラグメント及びデータパケットの送信を完了する。このようにライト割込レスポンスの受信時に送信されている第１データフラグメント及びデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）クロック受信部
クロック受信部１７０は、ホスト端末１０１からクロックＣＬＫＨを受信する。なお、ホスト端末１０１からＳＤメモリカード１０２への送信の際の遅延により、クロックＣＬＫＨはカードクロックＣＬＫＳに変化している。クロック受信部１７０は、タイミング制御部１７２、コマンド受信部１７７、レスポンス送信部１７８、リードデータ送信部１７９及びライトデータ受信部１８１等にカードクロックＣＬＫＳを送信する。
（ｂ）タイミング制御部、第１タイムスロット取得部、パラメータ記憶部
パラメータ記憶部１７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。

第１タイムスロット取得部１７３は、パラメータ記憶部１７４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、隣接する第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。第１タイムスロット取得部１７３は、レスポンス生成部１７５に第１タイムスロット長を送信する。
また、タイミング制御部１７２及び第１タイムスロット取得部１７３は、後述のライトデータ受信部１８１からデータパケットを受信し、データパケットのヘッダ情報に含まれる第２データフラグメントのビット長を取得する。第１タイムスロット取得部１７３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。そして、第１タイムスロット取得部１７３は、第１タイムスロットの開始位置をレスポンス送信部１７８に送信する。なお、同期して伝送される第１データフラグメントと第２データフラグメントとのビット長は同一である。

また、タイミング制御部１７２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、カウント値をライトデータ受信部１８１に送信する。
（ｃ）コマンド受信部
コマンド受信部１７７は、制御信号用伝送線路１０６を介して、リード割込コマンドを含む各種コマンドをカードクロックＣＬＫＳに基づいてホスト端末１０１から受信する。
（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部１７５は、ホスト端末１０１からの各種コマンドに対するレスポンスを生成する。また、レスポンス生成部１７５は、ライトデータの書き込みを中止するライト割込レスポンスの生成も行う。

ここで、ライト時には、ＳＤメモリカード１０２は、ホスト端末１０１から制御信号用伝送線路１０６を介して連続的に第１データフラグメントを受信し、ライトデータを受信している。ライト割込レスポンスは、このような場合に、隣接する第１データフラグメント間の第１タイムスロットを用いてホスト端末１０１に送信され、ライトデータの送信を停止するレスポンス（割込信号）である。レスポンス生成部１７５は、例えばホスト端末１０１から送信されたライトデータのＦｌａｓｈメモリ１３１ａへの書き込みが遅れている等、ＳＤメモリカード１０２の状況を判断し、ライト割込レスポンスを送信するか否かを判断する。レスポンス生成部１７５は、ライト割込レスポンスを送信する場合には、ライト割込レスポンスのビット長が、第１タイムスロット長を超えないようにライト割込レスポンスを生成する。

レスポンス送信部１７８は、コマンド受信部１７７がホスト端末１０１から各種コマンドを受信すると、制御信号用伝送線路１０６を介してホスト端末１０１にレスポンスを送信する。また、レスポンス送信部１７８は、ライト割込レスポンスについては、第１タイムスロット内でライト割込レスポンスを送信可能なように、第１タイムスロットの開始位置に基づいて送信する。なお、ライト割込レスポンスは、ライトデータのＦｌａｓｈメモリ１３１ａへの書き込みが可能になるまで生成され、ホスト端末１０１に送信される。
なお、後述の通り、リード割込コマンドを受信している際に、リードデータ送信部１７９が第１データフラグメント及びデータパケットをホスト端末１０１に送信している場合には、レスポンス送信部１７８は、これらの送信完了後にレスポンスをホスト端末１０１に送信する。

（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部１８１は、ホスト端末１０１からの第１データフラグメント及びデータパケットをカードクロックＣＬＫＳに基づいて受信する。ここで、ライトデータ受信部１８１は、第１データフラグメントを制御信号用伝送線路１０６を介して、データパケットをデータ信号用伝送線路１０７を介して受信している。また、ライトデータ受信部１８１は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部１７２から受信している。このカウント値に基づいて、ライトデータ受信部１８１は、第１データフラグメント及びデータパケット内の第２データフラグメントを損失することなく正確に受信することができる。なお、第１データフラグメントは、データパケットのヘッダ情報及びフッタ情報に基づいて伝送されており、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

ライトデータ生成部１８２は、複数の第１及び第２データフラグメントからライトデータを生成し、Ｆｌａｓｈメモリ１３１ａに記憶させる。
（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部１８０は、コマンド受信部１７７がホスト端末１０１からリードコマンドを受信すると、ホスト端末１０１に送信するためのリードデータをＦｌａｓｈメモリ１３１ａから読み出し、複数の第１データフラグメント及びデータパケットを生成する。データパケットは、ヘッダ情報、第２データフラグメント及びフッタ情報を含んで生成される。また、同期して伝送される第１データフラグメント及び第２データフラグメントのビット数は同じである。
リードデータ送信部１７９は、カードクロックＣＬＫＳに基づいて、第１データフラグメントを制御信号用伝送線路１０６を介してホスト端末１０１送信し、データパケットをデータ信号用伝送線路１０７を介してホスト端末１０１に送信する。なお、リードデータ送信部１７９は、第１データフラグメントを、データパケットのヘッダ情報及びフッタ情報に基づいて送信する。よって、第１データフラグメントとデータパケットの第２データフラグメントとは同期している。

また、リードデータ送信部１７９は、リード割込コマンドの受信時に第１データフラグメント及びデータパケットを送信している場合には、これらの第１データフラグメント及びデータパケットの送信を完了する。このようにリード割込コマンドの受信時に送信されている第１データフラグメント及びデータパケットの送信を完了することで、送信中の第１データフラグメント及びデータパケットの送信が未完了となって破壊されるのを防止することができる。
（４）処理の流れ
以下に説明する処理においては、ホスト端末１０１からＳＤメモリカード１０２にクロックＣＬＫＨが送信されている。
（４−１）リード時
図４は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末１０１のコマンド生成部１５５は、ＳＤメモリカード１０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末１０１のコマンド送信部１５６は、リードコマンドを制御信号用伝送線路１０６を介してＳＤメモリカード１０２に送信する（ステップＳ１）。ＳＤメモリカード１０２のコマンド受信部１７７はリードコマンドを受信する（ステップＳ２）。
ステップＳ３、Ｓ４：ＳＤメモリカード１０２のレスポンス送信部１７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路１０６を介してホスト端末１０１に送信する（ステップＳ３）。ホスト端末１０１のレスポンス受信部１５８はレスポンスを受信する（ステップＳ４）。
ステップＳ５、Ｓ６：ＳＤメモリカード１０２の送信データ生成部１８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ１３１ａからリードデータを読み出して第１データフラグメント及びデータパケットを生成する。ＳＤメモリカード１０２のリードデータ送信部１７９は、第１データフラグメントを制御信号用伝送線路１０６を介してホスト端末１０１に送信し、データパケットをデータ信号用伝送線路１０７を介してホスト端末１０１に送信する（ステップＳ５）。ホスト端末１０１のリードデータ受信部１６０は、ＳＤメモリカード１０２から第１データフラグメント及びデータパケットを受信する（ステップＳ６）。このとき、ホスト端末１０１のタイミング制御部１５２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部１６０に送信している。

その後、リードデータ生成部１５９は、第１及び第２データフラグメントからリードデータを生成し、ＲＡＭ１１１に記憶させる。
ステップＳ７、Ｓ８：ホスト端末１０１のコマンド生成部１５５は、リード割込コマンドの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはリード割込コマンドを生成する（ステップＳ７）。このとき、ホスト端末１０１の第１タイムスロット取得部１５３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第１タイムスロット長を算出している。ホスト端末１０１のコマンド生成部１５５は、第１タイムスロット長を超えないようにリード割込コマンドを生成する（ステップＳ８）。リード割込コマンドの送信を行わない場合（Ｎｏ）には、ホスト端末１０１のリードデータ受信部１６０はさらに第１データフラグメント及びデータパケットを受信する。

ステップＳ９：ホスト端末１０１の第１タイムスロット取得部１５３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。
ステップＳ１０、Ｓ１１：ホスト端末１０１のコマンド送信部１５６は、制御信号用伝送線路１０６を介して、第１タイムスロットの開始位置に基づき、リード割込コマンドをＳＤメモリカード１０２に送信する（ステップＳ１０）。ＳＤメモリカード１０２のコマンド受信部１７７は、ホスト端末１０１からリード割込コマンドを受信する（ステップＳ１１）。
ステップＳ１２、Ｓ１３：ＳＤメモリカード１０２のレスポンス送信部１７８は、制御信号用伝送線路１０６を介して、リード割込コマンドに対するレスポンスをホスト端末１０１に送信する（ステップＳ１２）。なお、リード割込コマンドの受信の際にリードデータ送信部１７９が第１データフラグメント及びデータパケットを送信している場合には、これらの送信を完了後、レスポンス送信部１７８はレスポンスを送信する。

ホスト端末１０１のレスポンス受信部１５８は、ＳＤメモリカード１０２からレスポンスを受信する（ステップＳ１３）。
ステップＳ１４：ＳＤメモリカード１０２のリードデータ送信部１７９は、第１データフラグメント及びデータパケットの送信を停止する。
その後、ホスト端末１０１からＳＤメモリカード１０２にリードコマンドが再び送信されると、ＳＤメモリカード１０２は制御信号用伝送線路１０６及びデータ信号用伝送線路１０７を介して第１データフラグメント及びデータパケットの送信を再開する。
（４−２）ライト時
図５は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。

ステップＳ２１：ホスト端末１０１のコマンド生成部１５５及びコマンド送信部１５６は、ＳＤメモリカード１０２にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップＳ２１）。ＳＤメモリカード１０２のコマンド受信部１７７はライトコマンドを受信する（ステップＳ２２）。
ステップＳ２３：ＳＤメモリカード１０２のレスポンス送信部１７８及びホスト端末１０１のレスポンス受信部１５８は、ライトコマンドに対するレスポンスを送受信する。
ステップＳ２５、Ｓ２６：ホスト端末１０１の送信データ生成部１６１及びライトデータ送信部１６２は、ライトコマンドの受信に応じて、ＲＡＭ１１１からライトデータを読み出して第１データフラグメント及びデータパケットを生成し、ＳＤメモリカード１０２に送信する（ステップＳ２５）。ＳＤメモリカード１０２のライトデータ受信部１８１は、ホスト端末１０１から第１データフラグメント及びデータパケットを受信する（ステップＳ２６）。このとき、ＳＤメモリカード１０２のタイミング制御部１７２は、ヘッダ長、第２（又は第１）データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部１８１に送信している。

その後、ライトデータ生成部１８２は、第１データフラグメント及びデータパケットからライトデータを生成し、Ｆｌａｓｈメモリ１３１ａに記憶させる。
ステップＳ２７、Ｓ２８：ＳＤメモリカード１０２のレスポンス生成部１７５は、ライト割込レスポンスの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはライト割込レスポンスを生成する（ステップＳ２７）。このとき、ＳＤメモリカード１０２の第１タイムスロット取得部１７３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて第１タイムスロット長を算出している。ＳＤメモリカード１０２のレスポンス生成部１７５は、第１タイムスロット長を超えないようにライト割込レスポンスを生成する（ステップＳ２８）。ライト割込レスポンスの送信を行わない場合（Ｎｏ）には、ＳＤメモリカード１０２のライトデータ受信部１８１はさらに第１データフラグメント及びデータパケットを受信する。

ステップＳ２９：ＳＤメモリカード１０２の第１タイムスロット取得部１７３は、ヘッダ長、第２（又は第１）データフラグメントのビット長及び第１タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。
ステップＳ３０：ＳＤメモリカード１０２のレスポンス送信部１７８は、制御信号用伝送線路１０６を介して、第１タイムスロットの開始位置に基づき、ライト割込レスポンスをホスト端末１０１に送信する（ステップＳ３０）。
ステップＳ３１、Ｓ３２：ホスト端末１０１のレスポンス受信部１５８は、ＳＤメモリカード１０２からライト割込レスポンス、いわゆるビジー信号を受信しているか否かを判断する（ステップＳ３１）。ライト割込レスポンスを受信していない場合（Ｎｏ）は、ステップＳ２５にて、ライトデータ送信部１６２は、第１データフラグメント及びデータパケットを生成及び送信を行う。

一方、ライト割込レスポンスを受信している場合（Ｙｅｓ）は、ホスト端末１０１のライトデータ送信部１６２は、制御信号用伝送線路１０６及びデータ信号用伝送線路１０７を介した第１データフラグメント及びデータパケットの送信を停止する（ステップＳ３２）。そして、ライト割込レスポンスの受信が解除されると、ライトデータ送信部１６２は、ステップＳ２５にて、第１データフラグメント及びデータパケットを生成及び送信を再開する。
（５）作用効果
本発明において、制御信号用伝送線路１０６の第１データフラグメントは、ヘッダ情報及びフッタ情報が付加されていない。送信側は、データ信号用伝送線路１０７のデータパケットのヘッダ情報及びフッタ情報を用い、第１データフラグメントとデータパケットの第２データフラグメントとを同期させて受信側に送信する。このとき、制御信号用伝送線路１０６の隣接する第１データフラグメント間の第１タイムスロットは、データ信号用伝送線路１０７のデータパケット間の間隔よりも、フッタ情報及びヘッダ情報のビット長分の長さ分だけ長く形成される。本発明では、この第１タイムスロットを利用してリード割込コマンドやライト割込レスポンスなどの割込信号を送信する。そのため、リード割込コマンドやライト割込レスポンス等を送信するために確保すべき別途の期間が不要であるか、または別途の期間を短くすることができる。よって、第１タイムスロットを用いて割込信号を送信することによるデータの伝送効率の低下を抑制することができる。また、第１タイムスロットはデータフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

（６）変形例
（６−１）
上記では、制御信号用伝送線路１０６を伝送する第１データフラグメントにはヘッダ情報及びフッタ情報がともに付加されていない。しかし、ヘッダ情報又はフッタ情報のいずれかを第１データフラグメントに付加しても良い。例えば、第１データフラグメントの前にヘッダ情報が付加されると、第１タイムスロットは、先に伝送される第１データフラグメントと、後に伝送される第１データフラグメントのヘッダ情報と、の間隔によって定義される。あるいは、第１データフラグメントの後にフッタ情報が付加されると、第１タイムスロットは、先に伝送される第１データフラグメントのフッタ情報と、後に伝送される第１データフラグメントと、の間隔によって定義される。このような第１タイムスロットを用いることで、ヘッダ長又はフッタ長分だけ余分にタイムスロットを確保することができ、伝送効率の低下を抑制することができる。

（６−２）
ＳＤメモリカード１０２では、データは８ビット単位で処理を行っている。よって、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される上記の第１タイムスロット長は、８の倍数であるのが好ましい。
（６−３）
送信側からのデータの伝送が終了し、受信側がコマンドを正常に送信側に出力できる状態になるまでには、例えば数クロック分の切替時間ｔ１が必要となる。また、受信側からの割込信号の送信が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間ｔ２が必要となる。よって、第１タイムスロット長は、この切替時間ｔ１及びｔ２を含むビット長であるのが好ましい。つまり、第１データフラグメント間の間隔である第１タイムスロット長は、データパケットのフッタ長＋切替時間ｔ１のビット数＋コマンドのビット数＋切替時間ｔ２＋データパケットのヘッダ長により算出される。また、前記のように表される第１タイムスロット長もまた、８の倍数であるのが好ましい。

（６−４）
上記では、送信側からデータを受信しているときに、受信側がリード割込コマンド又はライト割込レスポンスを送信側に送信する場合について説明した。本実施形態は、その他、送信側からデータを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。
（６−５）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。
（６−６）
上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。例えば、データ信号用伝送線路のいずれかにおいて、ヘッダ情報及びフッタ情報が付加されていない第１データフラグメントを送信する。そして、そのデータ信号用伝送線路を隣接して伝送する第１データフラグメント間を用いて、リード割込コマンド及びライト割込レスポンス等を送信する。

（６−７）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末１０１とＳＤメモリカード１０２との通信開始時に、これらの情報を相互に取得するようにしても良い。
（６−８）
制御信号用伝送線路１０６及びデータ信号用伝送線路１０７は、一対の２本の差動伝送線路であっても良い。
（６−９）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、第２データパケットのヘッダ長から随時、データフラグメントのビット長を取得する必要は無い。

（６−１０）
割込信号の送信により即座にデータの伝送が中止されるのが好ましいため、割込信号は１個の第１タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込信号のビット長が第１タイムスロット長を超える場合は、割込信号を複数に分割し、複数の第１タイムスロットを用いて送信しても良い。
（６−１１）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、 ＦｅＲＡＭ等の不揮発性メモリが挙げられる。

（６−１２）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。
前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。
＜第２実施形態例＞
図６、図７は、本発明の第２実施形態例の第１実施例及び第２実施例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末２０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード２０２である送受信装置とが、伝送線路を介して接続される。伝送線路には、クロック信号用伝送線路２０５、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７が含まれる。クロック信号用伝送線路２０５は、ホスト端末２０１及びＳＤメモリカード２０２間の通信に用いられる後述の第１クロックＣＬＫＨ１等を、ホスト端末２０１からＳＤメモリカード２０２に伝送するために用いられる。制御信号用伝送線路２０６は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末２０１及びＳＤメモリカード２０２間で送受信するために用いられる。データ信号用伝送線路２０７は、ホスト端末２０１及びＳＤメモリカード２０２間でデータを送受信するために用いられる。

図８は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図８中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド、割込コマンド及びコマンドに対するレスポンス（図８中、Ｒｅｓ）がホスト端末２０１及びＳＤメモリカード２０２間で送受信された後、データ（図８中、ＤＡＴＡ）の伝送が行われる。
また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図８に示すようにデータの伝送にはデータ信号用伝送線路２０７だけでなく制御信号用伝送線路２０６も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して伝送されるデータフラグメントには、ヘッダ情報及びフッタ情報が付加されている。つまり、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。
本実施形態では、受信側は、クロック信号用伝送線路を介して第１クロックＣＬＫＨ１を送信側に送信している。また、送信側は、第１クロックＣＬＫＨ１に基づいて受信側にデータパケットを送信している。このとき、受信側は、送信側からのデータパケットの送信を停止するために、第１クロックＣＬＫＨ１の送信側への送信を停止する。よって、送信側は受信側にデータパケットを送信することができない。このようにして、受信側は、送信側からのデータパケットの送信の停止を制御することができる。

なお、データ信号用伝送線路２０７は、１本に限られず複数設けられても良い。
以下に、本実施形態の一例として、第１実施例及び第２実施例を以下に説明する。
（第１実施例）
（１）概要
図９は、第１実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第１実施例では、ホスト端末２０１が、第１クロックＣＬＫＨ１の送信を停止する（図９の期間Ａ（停止タイムスロット）を参照）。これにより、ＳＤメモリカード２０２からのデータパケットの送信が停止している。その後、制御信号用伝送線路２０６を介して、ホスト端末２０１からＳＤメモリカード２０２に割込信号（図９中、ＩＴＲＰＴ（例えば、後述のリード割込コマンドである。））を送信する。また、データ信号用伝送線路２０７を介して、第１クロックＣＬＫＨ１とは異なる第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。ＳＤメモリカード２０２は、第２クロックＣＬＫＨ２に基づいて割込コマンドを受信する。

（２）ハードウェア構成
以下に、再び図６を用いて、ホスト端末２０１及びＳＤメモリカード２０２のハードウェア構成について説明する。ホスト端末２０１及びＳＤメモリカード２０２は、図６に示すハードウェア構成と、後述の図１０に示すＣＰＵ２１０の機能構成との協働により、後述する各種機能を実現する。
（２−１）ホスト端末
（ａ）ＣＰＵ２１０：ホスト端末２０１のその他のＲＡＭ２１１、バッファ２１２、カードインターフェース部２１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末２０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ２１１：ＳＤメモリカード２０２との間で送受信される各種データを記憶する。
（ｃ）バッファ２１２、カードインターフェース部２１３：ＳＤメモリカード２０２から読み出されたデータのＲＡＭ２１１への書き込み、ＳＤメモリカード２０２へ書き込まれるデータのＲＡＭ２１１からの読み出しを行う。
（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ２１４ａ、データ／レスポンスＩｎｐｕｔ２１４ｂ、データＯｕｔｐｕｔ２１４ｃ、データＩｎｐｕｔ２１４ｄ、ドライバ２１５ａ、レシーバ２１５ｂ、ドライバ２１５ｃ及びレシーバ２１５ｄを含み、これらが図６に示すように接続されている。なお、ドライバ２１５ｃは、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。

（ｅ）ドライバ２１６：クロック信号用伝送線路２０５を介して、クロックＣＬＫＨ１をＳＤメモリカード２０２に送信する。
（２−２）ＳＤメモリカード
（ａ）ＣＰＵ２３０：ＳＤメモリカード２０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。
（ｂ）Ｆｌａｓｈメモリ２３１ａ：ホスト端末２０１との間で送受信される各種データを記憶する。
（ｃ）Ｆｌａｓｈメモリインターフェース部２３１ｂ、バッファ２３２、ホストインターフェース部２３３：ホスト端末２０１から読み出されたデータのＦｌａｓｈメモリ２３１ａへの書き込み、ホスト端末２０１へ書き込まれるデータのＦｌａｓｈメモリ２３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ２３４ａ、データ／コマンドＩｎｐｕｔ２３４ｂ、データＯｕｔｐｕｔ２３４ｃ、データＩｎｐｕｔ２３４ｄ、ドライバ２３５ａ、レシーバ２３５ｂ、ドライバ２３５ｃ及びレシーバ２３５ｄを含み、これらが図６示すように接続されている。なお、レシーバ２３５ｄは、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２をホスト端末２０１から受信する。
（ｅ）レシーバ２３６：第１クロックＣＬＫＨ１をホスト端末２０１から受信する。
（ｆ）割込記憶回路２３７：ＳＤメモリカード２０２の割込記憶回路２３７は、制御信号用伝送線路２０６から入力を受けるレシーバ２３５ｂの出力ライン２３５ｂｌと、データ信号用伝送線路２０７から入力を受けるレシーバ２３５ｄの出力ライン２３５ｄｌとに接続されている。さらに、割込記憶回路２３７は、ＣＰＵ２３０から割込記憶回路Ｅｎａｂｌｅ信号が入力され、割込検出信号をＣＰＵ２３０に出力する。ここで、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を隣接して伝送するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする（図９参照）。また、第１クロックＣＬＫＨ１の供給が停止されている期間を停止タイムスロットと言うものとする（図９参照）。停止タイムスロットでは、第１クロックＣＬＫＨ１の供給が無いため、ＳＤメモリカード２０２からホスト端末２０１へのデータパケットの送信が停止している。割込記憶回路Ｅｎａｂｌｅ信号は、基本タイムスロット及び停止タイムスロットにおいてのみ活性化される。よって、割込記憶回路２３７は、割込記憶回路Ｅｎａｂｌｅ信号の入力を受けて、基本タイムスロット及び停止タイムスロットにおいてのみ動作可能である。

第１クロックＣＬＫＨ１の供給が停止することで、ホスト端末２０１へのデータパケットの送信が停止する。その後、図９に示すように、停止タイムスロット（図９中、期間Ａ）において、割込記憶回路２３７は、ホスト端末２０１から、データ信号用伝送線路２０７を介して第２クロックＣＬＫＨ２の入力を受け、かつ制御信号用伝送線路２０６を介して割込コマンド（図９中、ＩＴＲＰＴ）の入力を受ける。割込記憶回路２３７は、第２クロックＣＬＫＨ２をトリガとして割込コマンドをラッチし、割込検出信号をＣＰＵ２３０に出力する。なお、ホスト端末２０１からＳＤメモリカード２０２への送信の際の遅延により、第２クロックＣＬＫＨ２は第２カードクロックＣＬＫＳ２に変化している。よって、実際には、割込記憶回路２３７は、第２カードクロックＣＬＫＳ２に基づいて割込コマンドを受信する。

（３）機能構成
図１０は、ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図である。
（３−１）ホスト端末のＣＰＵの機能構成
（ａ）第１クロック生成部、第１クロック送信部
第１クロック生成部２５０ａは、ホスト端末２０１とＳＤメモリカード２０２との間でデータを送受信するための基本の第１クロックＣＬＫＨ１を生成する。第１クロック生成部２５０ａは、ＣＰＵ２１０の各種機能部を第１クロックＣＬＫＨ１により制御するため、第１クロック送信部２５１ａ、タイミング制御部２５２、コマンド送信部２５６、レスポンス受信部２５８、リードデータ受信部２６０及びライトデータ送信部２６２等に第１クロックＣＬＫＨ１を送信する。第１クロック送信部２５１ａは、第１クロックＣＬＫＨ１をクロック信号用伝送線路２０５を介してＳＤメモリカード２０２に送信する。

また、第１クロック送信部２５１ａは、コマンド生成部２５５の制御により第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止する。
（ｂ）第２クロック生成部、第２クロック送信部
第２クロック生成部２５０ｂは、第１クロックＣＬＫＨ１とは異なる第２クロックＣＬＫＨ２を生成する。第２クロック送信部２５１ｂは、コマンド生成部２５５の制御に基づいて第２クロックＣＬＫＨ２を、データ信号用伝送線路２０７を介してＳＤメモリカード２０２に送信する。
（ｃ）タイミング制御部、パラメータ記憶部
パラメータ記憶部２５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。

タイミング制御部２５２は、後述のリードデータ受信部２６０からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第１クロックＣＬＫＨ１に基づいて順にカウントし、カウント値をリードデータ受信部２６０に送信する。
（ｄ）コマンド生成部、コマンド送信部
コマンド生成部２５５は、ＳＤメモリカード２０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード２０２にデータを書き込むためのライトコマンド、ＳＤメモリカード２０２からのリードデータの読み出しを中止するリード割込コマンドなどの各種コマンドを生成する。コマンド送信部２５６は、制御信号用伝送線路２０６を介して、リードコマンド及びライトコマンド等の各種コマンドをＳＤメモリカード２０２に第１クロックＣＬＫＨ１に基づいて送信する。

ここで、リード時には、ホスト端末２０１は、ＳＤメモリカード２０２から制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して連続的にデータフラグメントを受信し、リードデータを受信している。リード割込コマンドは、このような場合に、ＳＤメモリカード２０２に送信され、リードデータの送信を停止するコマンド（割込信号）である。コマンド生成部２５５は、例えばＳＤメモリカード２０２から送信されたリードデータのＲＡＭ２１１への書き込みが遅れている等、ホスト端末２０１の状況を判断し、リード割込コマンドを送信するか否かを判断する。そして、コマンド生成部２５５は、リード割込コマンドの送信が必要と判断すると、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止するように第１クロック送信部２５１ａを制御し、第２クロックＣＬＫＨ２のＳＤメモリカード２０２への送信を開始するように第２クロック送信部２５１ｂを制御する。また、第１クロックＣＬＫＨ１の送信が停止した後、コマンド送信部２５６は制御信号用伝送線路２０６を介してリード割込コマンドをＳＤメモリカード２０２に送信する。

（ｅ）レスポンス受信部
レスポンス受信部２５８は、ホスト端末２０１が送信したコマンドに対するレスポンスをＳＤメモリカード２０２から受信する。
（ｆ）リードデータ受信部、リードデータ生成部
リードデータ受信部２６０は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、ＳＤメモリカード２０２からデータパケットを第１クロックＣＬＫＨ１に基づいて受信する。また、リードデータ受信部２６０は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部２５２から受信している。このカウント値に基づいて、リードデータ受信部２６０は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

リードデータ生成部２５９は、データパケット内のデータフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。
（ｇ）送信データ生成部、ライトデータ送信部
送信データ生成部２６１は、ライトコマンドが生成されると、ＳＤメモリカード２０２に書き込むためのライトデータをＲＡＭ２１１から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。
ライトデータ送信部２６２は、第１クロックＣＬＫＨ１に基づいて、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、データパケットをＳＤメモリカード２０２に送信する。
（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）第１クロック受信部、第２クロック受信部
第１クロック受信部２７０ａは、クロック信号用伝送線路２０５を介してホスト端末２０１から第１クロックＣＬＫＨ１を受信する。第２クロック受信部２７０ｂは、データ信号用伝送線路２０７を介してホスト端末２０１から第２クロックＣＬＫＨ２を受信する。なお、ホスト端末２０１からＳＤメモリカード２０２への送信の際の遅延により、第１クロックＣＬＫＨ１は第１カードクロックＣＬＫＳ１に、第２クロックＣＬＫＨ２は第２カードクロックＣＬＫＳ２に変化している。第１クロック受信部２７０ａは、タイミング制御部２７２、コマンド受信部２７７、レスポンス送信部２７８、リードデータ送信部２７９及びライトデータ受信部２８１等に第１カードクロックＣＬＫＳ１を送信する。第２クロック受信部２７０ｂは、コマンド受信部２７７に第２カードクロックＣＬＫＳ２を送信する。

（ｂ）タイミング制御部、パラメータ記憶部
パラメータ記憶部２７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。
タイミング制御部２７２は、後述のライトデータ受信部２８１からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイミング制御部２７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を第１カードクロックＣＬＫＳ１に基づいて順にカウントし、カウント値をライトデータ受信部２８１に送信する。
（ｃ）コマンド受信部
コマンド受信部２７７は、制御信号用伝送線路２０６を介して各種コマンドを第１カードクロックＣＬＫＳ１に基づいてホスト端末２０１から受信する。また、コマンド受信部２７７は、リード割込コマンドを第２カードクロックＣＬＫＳ２に基づいて受信する。

（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部２７５は、ホスト端末２０１からの各種コマンドに対するレスポンスを生成する。
レスポンス送信部２７８は、コマンド受信部２７７がホスト端末２０１から各種コマンドを受信すると、制御信号用伝送線路２０６を介してホスト端末２０１にレスポンスを送信する。
（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部２８１は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介して、ホスト端末２０１からのデータパケットを第１カードクロックＣＬＫＳ１に基づいて受信する。また、ライトデータ受信部２８１は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部２７２から受信している。このカウント値に基づいて、ライトデータ受信部２８１は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

ライトデータ生成部２８２は、複数のデータフラグメントからライトデータを生成し、Ｆｌａｓｈメモリ２３１ａに記憶させる。
（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部２８０は、コマンド受信部２７７がホスト端末２０１からリードコマンドを受信すると、ホスト端末２０１に送信するためのリードデータをＦｌａｓｈメモリ２３１ａから読み出し、複数のデータパケットを生成する。データパケットは、ヘッダ情報、データフラグメント及びフッタ情報を含んで生成される。
リードデータ送信部２７９は、第１カードクロックＣＬＫＳ１に基づいて、データパケットを制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してホスト端末２０１に送信する。

（４）処理の流れ
以下に説明する処理を開始するにあたって、ホスト端末２０１からＳＤメモリカード２０２に第１クロックＣＬＫＨ１が送信されている。
（４−１）リード時
図１１は、第１実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。
ステップＳ１、Ｓ２：ホスト端末２０１のコマンド生成部２５５は、ＳＤメモリカード２０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末２０１のコマンド送信部２５６は、リードコマンドを制御信号用伝送線路２０６を介してＳＤメモリカード２０２に送信する（ステップＳ１）。ＳＤメモリカード２０２のコマンド受信部２７７はリードコマンドを受信する（ステップＳ２）。

ステップＳ３、Ｓ４：ＳＤメモリカード２０２のレスポンス送信部２７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路２０６を介してホスト端末２０１に送信する（ステップＳ３）。ホスト端末２０１のレスポンス受信部２５８はレスポンスを受信する（ステップＳ４）。
ステップＳ５、Ｓ６：ＳＤメモリカード２０２の送信データ生成部２８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ２３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード２０２のリードデータ送信部２７９は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットをホスト端末２０１に送信する（ステップＳ５）。ホスト端末２０１のリードデータ受信部２６０は、ＳＤメモリカード２０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末２０１のタイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部２６０に送信している。

その後、リードデータ生成部２５９は、データフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。
ステップＳ７、Ｓ８：ホスト端末２０１のコマンド生成部２５５は、リード割込コマンドの送信を行うか否かを判断し、送信する場合（Ｙｅｓ）にはリード割込コマンドを生成する。リード割込コマンドの送信を行わない場合（Ｎｏ）には、ホスト端末２０１のリードデータ受信部２６０はさらにデータパケットを受信する。
ステップＳ９〜Ｓ１１：ホスト端末２０１のコマンド生成部２５５は、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止し（ステップＳ９）、かつ第２クロックＣＬＫＨ２及びリード割込コマンドをＳＤメモリカード２０２に送信する（ステップＳ１０、Ｓ１１）。

ステップＳ１２、Ｓ１３：ＳＤメモリカード２０２のコマンド受信部２７７は、リード割込コマンドを第２カードクロックＣＬＫＳ２に基づいて受信する。
ステップＳ１４、Ｓ１５：ＳＤメモリカード２０２のレスポンス送信部２７８は、制御信号用伝送線路２０６を介して、リード割込コマンドに対するレスポンスをホスト端末２０１に送信する（ステップＳ１４）。ホスト端末２０１のレスポンス受信部２５８は、ＳＤメモリカード２０２からレスポンスを受信する（ステップＳ１５）。
ステップＳ１６：ＳＤメモリカード２０２のリードデータ送信部２７９は、データパケットの送信を停止する（ステップＳ１６）。
その後、ホスト端末２０１からＳＤメモリカード２０２にリードコマンドが再び送信されると、ＳＤメモリカード２０２は制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットの送信を再開する。

（５）作用効果
上記第１実施例によれば、ホスト端末２０１が第１クロックＣＬＫＨ１のＳＤメモリカード２０２への供給を停止すると、ＳＤメモリカード２０２からのデータパケットの送信が停止する。このようにしてホスト端末２０１がデータパケットの送信を停止し、リード割込コマンド及び第２クロックＣＬＫＨ２をＳＤメモリカード２０２に送信する。つまり、ホスト端末２０１がリード割込コマンド及び第２クロックＣＬＫＨ２を任意の時間に送信することが可能であり、データパケット間に、リード割込コマンド及び第２クロックＣＬＫＨ２を送信するための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。また、ＳＤメモリカード２０２からのデータパケットの送信が停止した後に、データパケットが伝送されていた伝送線路を介してリード割込コマンド及び第２クロックを送信する。よって、データパケット内のデータフラグメントの損失を防止することができる。

（第２実施例）
（１）概要
図１２は、第２実施例におけるリード時のデータ伝送の様子を示すタイムチャートである。第２実施例では、ホスト端末２０１が、第１クロックＣＬＫＨ１の送信を停止する（図１２の期間Ａ（停止タイムスロット）を参照）。これにより、ホスト端末２０１からＳＤメモリカード２０２に割込要求（例えば、後述のリード割込要求）を通知する。このとき、第１クロックＣＬＫＨ１の送信停止により、ＳＤメモリカード２０２からのデータパケットの送信が停止している。
（２）ハードウェア構成
以下に、再び図７を用いて、ホスト端末２０１及びＳＤメモリカード２０２のハードウェア構成について説明する。ホスト端末２０１及びＳＤメモリカード２０２は、図７に示すハードウェア構成と、後述の図１３に示すＣＰＵ２１０の機能構成との協働により、後述する各種機能を実現する。

（２−１）ホスト端末
第２実施例のホスト端末２０１のハードウェア構成は、ＣＰＵ２１０が第１クロックＣＬＫＨ１のみをＳＤメモリカード２０２に送信する点を除いて、第１実施例のホスト端末２０１と同様であるので説明を省略する。
（２−２）ＳＤメモリカード
第２実施例のＳＤメモリカード２０２のハードウェア構成は、割込検出カウンタ３３７を除いて第１実施例のＳＤメモリカード２０２と同様であるので、割込検出カウンタ３３７以外の説明を省略する。
割込検出カウンタ３３７は、ＣＰＵ２３０から内部クロックが入力され、またカードクロックＣＬＫＳが入力され、割込検出信号を出力する。内部クロックは、ＳＤメモリカード２０２が有するクロックであり、第１クロックＣＬＫＨ１、カードクロックＣＬＫＳ及び第１クロックＣＬＫＨ１に基づくクロックとは異なるクロックであり、かつ第１クロックＣＬＫＨ１等から分周して生成されるクロックでもない。よって、第１クロックＣＬＫＨ１の供給が停止しても、内部クロックは停止しない。また、内部クロックは、第１クロックＣＬＫＨ１よりも低い周波数のクロックである。

割込検出カウンタ３３７は、内部クロックをカウントしており、カウント値は第１クロックＣＬＫＨ１の供給によりリセットされる。つまり、第１クロックＣＬＫＨ１に基づくカードクロックＣＬＫＳが割込検出カウンタ３３７に入力され、このカードクロックＣＬＫＳにより内部クロックのカウント値がリセットされる。しかし、第１クロックＣＬＫＨ１の供給が停止すると、内部クロックのカウント値がリセットされること無くカウントアップされる。
ここで、第１クロックＣＬＫＨ１の供給が停止されている期間を停止タイムスロット（図１２中、期間Ａ）と言うものとする。停止タイムスロットでは、第１クロックＣＬＫＨ１の供給が無いため、ＳＤメモリカード２０２からホスト端末２０１へのデータパケットの送信が停止している。この停止タイムスロットの長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末２０１からＳＤメモリカード２０２に通知される。なお、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を隣接して伝送するデータパケットにおいて、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔を基本タイムスロットと言うものとする。

図１２において、停止タイムスロットを除く期間では、ホスト端末２０１はＳＤメモリカード２０２に第１クロックＣＬＫＨ１を供給している。よって、割込検出カウンタ３３７による内部クロックのカウント値は、第１クロックＣＬＫＨ１の供給によりリセットされ“０”である。一方、停止タイムスロットでは、ホスト端末２０１は第１クロックＣＬＫＨ１の供給を停止している。よって、内部クロックのカウント値がカウントアップされ“０”より大きくなる。このカウント値が割込検出信号としてＣＰＵ２３０に送信され、ＣＰＵ２３０はカウント値が所定値を超えることに基づいて、ホスト端末２０１が割込要求を出力したことを認識する。
（３）機能構成
図１３は、ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図である。第２実施例では、第１実施例のように第２クロック生成部２５０ｂ、第２クロック送信部２５１ｂ、第２クロック受信部２７０ｂは設けられていない。また、第１実施例と同一の符号番号は同一の機能構成であり、以下に説明する機能構成を除いて第１実施例と同様であるので説明を省略する。

（３−１）ホスト端末のＣＰＵの機能構成
（ａ）第１クロック生成部、第１クロック送信部
第２実施例の第１クロック生成部３５０及び第１クロック送信部３５１は、第１実施例の第１クロック生成部２５０ａ及び第１クロック送信部２５１ａの構成と同様であり説明を省略する。なお、第１クロック送信部３５１は、割込要求通知部３５６の制御により第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止する。
（ｂ）コマンド生成部
第２実施例のコマンド生成部３５５は、第１実施例のコマンド生成部２５５とほぼ同様の構成であるので、以下に簡単に説明する。コマンド生成部３５５は、リードコマンド、ライトコマンドなどの各種コマンドを生成する。なお、コマンド生成部３５５は、リード割込みコマンド等の割込コマンドは生成しない。

（ｃ）割込要求通知部
割込要求通知部３５６は、ホスト端末２０１の状況に応じて、ＳＤメモリカード２０２からのデータ送信に対して割込が必要かどうかを判断し、第１クロックＣＬＫＨ１の送信を停止するか否かを決定する。
ここで、リード時には、ホスト端末２０１は、ＳＤメモリカード２０２から連続的にデータパケットを受信し、リードデータを受信している。ここで、割込要求通知部３５６は、例えばＳＤメモリカード２０２から送信されたリードデータのＲＡＭ２１１への書き込みが遅れている等、ホスト端末２０１の状況を判断し、ＳＤメモリカード２０２からのリードデータの送信を停止する必要があるか否か、つまりホスト端末２０１がリード割込要求を行う必要があるか否かを判断する。そして、割込要求通知部３５６は、リードデータの送信を停止する必要があると判断すると、停止タイムスロット（図９の期間Ａ）の長さ分だけ、第１クロックＣＬＫＨ１のＳＤメモリカード２０２への送信を停止するように第１クロック送信部３５１を制御する。また、停止タイムスロットの期間Ａが経過すると、割込要求通知部３５６は、第１クロックＣＬＫＨ１の送信を再開するように第１クロック送信部３５１を制御する。

（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）第１クロック受信部
第２実施例の第１クロック受信部３７０は、第１実施例の第１クロック受信部２７０ａの構成と同様であり説明を省略する。
（ｂ）内部クロックカウント部、割込要求認識部
内部クロックカウント部３８４は、内部クロックを生成し、割込検出カウンタ３３７に送信する。なお、内部クロックは、第１クロックＣＬＫＨ１、カードクロックＣＬＫＳ及び第１クロックＣＬＫＨ１に基づくクロックとは異なるクロックであり、かつ第１クロックＣＬＫＨ１等から分周して生成されるクロックでもない。また、内部クロックカウント部３８４は、通信開始時にホスト端末２０１から停止タイムスロット（図９の期間Ａ）の長さを受信しており、この停止タイムスロットの期間Ａと内部クロックとに基づいて、所定値を決定する。所定値とは、ホスト端末２０１からＳＤメモリカード２０２への第１クロックＣＬＫＨ１の供給が、停止しているか否かを判断するための判断基準値である。

また、内部クロックカウント部３８４は、割込検出カウンタ３３７から割込検出信号を受信し、ホスト端末２０１が第１クロックＣＬＫＨ１の送信を停止したか否かを検出する。ここで、割込検出信号には、内部クロックのカウント値が含まれている。このカウント値は、割込検出カウンタ３３７が第１クロックＣＬＫＨ１の入力を受けることでリセットされる。よって、内部クロックカウント部３８４は、カウント値が前述の所定値を超えているか否かを判定し、超えていれば第１クロックＣＬＫＨ１の供給が停止していると判断する。
割込要求認識部３８５は、内部クロックカウント部３８４の判定結果を受信する。ここで、第１クロックＣＬＫＨ１の供給が停止しているとの判定結果を受信した場合は、割込要求認識部３８５は、ホスト端末２０１がリード割込要求を出力していると認識する。割込要求認識部３８５は、認識結果をリードデータ送信部３７９及びレスポンス送信部２７８に送信する。

（ｃ）リードデータ送信部
リードデータ送信部３７９は、カードクロックＣＬＫＳに基づいて、データパケットを制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してホスト端末２０１に送信する。また、リードデータ送信部３７９は、ホスト端末２０１がリード割込要求を出力しているとの認識結果を割込要求認識部３８５から受信すると、ホスト端末２０１へのリードデータの送信を停止する。
（４）処理の流れ
以下に説明する処理を開始するにあたって、ホスト端末２０１からＳＤメモリカード２０２に第１クロックＣＬＫＨ１が送信されている。
（４−１）リード時
図１４は、第２実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末２０１のコマンド生成部３５５は、ＳＤメモリカード２０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末２０１のコマンド送信部２５６は、リードコマンドを制御信号用伝送線路２０６を介してＳＤメモリカード２０２に送信する（ステップＳ１）。ＳＤメモリカード２０２のコマンド受信部２７７はリードコマンドを受信する（ステップＳ２）。
ステップＳ３、Ｓ４：ＳＤメモリカード２０２のレスポンス送信部２７８は、制御信号用伝送線路２０６を介して、リードコマンドに対するレスポンスをホスト端末２０１に送信する（ステップＳ３）。ホスト端末２０１のレスポンス受信部２５８はレスポンスを受信する（ステップＳ４）。
ステップＳ５、Ｓ６：ＳＤメモリカード２０２の送信データ生成部２８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ２３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード２０２のリードデータ送信部３７９は、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットをホスト端末２０１に送信する（ステップＳ５）。ホスト端末２０１のリードデータ受信部２６０は、ＳＤメモリカード２０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末２０１のタイミング制御部２５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部２６０に送信している。

その後、リードデータ生成部２５９は、データフラグメントからリードデータを生成し、ＲＡＭ２１１に記憶させる。
ステップＳ７、Ｓ８：ホスト端末２０１の割込要求通知部３５６は、ホスト端末２０１がリード割込要求を行う必要があるか否か、つまり、ＳＤメモリカード２０２からのリードデータの送信を停止する必要があるか否かを判断する。リード割込要求を行う場合（Ｙｅｓ）、割込要求通知部３５６は、ＳＤメモリカード２０２への第１クロックの送信を停止させるように第１クロック送信部３５１を制御する。リード割込要求を行わない場合（Ｎｏ）、ホスト端末２０１のリードデータ受信部２６０はさらにデータパケットを受信する。
ここで、ホスト端末２０１が第１クロックＣＬＫＨ１の送信を停止する停止タイムスロット（図９の期間Ａ）の長さは、通信規格で予め決まっており、例えば通信開始時にホスト端末２０１からＳＤメモリカード２０２に通知される。ＳＤメモリカード２０２の内部クロックカウント部３８４は、この停止タイムスロットの期間Ａと内部クロックとに基づいて、所定値を決定する。

ステップＳ９、Ｓ１０：内部クロックカウント部３８４は、割込検出カウンタ３３７から割込検出信号を受信している。内部クロックカウント部３８４は、割込検出信号に含まれる内部クロックのカウント値が所定値以上であるか否かを判定し、判定結果を割込要求認識部３８５に送信する。割込要求認識部３８５は、カウント値が所定値以上である場合は、ホスト端末２０１がリード割込要求を出力していると認識する。
ステップＳ１１〜Ｓ１３：停止タイムスロットの期間Ａが経過すると、割込要求通知部３５６は、第１クロックＣＬＫＨ１の送信を再開するように第１クロック送信部３５１を制御する。第１クロック送信部３５１は、第１クロックＣＬＫＨ１の送信を再開する（ステップＳ１１）。ＳＤメモリカード２０２のレスポンス送信部２７８は、ホスト端末２０１がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路２０６を介してホスト端末２０１にレスポンスを送信する（ステップＳ１２）。ホスト端末２０１のレスポンス受信部２５８は、ＳＤメモリカード２０２からレスポンスを受信する（ステップＳ１３）。

ステップＳ１４：ＳＤメモリカード２０２のリードデータ送信部３７９は、データパケットの送信を停止する。
その後、ホスト端末２０１からＳＤメモリカード２０２にリードコマンドが再び送信されると、ＳＤメモリカード２０２は制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を介してデータパケットの送信を再開する。
（５）作用効果
上記第２実施例によれば、ホスト端末２０１が第１クロックのＳＤメモリカード２０２への供給を停止すると、ＳＤメモリカード２０２からのデータパケットの送信が停止する。このようにしてホスト端末２０１がデータパケットの送信停止を制御し、これによりＳＤメモリカード２０２は割込要求を認識する。つまり、ホスト端末２０１は、任意の時間にＳＤメモリカード２０２に割込要求を認識させることが可能であり、データパケット間に、割込要求を認識させるための期間を予め設ける必要が無い。そのため、データパケット間の間隔を短くすることができ、データの伝送効率の低下を抑制することができる。

（変形例）
（１）
本実施形態の第１実施例、第２実施例において、制御信号用伝送線路２０６及びデータ信号用伝送線路２０７を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無い。いずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されているヘッダ情報及びフッタ情報に基づいて、データフラグメントのみを伝送するようにすれば良い。
例えば、制御信号用伝送線路２０６では第１データフラグメントを伝送するが、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路２０７では、ヘッダ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、データパケットの第２データフラグメントのビット長と同一である。第１データフラグメントを、データパケットのヘッダ情報及びフッタ情報を用いて伝送する。このとき、第１データフラグメントは第２データフラグメントに同期して伝送される。

（２）
上記第１及び第２実施例では、送信側からデータを受信しているときに、送信側からのデータパケットの送信を停止させる場合について説明した。上記第１及び第２実施例は、その他、送信側からデータを受信しているときに、送信を一定期間遅らせたり、データの再送を指示したりする各種信号を送信側に送信する場合にも適用可能である。
（３）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。
（４）
上記において、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。また、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、１本の伝送線路を介したデータ伝送への適用も可能である。

（５）
上記では、制御信号用伝送線路及びデータ信号用伝送線路を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づいて各伝送線路に伝送されれば良い。
（６）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末２０１とＳＤメモリカード２０２との通信開始時に、これらの情報を相互に取得するようにしても良い。
（７）
制御信号用伝送線路２０６及びデータ信号用伝送線路２０７は、一対の２本の差動伝送線路であっても良い。

（８）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、データパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。
（９）
上記本実施形態の第１実施例では、割込コマンドの送信により即座にデータの伝送が中止されるのが好ましいため、割込コマンドは１個の第１タイムスロットを用いて送信されるのが好ましい。しかし、例えば割込コマンドのビット長が第１タイムスロット長を超える場合は、割込コマンドを複数に分割し、複数の第１タイムスロットを用いて送信しても良い。

（１０）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、 ＦｅＲＡＭ等の不揮発性メモリが挙げられる。
（１１）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。

前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。
＜第３実施形態例＞
（１）概要
図１５は、本発明の第３実施形態例に係る通信システムの全体構成図である。この通信システムでは、ホスト端末４０１である送受信装置とＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード４０２である送受信装置とが、２本一対の差動伝送線路を介して接続される。本実施形態の通信システムには、後述の動的インピーダンス回路及びインピーダンス回路により一対の差動伝送線路に所定の電位差が発生することで信号を伝送する、一般的な電流駆動型差動伝送方式が用いられている。差動伝送線路には、クロック信号用伝送線路４０５、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７が含まれる。クロック信号用伝送線路４０５は、ホスト端末４０１及びＳＤメモリカード４０２間の通信に用いられる後述のクロックＣＬＫＨを、ホスト端末４０１からＳＤメモリカード４０２に伝送するために用いられる。制御信号用伝送線路４０６は、データの読み出し、書き込みなどに関するコマンド及びコマンドに対するレスポンスを、ホスト端末４０１及びＳＤメモリカード４０２間で送受信するために用いられる。データ信号用伝送線路４０７は、ホスト端末４０１及びＳＤメモリカード４０２間でデータを送受信するために用いられる。

図１６は、リード時のデータ伝送の様子を示すタイムチャートである。本実施形態の通信システムはハンドシェイク型の通信システムであり、データの伝送の際には、まずリードコマンド（図１６中、ＲｅａｄＣＭＤ）やライトコマンドなどの各種コマンド及びこのコマンドに対するレスポンス（図１６中、Ｒｅｓ）がホスト端末４０１及びＳＤメモリカード４０２間で送受信された後、データ（図１６中、ＤＡＴＡ）の伝送が行われる。
また、本実施形態の通信システムでは、データアクセスの伝送効率を向上することを目的として、図１６に示すようにデータの伝送にはデータ信号用伝送線路４０７だけでなく制御信号用伝送線路４０６も用いる。データは複数のデータフラグメントに分割されて伝送されており、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して伝送されるデータフラグメントには、ヘッダ情報及びフッタ情報が付加されている。つまり、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７では、ヘッダ情報、データフラグメント及びフッタ情報を含むデータパケットが伝送される。また、全てのデータパケットは同じビット長により構成されている。

ここで、ヘッダ情報及びフッタ情報はデータフラグメントとは異なる情報である。ヘッダ情報にはデータパケットの受信タイミングの調整のための、例えば同期ビット列及びスタートビットなどの情報が含まれており、フッタ情報にはデータパケットの終了を示す、例えばエンドビットなどの情報が含まれている。なお、ヘッダ情報及びフッタ情報に含まれる情報は、これらに限定されず、その他の各種情報を含んでいても良い。また、データフラグメントには、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）ビットなど、各データフラグメントの伝送エラーを検出するための情報が含まれていても良い。
本実施形態では、制御信号用伝送線路４０６において隣接して伝送されるデータパケット内のデータフラグメント間において、受信側が制御信号用伝送線路４０６の信号振幅を変化させる。これにより、受信側から送信側に割込要求（後述のリード割込要求及びライト割込要求を含む。）を通知する。ここで、データフラグメント間の間隔は、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義され、以下の本実施形態では拡張タイムスロットと言うものとする（図１６参照）。また、後述の基本タイムスロットは、先に伝送されるデータパケットと、後に伝送されるデータパケットと、の間隔により定義される。

なお、データ信号用伝送線路４０７は、１本に限られず複数設けられても良い。
（２）ハードウェア構成
以下に、再び図１５を用いて、ホスト端末４０１及びＳＤメモリカード４０２のハードウェア構成について説明する。ホスト端末４０１及びＳＤメモリカード４０２は、図１５に示すハードウェア構成と、後述の図２１に示すＣＰＵ４１０の機能構成との協働により、後述する各種機能を実現する。
（２−１）ホスト端末
（ａ）ＣＰＵ４１０：ホスト端末４０１のその他のＲＡＭ４１１、バッファ４１２、カードインターフェース部４１３及びＩ／Ｏバッファ等を制御する。そして、ホスト端末４０１でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。

（ｂ）ＲＡＭ４１１：ＳＤメモリカード４０２との間で送受信される各種データを記憶する。
（ｃ）バッファ４１２、カードインターフェース部４１３：ＳＤメモリカード４０２から読み出されたデータのＲＡＭ４１１への書き込み、ＳＤメモリカード４０２へ書き込まれるデータのＲＡＭ４１１からの読み出しを行う。
（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／コマンドＯｕｔｐｕｔ４１４ａ、データ／レスポンスＩｎｐｕｔ４１４ｂ、データＯｕｔｐｕｔ４１４ｃ、データＩｎｐｕｔ４１４ｄ、ドライバ４１５ａ、レシーバ４１５ｂ、ドライバ４１５ｃ、レシーバ４１５ｄ、動的インピーダンス回路４１７、インピーダンス回路４１８及び電位差検出回路４１９を含み、これらが図１５に示すように接続されている。ドライバ４１５ａ、レシーバ４１５ｂ、ドライバ４１５ｃ及びレシーバ４１５ｄは、差動伝送線路である制御信号用伝送線路４０６又はデータ信号用伝送線路４０７に接続されている。

動的インピーダンス回路４１７は、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されている。動的インピーダンス回路４１７は、ＣＰＵ４１０からの割込要求に基づいて、制御信号用伝送線路４０６の信号振幅を変化させる。図１７は、動的インピーダンス回路４１７の構成図である。図１７に示すように、動的インピーダンス回路４１７では、複数のスイッチ回路ＳＷ及び終端抵抗のセットと、スイッチ制御回路４１７ａとを有している。そして、スイッチ制御回路４１７ａが、後述の割込要求により制御され、所定のスイッチ回路ＳＷ及び終端抵抗のセットと接続される。これにより、差動伝送路４０６ａ及び４０６ｂにより構成される制御信号用伝送線路４０６の信号振幅値が変化する。例えば、動的インピーダンス回路４１７は、割込要求を受信していない場合はインピーダンスを１００Ωに制御し、割込要求を受信している場合はインピーダンスを１０Ωに制御する。ここで、制御信号用伝送線路４０６に接続されているドライバ４１５ａにより１ｍＡの定電流が駆動されるとする。割込要求の受信によりインピーダンスが１００Ωから１０Ωに変化すると、制御信号用伝送線路４０６の信号振幅は、同相電位Ｖｃｏｍを基準とする±１００ｍＶのスイングから±１０ｍＶのスイングに変化する。

電位差検出回路４１９は、所定の基準電圧Ｖｒｅｆの入力を受け、制御信号用伝送線路４０６の信号振幅の変化を検出し、ＣＰＵ４１０に検出結果として割込検出信号を出力する。図１８は、電位差検出回路の構成図である。電位差検出回路４１９は、比較器４１９ａ、４１９ｂと、ＯＲ回路４１９ｃとを有する。比較器４１９ａ、４１９ｂは、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されており、また基準電圧Ｖｒｅｆ及びクロックＣＬＫＨが入力されている。比較器４１９ａ及び４１９ｂは、クロックＣＬＫＨをトリガにして、差動伝送路４０６ａ及び４０６ｂの電位が、基準電圧Ｖｒｅｆよりも高いか低いかを検出する。比較器４１９ａ及び４１９ｂは、差動伝送路４０６ａ及び４０６ｂの電位が基準電圧Ｖｒｅｆよりも高い場合にはＨｉｇｈを保持し、低い場合はＬｏｗを保持する。比較器４１９ａ及び４１９ｂは、ＯＲ回路４１９ｃに接続されており、保持している値がＯＲ回路４１９ｃに入力される。そして、ＯＲ回路４１９ｃの出力が割込検出信号としてＣＰＵ４１０に入力される。ここで、例えば、基準電圧Ｖｒｅｆが同相電位Ｖｃｏｍに対して５０ｍＶ高いとする。ＳＤメモリカード４０２が割込要求を出力しておらず、制御信号用伝送線路４０６の信号振幅が±１００ｍＶのスイングの場合、差動伝送路４０６ａ及び４０６ｂのいずれかの電位は基準電圧Ｖｒｅｆよりも高いため、ＯＲ回路４１９ｃの出力はＨｉｇｈとなる。一方、ＳＤメモリカード４０２が割込要求を出力しており、制御信号用伝送線路４０６の信号振幅が±１０ｍＶのスイングとなっている場合、差動伝送路４０６ａ及び４０６ｂ両方の電位が基準電圧Ｖｒｅｆよりも低いため、ＯＲ回路の出力はＬｏｗとなる。結局、ＳＤメモリカード４０２が割込要求を出力し、制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、ＯＲ回路４１９ｃの出力はＨｉｇｈからＬｏｗに変化し、割込検出信号としてＣＰＵ４１０に入力される。ＣＰＵ４１０は、割込検出信号のこの変化に基づいて、ＳＤメモリカード４０２による割込要求の出力の有無を判断する。

インピーダンス回路４１８は、データ信号用伝送線路４０７のインピーダンスを調整している。
（ｅ）ドライバ４１６：差動伝送線路であるクロック信号用伝送線路４０５を介して、クロックＣＬＫＨをＳＤメモリカード４０２に送信する。
（２−２）ＳＤメモリカード
（ａ）ＣＰＵ４３０：ＳＤメモリカード４０２でのデータの読み出し及び書き込みなどの後述する各種機能を各種プログラムに基づいて実現する。
（ｂ）Ｆｌａｓｈメモリ４３１ａ：ホスト端末４０１との間で送受信される各種データを記憶する。
（ｃ）Ｆｌａｓｈメモリインターフェース部４３１ｂ、バッファ４３２、ホストインターフェース部４３３：ホスト端末４０１から読み出されたデータのＦｌａｓｈメモリ４３１ａへの書き込み、ホスト端末４０１へ書き込まれるデータのＦｌａｓｈメモリ４３１ａからの読み出しを行う。

（ｄ）Ｉ／Ｏバッファ：コマンド、レスポンス、データ等のデータの入出力を行う。Ｉ／Ｏバッファは、データ／レスポンスＯｕｔｐｕｔ４３４ａ、データ／コマンドＩｎｐｕｔ４３４ｂ、データＯｕｔｐｕｔ４３４ｃ、データＩｎｐｕｔ４３４ｄ、ドライバ４３５ａ、レシーバ４３５ｂ、ドライバ４３５ｃ及びレシーバ４３５ｄ、動的インピーダンス回路４３７、インピーダンス回路４３８及び電位差検出回路４３９を含み、これらが図１５に示すように接続されている。ドライバ４３５ａ、レシーバ４３５ｂ、ドライバ４３５ｃ及びレシーバ４３５ｄは、差動伝送線路である制御信号用伝送線路４０６又はデータ信号用伝送線路４０７に接続されている。
動的インピーダンス回路４３７は、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ、４０６ｂそれぞれに接続されている。動的インピーダンス回路４３７は、ＣＰＵ４３０からの割込要求に基づいて、制御信号用伝送線路４０６の信号振幅を変化させる。動的インピーダンス回路４３７の構成は、前述の図１７と同様であるので説明を省略する（符号番号は図１７中の括弧内を参照）。

電位差検出回路４３９は、所定の基準電圧Ｖｒｅｆの入力を受け、制御信号用伝送線路４０６の信号振幅の変化を検出し、ＣＰＵ４３０に検出結果を出力する。電位差検出回路４３９の構成は、クロックＣＬＫＳが入力される点を除いて前述の図１８と同様であるので説明を省略する（符号番号は図１８中の括弧内を参照）。ホスト端末４０１が割込要求を出力し、制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、電位差検出回路４３９のＯＲ回路４３９ｃの出力はＨｉｇｈからＬｏｗに変化し、割込検出信号としてＣＰＵ４３０に入力される。ＣＰＵ４３０は、割込検出信号のこの変化に基づいて、ホスト端末４０１による割込要求の出力の有無を判断する。
インピーダンス回路４３８は、データ信号用伝送線路４０７のインピーダンスを調整している。

（ｅ）レシーバ４３６、インピーダンス回路４４０：インピーダンス回路４４０は、差動伝送線路であるクロック信号用伝送線路４０５のインピーダンスを制御し、レシーバ４３６は、クロック信号用伝送線路４０５を介して、クロックＣＬＫＨをホスト端末４０１から受信する。
（２−３）割込要求出力時の動作
本実施形態では、送信側から受信側にデータパケットが連続的に伝送されている場合に、データフラグメント間である拡張タイムスロットにおいて、受信側が割込要求を出力する。ホスト端末４０１がＳＤメモリカード４０２からリードデータを受信している場合に、ホスト端末４０１がリード割込要求を出力した場合を例に挙げ、動的インピーダンス回路４１７及び電位差検出回路４３９の動作について説明する。図１９はリード割込要求が出力された場合の制御信号用伝送線路４０６の状態及び割込検出信号の状態を示すフローチャートであり、図２０は制御信号用伝送線路４０６、動的インピーダンス回路４１７、電位差検出回路４３９及び割込検出信号の出力状態等を説明する説明図である。

（ａ）データパケットの受信
図１９を参照すると、ホスト端末４０１は、制御信号用伝送線路４０６を介してＳＤメモリカード４０２からリードデータのデータパケットを受信している。このとき、ホスト端末４０１はリード割込要求を出力しておらず、制御信号用伝送線路４０６の状態は図２０に示す時間ｔ１〜ｔ７の状態にある。この時間ｔ１〜ｔ７では、動的インピーダンス回路４１７は前述の通りインピーダンスを１００Ωに制御しており、制御信号用伝送線路４０６の信号振幅は同相電位Ｖｃｏｍを基準とする±１００ｍＶとなっている。よって、ＳＤメモリカード４０２の電位差検出回路４３９では、比較器４３９ａ、４３９ｂのいずれかの出力はＨｉｇｈ（Ｈ）となり、ＯＲ回路４３９ｃの出力である割込検出信号はＨｉｇｈ（Ｈ）となる。なお、図１９では、制御信号用伝送線路４０６のみを図示しているが、ホスト端末４０１は、データ信号用伝送線路４０７を介しても同様にデータパケットを受信している。

（ｂ）リード割込要求の送信
次に、ホスト端末４０１のＣＰＵ４１０は、ＳＤメモリカード４０２からのデータパケットの送信を停止するために、リード割込要求を出力する。このときの制御信号用伝送線路４０６の状態は図２０に示す時間ｔ８、ｔ９に相当する。
なお、ホスト端末４０１のＣＰＵ４１０は、制御信号用伝送線路４０６の拡張タイムスロットにおいて、リード割込要求を出力する。拡張タイムスロットは、図１９に示すように、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される。本実施形態では電流駆動型差動伝送方式を用いているため、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、により定義される基本タイムスロット（図１９参照）においても、制御信号用伝送線路４０６はＨｉｇｈ又はＬｏｗのいずれかの状態にある。

リード割込要求は、ホスト端末４０１のＣＰＵ４１０からホスト端末４０１の動的インピーダンス回路４１７に入力される。動的インピーダンス回路４１７は、前述の通りリード割込要求の受信によりインピーダンスを１００Ωから１０Ωに変化させる。このとき、図１９及び図２０に示すように、制御信号用伝送線路４０６の信号振幅は、同相電位Ｖｃｏｍを基準とする±１００ｍＶのスイング（２００ｍＶの信号振幅）から±１０ｍＶのスイング（２０ｍＶの信号振幅）に変化する。よって、ＳＤメモリカード４０２の電位差検出回路４３９では、比較器４３９ａ、４３９ｂ両方の出力がＬｏｗ（Ｌ）となり、ＯＲ回路４３９ｃの出力である割込検出信号はＬｏｗ（Ｌ）となる。このＨｉｇｈからＬｏｗに変化した割込検出信号が、ＳＤメモリカード４０２のＣＰＵ４３０に入力される。ＳＤメモリカード４０２のＣＰＵ４３０は、この割込検出信号に基づいて、ホスト端末４０１がリード割込要求を出力したことを認識し、レスポンス（図１９中、Ｒｅｓ）をホスト端末４０１に送信する。

（３）機能構成
図２１は、ホスト端末４０１のＣＰＵ４１０及びＳＤメモリカード４０２のＣＰＵ４３０の機能構成図である。
（３−１）ホスト端末のＣＰＵの機能構成
（ａ）クロック生成部、クロック送信部
クロック生成部４５０は、ホスト端末４０１とＳＤメモリカード４０２との間でデータを送受信するための基本のクロックＣＬＫＨを生成する。クロック生成部４５０は、ＣＰＵ４１０の各種機能部をクロックＣＬＫＨにより制御するため、クロック送信部４５１、タイミング制御部４５２、コマンド送信部４５６、レスポンス受信部４５８、リードデータ受信部４６０、ライトデータ送信部４６２、割込要求通知部４６３及び割込要求認識部４６４等にクロックＣＬＫＨを送信する。クロック送信部４５１は、クロックＣＬＫＨをクロック信号用伝送線路４０５を介してＳＤメモリカード４０２に送信する。

（ｂ）タイミング制御部、タイムスロット取得部、パラメータ記憶部
パラメータ記憶部４５４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。ここで、ヘッダ長及びフッタ長は、ビット数で定義されたヘッダ及びフッタの長さである。基本タイムスロット長とは、ビット数で定義されたデータパケット間の間隔である基本タイムスロットの長さである。
タイムスロット取得部４５３は、パラメータ記憶部４５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。ここで、拡張タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。タイムスロット取得部４５３は、後述の割込要求通知部４６３に拡張タイムスロット長を送信する。

また、タイミング制御部４５２及びタイムスロット取得部４５３は、後述のリードデータ受信部４６０からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部４５３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロックＣＬＫＨに基づいて順にカウントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部４５３は、タイムスロットの開始位置を割込要求通知部４６３に送信する。また、タイミング制御部４５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、カウント値をリードデータ受信部４６０に送信する。
なお、タイムスロットの開始位置は、タイムスロット取得部４５３からではなく、タイミング制御部４５２からのカウント値に基づいて取得しても良い。

（ｃ）コマンド生成部、コマンド送信部
コマンド生成部４５５は、ＳＤメモリカード４０２に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、ＳＤメモリカード４０２にデータを書き込むためのライトコマンドなどの各種コマンドを生成する。コマンド送信部４５６は、制御信号用伝送線路４０６を介して、各種コマンドをＳＤメモリカード４０２にクロックＣＬＫＨに基づいて送信する。
（ｄ）レスポンス受信部
レスポンス受信部４５８は、ホスト端末４０１が送信したコマンドに対するレスポンスをＳＤメモリカード４０２から受信する。
（ｅ）リードデータ受信部、リードデータ生成部
リードデータ受信部４６０は、ＳＤメモリカード４０２からのデータパケットを、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してクロックＣＬＫＨに基づいて受信する。また、リードデータ受信部４６０は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部４５２から受信している。このカウント値に基づいて、リードデータ受信部４６０は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

なお、リードデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。ここで、図１９に示すように、データパケットのヘッダ情報及びフッタ情報が送信されている期間は、拡張タイムスロットの期間に含まれる。ヘッダ情報及びフッタ情報が送信されている期間に、割込要求通知部４６３がリード割込要求を出力すると、制御信号用伝送線路４０６の信号振幅が小さくなり、ヘッダ情報及びフッタ情報を正確に受信できなくなる可能性がある。しかし、前述のようにいずれの伝送線路においてもデータパケットが同期して伝送されているため、制御信号用伝送線路４０６以外のデータ信号用伝送線路４０７を伝送するデータパケットからヘッダ情報及びフッタ情報を受信すれば良い。
リードデータ生成部４５９は、複数のデータパケットからリードデータを生成し、ＲＡＭ４１１に記憶させる。

（ｆ）送信データ生成部、ライトデータ送信部
送信データ生成部４６１は、ライトコマンドが生成されると、ＳＤメモリカード４０２に書き込むためのライトデータをＲＡＭ４１１から読み出し、ヘッダ情報、データフラグメント及びフッタ情報を含む複数のデータパケットを生成する。
ライトデータ送信部４６２は、クロックＣＬＫＨに基づいて、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７において同期するように、データパケットをＳＤメモリカード４０２に送信する。また、ライトデータ送信部４６２は、割込要求認識部４６４からライト割込要求が有るとの通知を受信すると、ＳＤメモリカード４０２へのデータパケットの送信を停止する。
（ｇ）割込要求通知部、割込要求認識部
割込要求通知部４６３は、ＳＤメモリカード４０２からのリードデータの読み出しを中止するリード割込要求などの各種割込要求を生成する。ここで、リード時には、ホスト端末４０１は、ＳＤメモリカード４０２から制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して連続的にデータパケットを受信し、リードデータを受信している。リード割込要求は、このような場合に、拡張タイムスロットを用いて出力され、リードデータの送信を停止する割込要求である。割込要求通知部４６３は、例えばＳＤメモリカード４０２から送信されたリードデータのＲＡＭ４１１への書き込みが遅れている等、ホスト端末４０１の状況を判断し、リード割込要求を出力するか否かを判断する。割込要求通知部４６３は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４６３は、決定した信号振幅値及び変化期間に基づいて、リード割込要求のビット長が拡張タイムスロット長を超えないようにリード割込要求を生成する。そして、割込要求通知部４６３は、拡張タイムスロット内でリード割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてリード割込要求を動的インピーダンス回路４１７に出力する。

割込要求認識部４６４は、電位差検出回路４１９からの割込検出信号を受信し、ＳＤメモリカード４０２がライト割込要求を出力したか否かを判断する。割込要求認識部４６４は、ライト割込要求の有無をライトデータ送信部４６２に送信する。
（３−２）ＳＤメモリカードのＣＰＵの機能構成
（ａ）クロック受信部
クロック受信部４７０は、ホスト端末４０１からクロックＣＬＫＨを受信する。なお、ホスト端末４０１からＳＤメモリカード４０２への送信の際の遅延により、クロックＣＬＫＨはカードクロックＣＬＫＳに変化している。クロック受信部４７０は、タイミング制御部４７２、コマンド受信部４７７、レスポンス送信部４７８、リードデータ送信部４７９、ライトデータ受信部４８１、割込要求通知部４８３及び割込要求認識部４８４等にカードクロックＣＬＫＳを送信する。

（ｂ）タイミング制御部、タイムスロット取得部、パラメータ記憶部
パラメータ記憶部４７４は、通信規格として定められているヘッダ長、フッタ長及び基本タイムスロット長の情報を記憶している。
タイムスロット取得部４７３は、パラメータ記憶部４７４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、拡張タイムスロット長を算出して取得する。タイムスロット取得部４７３は、割込要求通知部４８３に拡張タイムスロット長を送信する。
また、タイミング制御部４７２及びタイムスロット取得部４７３は、後述のライトデータ受信部４８１からデータパケットを受信し、データパケットのヘッダ情報に含まれるデータフラグメントのビット長を取得する。タイムスロット取得部４７３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントすることで、拡張タイムスロットの開始位置を把握する。そして、タイムスロット取得部４７３は、タイムスロットの開始位置を割込要求通知部４８３に送信する。また、タイミング制御部４７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、カウント値をライトデータ受信部４８１に送信する。

なお、タイムスロットの開始位置は、タイムスロット取得部４５３からではなく、タイミング制御部４５２からのカウント値に基づいて取得しても良い。
（ｃ）コマンド受信部
コマンド受信部４７７は、制御信号用伝送線路４０６を介して、各種コマンドをカードクロックＣＬＫＳに基づいてホスト端末４０１から受信する。
（ｄ）レスポンス生成部、レスポンス送信部
レスポンス生成部４７５は、ホスト端末４０１からの各種コマンドに対するレスポンスを生成する。レスポンス送信部４７８は、制御信号用伝送線路４０６を介してホスト端末４０１にレスポンスを送信する。
（ｅ）ライトデータ受信部、ライトデータ生成部
ライトデータ受信部４８１は、ホスト端末４０１からのデータパケットをカードクロックＣＬＫＳに基づいて受信する。また、ライトデータ受信部４８１は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントしたカウント値をタイミング制御部４７２から受信している。このカウント値に基づいて、ライトデータ受信部４８１は、データパケット内のデータフラグメントを損失することなく正確に受信することができる。

なお、ライトデータを構成するデータパケットは、いずれの伝送線路においても同じビット長で構成され同期して伝送されている。よって、ライトデータ受信部４８１は、制御信号用伝送線路４０６においてヘッダ情報及びフッタ情報を受信できなくても、他のデータ信号用伝送線路４０７からヘッダ情報及びフッタ情報を受信すれば良い。
ライトデータ生成部４８２は、複数のデータパケットからライトデータを生成し、Ｆｌａｓｈメモリ４３１ａに記憶させる。
（ｆ）送信データ生成部、リードデータ送信部
送信データ生成部４８０は、コマンド受信部４７７がホスト端末４０１からリードコマンドを受信すると、ホスト端末４０１に送信するためのリードデータをＦｌａｓｈメモリ４３１ａから読み出し、複数のデータパケットを生成する。

リードデータ送信部４７９は、カードクロックＣＬＫＳに基づいて、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７において同期するように、データパケットをホスト端末４０１に送信する。また、リードデータ送信部４７９は、割込要求認識部４８４からリード割込要求が有るとの通知を受信すると、ホスト端末４０１へのデータパケットの送信を停止する。
（ｇ）割込要求通知部、割込要求認識部
割込要求通知部４８３は、ホスト端末４０１からのライトデータの書き込みを中止するライト割込要求などの各種割込要求を生成する。ここで、ライト時には、ＳＤメモリカード４０２は、ホスト端末４０１から制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介して連続的にデータパケットを受信し、ライトデータを受信している。ライト割込要求は、このような場合に、拡張タイムスロットを用いて出力され、ライトデータの送信を停止する割込要求である。割込要求通知部４８３は、例えばホスト端末４０１から送信されたライトデータのＦｌａｓｈメモリ４３１ａへの書き込みが遅れている等、ＳＤメモリカード４０２の状況を判断し、ライト割込要求を出力するか否かを判断する。割込要求通知部４８３は、変化させる信号振幅値を決定し、拡張タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４８３は、決定した信号振幅値及び変化期間に基づいて、ライト割込要求のビット長が拡張タイムスロット長を超えないようにライト割込要求を生成する。そして、割込要求通知部４８３は、拡張タイムスロット内でライト割込要求を出力可能なように、拡張タイムスロットの開始位置に基づいてライト割込要求を動的インピーダンス回路４３７に出力する。

割込要求認識部４８４は、電位差検出回路４３９からの割込検出信号を受信し、ホスト端末４０１がリード割込要求を出力したか否かを判断する。割込要求認識部４８４は、リード割込要求の有無をリードデータ送信部４７９に送信する。なお、ライト割込要求は、ライトデータのＦｌａｓｈメモリ４３１ａへの書き込みが可能になるまで生成され、ホスト端末４０１に送信される。
（４）処理の流れ
以下に説明する処理においては、ホスト端末４０１からＳＤメモリカード４０２にクロックＣＬＫＨが送信されている。
（４−１）リード時
図２２は、本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャートである。

ステップＳ１、Ｓ２：ホスト端末４０１のコマンド生成部４５５は、ＳＤメモリカード４０２からリードデータを読み出すためのリードコマンドを生成する。ホスト端末４０１のコマンド送信部４５６は、リードコマンドを制御信号用伝送線路４０６を介してＳＤメモリカード４０２に送信する（ステップＳ１）。ＳＤメモリカード４０２のコマンド受信部４７７はリードコマンドを受信する（ステップＳ２）。
ステップＳ３、Ｓ４：ＳＤメモリカード４０２のレスポンス送信部４７８は、リードコマンドに対するレスポンスを、制御信号用伝送線路４０６を介してホスト端末４０１に送信する（ステップＳ３）。ホスト端末４０１のレスポンス受信部４５８はレスポンスを受信する（ステップＳ４）。
ステップＳ５、Ｓ６：ＳＤメモリカード４０２の送信データ生成部４８０は、リードコマンドの受信に応じて、Ｆｌａｓｈメモリ４３１ａからリードデータを読み出してデータパケットを生成する。ＳＤメモリカード４０２のリードデータ送信部４７９は、データパケットを制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してホスト端末４０１に送信する（ステップＳ５）。ホスト端末４０１のリードデータ受信部４６０は、ＳＤメモリカード４０２からデータパケットを受信する（ステップＳ６）。このとき、ホスト端末４０１のタイミング制御部４５２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をリードデータ受信部４６０に送信している。

その後、リードデータ生成部４５９は、データパケットからリードデータを生成し、ＲＡＭ４１１に記憶させる。
ステップＳ７、Ｓ８：ホスト端末４０１の割込要求通知部４６３は、リード割込要求の出力を行うか否かを判断し、出力する場合（Ｙｅｓ）にはリード割込要求を生成する（ステップＳ７）。このとき、ホスト端末４０１のタイムスロット取得部４５３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。ホスト端末４０１の割込要求通知部４６３は、拡張タイムスロット長を超えないようにリード割込要求を生成する（ステップＳ８）。リード割込要求の出力を行わない場合（Ｎｏ）には、ホスト端末４０１のリードデータ受信部４６０はさらにデータパケットを受信する。

ステップＳ９：ホスト端末４０１のタイムスロット取得部４５３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。
ステップＳ１０、Ｓ１１：ホスト端末４０１の割込要求通知部４６３は、拡張タイムスロットの開始位置に基づき、リード割込要求を動的インピーダンス回路４１７に出力する（ステップＳ１０）。ＳＤメモリカード４０２の割込要求認識部４８４は、リード割込要求の出力に応じて変化する割込検出信号に基づいて、ホスト端末４０１がリード割込要求を出力したことを認識する（ステップＳ１１）。
ステップＳ１２、Ｓ１３：ＳＤメモリカード４０２のレスポンス送信部４７８は、ホスト端末４０１がリード割込要求を出力しているとの認識結果を受信すると、制御信号用伝送線路４０６を介してホスト端末４０１にレスポンスを送信する（ステップＳ１２）。ホスト端末４０１のレスポンス受信部４５８は、ＳＤメモリカード４０２からレスポンスを受信する（ステップＳ１３）。

ステップＳ１４：ＳＤメモリカード４０２のリードデータ送信部４７９は、データパケットの送信を停止する。
その後、ホスト端末４０１からＳＤメモリカード４０２にリードコマンドが再び送信されると、ＳＤメモリカード４０２は制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してデータパケットの送信を再開する。
（４−２）ライト時
図２３は、本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャートである。
ステップＳ２１、Ｓ２２：ホスト端末４０１のコマンド生成部４５５及びコマンド送信部４５６は、ＳＤメモリカード４０２にライトデータを書き込むためのライトコマンドを生成し、送信する（ステップＳ２１）。ＳＤメモリカード４０２のコマンド受信部４７７はライトコマンドを受信する（ステップＳ２２）。

ステップＳ２３：ＳＤメモリカード４０２のレスポンス送信部４７８及びホスト端末４０１のレスポンス受信部４５８は、ライトコマンドに対するレスポンスを送受信する。
ステップＳ２５、Ｓ２６：ホスト端末４０１の送信データ生成部４６１及びライトデータ送信部４６２は、ライトコマンドの生成に応じて、ＲＡＭ４１１からライトデータを読み出してデータパケットを生成し、ＳＤメモリカード４０２に送信する（ステップＳ２５）。ＳＤメモリカード４０２のライトデータ受信部４８１は、ホスト端末４０１からデータパケットを受信する（ステップＳ２６）。このとき、ＳＤメモリカード４０２のタイミング制御部４７２は、ヘッダ長、データフラグメントのビット長、フッタ長及び基本タイムスロット長を順にカウントし、カウント値をライトデータ受信部４８１に送信している。

その後、ライトデータ生成部４８２は、データパケットからライトデータを生成し、Ｆｌａｓｈメモリ４３１ａに記憶させる。
ステップＳ２７、Ｓ２８：ＳＤメモリカード４０２の割込要求通知部４８３は、ライト割込要求の出力を行うか否かを判断し、出力する場合（Ｙｅｓ）にはライト割込要求を生成する（ステップＳ２７）。このとき、ＳＤメモリカード４０２のタイムスロット取得部４７３は、ヘッダ長、フッタ長及び基本タイムスロット長に基づいて拡張タイムスロット長を算出している。ＳＤメモリカード４０２の割込要求通知部４８３は、拡張タイムスロット長を超えないようにライト割込要求を生成する（ステップＳ２８）。ライト割込要求の出力を行わない場合（Ｎｏ）には、ＳＤメモリカード４０２のライトデータ受信部４８１はさらにデータパケットを受信する。

ステップＳ２９：ＳＤメモリカード４０２のタイムスロット取得部４７３は、ヘッダ長、データフラグメントのビット長及び拡張タイムスロット長をカードクロックＣＬＫＳに基づいて順にカウントし、拡張タイムスロットの開始位置を取得する。
ステップＳ３０：ＳＤメモリカード４０２の割込要求通知部４８３は、拡張タイムスロットの開始位置に基づき、ライト割込要求を動的インピーダンス回路４３７に出力する。
ステップＳ３１、Ｓ３２：ホスト端末４０１の割込要求認識部４６４は、ライト割込要求の出力に応じて変化する割込検出信号に基づいて、ＳＤメモリカード４０２がライト割込要求を出力しているか否かを判断する（ステップＳ３１）。ライト割込要求が出力されていない場合（Ｎｏ）は、ステップＳ２５にて、ライトデータ送信部４６２はデータパケットを生成及び送信を行う。

一方、ライト割込要求が出力されている場合（Ｙｅｓ）は、ホスト端末４０１のライトデータ送信部４６２は、データパケットの送信を停止する（ステップＳ３２）。そして、ライト割込要求の出力が解除されると、ライトデータ送信部４６２は、ステップＳ２５にて、データパケットを生成及び送信を再開する。
（５）作用効果
本実施形態によれば、データの送信側は、伝送線路の信号振幅の変化を監視することで、受信側からのリード割込要求やライト割込要求等などの割込要求を認識することができる。ここで、受信側は、隣接するデータフラグメント間である拡張タイムスロットにおいて、信号振幅を変化させて割込要求を通知する。送信側を制御するための割込信号を受信側から送信側に送信するためには、データフラグメント間には割込コマンドのビット長ほどの期間が必要であるが、本発明の割込要求の通知方法によればデータフラグメント間には割込コマンドのビット長ほどの期間を設ける必要が無い。そのため、割込要求を通知することによるデータの伝送効率の低下を抑制することができる。また、拡張タイムスロットは、データフラグメントが伝送されていない期間であるため、データフラグメントの損失を防止することができる。

（６）変形例
（６−１）
図１５に示す電位差検出回路４１９及び４３９は、図１８に示される回路に限定されない。図２４及び図２５を用いて電位差検出回路の別の構成について説明する。図２４は電位差検出回路の別の構成図であり、図２５は制御信号用伝送線路４０６、動的インピーダンス回路４１７、図２４で構成される電位差検出回路４３９及び割込検出信号の出力状態を説明する別の説明図である。ＳＤメモリカード４０２の電位差検出回路４３９の構成は、電位差検出回路４１９と同様であるので説明を省略する。
電位差検出回路４１９は、積分回路部４１９ｄ、４１９ｅ、比較器４１９ｆ、４１９ｇ、ＯＲ回路４１９ｈを有する。積分回路部４１９ｄ、４１９ｅは、制御信号用伝送線路４０６の２本の差動伝送路４０６ａ及び４０６ｂそれぞれに接続されており、また差動信号の同相電位Ｖｃｏｍ及びリセット信号が入力されている。積分回路部４１９ｄ、４１９ｅは、差動伝送路４０６ａ及び４０６ｂの電位の入力を受け、差動信号の同相電位Ｖｃｏｍを基準として所定時間ごとの積分値を算出する。なお、積分回路部４１９ｄ、４１９ｅは、図２５に示すリセット信号のエッジタイミングごとに積分値をリセットする。比較器４１９ｆ、４１９ｇは、入力された積分値とある所定の基準電位Ｖｒｅｆを比較し、積分値がＶｒｅｆより大きい場合はＨｉｇｈ（Ｈ）を、小さい場合はＬｏｗ（Ｌ）を出力する。ここで、前述の通り、割込要求の出力が無い場合は制御信号用伝送線路４０６の信号振幅は±１００ｍＶのスイングであり、一方割込要求が出力されている場合は制御信号用伝送線路４０６の信号振幅は±１０ｍＶのスイングとなる。このとき、割込要求が出力されていない場合は、積分回路部４１９ｄ、４１９ｅのいずれかの積分値が基準電位Ｖｒｅｆを上回り、比較器４１９ｆ、４１９ｇのいずれかがＨｉｇｈ（Ｈ）を保持する。一方、割込要求が出力されている場合は、積分回路部４１９ｄ、４１９ｅ両方の積分値が基準電位Ｖｒｅｆを下回り、比較器４１９ｆ、４１９ｇ両方がＬｏｗ（Ｌ）を保持する。結局、割込要求の受信により制御信号用伝送線路４０６の信号振幅が±１００ｍＶから±１０ｍＶに低下すると、ＯＲ回路４１９ｈの出力はＨｉｇｈ（Ｈ）からＬｏｗ（Ｌ）に変化し、割込検出信号としてＣＰＵ４１０に入力される。ＣＰＵ４１０は、割込検出信号のこの変化に基づいて割込要求の出力の有無を判断する。

（６−２）
本実施形態において、データパケット受信側から送信側へ割込要求を通知するための方法として、図２６〜図２８に示す構成を用いても良い。図２６は本実施形態例の変形例に係る通信システムの全体構成図であり、図２７は比較器の構成を示す構成図であり、図２８は制御信号用伝送線路４０６、比較器４４１及び割込検出信号の出力状態等を説明する説明図である。比較器４４１以外の構成は、図１５と同様であるので説明を省略する。また、ＳＤメモリカード４０２の比較器４４３の構成は比較器４４１と同様であるので説明を省略する。
比較器４４１は、ドライバ４１５ａの入力ライン４４２ａ及びレシーバ４１５ｂの出力ライン４４２ｂに接続されており、クロックＣＬＫＨが入力される遅延素子４４１ａ、Ｅｘ−ＯＲ回路４４１ｂ及びＤフリップフロップ４４１ｃを含む。ここで、ドライバ４１５ａはホスト端末４０１が制御信号用伝送線路４０６に出力する信号を保持しており、レシーバ４１５ｂはＳＤメモリカードから制御信号用伝送線路４０６を介して送信される信号を保持している。

ホスト端末４０１がＳＤメモリカード４０２にライトデータを送信している時に、ＳＤメモリカード４０２がライト割込要求を出力する場合を例に挙げて比較器４４１の動作を説明する。ホスト端末４０１は、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を介してＳＤメモリカード４０２にデータパケットを連続的に送信している。ここで、ＳＤメモリカード４０２のＣＰＵ４３０が、動的インピーダンス回路４３７にライト割込要求を出力すると、前述のとおり制御信号用伝送線路４０６の差動振幅は低下する。このとき、制御信号用伝送線路４０６のインピーダンスは、制御信号用伝送線路４０６に接続されているホスト端末４０１のレシーバ４１５ｂが判別可能な振幅レベルを下回る。ホスト端末４０１のレシーバ４１５ｂは、制御信号用伝送線路４０６の差動信号を認識できず、正しい論理レベルを出力できない。よって、レシーバ４１５ｂの出力ライン４４２ｂはＨｉｇｈかＬｏｗかのいずれかの不定状態となる（図２８の×印を参照）。よって、図２８に示すように、図２７で示される比較器４４１の出力である割込検出信号の値は、必ずしもＬｏｗ（Ｌ）とはならずＨｉｇｈ（Ｈ）となる場合がある（図２８の×印を参照）。なお、ＳＤメモリカード４０２がライト割込要求を出力していない場合は、ドライバ４１５ａの入力ライン４４２ａと、レシーバ４１５ｂの出力ライン４４２ｂと、の論理レベルは常に等しい。よって、比較器４４１の出力である割込検出信号の値は必ずＬｏｗとなる。ホスト端末４０１のＣＰＵ４１０は、このような割込検出信号の変化を検出することで、ＳＤメモリカード４０２がライト割込要求を出力したことを認識することができる。

なお、上記のような動作をする比較器であれば、前記図２７の構成に限定されない。また、図２７に示す比較器４４１は図１５に示す電位差検出回路４１９に比べて小さな部面積で実現することができ好ましい。
（６−３）
上記では、先に伝送されるデータパケットのデータフラグメントと、後に伝送されるデータパケットのデータフラグメントと、の間隔により定義される拡張タイムスロットにおいて、制御信号用伝送線路４０６の信号振幅を変化させる。しかし、先に伝送されるデータパケットと、後に伝送されるデータパケットとの間、つまり、先に伝送されるデータパケットのフッタ情報と、後に伝送されるデータパケットのヘッダ情報と、の間である基本タイムスロットにおいて、信号振幅を変化させるようにしても良い。ヘッダ情報及びフッタ情報の伝送期間に信号振幅の変化が生じないため、フッタ情報及びヘッダ情報が正確に受信できなくなるのを阻止することができる。なお、本実施形態では電流駆動型差動伝送方式を用いているため、制御信号用伝送線路４０６を含む各伝送線路は、基本タイムスロットの期間においても、Ｈｉｇｈ又はＬｏｗのいずれかの状態にある。
（６−４）
制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を伝送する全てのデータパケットに、ヘッダ情報及びフッタ情報を付加する必要は無い。いずれかの伝送線路を伝送するデータフラグメントにのみヘッダ情報及びフッタ情報を付加し、それ以外の伝送線路ではデータフラグメントのみを伝送するようにしても良い。このとき、いずれかの伝送線路を介して伝送されているヘッダ情報及びフッタ情報に基づいて、データフラグメントのみを伝送するようにすれば良い。

例えば、制御信号用伝送線路４０６では第１データフラグメントを伝送するが、第１データフラグメントの前後にヘッダ情報及びフッタ情報が付加されていない。一方、データ信号用伝送線路４０７では、ヘッダ情報、第２データフラグメント及びフッタ情報を含むデータパケットが伝送される。第１データフラグメントのビット長は、データパケットの第２データフラグメントのビット長と同一であり、第１データフラグメントは第２データフラグメントに同期して伝送される。ここで、制御信号用伝送線路４０６の隣接する第１データフラグメントと第１データフラグメントとの間の第１タイムスロットで、制御信号用伝送線路４０６の信号振幅を変化させる。このように、前述の期間に割込要求を出力することによっても、データの伝送効率の低下を抑制しつつ、データフラグメントの情報が損失するのを防止することができる。

具体的に、タイムスロット取得部４５３は、パラメータ記憶部４５４から取得したヘッダ長、フッタ長及び基本タイムスロット長に基づいて、第１データフラグメント間の間隔である第１タイムスロット長を算出して取得する。ここで、第１タイムスロット長は、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される。タイムスロット取得部４５３は、割込要求通知部４６３に第１タイムスロット長を送信する。割込要求通知部４６３は、変化させる信号振幅値を決定し、第１タイムスロット長に基づいて信号振幅を変化させる変化期間を決定する。そして、割込要求通知部４６３は、決定した信号振幅値及び変化期間に基づくリード割込要求を生成する。また、タイミング制御部４５２は、リードデータ受信部４６０からデータ信号用伝送線路４０７を介してデータパケットを受信し、ヘッダ情報に含まれる第２データフラグメントのビット長を取得する。タイムスロット取得部４５３は、ヘッダ長、第２データフラグメントのビット長及び第１タイムスロット長をクロックＣＬＫＨに基づいて順にカウントし、第１タイムスロットの開始位置を取得する。そして、タイムスロット取得部４５３は、第１タイムスロットの開始位置を割込要求通知部４６３に送信する。割込要求通知部４６３は、第１タイムスロットの開始位置に基づいて、リード割込要求を動的インピーダンス回路４１７に入力し、制御信号用伝送線路４０６の信号振幅を変化させる。ＳＤメモリカード４０２の電位差検出回路４３９がこの信号振幅の変化を検出し、ＳＤメモリカード４０２のＣＰＵ４３０はホスト端末４０１がリード割込要求を出力したことを認識する。

（６−５）
上記では、制御信号用伝送線路４０６及びデータ信号用伝送線路４０７を伝送するデータパケットは同期して伝送されるが、同期して伝送される構成に限定されない。各データパケットのヘッダ情報及びフッタ情報に基づいて各伝送線路に伝送されれば良い。
（６−６）
上記では、制御信号用伝送線路及びデータ信号用伝送線路を介してデータ伝送が行われている。しかし、本実施形態は、複数の伝送線路を介したデータ伝送への適用のみならず、１本の伝送線路を介したデータ伝送への適用も可能である。
（６−７）
上記では、割込要求が出力されていない場合は伝送線路の信号振幅が大きく、割込要求が出力されると、伝送線路の信号振幅が小さくなる。しかし、信号振幅の変化により割込要求が認識できれば良く、割込要求が出力されていない場合は伝送線路の信号振幅が小さく、割込要求が出力されると、伝送線路の信号振幅が大きくなっても良い。

（６−８）
ＳＤメモリカードでは、データは８ビット単位で処理を行っている。よって、フッタ長＋基本タイムスロット長＋ヘッダ長により算出される上記の拡張タイムスロット長は、８の倍数であるのが好ましい。
（６−９）
送信側からのデータの伝送が終了し、受信側が割込要求を出力できる状態になるまでには、例えば数クロック分の切替時間ｔ１が必要となる。また、受信側からの割込要求の出力が終了し、送信側が再びデータの伝送を開始できる状態になるまでには、例えば数クロック分の切替時間ｔ２が必要となる。よって、拡張タイムスロット長は、この切替時間ｔ１及びｔ２を含むビット長であるのが好ましい。つまり、拡張タイムスロット長は、フッタ長＋切替時間ｔ１のビット数＋コマンドのビット数＋切替時間ｔ２＋ヘッダ長により算出される。この拡張タイムスロット長もまた、８の倍数であるのが好ましい。

（６−１０）
上記割込要求は、リード割込要求及びライト割込要求に限られず、その他送信側からのデータ送信を一定期間遅らせたり、データの再送を指示したりする要求であっても良い。
（６−１１）
上記では、データパケットは、ヘッダ情報、データパケット及びフッタ情報を順に含むように形成されているが、これらの順序は前記に限定されない。
（６−１２）
上記では、本実施形態は、制御用信号伝送線路及びデータ信号用伝送線路を有する通信システムについて説明した。しかし、制御信号用伝送線路を有さず、データ信号用伝送線路のみを有する通信システムにおいても本実施形態を適用可能である。

（６−１３）
上記では、ヘッダ長、フッタ長及び基本タイムスロット長が通信規格として定められているとした。しかし、例えばＳＤメモリカード毎にヘッダ長、フッタ長及び基本タイムスロット長が異なり、ホスト端末とＳＤメモリカードとの通信開始時に、これらの情報を相互に取得するようにしても良い。
（６−１４）
上記では、各データフラグメントのビット長がヘッダ情報に記載されている構成を説明した。しかし、各データフラグメントのビット長が通信規格により固定されていても良い。この場合には、パラメータ記憶部にデータフラグメントのビット長を格納しておけば良く、第２データパケットのヘッダ長から随時データフラグメントのビット長を取得する必要は無い。

（６−１５）
上記では、リムーバブルメモリデバイスであるＳＤメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なリムーバブルメモリデバイスであれば、本発明を適用可能な範囲はＳＤメモリカードに限定されない。例えば、その他、コンパクトフラッシュ（登録商標）、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、ＭＲＡＭ、 ＦｅＲＡＭ等の不揮発性メモリが挙げられる。
（６−１６）
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕｅ−ｒａｙ Ｄｉｓｃ）、半導体メモリを挙げることができる。

前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。

本発明は、送受信装置間のデータ伝送において、割込信号の伝送を行いつつ、データの伝送効率の低下を抑制することを実現する場合に利用可能である。

本発明の第１実施形態例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 ホスト端末１０１のＣＰＵ１１０及びＳＤメモリカード１０２のＣＰＵ１３０の機能構成図。 本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャート。 本発明の第２実施形態例の第１実施例に係る通信システムの全体構成図。 本発明の第２実施形態例の第２実施例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 第１実施例におけるリード時のデータ伝送の様子を示すタイムチャート。 ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図。 第１実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 第２実施例におけるリード時のデータ伝送の様子を示すタイムチャート。 ホスト端末２０１のＣＰＵ２１０及びＳＤメモリカード２０２のＣＰＵ２３０の機能構成図。 第２実施例の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本発明の第３実施形態例に係る通信システムの全体構成図。 リード時のデータ伝送の様子を示すタイムチャート。 動的インピーダンス回路４１７の構成図。 電位差検出回路の構成図。 リード割込要求が出力された場合の制御信号用伝送線路４０６の状態及び割込検出信号の状態を示すフローチャート。 制御信号用伝送線路４０６、動的インピーダンス回路４１７、電位差検出回路４３９及び割込検出信号の出力状態等を説明する説明図。 ホスト端末４０１のＣＰＵ４１０及びＳＤメモリカード４０２のＣＰＵ４３０の機能構成図。 本実施形態の通信システムにおける、リード時の処理の流れの一例を示すフローチャート。 本実施形態の通信システムにおける、ライト時の処理の流れの一例を示すフローチャート。 電位差検出回路の別の構成図。 制御信号用伝送線路４０６、動的インピーダンス回路４１７、図２４で構成される電位差検出回路４３９及び割込検出信号の出力状態を説明する別の説明図。 本実施形態例の変形例に係る通信システムの全体構成。 比較器の構成を示す構成図。 制御信号用伝送線路４０６、比較器４４１及び割込検出信号の出力状態等を説明する説明図。

符号の説明

１０１、２０１、４０１：ホスト端末
１０２、２０２、４０２：ＳＤメモリカード
１０５、２０５、４０５：クロック信号用伝送線路
１０６、２０６、４０６：制御信号用伝送線路
１０７、２０７、４０７：データ信号用伝送線路
１１０、１３０、２１０、２３０、４１０、４３０：ＣＰＵ
１５０：クロック生成部
１５１：クロック送信部
１５２、１７２、２５２、２７２、４５２：タイミング制御部
１５３、１７３、４５３、４７３：タイムスロット取得部
１５４、１７４、２５４、２７４、４５４、４７４：パラメータ記憶部
１５５、１７５、２５５、２７５、３５５、４５５：コマンド生成部
１５６、１７６、２５６、２７６、４５６：コマンド送信部
１５７、１７７、２５７、２７７、４５７、４７７：コマンド受信部
１５８、２５８、４５８：レスポンス受信部
１７８、２７８、４７８：レスポンス送信部
１５９、２５９、４５９：リードデータ生成部
１７９、２７９、３７９、４７９：リードデータ送信部
１６０、２６０、４６０：リードデータ受信部
１６１、１８０、２６１、２８０、４６１、４８０：送信データ生成部
１６２、２６２、４６２：ライトデータ送信部
１７０、４７０：クロック受信部
１８１、２８１、４８１：ライトデータ受信部
１８２、２８２、４８２：ライトデータ生成部
２３７：割込記憶回路
２５０ａ、３５０：第１クロック生成部
２５１ａ、３５１：第１クロック送信部
２５０ｂ：第２クロック生成部
２５１ｂ：第２クロック送信部
２７０ａ、３７０：第１クロック受信部
２７０ｂ：第２クロック受信部
３３７：割込検出カウンタ
３８４：内部クロックカウント部
３８５：割込要求認識部
４０６ａ、４０６ｂ：差動伝送路
４１９、４３９：電位差検出回路
４６３、４８３：割込要求通知部
４８４：割込要求認識部

Claims (27)

1. 受信側と送信側とが少なくとも２本以上の伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、
   前記送信側は、前記複数のデータフラグメントのうち第１データフラグメントを前記伝送線路のうち第１伝送線路を介して伝送し、ヘッダ情報と、前記第１データフラグメントと同じビット長からなる第２データフラグメントと、フッタ情報とを含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して伝送し、かつ前記第１データフラグメントと前記第２データフラグメントとを同期して伝送し、
   前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、前記送信側を制御するための割込信号を前記受信側から前記送信側に送信することを特徴とする、信号伝送方法。
2. 前記第１データフラグメントには、ヘッダ情報又はフッタ情報のいずれかが付加されていることを特徴とする、請求項１に記載の信号伝送方法。
3. 前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であることを特徴とする、請求項１に記載の信号伝送方法。
4. データを複数のデータフラグメントに分割し、前記複数のデータフラグメントから第１データフラグメントを生成し、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを生成するデータ生成部と、
   前記第１データフラグメントと前記第２データフラグメントとを同期させて、前記第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、前記データパケットを前記第１伝送線路以外の第２伝送線路を介して受信側に送信するデータ送信部と、
   前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットにおいて、割込信号を前記受信側から受信する割込信号受信部と、
   を含むことを特徴とする送受信装置。
5. 前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含み、
   前記割込信号は、前記第１データフラグメント及び前記データパケットの送信を停止するための信号であり、
   前記データ送信部は、前記割込信号受信部が前記割込信号を受信した時に、前記第１及び第２伝送線路を介して送信している前記第１データフラグメント及び前記データパケットの送信を完了し、
   前記レスポンス送信部は、前記第１データフラグメント及び前記データパケットの送信完了後、前記受信側にレスポンスを送信することを特徴とする、請求項４に記載の送受信装置。
6. 複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、
   前記複数のデータフラグメントのうち第１データフラグメントを少なくとも２本以上の伝送線路のうち第１伝送線路を介して、ヘッダ情報、前記第１データフラグメントと同じビット長からなる第２データフラグメント及びフッタ情報を含むデータパケットを前記第１伝送線路以外の第２伝送線路を介して、前記送信側から受信するデータ受信部と、
   前記第１伝送線路の隣接する前記第１データフラグメント間の間隔であるタイムスロットの開始位置及びタイムスロット長を取得するタイムスロット取得部と、
   前記タイムスロット長に基づいて前記送信側を制御するための割込信号を生成する割込信号生成部と、
   前記タイムスロットにおいて、前記タイムスロットの開始位置に基づいて、前記割込信号を前記送信側に送信する割込信号送信部と、
   前記第１データフラグメントと前記第２データフラグメントとは同期して伝送されていることを特徴とする、送受信装置。
7. 請求項４に記載の送受信装置と、請求項６に記載の送受信装置と、を含む通信システム。
8. 受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、
   前記受信側は、クロック信号用伝送路を介して第１クロックを送信側に送信し、
   前記送信側は、前記伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、
   前記受信側は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、信号伝送方法。
9. 前記伝送線路は少なくとも２本以上であり、
   前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するための割込信号を、前記伝送線路のうち第１伝送線路を介して前記送信側に送信し、かつ前記第１伝送線路以外の第２伝送線路を介して前記送信側に第２クロックを送信し、
   前記送信側は、前記割込信号を前記第２クロックに基づいて受信することを特徴とする、請求項８に記載の信号伝送方法。
10. 前記割込信号は、前記データフラグメントの送信を停止するための信号であることを特徴とする、請求項９に記載の信号伝送方法。
11. 前記受信側は、前記第１クロックの送信側への送信を停止した後、前記送信側を制御するために割込要求を出力し、
    前記送信側は、カウント値が前記第１クロックの受信によりリセットされる内部クロックを有しており、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、請求項８に記載の信号伝送方法。
12. 前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、請求項１１に記載の信号伝送方法。
13. データを複数に分割してデータフラグメントを生成するデータ生成部と、
    前記データフラグメントを受信側に送信するための第１クロックを、クロック信号用伝送路を介して前記受信側から受信する第１クロック受信部と、
    伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記受信側に送信するデータ送信部とを含み、
    前記受信側からの前記第１クロックの送信が停止され、前記データ送信部は前記データフラグメントの前記受信側への送信を停止することを特徴とする、送受信装置。
14. 前記伝送線路は少なくとも２本以上であり、
    前記データ送信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記受信側に送信し、
    前記伝送線路のうち第２伝送線路を介して前記受信側から第２クロックを受信する第２クロック受信部と、
    前記第２クロックに基づいて、前記伝送線路のうち第１伝送線路を介して、前記送信側を制御するための割込信号を前記受信側から受信する割込信号受信部とを含み、
    前記受信側からの前記第１クロックの送信が停止された後、前記第２クロック受信部は前記第２クロックを受信し、かつ前記割込信号受信部は前記第２クロックに基づいて前記割込信号を受信することを特徴とする、請求項１３に記載の送受信装置。
15. 前記割込信号の受信に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項１４に記載の送受信装置。
16. 前記第１クロックの受信によりリセットされる内部クロックのカウント値をカウントする内部クロックカウント部と、
    前記内部クロックのカウント値に基づいて、前記受信側の割込要求を認識する割込要求認識部とをさらに含み、
    前記割込要求認識部は、前記第１クロックの送信停止により、前記内部クロックのカウント値が所定値を超えることに基づいて前記割込要求を認識することを特徴とする、請求項１３に記載の送受信装置。
17. 前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項１６に記載の送受信装置。
18. 複数のデータフラグメントに分割されて伝送されるデータを送信側から受信する送受信装置であって、
    前記送信側が前記データフラグメントの送信に用いる第１クロックを、クロック信号用伝送路を介して前記送信側に送信する第１クロック送信部と、
    伝送線路を介し、前記データフラグメントを前記第１クロックに基づいて前記送信側から受信するデータ受信部とを含み、
    前記第１クロック送信部は、前記送信側からの前記データフラグメントの送信を停止するために、前記第１クロックの送信側への送信を停止することを特徴とする、送受信装置。
19. 前記伝送線路は少なくとも２本以上であり、
    前記データ受信部は、前記少なくとも２本以上の伝送線路を介して前記データフラグメントを前記第１クロックに基づいて前記送信側から受信し、
    前記送信側を制御するための割込信号を生成する割込信号生成部と、
    前記伝送線路のうち第１伝送線路を介して前記送信側に前記割込信号を送信する割込信号送信部と、
    前記伝送線路のうち第２伝送線路を介して前記送信側に第２クロックを送信する第２クロック送信部とを含み、
    前記第１クロック送信部が前記第１クロックの送信側への送信を停止した後、前記割込信号送信部は、前記第１伝送線路を介して前記送信側に前記割込信号を送信し、かつ前記第２クロック送信部は、前記第２伝送線路を介して前記送信側に第２クロックを送信することを特徴とする、請求項１８に記載の送受信装置。
20. 前記第１クロックの送信を停止するように前記第１クロック送信部を制御することにより、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部をさらに含むことを特徴とする、請求項１８に記載の送受信装置。
21. 請求項１３に記載の送受信装置と、請求項１８に記載の送受信装置と、を含む通信システム。
22. 受信側と送信側とが伝送線路を介して、データを複数のデータフラグメントに分割して送受信し、
    前記受信側は、前記伝送線路の隣接する前記データフラグメント間において、前記送信側を制御するための割込要求を前記送信側に通知するために、前記伝送線路の信号振幅を変化させ、
    前記送信側は、前記信号振幅の変化を検出することを特徴とする、信号伝送方法。
23. 前記割込要求は、前記データフラグメントの送信を停止するための要求であることを特徴とする、請求項２２に記載の信号伝送方法。
24. データを複数に分割し、複数のデータフラグメントを生成するデータ生成部と、
    前記データフラグメントを伝送線路を介して受信側に送信するデータ送信部と、
    前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅の変化を検出することで、前記受信側からの割込要求を認識する割込要求認識部と、
    を含むことを特徴とする送受信装置。
25. 前記割込要求の認識に応じて、レスポンスを前記受信側に送信するレスポンス送信部をさらに含むことを特徴とする、請求項２４に記載の送受信装置。
26. データを分割した複数のデータフラグメントを伝送線路を介して送信側から受信するデータ受信部と、
    前記伝送線路の隣接する前記データフラグメント間において、前記伝送線路の信号振幅を変化させることで、前記送信側を制御するための割込要求を前記送信側に通知する割込要求通知部と、
    を含むことを特徴とする、送受信装置。
27. 請求項２４に記載の送受信装置と、請求項２６に記載の送受信装置と、を含む通信システム。

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