JP3690873B2

JP3690873B2 - 無接点型メモリカード・システムの通信回路

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Publication number: JP3690873B2
Application number: JP14584496A
Authority: JP
Inventors: 充裕村田
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1996-06-07
Filing date: 1996-06-07
Publication date: 2005-08-31
Anticipated expiration: 2016-06-07
Also published as: JPH09326015A

Description

【０００１】
【発明の属する技術分野】
本発明は、電磁結合（あるいは電磁誘導とも称する）によってデータの送・受信を行なうように構成された無接点型メモリカード・システムの通信回路に関する。
【０００２】
【従来の技術】
近年においては、サイズが小さく、しかも高信頼性の記憶媒体として、いわゆる無接点型メモリカードの実用化が進んでおり、応用範囲の拡大とともに、そのメモリ容量も、一段と高容量化していく傾向にある。
【０００３】
メモリ容量の高容量化に伴って、そのデータの伝送スピードも当然ながら高速化を求められているが、一方においては、その高速化が進むあまり、場合によってはカード・アクセス用のリーダ／ライタを制御するマイクロコンピュータ（以下、マイコンと称する）の動作速度が追いつかなくなったり、あるいはマイコンが他の緊急の割り込み処理を行なっている間に、リーダ／ライタ側の受信データを取りこぼして、オーバラン・エラーを発生させたりする等の問題が発生するようになっていた。すなわち無接点型メモリカード・システムにおいては、カード側とリーダ／ライタ側との間の通信伝送経路の個数は、スペース等の問題より最少限に絞られるために、例えば有接点での通信の場合のように、特別なハンドシェイクだけのために専用の信号ラインを設けることにより、相手側に対して送信を待ってもらえるようにするようなことは、極めて不合理となる。この結果、従来の無接点型メモリカード・システムにおいては、一旦、カード側がメモリの読出しデータの送信を開始すると、ホスト・システムのマイコンは、リーダ／ライタを介して次々と送られてくるデータを、オーバラン・エラー無しに確実に取り込んでいくことが要求されることになる。
【０００４】
【発明が解決しようとする課題】
カード用リーダ／ライタは、アプリケーション・システムに応じて、様々な機種のマイコンと組み合わされて使用されるが、マイコンの機種によっては、動作速度が比較的遅いものもあり、そのような動作速度の遅いマイコンと組み合わせて使用されることも考慮すると、結局、無接点型メモリカードとリーダ／ライタとの間の通信の伝送速度を、早くすることができなくなってしまう。またアプリケーション・システムによっては、カードからの送信を受けている間に、もっと緊急度の高い割り込み処理が入る可能性もあり、そのような場合にも、リーダ／ライタが受信したデータをマイコン側が取り込む前に、次のデータの受信が終了してしまうと、オーバラン・エラーを引き起こすことになる。
【０００５】
本発明の目的は、それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、上記従来技術の欠点を解消し、動作速度の遅いマイコンと接続される場合や、マイコン側が他の割り込み処理を行なったりして、リーダ／ライタからのデータの取り込みが遅れるような可能性がある場合でも、オーバラン・エラーを起こすことなく、しかも通信速度を上げることのできる通信回路を実現することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明においては、それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記リーダ／ライタは、第１と第２の電磁結合インターフェース部で構成された前記電磁結合インターフェース部と、該第１と第２の電磁結合インターフェース部を介して前記無接点型メモリカード側から送られてくる前記データを受ける第１と第２のデータ受信回路と、該第１と第２のデータ受信回路から引き渡される受信済みデータを受ける受信データ用バッファと、少なくとも前記第１と第２のデータ受信回路に未引渡しの受信済みデータが入っている状態になると、前記無接点型メモリカード側に対する送信待ち要求信号を出力する受信制御回路と、前記送信待ち要求信号を受けて前記電磁結合インターフェース部を所定の送信変調状態に制御する送信変調回路とを有していて、前記第１の電磁結合インターフェース部はスタートビットを含む第１のデータグループを送信するものであり、前記第２の電磁結合インターフェース部は前記送信待ち要求信号及び第２のデータグループを送信するものであることを特徴とする。また、それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記無接点型メモリカードは、第１と第２の電磁結合インターフェース部で構成された前記電磁結合インターフェース部と、該第１と第２の電磁結合インターフェース部を介して前記カード用リーダ／ライタ側にデータを送信する第１と第２のデータ送信回路と、当該データ送信の合間ごとに、前記第２の電磁結合インターフェース部を介して前記リーダ／ライタ側より送られてくる送信待ち要求信号の有無を検出する検出手段と、該検出手段によって前記送信待ち要求信号が一旦検出されると、少なくとも前記送信待ち要求の解除があるまでは、前記第１と第２のデータ送信回路に対して次のデータ送信を待機させる送信制御回路とを有していて、前記第１の電磁結合インターフェース部はスタートビットを含む第１のデータグループを受信するものであり、前記第２の電磁結合インターフェース部は前記送信待ち要求信号及び第２のデータグループを受信するものであることを特徴とする。また、それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記リーダ／ライタは、第１と第２のリーダ／ライタ側の電磁結合インターフェース部で構成された前記リーダ／ライタ側の電磁結合インターフェース部と、該第１と第２のリーダ／ライタ側の電磁結合インターフェース部を介して前記無接点型メモリカード側から送られてくる前記データを受ける第１と第２のデータ受信回路と、該第１と第２のデータ受信回路から引き渡される受信済みデータを受ける受信データ用バッファと、少なくとも前記第１と第２のデータ受信回路に未引渡しの受信済みデータが入っている状態になると、前記カード側に対する送信待ち要求信号を出力する受信制御回路と、前記送信待ち要求信号を受けて前記リーダ／ライタ側の電磁結合インターフェース部を所定の送信変調状態に制御する送信変調回路とを有し、前記無接点型メモリカードは、第１と第２のカード側の電磁結合インターフェース部で構成された前記カード側の電磁結合インターフェース部と、該第１と第２のカード側の電磁結合インターフェース部を介して前記カード用リーダ／ライタ側にデータを送信する第１と第２のデータ送信回路と、当該データ送信の合間ごとに、前記第２のカード側の電磁結合インターフェース部を介して前記リーダ／ライタ側より送られてくる送信待ち要求信号の有無を検出する検出手段と、該検出手段によって前記送信待ち要求信号が一旦検出されると、少なくとも前記送信待ち要求の解除があるまでは、前記第１と第２のデータ送信回路に対して次のデータ送信を待機させる送信制御回路とを有していて、前記第１のリーダ／ライタ側の電磁結合インターフェース部が送信するスタートビットを含む第１のデータグループを前記第１のカード側の電磁結合インターフェース部は受信するものであり、前記第２のリーダ／ライタ側の電磁結合インターフェース部が送信する前記送信待ち要求信号及び第２のデータグループを前記第２のカード側の電磁結合インターフェース部は受信するものであることを特徴とする。
【０００７】
【発明の実施の形態】
図１〜図６は、本発明の実施の形態による無接点型メモリカード・システムを示しており、図１および図２は、それぞれ無接点型メモリカードおよびリーダ／ライタの概略構成を示すブロック図で、図３は、前記リーダ／ライタと無接点型メモリカードとの間の電磁結合インターフェースのための通信回路を示す回路図である。また図４〜図６は、主要な通信波形を示す波形図である。なお図２に示されるリーダ／ライタ２は、一般にマイクロコンピュータ・システム内に組み込まれて使用されるもので、本実施の形態においても、マイクロコンピュータ（以下マイコン）１との間で、１バイト単位で受信データや送信データの受渡しを行なうように構成されている。
【０００８】
図２に示されるように、リーダ／ライタ２において発振回路３の出力は、分周回路４にて電源供給用キャリア周波数まで分周された後、プッシュプル型の電源供給用駆動回路５に入力されて、電源供給用プリントコイル型アンテナ６を直列共振駆動するように構成されている。一方、図１に示されるように、アクセス時に前記アンテナ６に対向するように構成されたカード側の電源受取り用のプリントコイル型アンテナ４０は、整流回路４１およびクロック信号形成回路４３に接続されており、さらに整流回路４１による整流電源は、定電圧回路４２にてレギュレートされ、Ｖ_SS系電源としてカード内の回路の各部に渡って供給される。またクロック信号形成回路４３にて前記電源供給用キャリア周波数の信号に復元されて成るクロック信号ＣＬＫも、同様にカード内の各部に供給されている。
【０００９】
本実施の形態の無接点型メモリカード・システムの通信回路は、図３に示されるように、２組のデータ送・受信兼用の電磁結合インターフェース部を有しており、リーダ／ライタ通信回路２０においては、プリントコイル型の第１通信用アンテナ２１、第２通信用アンテナ２２が設けられている。また無接点型メモリカード通信回路３０内に設けられた第１のＬＣ並列型の共振回路３１は、プリントコイル型の通信用アンテナ３３とコンデンサ３４とから成り、前記アンテナ３３は、アクセス実行時にはリーダ／ライタ通信回路２０の前記第１通信用アンテナ２１に対して、近接して対向するように構成されている。カード側の第２の共振回路３２についても、前記第１の共振回路３１と同じ構成を有し、そのアンテナ（図示省略）とリーダ／ライタ通信回路２０内の第２の通信用コイル２２との関係についても、全く同様である。なお無接点型メモリカード通信回路３０は、そのままカード側の電磁結合インターフェース部を構成しているが、リーダ／ライタ通信回路２０については、リーダ／ライタ側の電磁結合インターフェース部の他に、第１、第２の送信変調回路２５、２６も含んでいる。（すなわちリーダ／ライタ通信回路２０のうち、第１、第２の送信変調回路２５、２６以外の要素が電磁結合インターフェース部を構成している。）
【００１０】
ここで図１〜図４に従って、リーダ／ライタ側とカード側との間の基本的な通信動作について説明する。リーダ／ライタ側とカード側との間の通信は、いずれの方向の通信にしても、複数バイトより成るブロック・データを、奇数垂直パリティ、２−ストップ・ビット、ＬＳＢ−ｆｉｒｓｔタイプの調歩同期式にて、１バイトずつ区切って送・受信することによって行なわれているが、図４においては、リーダ／ライタ側からカード側にブロック・データの最後の１バイトのデータ（“４ａｈ”）が送られた後、今度はカード側からリーダ／ライタ側に対して、返信のブロック・データの最初の１バイトのデータ（“５Ｂｈ”）が送られる状態が示されている。すなわち図４では、リーダ／ライタ側とカード側との間の送・受信が切り換えられている状態が含まれている。
【００１１】
最初にリーダ／ライタ２側からカード側へのデータの送信について説明する。マイコン１からの１バイトごとの送信データＴＢは、まず送信データ用バッファレジスタ７に受け渡され、もし第１、第２送信用シフトレジスタ８、９がまだ前回の送信データの送信を継続中であれば、その送信が終了して第１、第２の送信用シフトレジスタ８、９が空になるまで、そのまま送信データ用バッファレジスタ７内に待機する。第１、第２の送信用シフトレジスタ８、９が空であると、前記送信データ用バッファレジスタ７内の１バイトの送信データは、下位４ビットと上位４ビットに分割されて、それぞれ第１、第２の送信用シフトレジスタ８、９内にセットされ、ここでパラレル／シリアル変換されて、シリアル送信データＴＤ１、ＴＤ２として第１、第２送信変調回路２５、２６に入力されていく。また上記のように送信データ用バッファレジスタ７が、第１、第２の送信用シフトレジスタ８、９に対する送信データの受渡しを終わると、送信制御回路１０はマイコン１に対して新たな送信データの受取りが可能なことを示す信号ＴＸＲＤＹをセットする。すなわち、マイコン１からのライト・イネーブル信号ＷＥに応じて、新たに送信データＴＢを送信データ用バッファレジスタ７に対して書き込むことが可能な状態となる。
【００１２】
一方、前記シリアル送信データＴＤ１、ＴＤ２は、調歩同期式にて送信されるが、図４に示されるように、そのスタート・ビットはシリアル送信データＴＤ１の先頭のみに付加され、また垂直パリティ・ビットはシリアル送信データＴＤ２の末尾のみに付加されるために、これらを含めると、いずれも５ビットのシリアル・データにストップ・ビットを付加した構成となる。ここでリーダ／ライタ２側からの送信時には、後述のカード側に対する送信待ち要求信号ＷＳは、“０”状態に保持されているために、シリアル送信データＴＤ１、ＴＤ２のビット・データが“０”であるときのみ、それぞれ所定の周波数の送信キャリア信号ＣＳが第１、第２の送信変調回路２５、２６を介して、第１、第２の送信駆動回路２７、２８に入力される。すなわち第１、第２の送信変調回路２５、２６は、シリアル送信データＴＤ１、ＴＤ２によって送信キャリア信号ＣＳを、いわゆる反転ＡＳＫ変調しており、この結果、シリアル送信データＴＤ１、ＴＤ２が“０”である間は、第１、第２の通信用アンテナ２１、２２は直列共振駆動による送信変調状態となり、さらにこれに誘導されて、カード側の第１、第２の共振回路３１、３２にも共振波形が現れる。すなわち第１、第２の電磁インターフェース信号Ｍ１、Ｍ２は、カード側とリーダ／ライタ側との間の電磁結合インターフェースにおける交流磁界を示す波形図であり、カード側とリーダ／ライタ側の一方の側のアンテナに電流変化が発生すれば、それに対応して発生する交流磁界によって、他方の側のアンテナにも電流変化が誘導されるために、結局、第１、第２の電磁インターフェース信号Ｍ１、Ｍ２の波形と概略相似形の信号波形が、カード側およびリーダ／ライタ側のいずれにも現れていることになる。ところで、カード側の第１、第２の共振回路３１、３２に誘導される前記の共振波形は、それぞれ第１、第２の検波回路３７、３８に入力されて検波されるために、基本的には前記送信キャリア信号ＣＳによって第１、第２の通信用アンテナ２１、２２が駆動されているときには、検波回路３７、３８から出力される受信復調信号ＲＸ１、ＲＸ２も“０”の状態となる。また受信復調信号ＲＸ１、ＲＸ２は、受信制御回路４９に含まれたタイミング制御機能に基づいて、受信復調信号ＲＸ１におけるスタート・ビットの検出点を位相上の相対的基準点とする所定のサンプリング・タイミングごとに、シリアル受信データとして１ビットずつ、第１、第２のデータ受信用シフトレジスタ４７、４８に取り込まれていく。
【００１３】
次にカード側からリーダ／ライタ側へのデータの送信について説明する。本実施例のカードには、ＥＥＰーＲＯＭより成る不揮発性メモリ４４が内蔵されており、例えばメイン制御回路４５からの制御信号等に応じて不揮発性メモリ４４より読み出される１バイトのデータは、データバス４６を介して、その下位４ビット、上位４ビットが、カード側のデータ送信回路として設けられたパラレル／シリアル変換用の第１、第２のデータ送信用シフトレジスタ５０、５１に分割されてセットされる。この結果、送信制御回路５２からの送信用タイミング信号等に応じて、前記第１シフトレジスタ５０からは、１バイトのデータの下位４ビットが、調歩同期式にて第１シリアル送信データＢＤ１として出力され、同様に前記第２シフトレジスタ５１からは、上位４ビットに基づいた第２シリアル送信データＢＤ２が出力される。さらに第１、第２の送信信号形成回路５３、５４は、前記第１、第２の送信データＢＤ１、ＢＤ２に応じて、シングルショット信号より成る送信信号ＴＸ１、ＴＸ２を形成する。この場合、送信データＢＤ１、ＢＤ２の各ビット・データが“０”のときに対応してシングルショット信号より成る送信信号ＴＸ１、ＴＸ２が形成され、それぞれ第１、第２の送信駆動トランジスタ３５、３６を駆動する。すなわち第１、第２の共振回路３１、３２は、前記送信データＢＤ１、ＢＤ２が“０”となるごとに、シングルショット駆動され、この結果、リーダ／ライタ通信回路２０の第１、第２のアンテナ２１、２２にも、電磁誘導による電流変化が発生する。この場合、駆動はシングルショット駆動であるが、共振回路３１、３２の共振現象により、電磁インターフェース信号Ｍ１、Ｍ２の波形および各アンテナに発生する信号波形は、それぞれ互いに概略相似形の自由減衰波形となる。
【００１４】
ここで第１アンテナ２１にて誘導されて発生する信号波形は、受信復調回路２３に入力されて受信復調されるが、まずコンデンサＣ１および抵抗Ｒ１、Ｒ２によって、直流カットおよびバイアスされてから、ウインドコンパレータへの入力信号（すなわち受信復調対象信号）ＷＰとなる。従って入力信号ＷＰの波形も、電磁インターフェース信号Ｍ１と概略的には相似形であるが、ここで抵抗Ｒ３、Ｒ４、Ｒ５によって規定されるウインド幅に対して、前記入力信号ＷＰが外に飛び出していると、ウインドコンパレータの出力である第１の受信復調信号ＲＤ１は、“０”レベルとなるように構成されている。また第２のアンテナ２２、受信復調回路２４、受信復調信号ＲＤ２についても、上記第１のアンテナ２１、受信復調回路２３、受信信号ＲＤ１の場合と全く同様である。
【００１５】
一方、上記の受信復調信号ＲＤ１、ＲＤ２は、リーダ／ライタ側のデータ受信回路として設けられたシリアル／パラレル変換用の第１、第２の受信用シフトレジスタ１１、１２にそれぞれ入力され、ここで１バイトの受信データの下位４ビット、上位４ビットの受信が完了するごとに、合わせて１バイトの受信済みパラレル・デ−タとして、受信データ用バッファレジスタ１３に引き渡される。また上記のように受信バッファレジスタ１３に１バイトの受信データが移されると、受信制御回路１４より受信データ読み取り可を示す信号ＲＸＲＤＹが出力され、マイコン１からのアウトプット・イネーブル信号ＯＥに応じて、１バイトの受信データＲＢを読み出すことが可能な状態となる。なおリーダ／ライタ側におけるデータ受信も、基本的にシングルショット受信方式であり、従って、第１、第２の受信復調信号ＲＤ１、ＲＤ２は、それぞれそのスタート・ビットの検出点を位相上の相対的基準点とする所定のサンプリング区間内に、一瞬でも“０”レベルに下がっていれば、第１、第２の受信用シフトレジスタ１１、１２に取り込まれる際に、その区間の受信ビット・データが“０”として扱かわれるように構成されている。
【００１６】
次に、図５および図６は、カード側からリーダ／ライタ側に対して、２バイトのデータ（“４Ａｈ”および“３５ｈ”）が続いて送信される状態が示されている。まず図５においては、カード側からの図示上での１バイト目のデータ（“４Ａｈ”）の送信が終了し、リーダ／ライタ側の第１、第２のデータ受信用シフトレジスタ１１、１２内に受信された各４ビットのデータがそろった時点で、まだ受信バッファ用レジスタ１３内には、それ以前に受信された１バイトのデータがマイコン１から読み出されないままで残されているときの様子が示されている。すなわち、この状態においては、第１、第２のデータ受信用シフトレジスタ１１、１２内と受信バッファ用レジスタ１３内との両方に、まだ未引渡しの受信済みデータが残されていることが受信制御回路１４によって検出されるために、該受信制御回路１４よりカード側に対する送信待ち要求信号ＷＳが出力され、第２送信変調回路２６に入力される。この結果、所定の周波数の送信キャリア信号ＣＳが、第２送信変調回路２６を介して第２の送信駆動回路２８に入力され、第２の通信用アンテナ２２は直列共振駆動による送信変調状態となり、第２の電磁インターフェース信号Ｍ２には、送信キャリア信号ＣＳと同じ周波数の交流波形が現れる。さらに、これに誘導されてカード側の第２の共振回路３２に現れる共振波形は、第２検波回路３８にて検波されるために、結局、リーダ／ライタ側の受信制御回路１４より前記送信待ち要求信号ＷＳが出力されている間は、カード側の第２検波回路３８から出力される受信復調信号ＲＸ２は“０”の状態となっている。
【００１７】
一方、カード側において、受信制御回路４９および送信制御回路５２は、それぞれ受信時、送信時における動作シーケンスの制御や動作タイミング信号の形成の機能を果たしているものであり、メイン制御回路４５は、通信全体のシーケンスの制御や、メモリ・アクセスの際のアドレス等の制御を行なっている。ここで上記の場合のように、カード側より引き続いて送信するべきデータがまだ残っている状態において、かつ１バイトのデータの送信が終了して第１ストップ・ビットの期間が過ぎ、第２ストップ・ビットの期間に入ると、送信制御回路５２からの所定のタイミング制御信号に応答して、送信待ち要求信号検出回路５５は前記第２検波回路３８から出力される受信復調信号ＲＸ２をチェックする。そこで、もし受信復調信号ＲＸ２が上記のように“０”の状態となっていることが検出されると、送信待ち要求信号検出回路５５は、これを電磁結合インターフェース部を介してリーダ／ライタ側から送られてきた送信待ち要求信号を検出したものと見なすことができる。この結果、送信待ち要求信号検出回路５５からの検出信号に従って、送信制御回路５２は、第１、第２のデータ送信用シフトレジスタ５０、５１に対して、次の１バイトのデータの送信の開始を待機させる。すなわちカード側においては、カード側からリーダ／ライタ側への１バイトのシリアル・データ送信の合間ごとに、そのストップ・ビットの期間の一部を利用して、電磁結合インターフェース部を介してリーダ／ライタ側から送られてくる送信待ち要求信号ＷＳの有無を検出し、もし送信待ち要求信号が検出されると、そこで次の１バイトの送信の待機状態に入ることになる。
【００１８】
この状態において、マイコン１が受信データ用バッファレジスタ１３に保持されている読出しデータの取り込みを実行すると、一旦、受信制御回路１４からの読出し可能を示すためのＲＸＲＤＹ信号は消えるが、直ちに第１、第２の受信用シフトレジスタ１１、１２内の受信済みデータが受信データ用バッファレジスタ１３に引き渡されるとともに、受信制御回路１４からの読出し可能を示すためのＲＸＲＤＹ信号もセットされ、マイコン１に対して次の受信データの読出しが可能となったことが示される。一方、以上の結果として、カード側から次の１バイトのデータの送信を行なっても、リーダ／ライタ側でオーバラン・エラーは発生しない状態となるために、リーダ／ライタ側の受信制御回路１４は、送信待ち要求信号ＷＳの出力を停止する。この結果、カード側の第２検波回路３８から出力される受信復調信号ＲＸ２が“１”の状態となり、従って送信待ち要求信号検出回路５５が送信待ち要求信号ＷＳの解除を検出すると、それに応じて送信制御回路５２による送信待機制御も解除され、カード側からの次の１バイトのデータの送信が開始されることになる。すなわちカード側では、一旦、送信待ち要求信号が検出された場合には、少なくともその送信待ち要求が解除されるまでは、次の１バイトの送信を待機するように構成されている。
【００１９】
次に図６においては、カード側からの図示上での１バイト目のデータ（“４Ａｈ”）の送信が終了した時点では、既にリーダ／ライタ側の受信バッファ用レジスタ１３は、それ以前に受信した１バイトのデータに対するマイコン１による読み出しが終了していて、空になっているときの様子が示されている。すなわち、この状態においては、第１、第２のデータ受信用シフトレジスタ１１、１２内の受信済みデータは、直ちに受信バッファ用レジスタ１３に引き渡されるとともに、受信制御回路１４からは、読出し可能を示すためのＲＸＲＤＹ信号がセットされる。従って、この場合には第１、第２のデータ受信用シフトレジスタ１１、１２内には、未引渡しの受信データは存在せず、カード側から次の１バイトのデータが送られてきても、オーバラン・エラーは発生しないために、受信制御回路１４からはカード側に対する送信待ち要求信号ＷＳの出力は行なわれず、第２の通信用アンテナ２２は送信変調状態にはならない。すなわち、この場合にはカード側の送信待ち要求信号検出回路５５がチェックを行なうタイミングでは、受信復調信号ＲＸ２は“１”の状態となっているために、送信制御回路５２は、第１、第２のデータ送信用シフトレジスタ５０、５１に対して、次の１バイトのデータの送信を待機させることなく、第２ストップ・ビットの期間を過ぎると直ちに送信を開始させる。
【００２０】
【発明の効果】
以上に述べたように本発明においては、カード側からリーダ／ライタ側に対して複数バイトのデータが続けて送られる場合に、ホストのマイコンがリーダ／ライタ側で受信されたデータを取り込むのが遅れたとしても、オーバラン・エラーが起こる前の時点で、カード側からの次のデータの送信が自動的に待機状態に入ることになる。この結果、本発明によれば、特にハンドシェイク専用の電磁結合インターフェースを増設しなくとも、リーダ／ライタを比較的動作速度の遅いマイコンをホストとして組み合わせて使用したり、あるいはカードからのデータの受信中に割り込み処理がかかる可能性のあるようなアプリケーションで、リーダ／ライタを使用したりすることもあり得るという前提において、なおかつリーダ／ライタとカードとの間の通信速度を、充分に上げていくことが可能となる。すなわち本発明によれば、動作速度の早いマイコンをホストとして組み合わせる場合には、充分に高速通信を活用でき、しかも動作速度の遅いマイコンと組み合わされたり、あるいは割り込み処理の発生するアプリケーションで使用されたりする場合でも、オーバラン・エラーを起こさない無接点型メモリカード・システムを実現することが可能となり、組合せの対象となるマイコンの機種やシプリケーションの性格等が異なるごとに、異なる通信速度の無接点型メモリカード・システムを提供したり、あるいはリ−ダ／ライタ内に大量の受信デ−タを一時的に取り込むための大容量バッファ・メモリを設けるようなことは不要となる。
【００２１】
なお前述の実施の形態においては、電磁結合インターフェース部が、１バイト単位のデータを２つに分割して受渡しを行なうための第１、第２の電磁結合インターフェース部より成り、かつ前記第１の電磁結合インターフェース部は、リーダ／ライタ側からカード側への調歩同期式シリアル・データ送信時のスタート・ビットの送信機能を含み、前記第２の電磁結合インターフェース部は、前記リーダ／ライタ側から前記カード側への送信待ち要求信号の送信機能を含むように構成されているが、このような構成によれば、第２の電磁結合インターフェース部においてリーダ／ライタ側から発信される送信待ち要求信号の存在が、カード側でリーダ／ライタ側からのシリアル・データ送信のスタート・ビットとして誤って受け取られるようなことはありえないために、通信上のシーケンシャル等を制御するための構成の複雑化も避けられる。これに対して、シリアル通信上のスタート・ビットの発信と、送信待ち要求信号の発信とが、同一の電磁結合インターフェース部上で行なわれる構成では、その両者が混同されて動作シーケンシャルが混乱したりすることがないように、リーダ／ライタ側、カード側ともに、充分に高度な機能のシーケンシャル制御回路を設ける必要がある。
【図面の簡単な説明】
【図１】本発明の実施の形態における無接点メモリカードの構成を示すブロック図である。
【図２】本発明の実施の形態によるリーダ／ライタの構成を示すブロック図である。
【図３】本発明の実施の形態による通信回路の構成を示す回路図である。
【図４】本発明の実施の形態における要部の通信波形を示す波形図である。
【図５】本発明の実施の形態における要部の通信波形を示す波形図である。
【図６】本発明の実施の形態における要部の通信波形を示す波形図である。
【符号の説明】
２リーダ／ライタ
１１第１受信用シフトレジスタ
１２第２受信用シフトレジスタ
１３受信用バッファレジスタ
１４受信制御回路
２０リーダ／ライタ通信回路
２１第１通信用アンテナ
２２第２通信用アンテナ
２５第１送信変調回路
２６第２送信変調回路
３０無接点メモリカード通信回路
３１第１共振回路
３２第２共振回路
３７第１検波回路
３８第２検波回路
５０第１データ送信用シフトレジスタ
５１第１データ送信用シフトレジスタ
５２送信制御回路
５３第１送信信号形成回路
５４第２送信信号形成回路
５５送信待ち要求信号検出回路

Claims

それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記リーダ／ライタは、第１と第２の電磁結合インターフェース部で構成された前記電磁結合インターフェース部と、該第１と第２の電磁結合インターフェース部を介して前記無接点型メモリカード側から送られてくる前記データを受ける第１と第２のデータ受信回路と、該第１と第２のデータ受信回路から引き渡される受信済みデータを受ける受信データ用バッファと、少なくとも前記第１と第２のデータ受信回路に未引渡しの受信済みデータが入っている状態になると、前記無接点型メモリカード側に対する送信待ち要求信号を出力する受信制御回路と、前記送信待ち要求信号を受けて前記電磁結合インターフェース部を所定の送信変調状態に制御する送信変調回路とを有していて、前記第１の電磁結合インターフェース部はスタートビットを含む第１のデータグループを送信するものであり、前記第２の電磁結合インターフェース部は前記送信待ち要求信号及び第２のデータグループを送信するものであることを特徴とする無接点型メモリカード・システムの通信回路。
それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記無接点型メモリカードは、第１と第２の電磁結合インターフェース部で構成された前記電磁結合インターフェース部と、該第１と第２の電磁結合インターフェース部を介して前記カード用リーダ／ライタ側にデータを送信する第１と第２のデータ送信回路と、当該データ送信の合間ごとに、前記第２の電磁結合インターフェース部を介して前記リーダ／ライタ側より送られてくる送信待ち要求信号の有無を検出する検出手段と、該検出手段によって前記送信待ち要求信号が一旦検出されると、少なくとも前記送信待ち要求の解除があるまでは、前記第１と第２のデータ送信回路からの次のデータ送信を待機させる送信制御回路とを有していて、前記第１の電磁結合インターフェース部はスタートビットを含む第１のデータグループを受信するものであり、前記第２の電磁結合インターフェース部は前記送信待ち要求信号及び第２のデータグループを受信するものであることを特徴とする無接点型メモリカード・システムの通信回路。
それぞれ送・受信兼用のコイルを含む電磁結合インターフェース部を介して、互いにデータの受け渡しを行なう無接点型メモリカードとカード用リーダ／ライタとから成る無接点型メモリカード・システムにおいて、前記リーダ／ライタは、第１と第２のリーダ／ライタ側の電磁結合インターフェース部で構成された前記リーダ／ライタ側の電磁結合インターフェース部と、該第１と第２のリーダ／ライタ側の電磁結合インターフェース部を介して前記無接点型メモリカード側から送られてくる前記データを受ける第１と第２のデータ受信回路と、該第１と第２のデータ受信回路から引き渡される受信済みデータを受ける受信データ用バッファと、少なくとも前記第１と第２のデータ受信回路に未引渡しの受信済みデータが入っている状態になると、前記カード側に対する送信待ち要求信号を出力する受信制御回路と、前記送信待ち要求信号を受けて前記リーダ／ライタ側の電磁結合インターフェース部を所定の送信変調状態に制御する送信変調回路とを有し、前記無接点型メモリカードは、第１と第２のカード側の電磁結合インターフェース部で構成された前記カード側の電磁結合インターフェース部と、該第１と第２のカード側の電磁結合インターフェース部を介して前記カード用リーダ／ライタ側にデータを送信する第１と第２のデータ送信回路と、当該データ送信の合間ごとに、前記第２のカード側の電磁結合インターフェース部を介して前記リーダ／ライタ側より送られてくる送信待ち要求信号の有無を検出する検出手段と、該検出手段によって前記送信待ち要求信号が一旦検出されると、少なくとも前記送信待ち要求の解除があるまでは、前記第１と第２のデータ送信回路に対して次のデータ送信を待機させる送信制御回路とを有していて、前記第１のリーダ／ライタ側の電磁結合インターフェース部が送信するスタートビットを含む第１のデータグループを前記第１のカード側の電磁結合インターフェース部は受信するものであり、前記第２のリーダ／ライタ側の電磁結合インターフェース部が送信する前記送信待ち要求信号及び第２のデータグループを前記第２のカード側の電磁結合インターフェース部は受信するものであることを特徴とする無接点型メモリカード・システムの通信回路。
前記第１のデータグループは、スタートビット及びストップビットを含み、前記第２のデータグループは、パリティビット及びストップビットを含むものであることを特徴とする請求項１乃至３のいずれかに記載の無接点型メモリカード・システムの通信回路。
前記電磁結合インターフェース部を介して受け渡しを行うデータが調歩同期式シリアル・データであり、前記リーダ／ライタ側のデータ受信回路は、前記調歩同期式シリアル・データを受けてパラレル・データに変換し、前記データ用バッファは、前記パラレル・データを格納することを特徴とする請求項１乃至３のいずれかに記載の無接点型メモリカード・システムの通信回路。