JPH10302036A

JPH10302036A - 無接点型メモリカード

Info

Publication number: JPH10302036A
Application number: JP9109099A
Authority: JP
Inventors: Mitsuhiro Murata; 充裕村田
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1997-04-25
Filing date: 1997-04-25
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】本発明は、複数種類の電源電圧系のメモリを
選択的に実装する無接点型メモリカードにおいて、通信
上の信頼性を損なうことなく、メモリの入・出力信号レ
ベルの整合をとることのできる構成を実現したものであ
る。【解決手段】カード内に第１、第２の定電圧回路を設
け、送信駆動回路に対しては、常に第１の定電圧回路か
ら、また対メモリ・インターフェース部を含む制御回路
とメモリに対しては、第１、第２の定電圧回路のいずれ
か一方から選択的に、電源を供給するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、接点を介すること
なく電力を受けるように構成され、かつ半導体メモリよ
り成る記憶回路を内蔵した無接点型メモリカードに関す
るもので、さらに具体的には、前記記憶回路に対してア
クセスするための対メモリ・インターフェース部を少な
くとも含む制御回路と、前記記憶回路とが、カード内に
おいてそれぞれ互いに独立した別のＩＣとして設けられ
て成る無接点型メモリカードに関する。

【０００２】

【従来の技術】無接点型メモリカードは、その耐環境性
を評価されて、ＦＡ関係や屋外計測システム等の分野で
幅広く使用されているが、カード内に内蔵されている記
憶回路については、そのアプリケーション等に応じて、
メモリ容量が広い範囲に渡っており、さらにはメモリの
種類についてもＳ−ＲＡＭ、ＥＥＰ−ＲＯＭ、ＦＬＡＳ
Ｈ−ＭＥＭＯＲＹ、Ｆ−ＲＡＭ等と、多種類に渡ってい
る。一方、様々な電子機器の低消費電力化の要求に伴っ
て、汎用品（標準品）として供給されている種々の記憶
回路の低電圧化の傾向も進みつつあり、従来より使用さ
れていた５Ｖ電源系のものに加えて、最近では３．３Ｖ
電源系のものも種類が増加している。

【０００３】ここで無接点型メモリカードに内蔵される
記憶回路として、５Ｖ電源系のものと、３．３Ｖ電源系
のものの両方の汎用メモリが対象として考えられる場
合、該記憶回路に対してアクセスするための対メモリ・
インターフェース部（すなわちアドレス、データ、コン
トロールの各バスへのインターフェース回路部）を含む
制御回路を、前記記憶回路の電圧系の違いに対応させる
方法としては、従来においては、外部との通信インター
フェース部（受信復調回路や送信変調回路）も含む全体
回路系を丸ごと、前記記憶回路の電圧系に合わせて電源
電圧印加することにより、前記対メモリ・インターフェ
ース部の入・出力信号レベルを、前記記憶回路のそれに
強引に整合させてしまうという方法がとられていた。

【０００４】図２は、従来の無接点型メモリカードの概
略構成を示すブロック図であり、図３は、従来のリーダ
／ライタと無接点型メモリカードとの間の通信回路を示
す回路図である。また図４および図５は、図３に示され
る通信回路の要部の波形図である。

【０００５】図２に示される無接点型メモリカードおい
て、電力用アンテナ１とコンデンサ２は、電磁結合にて
電力を受けるための並列共振回路を構成しており、該共
振回路は整流回路３に接続されている。さらに該整流回
路３による整流電源は、定電圧回路21にてレギュレート
され、Ｖss系電源としてカード内の回路の各部に供給さ
れている。

【０００６】一方、データ送受信用のアンテナ５とコン
デンサ６は、電磁結合にてデータ通信を行うためのＬＣ
並列型の共振回路４を構成しており、該共振回路４は、
コントロールＩＣ22の通信インターフェース部23に接続
されている。データ受信時には、通信インターフェース
部23の受信復調回路24で復調されたシリアル受信データ
ＲＸは、コントロール回路22の制御回路27に入力され、
ここで受信データに応じてメモリ29へのアクセス（記憶
データの読出しや書込み）等の所定の処理が行われる。
またデータ送信時には、上記所定の処理の結果として出
力されるシリアル送信データ（メモリ29からの読み出し
データ等）ＳＤが、通信インターフェース部23の送信変
調回路25を介して送信駆動回路26に入力され、前記共振
回路４を駆動する。なお前記メモリ29は、コントロール
ＩＣ22とは別体のＩＣにて構成されており、制御回路27
内の対メモリ・インターフェース部（すなわちアドレ
ス、データ、コントロールの各バスへのインターフェー
ス回路部）28を介して、コントロルＩＣ22と接続されて
いる。

【０００７】前述の定電圧回路21からの出力であるＶss
電源は、コントロールＩＣ22を構成する各部およびメモ
リ29の全ての動作電源として供給されているために、例
えばメモリ29として５Ｖ電源タイプのものが組み合わさ
れる場合には、定電圧回路21として−５Ｖレギュレータ
を、またメモリ29として３．３Ｖタイプのものが組み合
わされる場合には、定電圧回路21として−３．３Ｖレギ
ュレータを用いれば、少なくともカード内においては、
コントロールＩＣ22とメモリ29との間の信号レベルの整
合は取られたことになる。

【０００８】次に図３には、前述の無接点型メモリカー
ド側の共振回路４および通信インターフェース部23の
他、リーダ／ライタ側通信回路30の回路構成が示されて
いる。該通信回路30のデータ送受信用のアンテナ31と、
無接点型メモリカード側のアンテナ５とは、アクセス時
には互いに対向し、電磁結合により相互にデータの授受
を行なうように構成されている。

【０００９】ここで図４に示されるビット時間幅（１ビ
ットの時間長さ）Ｔb の調歩同期式シリアル送信データ
ＳＤが、カード側よりリーダ／ライタ側に送信されるも
のとすると、前記送信データＳＤのビット・データが
“０”のときに対応して、送信変調回路25にてシングル
ショット信号より成る送信信号ＴＸが形成され、送信駆
動回路26を構成するＦＥＴを駆動する。すなわち共振回
路４は、前記送信データＳＤが“０”となるごとに、シ
ングルショット駆動され、この結果、リーダ／ライタ通
信回路30のアンテナ31にも、電磁誘導による起電力が発
生する。この場合、駆動はシングルショット駆動である
が、共振回路４の共振現象により、アンテナ５の電流波
形は自由減衰波形を示し、リーダ／ライタ通信回路30の
アンテナ31に発生する誘導波形も、概略的にはそれに相
似形の自由減衰波形となる。アンテナ31に発生する前記
誘導波形は、受信復調回路32に入力されて受信復調され
るが、まずコンデンサＣ１および抵抗Ｒ１、Ｒ２によっ
て、直流カットおよびバイアスされてから、ウインド・
コンパレータへの入力信号（すなわち受信復調対象信
号）ＷＰとなる。従って入力信号ＷＰの波形は、アンテ
ナ５および31に現れる波形（図示省略）と概略的には相
似形であるが、ここで抵抗Ｒ３、Ｒ４、Ｒ５によって規
定されるウインド幅Ｗに対して、前記入力信号ＷＰが外
に飛び出していると、ウインドコンパレータの出力であ
る受信復調信号ＲＤは、“０”レベルとなるように構成
されている。また該受信復調信号ＲＤは、そのスタート
・ビットの検出点Ｔroを位相上の相対的基準点とする所
定のサンプリング区間Ｔc 内に、一瞬でも“０”レベル
に下がっていれば、リーダ／ライタ内の受信データ処理
回路にて、その区間の受信ビット・データを“０”とし
て扱かわれるように構成されている。

【００１０】一方、リーダ／ライタ側よりカード側に対
して、図５に示されるように、ビット時間幅Ｔb の調歩
同期式シリアル送信データＴＤが送信される場合には、
該送信データＴＤのビット・データが“０”であるとき
に、所定の周波数の送信キャリア信号ＣＹが送信変調回
路33を介して、送信駆動回路34に入力される。すなわち
送信変調回路33は、送信データＴＤによって送信キャリ
ア信号ＣＹをいわゆる反転ＡＳＫ変調（送信データが
“０”のときにキャリア信号を出力するように変調）す
るもので、送信データＴＤが“０”である間は、送信駆
動回路34のコンデンサＣ２とアンテナ31によって構成さ
れる直列共振回路が駆動され、さらにこれに誘導され
て、カード側の共振回路４にも共振波形ＲＳが現れる。
この共振波形ＲＳは、受信復調回路24に入力されて検波
されるために、基本的には、前記送信キャリア信号ＣＹ
によってアンテナ５が駆動されていて、共振波形ＲＳが
判定基準レベルよりも大きくなっているときには、受信
復調回路24から出力される受信データＲＸも“０”とな
る。また該受信データＲＸは、そのスタート・ビットの
検出点Ｔs0を位相上の相対的基準点とする所定のサンプ
リング・タイミングＴspごとに、シリアル受信データと
して１ビットずつ、取り込まれるように構成されてい
る。

【００１１】以上のように、図２〜図５に示される従来
の無接点型メモリカード・システムにおいては、カード
側における受信は、ＬＣ共振回路を介して行なうように
構成されているが、これはリーダ／ライタ側からの送信
信号に対して、最大限の振幅にて受信応答できるため
に、カード側の受信回路の構成を簡素化する上で有効で
あり、さらにはＬＣ共振回路の共振周波数以外の周波数
帯のノイズも入り込みにくくなるために、システムの外
部からのノイズによる通信エラーが発生しにくいという
利点がある。またカード側からの送信時には、シングル
ショット信号より成る送信信号によって、前記共振回路
を送信駆動するように構成されているが、これはカード
側からの送信に要する電力を最少限に抑えるために有効
である。しかし共振回路に特有の自由減衰のために、い
ずれの場合についても、通信上の共振信号が尾を引くと
いう現象（残響現象）が介在するが、前述のように、カ
ードに内蔵される記憶回路の電圧系の違いに対応する方
法として、外部との通信インターフェース部（受信復調
回路や送信変調回路）も含む全体回路系を丸ごと、前記
記憶回路の電圧系に合わせて電源電圧印加することによ
り、前記対メモリ・インターフェース部（すなわちアド
レス、データ、コントロールの各バスへのインターフェ
ース回路部）の入・出力電圧を、前記記憶回路のそれに
強引に揃えてしまうという方法がとられていると、通信
上の信頼性や通信速度に関しては、より大きな障害とな
ってしまう。

【００１２】すなわち、まずシングルショット信号より
成る送信信号にて送信駆動する場合には、共振回路にお
ける自由減衰を考慮して、シリアル送信データＳＤのビ
ット時間幅Ｔb 内で充分に振幅が小さくなって、受信側
で通信エラーを起こさないように配慮する必要がある。
例えば図４に示されるように、時間Ｔs にてビット・デ
ータが“０”であって送信信号が出力され、時間Ｔe に
て次のビット・データが“１”となって送信信号が出力
されない場合を想定すると、時間Ｔe に対応するサンプ
リング区間Ｔc に至った時点での振幅が、共振回路にお
ける自由減衰によって尾を引いていて（以下、残響現象
と称する）、まだウインド幅Ｗを越えていると、そこで
通信エラーが発生してしまうことになる。

【００１３】ここで図２において、メモリ29として例え
ば５Ｖ電源系のものが使用されている場合と、３．３Ｖ
電源系のものが使用されている場合とを比較すると、両
者間の違いに応じて通信インターフェース部23の電源電
圧も異なってしまうために、共振回路４の駆動電圧も当
然ながら異なったものとなる。この結果、例えば図４に
おける入力信号ＷＰが５Ｖ電源系のものだとすると、
３．３Ｖ電源系の場合には入力信号ＷＰＳで示されるも
のになるというように、電磁結合による入力信号レベル
も異なってしまうために、前述のウインド幅Ｗとの関係
で、通信上のマージンは極めて危うい状態となる。すな
わち図４に示されるようなウインド幅Ｗでは、５Ｖ電源
系の場合には適性であっても、３．３Ｖ電源系の場合に
は入力信号レベルに比較して大き過ぎ、正常な受信が困
難となる。逆に３．３Ｖ電源系の場合に適性となるよう
に、ウインド幅Ｗを小さな値にすると、今度は５Ｖ電源
系の場合に、前述の時間Ｔe に対応するサンプリング区
間Ｔc に至った時点での振幅が、まだ残響現象の影響の
ためにウインド幅Ｗを越えていて、受信エラーとなる危
険が高くなる。また残響現象の影響を小さくするため
に、ビット時間幅Ｔbを大きく確保すれば、通信速度を
下げてしまう結果となる。

【００１４】一方、リーダ／ライタ側のアンテナ31から
送信される送信信号のレベルは、カード側の通信インタ
ーフェース部22の電源電圧レベルとは無関係に一定であ
るために、電磁結合にてカード側で受信される共振波形
ＲＳの信号レベルも、当然ながらカード側の受信復調回
路24の電源電圧レベルとは無関係に一定となる。それに
対して、カード側の受信復調回路24においては、組み合
わされて使用されているメモリ29の電源電圧のタイプの
違いに応じて、受信復調回路24自身の電源電圧も一緒に
変わってしまうために、結局、復調動作にかかわる判定
基準電圧や能動素子のスレッシュホールド電圧も変わっ
てしまうということになる。すなわちカード側の受信復
調回路24においては、受信によって得られる共振波形Ｒ
Ｓの信号レベルが同じであるにもかかわらず、内蔵され
ているメモリ29の電源電圧系の違いによって、自身の受
信復調上の基本特性（共振波形ＲＳに対する受信復調上
のレベル判定基準等）が変わってしまうことから、それ
だけ受信復調回路24の設計条件が悪くなり、受信復調の
信頼性も低下する。

【発明が解決しようとする課題】

【００１５】以上のように、カードに内蔵される記憶回
路の電源電圧系の違いに対応する方法として、通信イン
ターフェース部も含む全体回路系を丸ごと、前記記憶回
路の電源電圧系に合わせて電源電圧印加することによ
り、対メモリ・インターフェース部の入・出力信号レベ
ルを、前記記憶回路のそれに強引に整合させてしまうと
いう構成がとられていると、上記電源電圧系の違いによ
って、送信信号のレベルや受信復調上の動作特性にも差
異が生じてしまい、リーダ／ライタとの間の通信上の信
頼性を損なう原因となる。特に受信用アンテナや送信用
アンテナ部がＬＣ共振回路を構成しており、かつ変調方
式として振幅変調方式やシングルショット方式が採用さ
れている場合には、残響の影響によって通信エラーを起
こさないように考慮した構成とする必要があるが、上記
のように送信信号のレベルや受信復調上の動作特性にま
で差異が介在すると、通信の信頼性はさらに大きく低下
してしまうことになる。

【００１６】本発明は、上記の従来技術の欠点を解消す
るもので、本発明の目的は、２種類の電源電圧系の記憶
回路のいずれかを選択的に無接点型メモリカード内に内
蔵する場合において、通信上の信頼性を損なうことな
く、対メモリ・インターフェース部の入・出力信号レベ
ルの整合もとることのできる無接点型メモリカードを提
供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、電力用アンテナを介して受信される電力
用搬送波を整流することにより、動作用電力となる直流
電源を生成する整流回路と、該整流回路からの出力に基
づいて、互いに異なる第１、第２の低電圧を生成する第
１、第２の定電圧回路と、データ受信用アンテナを介し
て受信される受信信号に基づいて受信データを復調する
受信復調回路と、該受信復調回路からの受信データに応
じて所定の処理を行う制御回路と、該制御回路からの送
信データに基づいて送信変調を行う送信変調回路と、該
送信変調回路からの出力に従って送信信号を発信するデ
ータ送信用アンテナを駆動する送信駆動回路と、前記制
御回路内に設けられた対メモリ・インターフェース部を
介してアクセスされる記憶回路とを設け、かつ少なくと
も前記第１、第２の定電圧回路、前記送信駆動回路およ
び前記制御回路は、前記記憶回路とは別体のＩＣとして
構成された単一のコントロール用ＩＣに内蔵して成り、
少なくとも前記送信変調回路に対しては前記第１の定電
圧回路からの出力を供給するとともに、前記制御回路お
よび前記メモリに対しては、前記第１、第２の定電圧回
路のいずれか一方の出力を選択的に供給するように構成
したことを特徴とする。

【００１８】

【発明の実施の形態】図１は、本発明の実施の形態によ
る無接点型メモリカードの構成を示すブロック図であ
る。図１においては、前述の図２と同じ番号は、同一の
要素を示している。

【００１９】図１に示される無接点型メモリカードにお
いては、整流回路３は第１定電圧回路11に接続され、該
第１定電圧回路11によって−５Ｖにレギュレートされて
成るＶs1電源は、さらに第２定電圧回路12にも供給さ
れ、ここで−３．３Ｖにレギュレートされる。なお第
１、第１の定電圧回路11、12は、コントールＩＣ10に内
蔵されている。

【００２０】一方、データ送受信用のアンテナ５を含む
共振回路４は、コントロールＩＣ10の通信インターフェ
ース部13に接続されている。データ受信時には、通信イ
ンターフェース部13の受信復調回路14で復調されたシリ
アル受信データＲＸは、コントロール回路10の制御回路
18に入力され、ここで受信データに応じてメモリ20への
アクセス（記憶データの読出しや書込み）等の所定の処
理が行われる。またデータ送信時には、上記所定の処理
の結果として出力されるシリアル送信データ（メモリ20
からの読み出しデータ等）ＳＤが、通信インターフェー
ス部13の送信変調回路15、レベルシフト回路16を介して
送信駆動回路17に入力され、前記共振回路４を駆動す
る。なお前記メモリ20は、コントロールＩＣ10とは別体
のＩＣにて構成されており、制御回路18内の対メモリ・
インターフェース部（すなわちアドレス、データ、コン
トロールの各バスへのインターフェース回路部）19を介
して、コントロルＩＣ10と接続されている。

【００２１】前述の第１定電圧回路11からの出力である
Ｖs1電源側は、コントロールＩＣ10を構成する各部のう
ち、通信インターフェース部13内の受信復調回路14、レ
ベルシフト回路16の入力部、および送信駆動回路17に対
しては、常に動作用電源として供給されるように、コン
トロールＩＣ10自体の内部の電源ラインを介して固定的
に結線されている。一方、第１、第２の定電圧回路11、
12からそれぞれ出力されるＶs1電源およびＶs2電源は、
外部接続用端子10a 、10b を介して、コントロールＩＣ
10の外部に導出されるように構成されており、また送信
変調回路15、レベルシフト回路16の出力部、および制御
回路18については、コントロールＩＣ10の内部にありな
がら、これらへの動作電源の供給は、外部接続用端子10
cを介して、コントロールＩＣ10の外部から行うように
構成されている。

【００２２】選択的電源接続部７、８、９は、メモリ20
の電源供給端子およびコントロールＩＣ10の外部接続用
端子10cに対して、Ｖs1 電源とＶs2電源のいずれか一方
を選択的に供給するための手段であり、具体的にはメモ
リ20の種類ごとに異なる回路基板を用意することによっ
て実現してもよいし、また種類が異なってもメモリ20の
実装上の端子配列が同じであるなら、同一の回路基板上
に設けられた選択的結線手段によって実現してもよい。

【００２３】ここで図１においては、メモリ20として−
３．３Ｖ電源電圧系のものが使用されており、選択的電
源接続部７と８とが接続されている状態が示されてい
る。この状態では、メモリ20および制御回路18には、−
３．３ＶのＶs2電源が供給され、メモリ20と対メモリ・
インターフェース部19との間の入・出力信号レベルは、
同じＶs2電源系で整合がとれた状態となるが、受信復調
回路14および送信駆動回路17には、−５ＶのＶs1電源が
供給されている。またメモリ20として、−５Ｖ電源電圧
系のものを用いる場合には、選択的電源接続部７と９と
を接続した状態にすればよく、その場合にはカード内の
全ての回路部が、Ｖs1電源系で動作することになる。す
なわちメモリ20の電源電圧系の違いとは無関係に、受信
復調回路14および送信駆動回路17には、常に−５ＶのＶ
s1電源が供給されることになるために、従来技術の場合
のように、送信信号のレベルや受信復調上の判定基準レ
ベルが変化して、通信上の信頼性に対して悪影響を及ぼ
すようなことはない。なおレベルシフト回路16は、送信
変調回路15から出力される送信信号ＴＸの信号レベル
を、送信駆動回路17の信号レベルに整合させるために設
けられたものである。

【００２４】なお上記の本発明による実施の形態におい
ては、カード側の送信変調回路は、シングルショット変
調を行うように構成されているが、所定の周波数の搬送
波に対する振幅変調を行うように構成してもよい。すな
わちデータ送信用アンテナが共振回路を構成している場
合には、いずれにしても残響現象による通信の信頼性へ
の影響も考慮しなければならないために、本発明の適用
は非常に有効である。

【発明の効果】

【００２５】以上に述べたように本発明においては、カ
ードに実装されるメモリの電源電圧系の違いにかかわら
ず、送信駆動回路には常に第１の定電圧回路から一定の
電圧が供給されることになるために、カードからの電磁
結合上の送信信号も常に同じレベルとなり、また対メモ
リ・インターフェース部を含む制御回路には、上記メモ
リの電源電圧系に応じて、第１、第２の定電圧回路のい
ずれか適当な一方が、選択的に供給されることになるた
めに、結局、通信上の信頼性を損なうことなく、コント
ロールＩＣとメモリとの間の信号レベルの整合もとられ
ることになる。従って本発明によれば、通信の信頼性の
低下を避けるために、カード内のメモリの電源電圧の違
いに応じて、異なる構成のコントロールＩＣや異なる特
性のリーダ／ライタを使い分けるようにして、生産上や
取扱い上で煩雑さを招いたり、あるいは通信速度を下げ
て通信効率を損なうようなことも解消される。

【００２６】またコントロールＩＣ内には、第１、第２
の定電圧回路が内蔵されているために、メモリの電源電
圧系の違いに対応して、異なる定電圧回路を実装するよ
うな必要もなく、それだけ生産上の管理の煩雑さも解消
され、低コスト化も実現されることになる。

【図面の簡単な説明】

【図１】本発明の実施の形態による無接点型メモリカー
ドの構成の概略を示すブロック図である。

【図２】従来技術による無接点型メモリカードの構成の
概略を示すブロック図である。

【図３】従来技術による無接点型メモリカードとリーダ
／ライタの通信回路の構成を示す回路図である。

【図４】従来技術による通信回路の要部の信号を示す波
形図である。

【図５】従来技術による通信回路の要部の信号を示す波
形図である。

【符号の説明】

１電力用アンテナ３整流回路４共振回路５アンテナ 10 コントロールＩＣ 11 第１定電圧回路 12 第２定電圧回路 13 通信インターフェース部 14 受信復調回路 15 送信変調回路 16 レベルシフト回路 17 送信駆動回路 18 制御回路 19 対メモリ・インターフェース部 20 メモリ

Claims

【特許請求の範囲】

【請求項１】電力用アンテナを介して受信される電力
用搬送波を整流することにより、動作用電力となる直流
電源を生成する整流回路と、該整流回路からの出力に基
づいて、互いに異なる第１、第２の定電圧を生成する第
１、第２の定電圧回路と、データ受信用アンテナを介し
て受信される受信信号に基づいて受信データを復調する
受信復調回路と、該受信復調回路からの受信データに応
じて所定の処理を行う制御回路と、該制御回路からの送
信データに基づいて送信変調を行う送信変調回路と、該
送信変調回路からの出力に従って、送信信号を発信する
データ送信用アンテナを駆動する送信駆動回路と、前記
制御回路内に設けられた対メモリ・インターフェース部
を介してアクセスされる記憶回路とを有し、かつ少なく
とも前記第１、第２の定電圧回路、前記送信駆動回路お
よび前記制御回路は、前記記憶回路とは別体のＩＣとし
て設けられた単一のコントロール用ＩＣに内蔵されて成
り、少なくとも前記送信駆動回路に対しては前記第１の
定電圧回路からの出力を供給するとともに、前記制御回
路および前記メモリに対しては、前記第１、第２の定電
圧回路のいずれか一方の出力を選択的に供給するように
構成したことを特徴とする無接点型メモリカード。
【請求項２】データ送信用アンテナがＬＣ共振回路を
構成しており、かつ送信変調回路による変調が、シング
ルショット変調であることを特徴とする特許請求の範囲
第１項記載の無接点型モリカード。
【請求項３】受信復調回路がコントロール用ＩＣ内に
内蔵されて成り、該受信復調回路に対して、第１の定電
圧回路からの出力を供給するように構成したことを特徴
とする特許請求の範囲第１項記載の無接点型メモリカー
ド。
【請求項４】データ受信用アンテナがＬＣ共振回路を
構成しており、かつ該データ受信用アンテナを介して受
信される受信信号が、所定の周波数の搬送波を振幅変調
して成る信号であることを特徴とする特許請求の範囲第
３項記載の無接点型モリカード。
【請求項５】データ送信用アンテナがＬＣ共振回路を
構成しており、かつ送信変調回路による変調が、所定の
周波数の搬送波に対する振幅変調であることを特徴とす
る特許請求の範囲第１項記載の無接点型モリカード。