JP3818216B2 - 遅延回路 - Google Patents
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- 230000011664 signaling Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 description 47
- 239000000872 buffer Substances 0.000 description 32
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
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Description
【０００１】
【発明の属する技術分野】
この発明は、信号を一定時間だけ遅延させる遅延回路に関し、特に抵抗素子と容量素子とで定まる時定数に応じた遅延時間を得るための回路技術に関する。
【０００２】
【従来の技術】
図８に、従来技術に係る遅延回路の構成例を示す。同図において、入力信号ＳＩＮはインバータ３０１の入力部に与えられ、このインバータ３０１の出力部にはインバータ３０２の入力部が接続される。インバータ３０２の出力部は抵抗３０３Ａおよびコンデンサ３０３Ｂからなる遅延経路３０３を介して演算増幅器３０４の反転入力端子（−）に接続される。演算増幅器３０４の出力部と非反転入力端子（＋）との間には帰還用の抵抗素子３０４Ａが接続されると共に、この非反転入力端子（＋）は抵抗素子３０４Ｂを介して参照電圧ＶＲＥＦにバイアスされている。これら演算増幅器３０４および抵抗素子３０４Ａ，３０４Ｂは、演算増幅器３０４の反転入力端子（−）に入力される信号に対してヒステリシス特性を有する比較器として機能する。即ち、この比較器は、ハイレベルに遷移する入力信号に対しては、高い入力論理しきい値ＶＴＨを示し、ローレベルに遷移する入力信号に対しては低い入力論理しきい値ＶＴＬを示す。
【０００３】
次に、図９に示す波形図を参照して動作を説明する。
先ず、初期状態において信号ＳＩＮがローレベルにあり、これを入力するインバータ３０１から出力される信号Ｓ３１はハイレベルにある。従って、インバータ３０２により駆動される遅延経路３０３上の信号Ｓ３３がローレベルにあり、これを入力する演算増幅器３０４から出力される信号Ｓ３４はハイレベルにある。この状態から入力信号ＳＩＮがハイレベルに遷移すると、信号Ｓ３１がローレベルに遷移し、信号Ｓ３２がハイレベルに遷移する。この結果、抵抗素子３０３Ａおよび容量素子３０３Ｂで決定される時定数に応じたレートで信号Ｓ３３が上昇を開始する。そして、信号Ｓ３３が、演算増幅器３０４から構成される比較器の入力論理しきい値ＶＴＨを越えると、この演算増幅器３０４から出力される信号Ｓ３４がローレベルに遷移する。
【０００４】
続いて、信号ＳＩＮがローレベルに遷移すると、信号Ｓ３１がハイレベルに遷移し、信号Ｓ３２がローレベルに遷移する。信号Ｓ３２がローレベルに遷移すると、抵抗３０３Ａおよびコンデンサ３０３Ｂで決定される時定数に応じたレートで信号Ｓ３３が降下を開始する。そして、信号Ｓ３３が演算増幅器３０４が構成する比較器の入力論理しきい値ＶＴＬを下回ると、信号Ｓ３４がハイレベルに遷移する。以上のように、入力信号ＳＩＮに対して信号Ｓ３４が遅延経路３０３での遅延時間分だけ遅れて応答する。ただし、遅延経路３０３以外での遅延成分は無視する。
【０００５】
【発明が解決しようとする課題】
ところで、上述の従来技術に係る遅延回路によれば、入力信号ＳＩＮの切り替わりのタイミングによっては、遅延時間が変化するという問題がある。具体的に説明する。入力信号ＳＩＮに対する信号Ｓ３４の遅延時間は、信号Ｓ３３が変化を開始してから演算増幅器３０４が構成する比較器の入力論理しきい値ＶＴＨまたはＶＴＬに到達するまでの時間として与えられる。ここで、信号ＳＩＮが切り替わる前に信号Ｓ３３が予め飽和状態に達しているものとすれば、入力信号ＳＩＮに応答して信号Ｓ３３が変化を開始する際の初期電圧は電源ＶＤＤまたは接地ＶＳＳの電位とされ、入力信号ＳＩＮの切り替わりのタイミングによらず、その初期電圧から入力論理しきい値ＶＴＬまでの電位差が一定となる。この場合、信号Ｓ３３が一定の時定数で一定の電位差分だけ変化するのであるから、遅延時間が一定となる。
【０００６】
これに対し、信号Ｓ３３が飽和していない状態（即ち遷移の途中）で信号ＳＩＮが切り替わると、入力信号ＳＩＮに応答して信号Ｓ３３が新たに変化を開始する際の初期電圧が、入力信号ＳＩＮの切り替わりのタイミングに応じて変動する。このため、信号Ｓ３３の初期電圧から比較器の入力論理しきい値までの電位差が一定とならず、信号Ｓ３３が入力論理しきい値に到達するまでの時間が、信号ＳＩＮの切り替わりのタイミングによって変動し、従って入力信号ＳＩＮに対する信号Ｓ３４の遅延時間が一定とならない。
【０００７】
この発明は、上記事情に鑑みてなされたもので、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能な遅延回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
本発明に係る遅延回路は、入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路（例えば後述するインバータ１０４に相当する構成要素）と、所定の時定数を有する遅延経路（例えば後述する抵抗素子１０５Ａおよび容量素子１０５Ｂとからなる遅延経路に相当する構成要素）と、前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路（例えば後述する演算増幅器１０６、抵抗素子１０６Ａ〜１０６Ｃからなる回路系に相当する構成要素）と、前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御すると共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路（例えば後述する否定的論理和回路１０３を含む回路系に相当する構成要素）と、を備えたことを特徴とする。
また、本発明に係る遅延回路は、前記入力回路の出力状態がハイインピーダンス状態である場合に、前記遅延経路を前記比較回路の入力論理しきい値にバイアスするバイアス回路を備えたことを特徴とする。
【０００９】
この構成によれば、入力信号が遷移すると、この入力信号に応答して制御回路が入力回路の出力状態をローインピーダンス状態に制御し、入力回路から遅延経路上にハイレベルまたはローレベルの信号が出力される。そして、この遅延経路上の信号が、比較回路のヒステリシス特性により定まる振幅を越えると、比較回路の出力が反転し、これを受けて制御回路が入力回路の出力状態をハイインピーダンスに制御する。従って、遅延経路上の信号が比較回路のヒステリシス特性により定まる振幅を越えると、遅延経路上の信号の変化（上昇または降下）が停止し、この信号の振幅が制限され、遅延経路の時定数に応じて遅延時間が一定値をとる。このように、遅延経路上の信号の振幅を小さく制限し、この信号の遷移期間を小さく抑えることにより、この信号が速やかに一定値に到達するようにし、入力信号に応答して遅延経路上の信号が変化を開始する際の開始点の電圧が一定となる期間を拡大している。従って、入力信号の切り替えのタイミングに対する遅延時間の依存性が改善され、遅延時間が一定となる。
【００１０】
また、本発明に係る遅延回路は、前記比較回路が、前記遅延経路を介して入力する信号のハイレベルとローレベルに対する論理しきい値として、前記所定の参照電圧を中心とした一定の振幅の上限値と下限値とをそれぞれ有するものであることを特徴とする。
また、本発明に係る遅延回路は、前記制御回路が、前記入力信号と前記増幅回路の出力信号との排他的論理和を演算し、この演算結果が反映された信号を前記入力回路の出力状態を制御するための信号として出力する排他的論理和回路（例えば後述する排他的論理和回路１０３に相当する構成要素）を含んで構成されたことを特徴とする。
【００１１】
また、本発明に係る遅延回路は、入力信号に応答してハイレベルまたはローレベルを出力する入力回路と、所定の時定数を有する遅延経路と、前記遅延経路を介して前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、前記遅延経路に対して並列接続されたスイッチ回路と、前記入力信号に応答して前記スイッチ回路を開放すると共に前記比較回路の出力信号に応答して前記スイッチ回路を閉成する制御回路と、を備えたことを特徴とする。
また、本発明に係る遅延回路は、前記スイッチ回路が前記遅延経路に含まれる抵抗素子に対して並列接続されることを特徴とする。
また、本発明に係る遅延回路は、前記遅延経路が抵抗素子および容量素子を含んで構成され、前記抵抗素子および容量素子が外付けされた集積回路として構成されたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る遅延回路１００の構成を示す。この遅延回路１００は、半導体基板上に集積回路として構成されたものであるが、後述するように、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂはこの集積回路に対して着脱可能に外付けされている。具体的に構成を説明すると、同図に示すように、インバータ１０１の入力部には入力信号ＳＩＮが供給され、その出力部にはトライステート型のインバータ１０４の入力部が接続される。インバータ１０４は、その出力状態をハイインピーダンス状態またはローインピーダンス状態に制御するための制御端子を有しており、その出力部が外部端子Ｔ１に接続され、上述のインバータ１０１と共にトライステート型の入力回路を構成する。入力信号ＳＩＮは、ハイレベル（論理値「１」）またはローレベル（論理値「０」）の２値をとり得る論理信号である。
【００１３】
また、外部端子Ｔ１と外部端子Ｔ２との間には、抵抗素子１０５Ａが接続され、外部端子Ｔ２と中間電位ＶＤＤ／２との間には容量素子１０５Ｂが、着脱可能なように外付けにより接続されている。これら抵抗素子１０５Ａおよび容量素子１０５Ｂは遅延経路１０５を形成し、この遅延経路１０５は、抵抗素子１０５Ａの抵抗値と容量素子１０５Ｂの容量値とで定まる所定の時定数を有している。外部端子Ｔ２には、正帰還型の演算増幅器１０６の反転入力端子（−）が接続され、この演算増幅器１０６の非反転入力端子（＋）と出力部との間には帰還用の抵抗素子１０６Ａが接続される。また、電源ＶＤＤと接地ＶＳＳとの間には、抵抗素子１０６Ｂと抵抗素子１０６Ｃとが直列接続され、これら抵抗素子の接続点Ｐには、演算増幅器１０６の非反転入力端子（＋）が接続される。
【００１４】
ここで、上述の演算増幅器１０６および抵抗素子１０６Ａ〜１０６Ｃは、遅延経路１０５から反転入力端子（−）に与えられる信号Ｓ１５に対してヒステリシス特性を示す信号Ｓ１６を出力する比較回路（符号なし）を構成する。即ち、この比較回路は、ハイレベルに遷移する信号に対しては、高い入力論理しきい値ＶＴＨを示し、ローレベルに遷移する信号に対しては低い入力論理しきい値ＶＴＬを示す。これら入力論理しきい値ＶＴＨ，ＶＴＬは、抵抗素子１０６Ａ〜１０６Ｃの各抵抗値により設定される。例えば、抵抗素子１０６Ａの抵抗値を９０ｋΩとし、抵抗素子１０６Ｂ，１０６Ｃの各抵抗値を２０ｋΩとした場合、抵抗素子１０６Ｂの抵抗値と抵抗素子１０６Ｃの抵抗値は等しいので、接続点Ｐに現れる電圧は、電源ＶＤＤの２分の１の電圧を中心値として、抵抗素子１０６Ａを介して演算増幅器１０６から出力される信号Ｓ１６のレベルに応じた２値をとる。
【００１５】
より具体的には、信号Ｓ１６がローレベル（ＶＳＳ）であれば、接続点Ｐに現れる電圧は電源ＶＤＤの約４５パーセントとなり、この値が上述の入力論理しきい値ＶＴＬを与える。また、信号Ｓ１６がハイレベル（ＶＤＤ）であれば、接続点Ｐに現れる電圧は電源ＶＤＤの約５５パーセントとなり、この値が上述の入力論理しきい値ＶＴＨを与える。
なお、入力論理しきい値ＶＴＨ，ＶＴＬは、後述するように遅延経路１０５上の信号Ｓ１５の上限値と下限値を与えるものであり、入力信号ＳＩＮの切り替えタイミングに対する遅延時間の依存性や、遅延時間そのものに影響を与える。従って、これらの事項を考慮して抵抗素子１０６Ａ〜１０６Ｃの各抵抗値を設計し、入力論理しきい値ＶＴＨ，ＶＴＬを適切に設定すればよい。
【００１６】
上述のインバータ１０１の出力部にはバッファ１０２の入力部が接続される。このバッファ１０２は、インバータ１０４の出力状態をローインピーダンス状態に制御する際のタイミングを調整するためのものであって、数ナノ秒程度の遅延時間を有している。バッファ１０２の出力部は排他的論理和回路１０３の一方の入力部に接続され、この排他的論理和回路１０３の他方の入力部には上述の演算増幅器１０６の出力部が接続される。これらバッファ１０２および排他的論理和回路１０３は、上述のトライステート型のインバータ１０４の出力状態を制御するための制御回路（符合なし）を構成する。
【００１７】
以下、図２に示す波形図（タイミングチャート）を参照して、この実施の形態１の動作を説明する。
初期状態では、入力信号ＳＩＮがローレベルにあり、容量素子１０５Ｂが電源ＶＤＤの約２分の１の電圧に充電されて信号Ｓ１５が中間レベルにあるものとし、この信号Ｓ１５を入力する演算増幅器１０６から出力される信号Ｓ１６がハイレベルにあるものとする。従って、インバータ１０１から出力される信号Ｓ１１と、バッファ１０２から出力される信号Ｓ１２とが共にハイレベルにあり、信号Ｓ１６がハイレベルにある。また、信号Ｓ１６と信号Ｓ１２を入力する排他的論理和回路１０３から出力される信号Ｓ１３がローレベルにあり、これを制御端子に入力するトライステート型のインバータ１０４の出力状態がハイインピーダンス状態にある。
【００１８】
この初期状態から、時刻ｔ１において、入力信号ＳＩＮがハイレベルに遷移すると、これを受けてインバータ１０１から出力される信号Ｓ１１がローレベルに遷移し、この後、バッファ１０２の遅延時間分（数ナノ秒）だけ遅れて、バッファ１０２から出力される信号Ｓ１２がローレベルに遷移する。これにより、排他的論理和回路１０３から出力される信号Ｓ１３が、信号Ｓ１１に対して概ねバッファ１０２の遅延時間分だけ遅れてハイレベルに遷移し、これを制御端子に入力するインバータ１０４の出力状態がローインピーダンス状態に制御される。この結果、インバータ１０４から出力される信号Ｓ１４が、インバータ１０１から出力されたローレベルの信号Ｓ１１に応答してハイレベルに確定する。
【００１９】
ここで、信号Ｓ１３が信号Ｓ１１に対してバッファ１０２により遅延されているので、信号Ｓ１１が入力信号ＳＩＮに応答してローレベルに遷移する前にインバータ１０４の出力状態がローインピーダンス状態になることはない。従って、インバータ１０４がローインピーダンス状態に制御される際、遷移前の信号Ｓ１１に応答することによる信号Ｓ１４のスパイクが防止される。
なお、図２に示す信号Ｓ１４の波形において、実線区間はインバータ１０４により信号レベルが確定している状態を表し、点線区間は、容量素子１０５Ｂにより信号レベルが保持されている状態を表している。
【００２０】
続いて、信号Ｓ１４がハイレベルに確定すると、この信号Ｓ１４が遅延経路１０５を伝搬し、信号Ｓ１５が中間レベルから遅延経路１０５の時定数に応じたレートで上昇を開始する。そして、ハイレベルに対する演算増幅器１０６の入力論理しきい値ＶＴＨを信号Ｓ１５が上回ると、これに応答して演算増幅器１０６から出力される信号Ｓ１６がローレベルに遷移する。この信号Ｓ１６は、この遅延回路１００の出力信号とされ、入力信号ＳＩＮに対し、インバータ１０１、バッファ１０２、排他的論理和回路１０３、インバータ１０４、遅延経路１０５、演算増幅器１０６での各遅延時間を合算した時間分だけ遅延して信号Ｓ１６が遷移し、入力信号ＳＩＮに対して信号Ｓ１６が一定の遅延時間を有したものとなる。なお、説明の便宜上、遅延経路１０５以外での各遅延時間を無視し、遅延経路１０５での遅延時間が遅延回路１００の遅延時間を与えるものとする。
【００２１】
続いて、信号Ｓ１６がローレベルに遷移すると、この信号Ｓ１６に応答して、排他的論理和回路１０３から出力される信号Ｓ１３がローレベルに遷移する。この結果、インバータ１０４の出力状態がハイインピーダンス状態に制御され、信号Ｓ１４の上昇が入力論理しきい値ＶＴＨ付近で停止する。ここで、インバータ１０４の出力状態がハイインピーダンス状態になると、遅延経路１０５がフローティング状態となり、信号Ｓ１４および信号Ｓ１５の信号レベルは容量素子１０５Ｂにより入力論理しきい値ＶＴＨ付近に保持される。
【００２２】
次に、時刻ｔ２において、入力信号ＳＩＮがハイレベルからローレベルに遷移すると、これに応答して信号Ｓ１１がハイレベルに遷移し、それから数ナノ秒の遅延をもって信号Ｓ１２がハイレベルに遷移する。これにより、排他的論理和回路１０３から出力される信号Ｓ１３が、信号Ｓ１１に対してバッファ１０２の遅延時間分だけ遅れてハイレベルに遷移し、インバータ１０４の出力状態がローインピーダンス状態に制御される。この結果、インバータ１０４から出力される信号Ｓ１４が、インバータ１０１から出力されたハイレベルの信号Ｓ１１に応答してローレベルに確定する。
【００２３】
信号Ｓ１４がローレベルになると、信号Ｓ１５が、入力論理しきい値ＶＴＨ付近から遅延経路１０５の時定数に応じたレートで降下を開始する。即ち、入力論理しきい値ＶＴＨを初期電圧として信号Ｓ１５が変化を開始する。そして、信号Ｓ１５がローレベルに対する入力論理しきい値ＶＴＬを下回ると、これに応答して演算増幅器１０６から出力される信号Ｓ１６がハイレベルに遷移し、排他的論理和回路１０３から出力される信号Ｓ１３がローレベルに遷移する。この結果、インバータ１０４の出力状態がハイインピーダンス状態となり、信号Ｓ１５の降下が入力論理しきい値ＶＴＬ付近で停止する。この後、信号Ｓ１５の信号レベルは容量素子１０５Ｂにより入力論理しきい値ＶＴＬ付近に保持される。
【００２４】
次に、時刻ｔ３で入力信号ＳＩＮがハイレベルに遷移すると、上述の時刻ｔ１での遷移に対する動作と同様の動作を経て、演算増幅器１０６から信号Ｓ１６が出力される。ただし、この場合、信号Ｓ１５が上昇を開始する際の初期電圧は、中間レベルよりも低い入力論理しきい値ＶＴＬ付近であり、入力論理しきい値ＶＴＨ付近で上昇が停止する。従って、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間は、上述の時刻ｔ２での入力信号ＳＩＮの遷移に対する遅延時間にほぼ等しくなる。以後、信号Ｓ１５は、入力信号ＳＩＮに応答して、入力論理しきい値ＶＴＨを上限値とすると共に入力論理しきい値ＶＴＬを下限値として一定の振幅で遷移する。このとき、遅延経路１０５の時定数と信号Ｓ１５の振幅が一定であるから、遅延経路１０５での遅延時間が一定となり、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間が一定となる。よって、入力信号ＳＩＮの切り替わりのタイミングが変化したとしても、信号Ｓ１５が入力論理しきい値ＶＴＨと入力論理しきい値ＶＴＬとを振幅の上限値と下限値とする限り、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間は一定となる。
【００２５】
以上のように、この実施の形態１では、遅延経路１０５の時定数を一定とし、且つこの遅延経路上の信号Ｓ１５の振幅を一定に制限することにより、遅延時間を一定としている。ここで、信号Ｓ１５の振幅を一定に制限することは、遅延経路１０５を構成する容量素子１０５Ｂの充放電量を一定とすることに相当する。従って、信号Ｓ１５の信号レベルが遷移する際の振幅を一定とすれば、容量素子１０５Ｂの充放電時間が一定となり、遅延時間が一定となる。
また、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂを着脱可能に外部端子に外付けしているので、遅延時間の設定を任意に変更することが可能になる。
なお、この実施の形態１では、抵抗素子１０５Ａおよび容量素子１０５Ｂを外付けするものとしているが、これに限定されることなく、その遅延経路１０５の時定数を変更する必要がないのであれば、集積回路として他の構成要素と共に同一基板上に形成してもよい。
【００２６】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
上述の実施の形態１に係る遅延回路によれば、インバータ１０４の出力状態がハイインピーダンス状態に制御された場合、信号Ｓ１５の信号レベルは容量素子１０５Ｂにより保持されるようになっている。しかしながら、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂは外付けされているため、遅延経路１０５はリーク経路が形成されやすい環境下におかれ、信号Ｓ１５の信号レベルが適切に保持されない虞がある。そのような場合、信号の振幅が一定とならず、遅延時間が変動する事態になる。そこで、この実施の形態２では、遅延経路１０５にリーク経路が形成されたとしても、信号Ｓ１５の信号レベルを一定に保持するための構成を提案する。
【００２７】
図３に、この実施の形態２に係る遅延回路の構成を示す。同図において、上述の図１に示す実施の形態１に係る構成要素と共通する要素には同一符号を付す。
この実施の形態２に係る遅延回路は、上述の図１に示す実施の形態１に係る遅延回路１００の構成において、遅延経路１０５をバイアスするためのバイアス回路１２０を更に備えて構成され、このバイアス回路１２０は、インバータ１２０Ａおよび抵抗素子１２０Ｂ，１２０Ｃ，１２０Ｄから構成される。具体的には、インバータ１２０Ａの入力部は、上述の演算増幅器１０６の出力部に接続され、このインバータ１２０Ａの出力部には抵抗素子１２０Ｂの一端が接続される。また、電源ＶＤＤと接地ＶＳＳとの間には、抵抗素子１２０Ｃ，１２０Ｄが直列接続され、これら抵抗素子の接続点Ｑは抵抗素子１２０Ｂの他端に接続されると共に、上述の外部端子Ｔ１を介して遅延経路１０５に接続されている。
【００２８】
ここで、インバータ１２０Ａの駆動能力は演算増幅器１０６と等価に設定され、抵抗素子１２０Ｂ，１２０Ｃ，１２０Ｄは、抵抗素子１０６Ａ，１０６Ｂ，１０６Ｃとそれぞれ等価に設定され、接続点Ｐおよび接続点Ｑにそれぞれ現れる電位は等価な関係にある。即ち、バイアス回路１２０は、演算増幅器１０６の非反転入力端子のバイアス電位と等価な電位で遅延経路１０５をバイアスするように構成される。ただし、抵抗素子１０６Ａを介して接続点Ｐに与えられる信号Ｓ１６と、抵抗素子１２０Ｂを介して接続点Ｑに与えられる信号Ｓ１２０とは、互いに反転関係にあるから、信号Ｓ１６の遷移後に接続点Ｑに現れる電位は、信号Ｓ１６の遷移前に接続点Ｐに現れていた電位と同一になる。
【００２９】
以下、バイアス回路１２０に着目して、この実施の形態２の動作を説明する。
いま、遅延経路１０５上の信号Ｓ１５が入力論理しきい値ＶＴＨに向けて上昇しているものとする。この状態では、信号Ｓ１５が入力論理しきい値ＶＴＨに到達してはいないので、演算増幅器１０６から出力される信号Ｓ１６はハイレベルにある。そして、これを入力するインバータ１２０Ａから出力される信号Ｓ１２０はローレベルにあり、遅延経路１０５をローレベルに駆動しようとする。しかし、インバータ１２０Ａと遅延経路１０５との間には抵抗素子１２０Ｂが存在するため、遅延経路１０５はインバータ１０４から出力される信号Ｓ１４によりハイレベルに駆動され、信号Ｓ１５の信号レベルが上昇を続ける。
【００３０】
そして、信号Ｓ１５が演算増幅器１０６の入力論理しきい値ＶＴＨに到達すると、信号Ｓ１６がローレベルに遷移し、これを受けて、上述したようにインバータ１０４の出力状態がハイインピーダンス状態に制御され、信号Ｓ１５の上昇が入力論理しきい値ＶＴＨ付近で停止する。ここで、信号Ｓ１５が入力論理しきい値ＶＴＨに到達すると、信号Ｓ１６がローレベルに遷移する結果、接続点Ｐの電位が低い入力論理しきい値ＶＴＬに遷移するが、信号Ｓ１２０は逆にハイレベルに遷移するので、接続点Ｑの電位は、信号Ｓ１６が遷移する前の接続点Ｐの電位、即ち入力論理しきい値ＶＴＨに等しくなる。
【００３１】
従って、インバータ１０４の出力状態がハイインピーダンス状態に制御された後は、バイアス回路１２０により遅延経路１０５が入力論理しきい値ＶＴＨにバイアスされる。このため、遅延経路１０５にリーク経路が形成されたとしても、バイアス回路１２０によりリーク分が補償されるため、遅延経路１０５上の信号Ｓ１５が入力論理しきい値ＶＴＨ付近に一定に維持される。
なお、入力信号ＳＩＮに応答して信号Ｓ１５が降下して入力論理しきい値ＶＴＬに到達した場合には、バイアス回路１２０により遅延経路１０５が入力論理しきい値ＶＴＬにバイアスされ、従って信号Ｓ１５が入力論理しきい値ＶＴＬ付近に維持される。
以上の説明から理解されるように、この実施の形態２によれば、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂを外付けしたとしても、リーク経路の影響を受けることなく、遅延時間を一定に保つことが可能になる。
【００３２】
（実施の形態３）
以下、この発明の実施の形態３を説明する。
上述の実施の形態１、２では、遅延経路１０５上の信号Ｓ１５の振幅を、演算増幅器１０６の入力論理しきい値ＶＴＨと入力論理しきい値ＶＴＬとで制限するものとしたが、この実施の形態３では、遅延経路上の信号が入力論理しきい値ＶＴＨ，ＶＴＬに到達した後に、この遅延経路上の信号を強制的に電源ＶＤＤまたは接地ＶＳＳのレベルにまでフルスイングさせる。これにより、遅延経路上の信号の遷移の開始点から演算増幅器の入力論理しきい値までの振幅を一定とし、遅延時間を一定とする。
【００３３】
図４に、この実施の形態３に係る遅延回路２００の構成を示す。同図において、図１に示す実施の形態１に係る構成要素と共通する要素には同一符号を付す。同図に示すように、この遅延回路２００は、図１に示す構成において、インバータ１０１、バッファ１０２、排他的論理和回路１０３、演算増幅器１０６、抵抗１０６Ａ〜１０６Ｃ、トライステート型インバータ１０４に代えて、バッファ２０１，２０２、コンパレータ２０６、スイッチ２０７、排他的論理和回路２０８を備えて構成される。
【００３４】
具体的に構成を説明すると、バッファ２０１の入力部には入力信号ＳＩＮが供給され、このバッファ２０１の出力部には、バッファ２０２が接続される。これらバッファ２０１およびバッファ２０２は、入力信号ＳＩＮに応答してハイレベルまたはローレベルを出力する入力回路（符号なし）として機能する。外部端子Ｔ１にはバッファ２０２の出力部が接続され、この外部端子Ｔ１と外部端子Ｔ２との間には、抵抗素子１０５Ａおよび容量素子１０５Ｂからなる遅延経路１０５が、着脱可能なように外付けにより接続されている。また、バッファ２０２の出力部とコンパレータ２０６の反転入力端子との間にはスイッチ２０７が接続され、このスイッチ２０７は、遅延経路１０５に対して並列接続されている。
【００３５】
また、外部端子Ｔ２にはコンパレータ２０６の反転入力端子が接続され、このコンパレータ２０６の非反転入力端子には、参照電圧ＶＲＥＦとして電源ＶＤＤの２分の１の電圧が印加されている。このコンパレータ２０６から出力される信号Ｓ２６が、この遅延回路２００の出力信号とされる。コンパレータ２０６の出力部には、排他的論理和回路２０６の一方の入力部が接続され、この排他的論理和回路２０６の他方の入力部には上述のバッファ２０１の出力部が接続される。排他的論理和回路２０６は、スイッチ２０７を開閉制御するための制御回路として機能するものであって、この排他的論理和回路２０６から出力される信号Ｓ２８は上述のスイッチ２０７の開閉を制御するための信号とされる。
【００３６】
以下、図５に示す波形図を参照しながら、この実施の形態３に係る遅延回路の動作を説明する。
初期状態では、入力信号ＳＩＮがローレベルにあるものとする。この場合、バッファ２０１から出力される信号Ｓ２１がローレベルにあり、バッファ２０２から出力される信号Ｓ２２がローレベルにある。また、信号Ｓ２２がローレベルであるから、遅延経路１０５上の信号Ｓ２５もローレベルにあり、この信号Ｓ２５を受けてコンパレータ２０６から出力される信号Ｓ２６がハイレベルにある。さらに、信号Ｓ２６と信号Ｓ２１を入力する排他的論理和回路２０８から出力される信号Ｓ２８がハイレベルにあり、この信号Ｓ２８が供給されるスイッチ２０７が閉成状態にある。
【００３７】
この初期状態から、時刻ｔ２１において、入力信号ＳＩＮがハイレベルに遷移すると、これを受けてバッファ２０１から出力される信号Ｓ２１がハイレベルに遷移する。このとき、コンパレータ２０６から出力される信号Ｓ２６は、まだハイレベルにあるので、信号Ｓ２１を受けて排他的論理和回路２０８から出力される信号Ｓ２８がローレベルに遷移し、スイッチ２０７が開放状態となる。また、ハイレベルに遷移した信号Ｓ２１を受けて、バッファ２０２から出力される信号Ｓ２２がハイレベルに遷移する。
【００３８】
ここで、スイッチ２０７は開放状態にあるから、信号Ｓ２２がハイレベルになると、遅延経路１０５上の信号Ｓ２５が、抵抗素子１０５Ａおよび容量素子１０５Ｂにより定まる時定数に応じたレートで上昇を開始し、信号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コンパレータ２０６から出力される信号Ｓ２６がローレベルに遷移する。即ち、信号Ｓ２２がハイレベルに遷移してから一定時間を経て信号Ｓ２５が参照電圧ＶＲＥＦに到達する。よって、入力信号ＳＩＮに対し、バッファ２０１，２０２、遅延経路１０５、およびコンパレータ２０６での各遅延時間を合算した時間分だけ遅延して信号Ｓ２６が遷移し、入力信号ＳＩＮに対して信号Ｓ２６が一定の遅延時間を有したものとなる。なお、遅延経路１０５以外での遅延時間を無視し、遅延経路１０５での遅延時間が遅延回路２００の遅延時間を与えるものとする。
【００３９】
また、信号Ｓ２６がローレベルに遷移すると、信号Ｓ２１が既にハイレベルにあるから、これら信号２１および信号Ｓ２６を入力する排他的論理和回路２０９から出力される信号Ｓ２８がハイレベルに遷移し、スイッチ２０７が閉成状態に制御される。この結果、遅延経路１０５の抵抗素子１０５Ａの両端がスイッチ２０７により短絡され、バッファ２０２から出力される信号Ｓ２２が、遅延経路１０５上の信号Ｓ２５としてそのまま現れる。従って、信号Ｓ２５が速やかに電源ＶＤＤにまで到達し、フルスイングした状態となる。
【００４０】
次に、時刻ｔ２２において入力信号ＳＩＮがローレベルに遷移すると、信号Ｓ２１がローレベルに遷移する。このとき、コンパレータ２０６から出力される信号Ｓ２６がローレベルにあるので、これら信号Ｓ２１および信号Ｓ２６を入力する排他的論理和回路２０８から出力される信号Ｓ２８がローレベルに遷移し、スイッチ２０７が開成状態に制御される。また、信号Ｓ２１がローレベルになると、これを受けて信号Ｓ２２がローレベルに遷移する。スイッチ２０７は開成状態にあるので、信号Ｓ２２がローレベルになると、遅延経路１０５上の信号Ｓ２５が、この遅延経路１０５の時定数で定まるレートで電源ＶＤＤから降下を開始する。そして、信号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コンパレータ２０６から出力される信号Ｓ２６がハイレベルに遷移する。即ち、信号ＳＩＮに対して信号Ｓ２６が一定時間だけ遅延してハイレベルになる。
【００４１】
上述の説明から理解されるように、この実施の形態３では、遅延経路１０５上の信号Ｓ２５が参照電圧ＶＲＥＦに到達して信号Ｓ２６が遷移した後にスイッチ２０７を閉成させ、これにより信号Ｓ２５をフルスイングさせている。このように信号Ｓ２５がフルスイングした状態（即ち信号Ｓ２５が電源ＶＤＤまたは接地ＶＳＳに到達した状態）にあれば、入力信号ＳＩＮがどのようなタイミングで遷移しようとも、信号Ｓ２５の変化（上昇または降下）の開始点は一定となり、信号Ｓ２５が参照電圧ＶＲＥＦに到達するまでの振幅が一定となる。しかも、遅延経路１０５の時定数は一定である。従って、入力信号ＳＩＮの切り替えタイミングによらず、入力信号ＳＩＮに対する信号Ｓ２６の遅延時間が一定となる。
【００４２】
（適用例）
以下、上述の各実施の形態に係る遅延回路をＤ級増幅器に適用した例を説明する。図６に、Ｄ級増幅器の９００構成を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号の発生源であり、Ｄ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、信号原ＳＩＧが発生する音楽信号を大振幅のパルス信号に変換して電力増幅するいわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、およびｎ型のパワーＭＯＳトランジスタ９０４，９０５から構成される。
【００４３】
ここで、入力段９０１は、信号原ＳＩＧからの音楽信号を変調回路９０２に適合する波形に変換するものである。変調回路９０２は、入力段９０１から出力されたアナログ信号をパルス信号に変換するものであって、アナログ信号の情報成分をパルス幅に反映させてＰＷＭ変調を行う。駆動回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用の１対のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものである。パワーＭＯＳトランジスタ９０４は、高電源ＰＶ（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、電力増幅されたパルス信号のハイレベルを出力するためのものである。パワーＭＯＳトランジスタ９０５は、低電源ＭＶ（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、電力増幅されたパルス信号のローレベルを出力するためのものである。出力端子ＴＯは、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子に接続される。
【００４４】
ここで、駆動回路９０３は、高電源ＰＶ側に接続されたパワーＭＯＳトランジスタ９０４の導通を制御するためのハイサイドドライバと、低電源ＭＶ側に接続されたパワーＭＯＳトランジスタ９０５の導通を制御するためのローサイドドライバとを内蔵する。これらハイサイドドライバおよびローサイドドライバは、パワーＭＯＳトランジスタ９０４，９０５の各ソース電圧を基準とした内部電源を備えており、これにより、大振幅のパルス信号を出力するパワーＭＯＳトランジスタ９０４，９０５の導通状態を、通常電源の振幅を有する信号により制御することを可能としている。
【００４５】
このＤ級増幅器９００の動作を説明すると、信号源ＳＩＧが発生した音楽信号が、入力段９０１および変調回路９０２を経てパルス信号に変換される。このとき、変調回路９０２は、パルス幅変調により音楽信号の振幅をパルス幅に反映させる。駆動回路９０３は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、電力増幅されたアナログ量の音楽信号となってスピーカＳＰＫに供給される。
【００４６】
ところで、上述のＤ級増幅器９００によれば、駆動回路９０３がパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御することにより、出力端子ＴＯに電力増幅されたパルス信号を出力するが、これら１対のパワーＭＯＳトランジスタが同時に導通状態になると高電源ＰＶから低電源ＭＶに大電流が流れ、誤動作や故障の原因となる。そこで、一般に、駆動回路９０３がパワーＭＯＳトランジスタ９０４，９０５の導通状態を切り替える際に双方のパワーＭＯＳトランジスタが非導通状態となる期間（以下、デッドタイムと称す）を設け、双方のトランジスタを一旦非導通状態に制御した後、変調回路９０２から入力するパルス信号に応じて何れか一方を導通させるようになっている。
【００４７】
ここで、デッドタイムは駆動回路９０３に内蔵された遅延回路により生成される。図７に、上述の実施の形態１に係る遅延回路１００が適用された駆動回路９０３の構成の一部を示す。同図に示すように、駆動回路９０３は、遅延回路１００、信号生成回路１１０、および図示しないハイサイドドライバ／ローサイドドライバから構成される。遅延回路１００の入力信号ＳＩＮとして、変調回路９０２から出力されるパルス信号が与えられる。
ここで、信号生成回路１１０は、遅延回路１００から出力される信号Ｓ１６からハイサイドドライバおよびローサイドドライバを駆動するための差動信号ＨＩＮ，ＨＩＰおよび差動信号ＬＯＮ，ＬＯＰを生成するものであり、負論理入力型論理積回路（否定的論理和回路）１０７、バッファ１０７Ａ、インバータ１０７Ｂ、バッファ１０７Ｃ、論理積回路１０８、バッファ１０８Ａ、インバータ１０８Ｂ，バッファ１０８Ｃから構成される。
【００４８】
動作を説明する。上述の入力信号ＳＩＮ（変調回路９０２からのパルス信号）がハイレベルに遷移すると、信号Ｓ１２がローレベルに遷移し、これを入力する論理積回路１０８から出力される信号Ｓ１８がローレベルに遷移する。即ち、入力信号ＳＩＮがハイレベルに遷移すると、初期状態でそれぞれローレベルおよびハイレベルにあった信号Ｓ１７および信号Ｓ１８が、共にローレベルとなる。このとき、差動信号ＨＩＰ／ＨＩＮがローレベル／ハイレベルとなり、これを入力するハイサイドドライバがパワーＭＯＳトランジスタ９０４を非導通状態に制御する。一方の差動信号ＬＯＰ／ＬＯＮもローレベル／ハイレベルとなり、これを入力するローサイドドライバがパワーＭＯＳトランジスタ９０５を非導通状態に制御する。これにより、出力段の１対のパワーＭＯＳトランジスタが共に非導通状態となり、貫通電流の発生が防止される。
【００４９】
この後、遅延回路１００による一定の遅延時間を経て信号Ｓ１６がローレベルに遷移すると、これを受けて負論理入力型論理積回路１０７から出力される信号Ｓ１７がハイレベルに遷移し、信号Ｓ１７，Ｓ１８がそれぞれハイレベルおよびローレベルとなる。これにより、差動信号ＨＩＰ／ＨＩＮがハイレベル／ローレベルとなり、これを入力するハイサイドドライバがパワーＭＯＳトランジスタ９０４を導通させる。これにより、出力端子ＴＯにハイレベルが出力される。以降、入力信号ＳＩＮに応じて、デッドタイムを挟んでパワーＭＯＳトランジスタ９０４，９０５が交互に導通し、大振幅のパルス信号が出力される。このパルス信号はインダクタＬおよびコンデンサＣからなるローパスフィルタによりアナログ信号とされてスピーカＳＰＫを駆動する。
なお、上述の適用例では、実施の形態１に係る遅延回路を用いたが、実施の形態２，３に係る遅延回路を用いてもよい。
【００５０】
【発明の効果】
以上説明したように、請求項１ないし請求項３に記載された発明によれば、遅延経路上の信号の振幅を一定に制限するように構成したので、入力信号の切り替わりのタイミングによって遅延経路上の信号の変化の開始点が変動することがなくなる。従って、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能になる。
また、請求項４に記載された発明によれば、遅延経路上の信号の振幅をフルスイングさせるように構成したので、同様に、遅延経路上の信号の変化の開始点が変動することがなくなり、従って、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能になる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る遅延回路の構成を示す回路図である。
【図２】 この発明の実施の形態１に係る遅延回路の動作を説明するための波形図である。
【図３】 この発明の実施の形態２に係る遅延回路の構成を示す回路図である。
【図４】 この発明の実施の形態３に係る遅延回路の構成を示す回路図である。
【図５】 この発明の実施の形態３に係る遅延回路の動作を説明するための波形図である。
【図６】 この発明の実施の形態に係る遅延回路の適用例を説明するためのＤ級増幅器の構成を示す図である。
【図７】 この発明の実施の形態に係る遅延回路が適用された駆動回路の構成の一部を示す図である。
【図８】 従来技術に係る遅延回路の構成例を示す回路図である。
【図９】 従来技術の係る遅延回路の動作を説明するための波形図である。
【符号の説明】
１０１，１０７Ｂ，１０８Ｂ；インバータ、１０２，１０７Ａ，１０７Ｃ，１０８Ａ，１０８Ｃ；バッファ、１０３；排他的論理和回路、１０４；インバータ（トライステート型）、１０５；遅延経路、１０５Ａ，１０６Ａ，１０６Ｂ，１０６Ｃ；抵抗素子、１０５Ｂ；容量素子、１０６；演算増幅器、１０７；負論理入力型論理積回路、１１０；信号生成回路、１２０；バイアス回路、１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ；抵抗素子、２０１，２０２；バッファ、２０６；演算増幅器、２０７；スイッチ、２０８；排他的論理和回路、Ｔ１，Ｔ２；外部端子。
【発明の属する技術分野】
この発明は、信号を一定時間だけ遅延させる遅延回路に関し、特に抵抗素子と容量素子とで定まる時定数に応じた遅延時間を得るための回路技術に関する。
【０００２】
【従来の技術】
図８に、従来技術に係る遅延回路の構成例を示す。同図において、入力信号ＳＩＮはインバータ３０１の入力部に与えられ、このインバータ３０１の出力部にはインバータ３０２の入力部が接続される。インバータ３０２の出力部は抵抗３０３Ａおよびコンデンサ３０３Ｂからなる遅延経路３０３を介して演算増幅器３０４の反転入力端子（−）に接続される。演算増幅器３０４の出力部と非反転入力端子（＋）との間には帰還用の抵抗素子３０４Ａが接続されると共に、この非反転入力端子（＋）は抵抗素子３０４Ｂを介して参照電圧ＶＲＥＦにバイアスされている。これら演算増幅器３０４および抵抗素子３０４Ａ，３０４Ｂは、演算増幅器３０４の反転入力端子（−）に入力される信号に対してヒステリシス特性を有する比較器として機能する。即ち、この比較器は、ハイレベルに遷移する入力信号に対しては、高い入力論理しきい値ＶＴＨを示し、ローレベルに遷移する入力信号に対しては低い入力論理しきい値ＶＴＬを示す。
【０００３】
次に、図９に示す波形図を参照して動作を説明する。
先ず、初期状態において信号ＳＩＮがローレベルにあり、これを入力するインバータ３０１から出力される信号Ｓ３１はハイレベルにある。従って、インバータ３０２により駆動される遅延経路３０３上の信号Ｓ３３がローレベルにあり、これを入力する演算増幅器３０４から出力される信号Ｓ３４はハイレベルにある。この状態から入力信号ＳＩＮがハイレベルに遷移すると、信号Ｓ３１がローレベルに遷移し、信号Ｓ３２がハイレベルに遷移する。この結果、抵抗素子３０３Ａおよび容量素子３０３Ｂで決定される時定数に応じたレートで信号Ｓ３３が上昇を開始する。そして、信号Ｓ３３が、演算増幅器３０４から構成される比較器の入力論理しきい値ＶＴＨを越えると、この演算増幅器３０４から出力される信号Ｓ３４がローレベルに遷移する。
【０００４】
続いて、信号ＳＩＮがローレベルに遷移すると、信号Ｓ３１がハイレベルに遷移し、信号Ｓ３２がローレベルに遷移する。信号Ｓ３２がローレベルに遷移すると、抵抗３０３Ａおよびコンデンサ３０３Ｂで決定される時定数に応じたレートで信号Ｓ３３が降下を開始する。そして、信号Ｓ３３が演算増幅器３０４が構成する比較器の入力論理しきい値ＶＴＬを下回ると、信号Ｓ３４がハイレベルに遷移する。以上のように、入力信号ＳＩＮに対して信号Ｓ３４が遅延経路３０３での遅延時間分だけ遅れて応答する。ただし、遅延経路３０３以外での遅延成分は無視する。
【０００５】
【発明が解決しようとする課題】
ところで、上述の従来技術に係る遅延回路によれば、入力信号ＳＩＮの切り替わりのタイミングによっては、遅延時間が変化するという問題がある。具体的に説明する。入力信号ＳＩＮに対する信号Ｓ３４の遅延時間は、信号Ｓ３３が変化を開始してから演算増幅器３０４が構成する比較器の入力論理しきい値ＶＴＨまたはＶＴＬに到達するまでの時間として与えられる。ここで、信号ＳＩＮが切り替わる前に信号Ｓ３３が予め飽和状態に達しているものとすれば、入力信号ＳＩＮに応答して信号Ｓ３３が変化を開始する際の初期電圧は電源ＶＤＤまたは接地ＶＳＳの電位とされ、入力信号ＳＩＮの切り替わりのタイミングによらず、その初期電圧から入力論理しきい値ＶＴＬまでの電位差が一定となる。この場合、信号Ｓ３３が一定の時定数で一定の電位差分だけ変化するのであるから、遅延時間が一定となる。
【０００６】
これに対し、信号Ｓ３３が飽和していない状態（即ち遷移の途中）で信号ＳＩＮが切り替わると、入力信号ＳＩＮに応答して信号Ｓ３３が新たに変化を開始する際の初期電圧が、入力信号ＳＩＮの切り替わりのタイミングに応じて変動する。このため、信号Ｓ３３の初期電圧から比較器の入力論理しきい値までの電位差が一定とならず、信号Ｓ３３が入力論理しきい値に到達するまでの時間が、信号ＳＩＮの切り替わりのタイミングによって変動し、従って入力信号ＳＩＮに対する信号Ｓ３４の遅延時間が一定とならない。
【０００７】
この発明は、上記事情に鑑みてなされたもので、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能な遅延回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
本発明に係る遅延回路は、入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路（例えば後述するインバータ１０４に相当する構成要素）と、所定の時定数を有する遅延経路（例えば後述する抵抗素子１０５Ａおよび容量素子１０５Ｂとからなる遅延経路に相当する構成要素）と、前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路（例えば後述する演算増幅器１０６、抵抗素子１０６Ａ〜１０６Ｃからなる回路系に相当する構成要素）と、前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御すると共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路（例えば後述する否定的論理和回路１０３を含む回路系に相当する構成要素）と、を備えたことを特徴とする。
また、本発明に係る遅延回路は、前記入力回路の出力状態がハイインピーダンス状態である場合に、前記遅延経路を前記比較回路の入力論理しきい値にバイアスするバイアス回路を備えたことを特徴とする。
【０００９】
この構成によれば、入力信号が遷移すると、この入力信号に応答して制御回路が入力回路の出力状態をローインピーダンス状態に制御し、入力回路から遅延経路上にハイレベルまたはローレベルの信号が出力される。そして、この遅延経路上の信号が、比較回路のヒステリシス特性により定まる振幅を越えると、比較回路の出力が反転し、これを受けて制御回路が入力回路の出力状態をハイインピーダンスに制御する。従って、遅延経路上の信号が比較回路のヒステリシス特性により定まる振幅を越えると、遅延経路上の信号の変化（上昇または降下）が停止し、この信号の振幅が制限され、遅延経路の時定数に応じて遅延時間が一定値をとる。このように、遅延経路上の信号の振幅を小さく制限し、この信号の遷移期間を小さく抑えることにより、この信号が速やかに一定値に到達するようにし、入力信号に応答して遅延経路上の信号が変化を開始する際の開始点の電圧が一定となる期間を拡大している。従って、入力信号の切り替えのタイミングに対する遅延時間の依存性が改善され、遅延時間が一定となる。
【００１０】
また、本発明に係る遅延回路は、前記比較回路が、前記遅延経路を介して入力する信号のハイレベルとローレベルに対する論理しきい値として、前記所定の参照電圧を中心とした一定の振幅の上限値と下限値とをそれぞれ有するものであることを特徴とする。
また、本発明に係る遅延回路は、前記制御回路が、前記入力信号と前記増幅回路の出力信号との排他的論理和を演算し、この演算結果が反映された信号を前記入力回路の出力状態を制御するための信号として出力する排他的論理和回路（例えば後述する排他的論理和回路１０３に相当する構成要素）を含んで構成されたことを特徴とする。
【００１１】
また、本発明に係る遅延回路は、入力信号に応答してハイレベルまたはローレベルを出力する入力回路と、所定の時定数を有する遅延経路と、前記遅延経路を介して前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、前記遅延経路に対して並列接続されたスイッチ回路と、前記入力信号に応答して前記スイッチ回路を開放すると共に前記比較回路の出力信号に応答して前記スイッチ回路を閉成する制御回路と、を備えたことを特徴とする。
また、本発明に係る遅延回路は、前記スイッチ回路が前記遅延経路に含まれる抵抗素子に対して並列接続されることを特徴とする。
また、本発明に係る遅延回路は、前記遅延経路が抵抗素子および容量素子を含んで構成され、前記抵抗素子および容量素子が外付けされた集積回路として構成されたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る遅延回路１００の構成を示す。この遅延回路１００は、半導体基板上に集積回路として構成されたものであるが、後述するように、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂはこの集積回路に対して着脱可能に外付けされている。具体的に構成を説明すると、同図に示すように、インバータ１０１の入力部には入力信号ＳＩＮが供給され、その出力部にはトライステート型のインバータ１０４の入力部が接続される。インバータ１０４は、その出力状態をハイインピーダンス状態またはローインピーダンス状態に制御するための制御端子を有しており、その出力部が外部端子Ｔ１に接続され、上述のインバータ１０１と共にトライステート型の入力回路を構成する。入力信号ＳＩＮは、ハイレベル（論理値「１」）またはローレベル（論理値「０」）の２値をとり得る論理信号である。
【００１３】
また、外部端子Ｔ１と外部端子Ｔ２との間には、抵抗素子１０５Ａが接続され、外部端子Ｔ２と中間電位ＶＤＤ／２との間には容量素子１０５Ｂが、着脱可能なように外付けにより接続されている。これら抵抗素子１０５Ａおよび容量素子１０５Ｂは遅延経路１０５を形成し、この遅延経路１０５は、抵抗素子１０５Ａの抵抗値と容量素子１０５Ｂの容量値とで定まる所定の時定数を有している。外部端子Ｔ２には、正帰還型の演算増幅器１０６の反転入力端子（−）が接続され、この演算増幅器１０６の非反転入力端子（＋）と出力部との間には帰還用の抵抗素子１０６Ａが接続される。また、電源ＶＤＤと接地ＶＳＳとの間には、抵抗素子１０６Ｂと抵抗素子１０６Ｃとが直列接続され、これら抵抗素子の接続点Ｐには、演算増幅器１０６の非反転入力端子（＋）が接続される。
【００１４】
ここで、上述の演算増幅器１０６および抵抗素子１０６Ａ〜１０６Ｃは、遅延経路１０５から反転入力端子（−）に与えられる信号Ｓ１５に対してヒステリシス特性を示す信号Ｓ１６を出力する比較回路（符号なし）を構成する。即ち、この比較回路は、ハイレベルに遷移する信号に対しては、高い入力論理しきい値ＶＴＨを示し、ローレベルに遷移する信号に対しては低い入力論理しきい値ＶＴＬを示す。これら入力論理しきい値ＶＴＨ，ＶＴＬは、抵抗素子１０６Ａ〜１０６Ｃの各抵抗値により設定される。例えば、抵抗素子１０６Ａの抵抗値を９０ｋΩとし、抵抗素子１０６Ｂ，１０６Ｃの各抵抗値を２０ｋΩとした場合、抵抗素子１０６Ｂの抵抗値と抵抗素子１０６Ｃの抵抗値は等しいので、接続点Ｐに現れる電圧は、電源ＶＤＤの２分の１の電圧を中心値として、抵抗素子１０６Ａを介して演算増幅器１０６から出力される信号Ｓ１６のレベルに応じた２値をとる。
【００１５】
より具体的には、信号Ｓ１６がローレベル（ＶＳＳ）であれば、接続点Ｐに現れる電圧は電源ＶＤＤの約４５パーセントとなり、この値が上述の入力論理しきい値ＶＴＬを与える。また、信号Ｓ１６がハイレベル（ＶＤＤ）であれば、接続点Ｐに現れる電圧は電源ＶＤＤの約５５パーセントとなり、この値が上述の入力論理しきい値ＶＴＨを与える。
なお、入力論理しきい値ＶＴＨ，ＶＴＬは、後述するように遅延経路１０５上の信号Ｓ１５の上限値と下限値を与えるものであり、入力信号ＳＩＮの切り替えタイミングに対する遅延時間の依存性や、遅延時間そのものに影響を与える。従って、これらの事項を考慮して抵抗素子１０６Ａ〜１０６Ｃの各抵抗値を設計し、入力論理しきい値ＶＴＨ，ＶＴＬを適切に設定すればよい。
【００１６】
上述のインバータ１０１の出力部にはバッファ１０２の入力部が接続される。このバッファ１０２は、インバータ１０４の出力状態をローインピーダンス状態に制御する際のタイミングを調整するためのものであって、数ナノ秒程度の遅延時間を有している。バッファ１０２の出力部は排他的論理和回路１０３の一方の入力部に接続され、この排他的論理和回路１０３の他方の入力部には上述の演算増幅器１０６の出力部が接続される。これらバッファ１０２および排他的論理和回路１０３は、上述のトライステート型のインバータ１０４の出力状態を制御するための制御回路（符合なし）を構成する。
【００１７】
以下、図２に示す波形図（タイミングチャート）を参照して、この実施の形態１の動作を説明する。
初期状態では、入力信号ＳＩＮがローレベルにあり、容量素子１０５Ｂが電源ＶＤＤの約２分の１の電圧に充電されて信号Ｓ１５が中間レベルにあるものとし、この信号Ｓ１５を入力する演算増幅器１０６から出力される信号Ｓ１６がハイレベルにあるものとする。従って、インバータ１０１から出力される信号Ｓ１１と、バッファ１０２から出力される信号Ｓ１２とが共にハイレベルにあり、信号Ｓ１６がハイレベルにある。また、信号Ｓ１６と信号Ｓ１２を入力する排他的論理和回路１０３から出力される信号Ｓ１３がローレベルにあり、これを制御端子に入力するトライステート型のインバータ１０４の出力状態がハイインピーダンス状態にある。
【００１８】
この初期状態から、時刻ｔ１において、入力信号ＳＩＮがハイレベルに遷移すると、これを受けてインバータ１０１から出力される信号Ｓ１１がローレベルに遷移し、この後、バッファ１０２の遅延時間分（数ナノ秒）だけ遅れて、バッファ１０２から出力される信号Ｓ１２がローレベルに遷移する。これにより、排他的論理和回路１０３から出力される信号Ｓ１３が、信号Ｓ１１に対して概ねバッファ１０２の遅延時間分だけ遅れてハイレベルに遷移し、これを制御端子に入力するインバータ１０４の出力状態がローインピーダンス状態に制御される。この結果、インバータ１０４から出力される信号Ｓ１４が、インバータ１０１から出力されたローレベルの信号Ｓ１１に応答してハイレベルに確定する。
【００１９】
ここで、信号Ｓ１３が信号Ｓ１１に対してバッファ１０２により遅延されているので、信号Ｓ１１が入力信号ＳＩＮに応答してローレベルに遷移する前にインバータ１０４の出力状態がローインピーダンス状態になることはない。従って、インバータ１０４がローインピーダンス状態に制御される際、遷移前の信号Ｓ１１に応答することによる信号Ｓ１４のスパイクが防止される。
なお、図２に示す信号Ｓ１４の波形において、実線区間はインバータ１０４により信号レベルが確定している状態を表し、点線区間は、容量素子１０５Ｂにより信号レベルが保持されている状態を表している。
【００２０】
続いて、信号Ｓ１４がハイレベルに確定すると、この信号Ｓ１４が遅延経路１０５を伝搬し、信号Ｓ１５が中間レベルから遅延経路１０５の時定数に応じたレートで上昇を開始する。そして、ハイレベルに対する演算増幅器１０６の入力論理しきい値ＶＴＨを信号Ｓ１５が上回ると、これに応答して演算増幅器１０６から出力される信号Ｓ１６がローレベルに遷移する。この信号Ｓ１６は、この遅延回路１００の出力信号とされ、入力信号ＳＩＮに対し、インバータ１０１、バッファ１０２、排他的論理和回路１０３、インバータ１０４、遅延経路１０５、演算増幅器１０６での各遅延時間を合算した時間分だけ遅延して信号Ｓ１６が遷移し、入力信号ＳＩＮに対して信号Ｓ１６が一定の遅延時間を有したものとなる。なお、説明の便宜上、遅延経路１０５以外での各遅延時間を無視し、遅延経路１０５での遅延時間が遅延回路１００の遅延時間を与えるものとする。
【００２１】
続いて、信号Ｓ１６がローレベルに遷移すると、この信号Ｓ１６に応答して、排他的論理和回路１０３から出力される信号Ｓ１３がローレベルに遷移する。この結果、インバータ１０４の出力状態がハイインピーダンス状態に制御され、信号Ｓ１４の上昇が入力論理しきい値ＶＴＨ付近で停止する。ここで、インバータ１０４の出力状態がハイインピーダンス状態になると、遅延経路１０５がフローティング状態となり、信号Ｓ１４および信号Ｓ１５の信号レベルは容量素子１０５Ｂにより入力論理しきい値ＶＴＨ付近に保持される。
【００２２】
次に、時刻ｔ２において、入力信号ＳＩＮがハイレベルからローレベルに遷移すると、これに応答して信号Ｓ１１がハイレベルに遷移し、それから数ナノ秒の遅延をもって信号Ｓ１２がハイレベルに遷移する。これにより、排他的論理和回路１０３から出力される信号Ｓ１３が、信号Ｓ１１に対してバッファ１０２の遅延時間分だけ遅れてハイレベルに遷移し、インバータ１０４の出力状態がローインピーダンス状態に制御される。この結果、インバータ１０４から出力される信号Ｓ１４が、インバータ１０１から出力されたハイレベルの信号Ｓ１１に応答してローレベルに確定する。
【００２３】
信号Ｓ１４がローレベルになると、信号Ｓ１５が、入力論理しきい値ＶＴＨ付近から遅延経路１０５の時定数に応じたレートで降下を開始する。即ち、入力論理しきい値ＶＴＨを初期電圧として信号Ｓ１５が変化を開始する。そして、信号Ｓ１５がローレベルに対する入力論理しきい値ＶＴＬを下回ると、これに応答して演算増幅器１０６から出力される信号Ｓ１６がハイレベルに遷移し、排他的論理和回路１０３から出力される信号Ｓ１３がローレベルに遷移する。この結果、インバータ１０４の出力状態がハイインピーダンス状態となり、信号Ｓ１５の降下が入力論理しきい値ＶＴＬ付近で停止する。この後、信号Ｓ１５の信号レベルは容量素子１０５Ｂにより入力論理しきい値ＶＴＬ付近に保持される。
【００２４】
次に、時刻ｔ３で入力信号ＳＩＮがハイレベルに遷移すると、上述の時刻ｔ１での遷移に対する動作と同様の動作を経て、演算増幅器１０６から信号Ｓ１６が出力される。ただし、この場合、信号Ｓ１５が上昇を開始する際の初期電圧は、中間レベルよりも低い入力論理しきい値ＶＴＬ付近であり、入力論理しきい値ＶＴＨ付近で上昇が停止する。従って、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間は、上述の時刻ｔ２での入力信号ＳＩＮの遷移に対する遅延時間にほぼ等しくなる。以後、信号Ｓ１５は、入力信号ＳＩＮに応答して、入力論理しきい値ＶＴＨを上限値とすると共に入力論理しきい値ＶＴＬを下限値として一定の振幅で遷移する。このとき、遅延経路１０５の時定数と信号Ｓ１５の振幅が一定であるから、遅延経路１０５での遅延時間が一定となり、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間が一定となる。よって、入力信号ＳＩＮの切り替わりのタイミングが変化したとしても、信号Ｓ１５が入力論理しきい値ＶＴＨと入力論理しきい値ＶＴＬとを振幅の上限値と下限値とする限り、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間は一定となる。
【００２５】
以上のように、この実施の形態１では、遅延経路１０５の時定数を一定とし、且つこの遅延経路上の信号Ｓ１５の振幅を一定に制限することにより、遅延時間を一定としている。ここで、信号Ｓ１５の振幅を一定に制限することは、遅延経路１０５を構成する容量素子１０５Ｂの充放電量を一定とすることに相当する。従って、信号Ｓ１５の信号レベルが遷移する際の振幅を一定とすれば、容量素子１０５Ｂの充放電時間が一定となり、遅延時間が一定となる。
また、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂを着脱可能に外部端子に外付けしているので、遅延時間の設定を任意に変更することが可能になる。
なお、この実施の形態１では、抵抗素子１０５Ａおよび容量素子１０５Ｂを外付けするものとしているが、これに限定されることなく、その遅延経路１０５の時定数を変更する必要がないのであれば、集積回路として他の構成要素と共に同一基板上に形成してもよい。
【００２６】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
上述の実施の形態１に係る遅延回路によれば、インバータ１０４の出力状態がハイインピーダンス状態に制御された場合、信号Ｓ１５の信号レベルは容量素子１０５Ｂにより保持されるようになっている。しかしながら、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂは外付けされているため、遅延経路１０５はリーク経路が形成されやすい環境下におかれ、信号Ｓ１５の信号レベルが適切に保持されない虞がある。そのような場合、信号の振幅が一定とならず、遅延時間が変動する事態になる。そこで、この実施の形態２では、遅延経路１０５にリーク経路が形成されたとしても、信号Ｓ１５の信号レベルを一定に保持するための構成を提案する。
【００２７】
図３に、この実施の形態２に係る遅延回路の構成を示す。同図において、上述の図１に示す実施の形態１に係る構成要素と共通する要素には同一符号を付す。
この実施の形態２に係る遅延回路は、上述の図１に示す実施の形態１に係る遅延回路１００の構成において、遅延経路１０５をバイアスするためのバイアス回路１２０を更に備えて構成され、このバイアス回路１２０は、インバータ１２０Ａおよび抵抗素子１２０Ｂ，１２０Ｃ，１２０Ｄから構成される。具体的には、インバータ１２０Ａの入力部は、上述の演算増幅器１０６の出力部に接続され、このインバータ１２０Ａの出力部には抵抗素子１２０Ｂの一端が接続される。また、電源ＶＤＤと接地ＶＳＳとの間には、抵抗素子１２０Ｃ，１２０Ｄが直列接続され、これら抵抗素子の接続点Ｑは抵抗素子１２０Ｂの他端に接続されると共に、上述の外部端子Ｔ１を介して遅延経路１０５に接続されている。
【００２８】
ここで、インバータ１２０Ａの駆動能力は演算増幅器１０６と等価に設定され、抵抗素子１２０Ｂ，１２０Ｃ，１２０Ｄは、抵抗素子１０６Ａ，１０６Ｂ，１０６Ｃとそれぞれ等価に設定され、接続点Ｐおよび接続点Ｑにそれぞれ現れる電位は等価な関係にある。即ち、バイアス回路１２０は、演算増幅器１０６の非反転入力端子のバイアス電位と等価な電位で遅延経路１０５をバイアスするように構成される。ただし、抵抗素子１０６Ａを介して接続点Ｐに与えられる信号Ｓ１６と、抵抗素子１２０Ｂを介して接続点Ｑに与えられる信号Ｓ１２０とは、互いに反転関係にあるから、信号Ｓ１６の遷移後に接続点Ｑに現れる電位は、信号Ｓ１６の遷移前に接続点Ｐに現れていた電位と同一になる。
【００２９】
以下、バイアス回路１２０に着目して、この実施の形態２の動作を説明する。
いま、遅延経路１０５上の信号Ｓ１５が入力論理しきい値ＶＴＨに向けて上昇しているものとする。この状態では、信号Ｓ１５が入力論理しきい値ＶＴＨに到達してはいないので、演算増幅器１０６から出力される信号Ｓ１６はハイレベルにある。そして、これを入力するインバータ１２０Ａから出力される信号Ｓ１２０はローレベルにあり、遅延経路１０５をローレベルに駆動しようとする。しかし、インバータ１２０Ａと遅延経路１０５との間には抵抗素子１２０Ｂが存在するため、遅延経路１０５はインバータ１０４から出力される信号Ｓ１４によりハイレベルに駆動され、信号Ｓ１５の信号レベルが上昇を続ける。
【００３０】
そして、信号Ｓ１５が演算増幅器１０６の入力論理しきい値ＶＴＨに到達すると、信号Ｓ１６がローレベルに遷移し、これを受けて、上述したようにインバータ１０４の出力状態がハイインピーダンス状態に制御され、信号Ｓ１５の上昇が入力論理しきい値ＶＴＨ付近で停止する。ここで、信号Ｓ１５が入力論理しきい値ＶＴＨに到達すると、信号Ｓ１６がローレベルに遷移する結果、接続点Ｐの電位が低い入力論理しきい値ＶＴＬに遷移するが、信号Ｓ１２０は逆にハイレベルに遷移するので、接続点Ｑの電位は、信号Ｓ１６が遷移する前の接続点Ｐの電位、即ち入力論理しきい値ＶＴＨに等しくなる。
【００３１】
従って、インバータ１０４の出力状態がハイインピーダンス状態に制御された後は、バイアス回路１２０により遅延経路１０５が入力論理しきい値ＶＴＨにバイアスされる。このため、遅延経路１０５にリーク経路が形成されたとしても、バイアス回路１２０によりリーク分が補償されるため、遅延経路１０５上の信号Ｓ１５が入力論理しきい値ＶＴＨ付近に一定に維持される。
なお、入力信号ＳＩＮに応答して信号Ｓ１５が降下して入力論理しきい値ＶＴＬに到達した場合には、バイアス回路１２０により遅延経路１０５が入力論理しきい値ＶＴＬにバイアスされ、従って信号Ｓ１５が入力論理しきい値ＶＴＬ付近に維持される。
以上の説明から理解されるように、この実施の形態２によれば、遅延経路１０５を構成する抵抗素子１０５Ａおよび容量素子１０５Ｂを外付けしたとしても、リーク経路の影響を受けることなく、遅延時間を一定に保つことが可能になる。
【００３２】
（実施の形態３）
以下、この発明の実施の形態３を説明する。
上述の実施の形態１、２では、遅延経路１０５上の信号Ｓ１５の振幅を、演算増幅器１０６の入力論理しきい値ＶＴＨと入力論理しきい値ＶＴＬとで制限するものとしたが、この実施の形態３では、遅延経路上の信号が入力論理しきい値ＶＴＨ，ＶＴＬに到達した後に、この遅延経路上の信号を強制的に電源ＶＤＤまたは接地ＶＳＳのレベルにまでフルスイングさせる。これにより、遅延経路上の信号の遷移の開始点から演算増幅器の入力論理しきい値までの振幅を一定とし、遅延時間を一定とする。
【００３３】
図４に、この実施の形態３に係る遅延回路２００の構成を示す。同図において、図１に示す実施の形態１に係る構成要素と共通する要素には同一符号を付す。同図に示すように、この遅延回路２００は、図１に示す構成において、インバータ１０１、バッファ１０２、排他的論理和回路１０３、演算増幅器１０６、抵抗１０６Ａ〜１０６Ｃ、トライステート型インバータ１０４に代えて、バッファ２０１，２０２、コンパレータ２０６、スイッチ２０７、排他的論理和回路２０８を備えて構成される。
【００３４】
具体的に構成を説明すると、バッファ２０１の入力部には入力信号ＳＩＮが供給され、このバッファ２０１の出力部には、バッファ２０２が接続される。これらバッファ２０１およびバッファ２０２は、入力信号ＳＩＮに応答してハイレベルまたはローレベルを出力する入力回路（符号なし）として機能する。外部端子Ｔ１にはバッファ２０２の出力部が接続され、この外部端子Ｔ１と外部端子Ｔ２との間には、抵抗素子１０５Ａおよび容量素子１０５Ｂからなる遅延経路１０５が、着脱可能なように外付けにより接続されている。また、バッファ２０２の出力部とコンパレータ２０６の反転入力端子との間にはスイッチ２０７が接続され、このスイッチ２０７は、遅延経路１０５に対して並列接続されている。
【００３５】
また、外部端子Ｔ２にはコンパレータ２０６の反転入力端子が接続され、このコンパレータ２０６の非反転入力端子には、参照電圧ＶＲＥＦとして電源ＶＤＤの２分の１の電圧が印加されている。このコンパレータ２０６から出力される信号Ｓ２６が、この遅延回路２００の出力信号とされる。コンパレータ２０６の出力部には、排他的論理和回路２０６の一方の入力部が接続され、この排他的論理和回路２０６の他方の入力部には上述のバッファ２０１の出力部が接続される。排他的論理和回路２０６は、スイッチ２０７を開閉制御するための制御回路として機能するものであって、この排他的論理和回路２０６から出力される信号Ｓ２８は上述のスイッチ２０７の開閉を制御するための信号とされる。
【００３６】
以下、図５に示す波形図を参照しながら、この実施の形態３に係る遅延回路の動作を説明する。
初期状態では、入力信号ＳＩＮがローレベルにあるものとする。この場合、バッファ２０１から出力される信号Ｓ２１がローレベルにあり、バッファ２０２から出力される信号Ｓ２２がローレベルにある。また、信号Ｓ２２がローレベルであるから、遅延経路１０５上の信号Ｓ２５もローレベルにあり、この信号Ｓ２５を受けてコンパレータ２０６から出力される信号Ｓ２６がハイレベルにある。さらに、信号Ｓ２６と信号Ｓ２１を入力する排他的論理和回路２０８から出力される信号Ｓ２８がハイレベルにあり、この信号Ｓ２８が供給されるスイッチ２０７が閉成状態にある。
【００３７】
この初期状態から、時刻ｔ２１において、入力信号ＳＩＮがハイレベルに遷移すると、これを受けてバッファ２０１から出力される信号Ｓ２１がハイレベルに遷移する。このとき、コンパレータ２０６から出力される信号Ｓ２６は、まだハイレベルにあるので、信号Ｓ２１を受けて排他的論理和回路２０８から出力される信号Ｓ２８がローレベルに遷移し、スイッチ２０７が開放状態となる。また、ハイレベルに遷移した信号Ｓ２１を受けて、バッファ２０２から出力される信号Ｓ２２がハイレベルに遷移する。
【００３８】
ここで、スイッチ２０７は開放状態にあるから、信号Ｓ２２がハイレベルになると、遅延経路１０５上の信号Ｓ２５が、抵抗素子１０５Ａおよび容量素子１０５Ｂにより定まる時定数に応じたレートで上昇を開始し、信号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コンパレータ２０６から出力される信号Ｓ２６がローレベルに遷移する。即ち、信号Ｓ２２がハイレベルに遷移してから一定時間を経て信号Ｓ２５が参照電圧ＶＲＥＦに到達する。よって、入力信号ＳＩＮに対し、バッファ２０１，２０２、遅延経路１０５、およびコンパレータ２０６での各遅延時間を合算した時間分だけ遅延して信号Ｓ２６が遷移し、入力信号ＳＩＮに対して信号Ｓ２６が一定の遅延時間を有したものとなる。なお、遅延経路１０５以外での遅延時間を無視し、遅延経路１０５での遅延時間が遅延回路２００の遅延時間を与えるものとする。
【００３９】
また、信号Ｓ２６がローレベルに遷移すると、信号Ｓ２１が既にハイレベルにあるから、これら信号２１および信号Ｓ２６を入力する排他的論理和回路２０９から出力される信号Ｓ２８がハイレベルに遷移し、スイッチ２０７が閉成状態に制御される。この結果、遅延経路１０５の抵抗素子１０５Ａの両端がスイッチ２０７により短絡され、バッファ２０２から出力される信号Ｓ２２が、遅延経路１０５上の信号Ｓ２５としてそのまま現れる。従って、信号Ｓ２５が速やかに電源ＶＤＤにまで到達し、フルスイングした状態となる。
【００４０】
次に、時刻ｔ２２において入力信号ＳＩＮがローレベルに遷移すると、信号Ｓ２１がローレベルに遷移する。このとき、コンパレータ２０６から出力される信号Ｓ２６がローレベルにあるので、これら信号Ｓ２１および信号Ｓ２６を入力する排他的論理和回路２０８から出力される信号Ｓ２８がローレベルに遷移し、スイッチ２０７が開成状態に制御される。また、信号Ｓ２１がローレベルになると、これを受けて信号Ｓ２２がローレベルに遷移する。スイッチ２０７は開成状態にあるので、信号Ｓ２２がローレベルになると、遅延経路１０５上の信号Ｓ２５が、この遅延経路１０５の時定数で定まるレートで電源ＶＤＤから降下を開始する。そして、信号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コンパレータ２０６から出力される信号Ｓ２６がハイレベルに遷移する。即ち、信号ＳＩＮに対して信号Ｓ２６が一定時間だけ遅延してハイレベルになる。
【００４１】
上述の説明から理解されるように、この実施の形態３では、遅延経路１０５上の信号Ｓ２５が参照電圧ＶＲＥＦに到達して信号Ｓ２６が遷移した後にスイッチ２０７を閉成させ、これにより信号Ｓ２５をフルスイングさせている。このように信号Ｓ２５がフルスイングした状態（即ち信号Ｓ２５が電源ＶＤＤまたは接地ＶＳＳに到達した状態）にあれば、入力信号ＳＩＮがどのようなタイミングで遷移しようとも、信号Ｓ２５の変化（上昇または降下）の開始点は一定となり、信号Ｓ２５が参照電圧ＶＲＥＦに到達するまでの振幅が一定となる。しかも、遅延経路１０５の時定数は一定である。従って、入力信号ＳＩＮの切り替えタイミングによらず、入力信号ＳＩＮに対する信号Ｓ２６の遅延時間が一定となる。
【００４２】
（適用例）
以下、上述の各実施の形態に係る遅延回路をＤ級増幅器に適用した例を説明する。図６に、Ｄ級増幅器の９００構成を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号の発生源であり、Ｄ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、信号原ＳＩＧが発生する音楽信号を大振幅のパルス信号に変換して電力増幅するいわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、およびｎ型のパワーＭＯＳトランジスタ９０４，９０５から構成される。
【００４３】
ここで、入力段９０１は、信号原ＳＩＧからの音楽信号を変調回路９０２に適合する波形に変換するものである。変調回路９０２は、入力段９０１から出力されたアナログ信号をパルス信号に変換するものであって、アナログ信号の情報成分をパルス幅に反映させてＰＷＭ変調を行う。駆動回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用の１対のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものである。パワーＭＯＳトランジスタ９０４は、高電源ＰＶ（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、電力増幅されたパルス信号のハイレベルを出力するためのものである。パワーＭＯＳトランジスタ９０５は、低電源ＭＶ（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、電力増幅されたパルス信号のローレベルを出力するためのものである。出力端子ＴＯは、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子に接続される。
【００４４】
ここで、駆動回路９０３は、高電源ＰＶ側に接続されたパワーＭＯＳトランジスタ９０４の導通を制御するためのハイサイドドライバと、低電源ＭＶ側に接続されたパワーＭＯＳトランジスタ９０５の導通を制御するためのローサイドドライバとを内蔵する。これらハイサイドドライバおよびローサイドドライバは、パワーＭＯＳトランジスタ９０４，９０５の各ソース電圧を基準とした内部電源を備えており、これにより、大振幅のパルス信号を出力するパワーＭＯＳトランジスタ９０４，９０５の導通状態を、通常電源の振幅を有する信号により制御することを可能としている。
【００４５】
このＤ級増幅器９００の動作を説明すると、信号源ＳＩＧが発生した音楽信号が、入力段９０１および変調回路９０２を経てパルス信号に変換される。このとき、変調回路９０２は、パルス幅変調により音楽信号の振幅をパルス幅に反映させる。駆動回路９０３は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、電力増幅されたアナログ量の音楽信号となってスピーカＳＰＫに供給される。
【００４６】
ところで、上述のＤ級増幅器９００によれば、駆動回路９０３がパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御することにより、出力端子ＴＯに電力増幅されたパルス信号を出力するが、これら１対のパワーＭＯＳトランジスタが同時に導通状態になると高電源ＰＶから低電源ＭＶに大電流が流れ、誤動作や故障の原因となる。そこで、一般に、駆動回路９０３がパワーＭＯＳトランジスタ９０４，９０５の導通状態を切り替える際に双方のパワーＭＯＳトランジスタが非導通状態となる期間（以下、デッドタイムと称す）を設け、双方のトランジスタを一旦非導通状態に制御した後、変調回路９０２から入力するパルス信号に応じて何れか一方を導通させるようになっている。
【００４７】
ここで、デッドタイムは駆動回路９０３に内蔵された遅延回路により生成される。図７に、上述の実施の形態１に係る遅延回路１００が適用された駆動回路９０３の構成の一部を示す。同図に示すように、駆動回路９０３は、遅延回路１００、信号生成回路１１０、および図示しないハイサイドドライバ／ローサイドドライバから構成される。遅延回路１００の入力信号ＳＩＮとして、変調回路９０２から出力されるパルス信号が与えられる。
ここで、信号生成回路１１０は、遅延回路１００から出力される信号Ｓ１６からハイサイドドライバおよびローサイドドライバを駆動するための差動信号ＨＩＮ，ＨＩＰおよび差動信号ＬＯＮ，ＬＯＰを生成するものであり、負論理入力型論理積回路（否定的論理和回路）１０７、バッファ１０７Ａ、インバータ１０７Ｂ、バッファ１０７Ｃ、論理積回路１０８、バッファ１０８Ａ、インバータ１０８Ｂ，バッファ１０８Ｃから構成される。
【００４８】
動作を説明する。上述の入力信号ＳＩＮ（変調回路９０２からのパルス信号）がハイレベルに遷移すると、信号Ｓ１２がローレベルに遷移し、これを入力する論理積回路１０８から出力される信号Ｓ１８がローレベルに遷移する。即ち、入力信号ＳＩＮがハイレベルに遷移すると、初期状態でそれぞれローレベルおよびハイレベルにあった信号Ｓ１７および信号Ｓ１８が、共にローレベルとなる。このとき、差動信号ＨＩＰ／ＨＩＮがローレベル／ハイレベルとなり、これを入力するハイサイドドライバがパワーＭＯＳトランジスタ９０４を非導通状態に制御する。一方の差動信号ＬＯＰ／ＬＯＮもローレベル／ハイレベルとなり、これを入力するローサイドドライバがパワーＭＯＳトランジスタ９０５を非導通状態に制御する。これにより、出力段の１対のパワーＭＯＳトランジスタが共に非導通状態となり、貫通電流の発生が防止される。
【００４９】
この後、遅延回路１００による一定の遅延時間を経て信号Ｓ１６がローレベルに遷移すると、これを受けて負論理入力型論理積回路１０７から出力される信号Ｓ１７がハイレベルに遷移し、信号Ｓ１７，Ｓ１８がそれぞれハイレベルおよびローレベルとなる。これにより、差動信号ＨＩＰ／ＨＩＮがハイレベル／ローレベルとなり、これを入力するハイサイドドライバがパワーＭＯＳトランジスタ９０４を導通させる。これにより、出力端子ＴＯにハイレベルが出力される。以降、入力信号ＳＩＮに応じて、デッドタイムを挟んでパワーＭＯＳトランジスタ９０４，９０５が交互に導通し、大振幅のパルス信号が出力される。このパルス信号はインダクタＬおよびコンデンサＣからなるローパスフィルタによりアナログ信号とされてスピーカＳＰＫを駆動する。
なお、上述の適用例では、実施の形態１に係る遅延回路を用いたが、実施の形態２，３に係る遅延回路を用いてもよい。
【００５０】
【発明の効果】
以上説明したように、請求項１ないし請求項３に記載された発明によれば、遅延経路上の信号の振幅を一定に制限するように構成したので、入力信号の切り替わりのタイミングによって遅延経路上の信号の変化の開始点が変動することがなくなる。従って、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能になる。
また、請求項４に記載された発明によれば、遅延経路上の信号の振幅をフルスイングさせるように構成したので、同様に、遅延経路上の信号の変化の開始点が変動することがなくなり、従って、入力信号の切り替わりのタイミングに依存することなく、遅延時間を一定とすることが可能になる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る遅延回路の構成を示す回路図である。
【図２】 この発明の実施の形態１に係る遅延回路の動作を説明するための波形図である。
【図３】 この発明の実施の形態２に係る遅延回路の構成を示す回路図である。
【図４】 この発明の実施の形態３に係る遅延回路の構成を示す回路図である。
【図５】 この発明の実施の形態３に係る遅延回路の動作を説明するための波形図である。
【図６】 この発明の実施の形態に係る遅延回路の適用例を説明するためのＤ級増幅器の構成を示す図である。
【図７】 この発明の実施の形態に係る遅延回路が適用された駆動回路の構成の一部を示す図である。
【図８】 従来技術に係る遅延回路の構成例を示す回路図である。
【図９】 従来技術の係る遅延回路の動作を説明するための波形図である。
【符号の説明】
１０１，１０７Ｂ，１０８Ｂ；インバータ、１０２，１０７Ａ，１０７Ｃ，１０８Ａ，１０８Ｃ；バッファ、１０３；排他的論理和回路、１０４；インバータ（トライステート型）、１０５；遅延経路、１０５Ａ，１０６Ａ，１０６Ｂ，１０６Ｃ；抵抗素子、１０５Ｂ；容量素子、１０６；演算増幅器、１０７；負論理入力型論理積回路、１１０；信号生成回路、１２０；バイアス回路、１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ；抵抗素子、２０１，２０２；バッファ、２０６；演算増幅器、２０７；スイッチ、２０８；排他的論理和回路、Ｔ１，Ｔ２；外部端子。
Claims (9)
- 入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路と、
抵抗素子および容量素子を含んで構成され、所定の時定数を有する遅延経路と、
前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御すると共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路と、
前記入力回路の出力状態がハイインピーダンス状態である場合に、前記遅延経路を前記比較回路の入力論理しきい値にバイアスするバイアス回路と、
を備えたことを特徴とする遅延回路。 - 前記比較回路が、前記遅延経路を介して入力する信号のハイレベルとローレベルに対する論理しきい値として、前記所定の参照電圧を中心とした一定の振幅の上限値と下限値とをそれぞれ有するものであることを特徴とする請求項１に記載された遅延回路。
- 前記制御回路が、
前記入力信号と前記増幅回路の出力信号との排他的論理和を演算し、この演算結果が反映された信号を前記入力回路の出力状態を制御するための信号として出力する排他的論理和回路を含んで構成されたことを特徴とする請求項１に記載された遅延回路。 - 入力信号に応答してハイレベルまたはローレベルを出力する入力回路と、
抵抗素子および容量素子を含んで構成され、所定の時定数を有する遅延経路と、
前記遅延経路を介して前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記遅延経路に含まれる抵抗素子に対して並列接続されたスイッチ回路と、
前記入力信号に応答して前記スイッチ回路を開放すると共に前記比較回路の出力信号に応答して前記スイッチ回路を閉成する制御回路と、
を備えたことを特徴とする遅延回路。 - 前記抵抗素子および容量素子が外付けされた集積回路として構成されたことを特徴とする請求項１ないし請求項４の何れか１項に記載された遅延回路。
- 入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路と、
所定の時定数を有する遅延経路と、
前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御すると共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路と、
を備え、
前記制御回路が、
前記入力信号と前記増幅回路の出力信号との排他的論理和を演算し、この演算結果が反映された信号を前記入力回路の出力状態を制御するための信号として出力する排他的論理和回路を含んで構成された遅延回路。 - 入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路と、
所定の時定数を有する遅延経路と、
前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御する と共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路と、
を備え、
前記遅延経路が抵抗素子および容量素子を含んで構成され、前記抵抗素子および容量素子が外付けされた集積回路として構成された遅延回路。 - 入力信号に応答してハイレベルまたはローレベルを出力するトライステート型の入力回路と、
所定の時定数を有する遅延経路と、
前記遅延経路を介して、前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記入力信号に応答して前記入力回路の出力状態をローインピーダンス状態に制御すると共に前記比較回路の出力信号に応答して前記入力回路の出力状態をハイインピーダンス状態に制御する制御回路と、
を備え、
前記比較回路が、前記遅延経路を介して入力する信号のハイレベルとローレベルに対する論理しきい値として、前記所定の参照電圧を中心とした一定の振幅の上限値と下限値とをそれぞれ有し、
前記遅延経路が抵抗素子および容量素子を含んで構成され、前記抵抗素子および容量素子が外付けされた集積回路として構成された遅延回路。 - 入力信号に応答してハイレベルまたはローレベルを出力する入力回路と、
所定の時定数を有する遅延経路と、
前記遅延経路を介して前記入力回路から出力された信号を入力し、該信号に対して所定のヒステリシス特性を示す信号を出力する比較回路と、
前記遅延経路に対して並列接続されたスイッチ回路と、
前記入力信号に応答して前記スイッチ回路を開放すると共に前記比較回路の出力信号に応答して前記スイッチ回路を閉成する制御回路と、
を備え、
前記遅延経路が抵抗素子および容量素子を含んで構成され、前記抵抗素子および容量素子が外付けされた集積回路として構成された遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143571A JP3818216B2 (ja) | 2002-05-17 | 2002-05-17 | 遅延回路 |
| US10/439,492 US6903577B2 (en) | 2002-05-17 | 2003-05-16 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143571A JP3818216B2 (ja) | 2002-05-17 | 2002-05-17 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332897A JP2003332897A (ja) | 2003-11-21 |
| JP3818216B2 true JP3818216B2 (ja) | 2006-09-06 |
Family
ID=29703541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002143571A Expired - Fee Related JP3818216B2 (ja) | 2002-05-17 | 2002-05-17 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6903577B2 (ja) |
| JP (1) | JP3818216B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8112973B2 (en) * | 2002-10-04 | 2012-02-14 | Ethicon, Inc. | Method of making a packaged antimicrobial suture |
| WO2009090801A1 (ja) | 2008-01-15 | 2009-07-23 | Nagasaki University, National University Corporation | 周波数検出装置、周波数検出方法、電気回路制御装置、電気回路制御方法、遅延回路および遅延回路システム |
| JP2019012944A (ja) * | 2017-06-30 | 2019-01-24 | 株式会社デンソー | クロック信号生成回路 |
| WO2022190168A1 (ja) * | 2021-03-08 | 2022-09-15 | 三菱電機株式会社 | 信号絶縁回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233617A (en) * | 1990-04-13 | 1993-08-03 | Vlsi Technology, Inc. | Asynchronous latch circuit and register |
| US5095233A (en) * | 1991-02-14 | 1992-03-10 | Motorola, Inc. | Digital delay line with inverter tap resolution |
| US5553070A (en) * | 1994-09-13 | 1996-09-03 | Riley; Robert E. | Data link module for time division multiplexing control systems |
| US6836127B2 (en) * | 2001-07-27 | 2004-12-28 | Hewlett-Packard Development Company, L.P. | Dual switching reference voltages |
| US6747500B2 (en) * | 2001-10-19 | 2004-06-08 | Mitutoyo Corporation | Compact delay circuit for CMOS integrated circuits used in low voltage low power devices |
| JP4021693B2 (ja) * | 2002-03-26 | 2007-12-12 | 富士通株式会社 | 半導体集積回路 |
| US6842044B1 (en) * | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
-
2002
- 2002-05-17 JP JP2002143571A patent/JP3818216B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-16 US US10/439,492 patent/US6903577B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6903577B2 (en) | 2005-06-07 |
| JP2003332897A (ja) | 2003-11-21 |
| US20040032704A1 (en) | 2004-02-19 |
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Legal Events
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|
| A977 | Report on retrieval |
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|
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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