JP2003332897A

JP2003332897A - 遅延回路

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Publication number: JP2003332897A
Application number: JP2002143571A
Authority: JP
Inventors: Nobuaki Tsuji; 信昭辻; Masao Noro; 正夫野呂; Kunihiko Mitsuoka; 久仁彦密岡; Yasuhiko Sekimoto; 康彦関本; Masazo Hirano; 雅三平野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-05-17
Filing date: 2002-05-17
Publication date: 2003-11-21
Anticipated expiration: 2022-05-17
Also published as: US20040032704A1; JP3818216B2; US6903577B2

Abstract

(57)【要約】【課題】入力信号の切り替わりのタイミングに依存す
ることなく、遅延時間を一定とすることが可能な遅延回
路を提供すること。【解決手段】入力信号ＳＩＮは、インバータ１０１に
より反転されてトライステート型のインバータ１０４に
入力される。このインバータ１０４の出力部は遅延経路
１０５を介して演算増幅器１０６の入力部に接続され、
この演算増幅器１０６は入力する信号に対してヒステリ
シス特性を有している。排他的論理和回路１０３は、入
力信号ＳＩＮを反転して得られる信号Ｓ１１を受けてイ
ンバータ１０４の出力状態をローインピーダンス状態に
制御すると共に、演算増幅器１０６から出力される信号
Ｓ１６を受けてインバータ１０４の出力状態をハイイン
ピーダンス状態に制御する。これにより、信号Ｓ１５の
振幅が演算増幅器１０６のヒステリシス特性に応じて一
定に制限され、遅延時間が一定となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、信号を一定時間
だけ遅延させる遅延回路に関し、特に抵抗素子と容量素
子とで定まる時定数に応じた遅延時間を得るための回路
技術に関する。

【０００２】

【従来の技術】図８に、従来技術に係る遅延回路の構成
例を示す。同図において、入力信号ＳＩＮはインバータ
３０１の入力部に与えられ、このインバータ３０１の出
力部にはインバータ３０２の入力部が接続される。イン
バータ３０２の出力部は抵抗３０３Ａおよびコンデンサ
３０３Ｂからなる遅延経路３０３を介して演算増幅器３
０４の反転入力端子（−）に接続される。演算増幅器３
０４の出力部と非反転入力端子（＋）との間には帰還用
の抵抗素子３０４Ａが接続されると共に、この非反転入
力端子（＋）は抵抗素子３０４Ｂを介して参照電圧ＶＲ
ＥＦにバイアスされている。これら演算増幅器３０４お
よび抵抗素子３０４Ａ，３０４Ｂは、演算増幅器３０４
の反転入力端子（−）に入力される信号に対してヒステ
リシス特性を有する比較器として機能する。即ち、この
比較器は、ハイレベルに遷移する入力信号に対しては、
高い入力論理しきい値ＶＴＨを示し、ローレベルに遷移
する入力信号に対しては低い入力論理しきい値ＶＴＬを
示す。

【０００３】次に、図９に示す波形図を参照して動作を
説明する。先ず、初期状態において信号ＳＩＮがローレ
ベルにあり、これを入力するインバータ３０１から出力
される信号Ｓ３１はハイレベルにある。従って、インバ
ータ３０２により駆動される遅延経路３０３上の信号Ｓ
３３がローレベルにあり、これを入力する演算増幅器３
０４から出力される信号Ｓ３４はハイレベルにある。こ
の状態から入力信号ＳＩＮがハイレベルに遷移すると、
信号Ｓ３１がローレベルに遷移し、信号Ｓ３２がハイレ
ベルに遷移する。この結果、抵抗素子３０３Ａおよび容
量素子３０３Ｂで決定される時定数に応じたレートで信
号Ｓ３３が上昇を開始する。そして、信号Ｓ３３が、演
算増幅器３０４から構成される比較器の入力論理しきい
値ＶＴＨを越えると、この演算増幅器３０４から出力さ
れる信号Ｓ３４がローレベルに遷移する。

【０００４】続いて、信号ＳＩＮがローレベルに遷移す
ると、信号Ｓ３１がハイレベルに遷移し、信号Ｓ３２が
ローレベルに遷移する。信号Ｓ３２がローレベルに遷移
すると、抵抗３０３Ａおよびコンデンサ３０３Ｂで決定
される時定数に応じたレートで信号Ｓ３３が降下を開始
する。そして、信号Ｓ３３が演算増幅器３０４が構成す
る比較器の入力論理しきい値ＶＴＬを下回ると、信号Ｓ
３４がハイレベルに遷移する。以上のように、入力信号
ＳＩＮに対して信号Ｓ３４が遅延経路３０３での遅延時
間分だけ遅れて応答する。ただし、遅延経路３０３以外
での遅延成分は無視する。

【０００５】

【発明が解決しようとする課題】ところで、上述の従来
技術に係る遅延回路によれば、入力信号ＳＩＮの切り替
わりのタイミングによっては、遅延時間が変化するとい
う問題がある。具体的に説明する。入力信号ＳＩＮに対
する信号Ｓ３４の遅延時間は、信号Ｓ３３が変化を開始
してから演算増幅器３０４が構成する比較器の入力論理
しきい値ＶＴＨまたはＶＴＬに到達するまでの時間とし
て与えられる。ここで、信号ＳＩＮが切り替わる前に信
号Ｓ３３が予め飽和状態に達しているものとすれば、入
力信号ＳＩＮに応答して信号Ｓ３３が変化を開始する際
の初期電圧は電源ＶＤＤまたは接地ＶＳＳの電位とさ
れ、入力信号ＳＩＮの切り替わりのタイミングによら
ず、その初期電圧から入力論理しきい値ＶＴＬまでの電
位差が一定となる。この場合、信号Ｓ３３が一定の時定
数で一定の電位差分だけ変化するのであるから、遅延時
間が一定となる。

【０００６】これに対し、信号Ｓ３３が飽和していない
状態（即ち遷移の途中）で信号ＳＩＮが切り替わると、
入力信号ＳＩＮに応答して信号Ｓ３３が新たに変化を開
始する際の初期電圧が、入力信号ＳＩＮの切り替わりの
タイミングに応じて変動する。このため、信号Ｓ３３の
初期電圧から比較器の入力論理しきい値までの電位差が
一定とならず、信号Ｓ３３が入力論理しきい値に到達す
るまでの時間が、信号ＳＩＮの切り替わりのタイミング
によって変動し、従って入力信号ＳＩＮに対する信号Ｓ
３４の遅延時間が一定とならない。

【０００７】この発明は、上記事情に鑑みてなされたも
ので、入力信号の切り替わりのタイミングに依存するこ
となく、遅延時間を一定とすることが可能な遅延回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。請求項１に記載さ
れた発明に係る遅延回路は、入力信号に応答してハイレ
ベルまたはローレベルを出力するトライステート型の入
力回路（例えば後述するインバータ１０４に相当する構
成要素）と、所定の時定数を有する遅延経路（例えば後
述する抵抗素子１０５Ａおよび容量素子１０５Ｂとから
なる遅延経路に相当する構成要素）と、前記遅延経路を
介して、前記入力回路から出力された信号を入力し、該
信号に対して所定のヒステリシス特性を示す信号を出力
する比較回路（例えば後述する演算増幅器１０６、抵抗
素子１０６Ａ〜１０６Ｃからなる回路系に相当する構成
要素）と、前記入力信号に応答して前記入力回路の出力
状態をローインピーダンス状態に制御すると共に前記比
較回路の出力信号に応答して前記入力回路の出力状態を
ハイインピーダンス状態に制御する制御回路（例えば後
述する否定的論理和回路１０３を含む回路系に相当する
構成要素）と、を備えたことを特徴とする。

【０００９】この構成によれば、入力信号が遷移する
と、この入力信号に応答して制御回路が入力回路の出力
状態をローインピーダンス状態に制御し、入力回路から
遅延経路上にハイレベルまたはローレベルの信号が出力
される。そして、この遅延経路上の信号が、比較回路の
ヒステリシス特性により定まる振幅を越えると、比較回
路の出力が反転し、これを受けて制御回路が入力回路の
出力状態をハイインピーダンスに制御する。従って、遅
延経路上の信号が比較回路のヒステリシス特性により定
まる振幅を越えると、遅延経路上の信号の変化（上昇ま
たは降下）が停止し、この信号の振幅が制限され、遅延
経路の時定数に応じて遅延時間が一定値をとる。このよ
うに、遅延経路上の信号の振幅を小さく制限し、この信
号の遷移期間を小さく抑えることにより、この信号が速
やかに一定値に到達するようにし、入力信号に応答して
遅延経路上の信号が変化を開始する際の開始点の電圧が
一定となる期間を拡大している。従って、入力信号の切
り替えのタイミングに対する遅延時間の依存性が改善さ
れ、遅延時間が一定となる。

【００１０】請求項２に記載された発明は、請求項１に
記載された遅延回路において、前記比較回路が、前記遅
延経路を介して入力する信号のハイレベルとローレベル
に対する論理しきい値として、前記所定の参照電圧を中
心とした一定の振幅の上限値と下限値とをそれぞれ有す
るものであることを特徴とする。請求項３に記載された
発明は、請求項１に記載された遅延回路において、前記
制御回路が、前記入力信号と前記増幅回路の出力信号と
の排他的論理和を演算し、この演算結果が反映された信
号を前記入力回路の出力状態を制御するための信号とし
て出力する排他的論理和回路（例えば後述する否定的論
理和回路１０３に相当する構成要素）を含んで構成され
たことを特徴とする。

【００１１】請求項４に記載された発明は、入力信号に
応答してハイレベルまたはローレベルを出力する入力回
路と、所定の時定数を有する遅延経路と、前記遅延経路
を介して前記入力回路から出力された信号を入力し、該
信号に対して所定のヒステリシス特性を示す信号を出力
する比較回路と、前記遅延経路に対して並列接続された
スイッチ回路と、前記入力信号に応答して前記スイッチ
回路を開放すると共に前記比較回路の出力信号に応答し
て前記スイッチ回路を閉成する制御回路と、を備えたこ
とを特徴とする。請求項５に記載された発明は、請求項
１ないし請求項４の何れか１項に記載された遅延回路に
おいて、前記遅延経路が抵抗素子および容量素子を含ん
で構成され、前記抵抗素子および容量素子が外付けされ
た集積回路として構成されたことを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。（実施の形態１）図１に、この発明の実施の形態１に係
る遅延回路１００の構成を示す。この遅延回路１００
は、半導体基板上に集積回路として構成されたものであ
るが、後述するように、遅延経路１０５を構成する抵抗
素子１０５Ａおよび容量素子１０５Ｂはこの集積回路に
対して着脱可能に外付けされている。具体的に構成を説
明すると、同図に示すように、インバータ１０１の入力
部には入力信号ＳＩＮが供給され、その出力部にはトラ
イステート型のインバータ１０４の入力部が接続され
る。インバータ１０４は、その出力状態をハイインピー
ダンス状態またはローインピーダンス状態に制御するた
めの制御端子を有しており、その出力部が外部端子Ｔ１
に接続され、上述のインバータ１０１と共にトライステ
ート型の入力回路を構成する。入力信号ＳＩＮは、ハイ
レベル（論理値「１」）またはローレベル（論理値
「０」）の２値をとり得る論理信号である。

【００１３】また、外部端子Ｔ１と外部端子Ｔ２との間
には、抵抗素子１０５Ａが接続され、外部端子Ｔ２と中
間電位ＶＤＤ／２との間には容量素子１０５Ｂが、着脱
可能なように外付けにより接続されている。これら抵抗
素子１０５Ａおよび容量素子１０５Ｂは遅延経路１０５
を形成し、この遅延経路１０５は、抵抗素子１０５Ａの
抵抗値と容量素子１０５Ｂの容量値とで定まる所定の時
定数を有している。外部端子Ｔ２には、正帰還型の演算
増幅器１０６の反転入力端子（−）が接続され、この演
算増幅器１０６の非反転入力端子（＋）と出力部との間
には帰還用の抵抗素子１０６Ａが接続される。また、電
源ＶＤＤと接地ＶＳＳとの間には、抵抗素子１０６Ｂと
抵抗素子１０６Ｃとが直列接続され、これら抵抗素子の
接続点Ｐには、演算増幅器１０６の非反転入力端子
（＋）が接続される。

【００１４】ここで、上述の演算増幅器１０６および抵
抗素子１０６Ａ〜１０６Ｃは、遅延経路１０５から反転
入力端子（−）に与えられる信号Ｓ１５に対してヒステ
リシス特性を示す信号Ｓ１６を出力する比較回路（符号
なし）を構成する。即ち、この比較回路は、ハイレベル
に遷移する信号に対しては、高い入力論理しきい値ＶＴ
Ｈを示し、ローレベルに遷移する信号に対しては低い入
力論理しきい値ＶＴＬを示す。これら入力論理しきい値
ＶＴＨ，ＶＴＬは、抵抗素子１０６Ａ〜１０６Ｃの各抵
抗値により設定される。例えば、抵抗素子１０６Ａの抵
抗値を９０ｋΩとし、抵抗素子１０６Ｂ，１０６Ｃの各
抵抗値を２０ｋΩとした場合、抵抗素子１０６Ｂの抵抗
値と抵抗素子１０６Ｃの抵抗値は等しいので、接続点Ｐ
に現れる電圧は、電源ＶＤＤの２分の１の電圧を中心値
として、抵抗素子１０６Ａを介して演算増幅器１０６か
ら出力される信号Ｓ１６のレベルに応じた２値をとる。

【００１５】より具体的には、信号Ｓ１６がローレベル
（ＶＳＳ）であれば、接続点Ｐに現れる電圧は電源ＶＤ
Ｄの約４５パーセントとなり、この値が上述の入力論理
しきい値ＶＴＬを与える。また、信号Ｓ１６がハイレベ
ル（ＶＤＤ）であれば、接続点Ｐに現れる電圧は電源Ｖ
ＤＤの約５５パーセントとなり、この値が上述の入力論
理しきい値ＶＴＨを与える。なお、入力論理しきい値Ｖ
ＴＨ，ＶＴＬは、後述するように遅延経路１０５上の信
号Ｓ１５の上限値と下限値を与えるものであり、入力信
号ＳＩＮの切り替えタイミングに対する遅延時間の依存
性や、遅延時間そのものに影響を与える。従って、これ
らの事項を考慮して抵抗素子１０６Ａ〜１０６Ｃの各抵
抗値を設計し、入力論理しきい値ＶＴＨ，ＶＴＬを適切
に設定すればよい。

【００１６】上述のインバータ１０１の出力部にはバッ
ファ１０２の入力部が接続される。このバッファ１０２
は、インバータ１０４の出力状態をローインピーダンス
状態に制御する際のタイミングを調整するためのもので
あって、数ナノ秒程度の遅延時間を有している。バッフ
ァ１０２の出力部は排他的論理和回路１０３の一方の入
力部に接続され、この排他的論理和回路１０３の他方の
入力部には上述の演算増幅器１０６の出力部が接続され
る。これらバッファ１０２および排他的論理和回路１０
３は、上述のトライステート型のインバータ１０４の出
力状態を制御するための制御回路（符合なし）を構成す
る。

【００１７】以下、図２に示す波形図（タイミングチャ
ート）を参照して、この実施の形態１の動作を説明す
る。初期状態では、入力信号ＳＩＮがローレベルにあ
り、容量素子１０５Ｂが電源ＶＤＤの約２分の１の電圧
に充電されて信号Ｓ１５が中間レベルにあるものとし、
この信号Ｓ１５を入力する演算増幅器１０６から出力さ
れる信号Ｓ１６がハイレベルにあるものとする。従っ
て、インバータ１０１から出力される信号Ｓ１１と、バ
ッファ１０２から出力される信号Ｓ１２とが共にハイレ
ベルにあり、信号Ｓ１６がハイレベルにある。また、信
号Ｓ１６と信号Ｓ１２を入力する排他的論理和回路１０
３から出力される信号Ｓ１３がローレベルにあり、これ
を制御端子に入力するトライステート型のインバータ１
０４の出力状態がハイインピーダンス状態にある。

【００１８】この初期状態から、時刻ｔ１において、入
力信号ＳＩＮがハイレベルに遷移すると、これを受けて
インバータ１０１から出力される信号Ｓ１１がローレベ
ルに遷移し、この後、バッファ１０２の遅延時間分（数
ナノ秒）だけ遅れて、バッファ１０２から出力される信
号Ｓ１２がローレベルに遷移する。これにより、排他的
論理和回路１０３から出力される信号Ｓ１３が、信号Ｓ
１１に対して概ねバッファ１０２の遅延時間分だけ遅れ
てハイレベルに遷移し、これを制御端子に入力するイン
バータ１０４の出力状態がローインピーダンス状態に制
御される。この結果、インバータ１０４から出力される
信号Ｓ１４が、インバータ１０１から出力されたローレ
ベルの信号Ｓ１１に応答してハイレベルに確定する。

【００１９】ここで、信号Ｓ１３が信号Ｓ１１に対して
バッファ１０２により遅延されているので、信号Ｓ１１
が入力信号ＳＩＮに応答してローレベルに遷移する前に
インバータ１０４の出力状態がローインピーダンス状態
になることはない。従って、インバータ１０４がローイ
ンピーダンス状態に制御される際、遷移前の信号Ｓ１１
に応答することによる信号Ｓ１４のスパイクが防止され
る。なお、図２に示す信号Ｓ１４の波形において、実線
区間はインバータ１０４により信号レベルが確定してい
る状態を表し、点線区間は、容量素子１０５Ｂにより信
号レベルが保持されている状態を表している。

【００２０】続いて、信号Ｓ１４がハイレベルに確定す
ると、この信号Ｓ１４が遅延経路１０５を伝搬し、信号
Ｓ１５が中間レベルから遅延経路１０５の時定数に応じ
たレートで上昇を開始する。そして、ハイレベルに対す
る演算増幅器１０６の入力論理しきい値ＶＴＨを信号Ｓ
１５が上回ると、これに応答して演算増幅器１０６から
出力される信号Ｓ１６がローレベルに遷移する。この信
号Ｓ１６は、この遅延回路１００の出力信号とされ、入
力信号ＳＩＮに対し、インバータ１０１、バッファ１０
２、排他的論理和回路１０３、インバータ１０４、遅延
経路１０５、演算増幅器１０６での各遅延時間を合算し
た時間分だけ遅延して信号Ｓ１６が遷移し、入力信号Ｓ
ＩＮに対して信号Ｓ１６が一定の遅延時間を有したもの
となる。なお、説明の便宜上、遅延経路１０５以外での
各遅延時間を無視し、遅延経路１０５での遅延時間が遅
延回路１００の遅延時間を与えるものとする。

【００２１】続いて、信号Ｓ１６がローレベルに遷移す
ると、この信号Ｓ１６に応答して、排他的論理和回路１
０３から出力される信号Ｓ１３がローレベルに遷移す
る。この結果、インバータ１０４の出力状態がハイイン
ピーダンス状態に制御され、信号Ｓ１４の上昇が入力論
理しきい値ＶＴＨ付近で停止する。ここで、インバータ
１０４の出力状態がハイインピーダンス状態になると、
遅延経路１０５がフローティング状態となり、信号Ｓ１
４および信号Ｓ１５の信号レベルは容量素子１０５Ｂに
より入力論理しきい値ＶＴＨ付近に保持される。

【００２２】次に、時刻ｔ２において、入力信号ＳＩＮ
がハイレベルからローレベルに遷移すると、これに応答
して信号Ｓ１１がハイレベルに遷移し、それから数ナノ
秒の遅延をもって信号Ｓ１２がハイレベルに遷移する。
これにより、排他的論理和回路１０３から出力される信
号Ｓ１３が、信号Ｓ１１に対してバッファ１０２の遅延
時間分だけ遅れてハイレベルに遷移し、インバータ１０
４の出力状態がローインピーダンス状態に制御される。
この結果、インバータ１０４から出力される信号Ｓ１４
が、インバータ１０１から出力されたハイレベルの信号
Ｓ１１に応答してローレベルに確定する。

【００２３】信号Ｓ１４がローレベルになると、信号Ｓ
１５が、入力論理しきい値ＶＴＨ付近から遅延経路１０
５の時定数に応じたレートで降下を開始する。即ち、入
力論理しきい値ＶＴＨを初期電圧として信号Ｓ１５が変
化を開始する。そして、信号Ｓ１５がローレベルに対す
る入力論理しきい値ＶＴＬを下回ると、これに応答して
演算増幅器１０６から出力される信号Ｓ１６がハイレベ
ルに遷移し、排他的論理和回路１０３から出力される信
号Ｓ１３がローレベルに遷移する。この結果、インバー
タ１０４の出力状態がハイインピーダンス状態となり、
信号Ｓ１５の降下が入力論理しきい値ＶＴＬ付近で停止
する。この後、信号Ｓ１５の信号レベルは容量素子１０
５Ｂにより入力論理しきい値ＶＴＬ付近に保持される。

【００２４】次に、時刻ｔ３で入力信号ＳＩＮがハイレ
ベルに遷移すると、上述の時刻ｔ１での遷移に対する動
作と同様の動作を経て、演算増幅器１０６から信号Ｓ１
６が出力される。ただし、この場合、信号Ｓ１５が上昇
を開始する際の初期電圧は、中間レベルよりも低い入力
論理しきい値ＶＴＬ付近であり、入力論理しきい値ＶＴ
Ｈ付近で上昇が停止する。従って、入力信号ＳＩＮに対
する信号Ｓ１６の遅延時間は、上述の時刻ｔ２での入力
信号ＳＩＮの遷移に対する遅延時間にほぼ等しくなる。
以後、信号Ｓ１５は、入力信号ＳＩＮに応答して、入力
論理しきい値ＶＴＨを上限値とすると共に入力論理しき
い値ＶＴＬを下限値として一定の振幅で遷移する。この
とき、遅延経路１０５の時定数と信号Ｓ１５の振幅が一
定であるから、遅延経路１０５での遅延時間が一定とな
り、入力信号ＳＩＮに対する信号Ｓ１６の遅延時間が一
定となる。よって、入力信号ＳＩＮの切り替わりのタイ
ミングが変化したとしても、信号Ｓ１５が入力論理しき
い値ＶＴＨと入力論理しきい値ＶＴＬとを振幅の上限値
と下限値とする限り、入力信号ＳＩＮに対する信号Ｓ１
６の遅延時間は一定となる。

【００２５】以上のように、この実施の形態１では、遅
延経路１０５の時定数を一定とし、且つこの遅延経路上
の信号Ｓ１５の振幅を一定に制限することにより、遅延
時間を一定としている。ここで、信号Ｓ１５の振幅を一
定に制限することは、遅延経路１０５を構成する容量素
子１０５Ｂの充放電量を一定とすることに相当する。従
って、信号Ｓ１５の信号レベルが遷移する際の振幅を一
定とすれば、容量素子１０５Ｂの充放電時間が一定とな
り、遅延時間が一定となる。また、遅延経路１０５を構
成する抵抗素子１０５Ａおよび容量素子１０５Ｂを着脱
可能に外部端子に外付けしているので、遅延時間の設定
を任意に変更することが可能になる。なお、この実施の
形態１では、抵抗素子１０５Ａおよび容量素子１０５Ｂ
を外付けするものとしているが、これに限定されること
なく、その遅延経路１０５の時定数を変更する必要がな
いのであれば、集積回路として他の構成要素と共に同一
基板上に形成してもよい。

【００２６】（実施の形態２）以下、この発明の実施の
形態２を説明する。上述の実施の形態１に係る遅延回路
によれば、インバータ１０４の出力状態がハイインピー
ダンス状態に制御された場合、信号Ｓ１５の信号レベル
は容量素子１０５Ｂにより保持されるようになってい
る。しかしながら、遅延経路１０５を構成する抵抗素子
１０５Ａおよび容量素子１０５Ｂは外付けされているた
め、遅延経路１０５はリーク経路が形成されやすい環境
下におかれ、信号Ｓ１５の信号レベルが適切に保持され
ない虞がある。そのような場合、信号の振幅が一定とな
らず、遅延時間が変動する事態になる。そこで、この実
施の形態２では、遅延経路１０５にリーク経路が形成さ
れたとしても、信号Ｓ１５の信号レベルを一定に保持す
るための構成を提案する。

【００２７】図３に、この実施の形態２に係る遅延回路
の構成を示す。同図において、上述の図１に示す実施の
形態１に係る構成要素と共通する要素には同一符号を付
す。この実施の形態２に係る遅延回路は、上述の図１に
示す実施の形態１に係る遅延回路１００の構成におい
て、遅延経路１０５をバイアスするためのバイアス回路
１２０を更に備えて構成され、このバイアス回路１２０
は、インバータ１２０Ａおよび抵抗素子１２０Ｂ，１２
０Ｃ，１２０Ｄから構成される。具体的には、インバー
タ１２０Ａの入力部は、上述の演算増幅器１０６の出力
部に接続され、このインバータ１２０Ａの出力部には抵
抗素子１２０Ｂの一端が接続される。また、電源ＶＤＤ
と接地ＶＳＳとの間には、抵抗素子１２０Ｃ，１２０Ｄ
が直列接続され、これら抵抗素子の接続点Ｑは抵抗素子
１２０Ｂの他端に接続されると共に、上述の外部端子Ｔ
１を介して遅延経路１０５に接続されている。

【００２８】ここで、インバータ１２０Ａの駆動能力は
演算増幅器１０６と等価に設定され、抵抗素子１２０
Ｂ，１２０Ｃ，１２０Ｄは、抵抗素子１０６Ａ，１０６
Ｂ，１０６Ｃとそれぞれ等価に設定され、接続点Ｐおよ
び接続点Ｑにそれぞれ現れる電位は等価な関係にある。
即ち、バイアス回路１２０は、演算増幅器１０６の非反
転入力端子のバイアス電位と等価な電位で遅延経路１０
５をバイアスするように構成される。ただし、抵抗素子
１０６Ａを介して接続点Ｐに与えられる信号Ｓ１６と、
抵抗素子１２０Ｂを介して接続点Ｑに与えられる信号Ｓ
１２０とは、互いに反転関係にあるから、信号Ｓ１６の
遷移後に接続点Ｑに現れる電位は、信号Ｓ１６の遷移前
に接続点Ｐに現れていた電位と同一になる。

【００２９】以下、バイアス回路１２０に着目して、こ
の実施の形態２の動作を説明する。いま、遅延経路１０
５上の信号Ｓ１５が入力論理しきい値ＶＴＨに向けて上
昇しているものとする。この状態では、信号Ｓ１５が入
力論理しきい値ＶＴＨに到達してはいないので、演算増
幅器１０６から出力される信号Ｓ１６はハイレベルにあ
る。そして、これを入力するインバータ１２０Ａから出
力される信号Ｓ１２０はローレベルにあり、遅延経路１
０５をローレベルに駆動しようとする。しかし、インバ
ータ１２０Ａと遅延経路１０５との間には抵抗素子１２
０Ｂが存在するため、遅延経路１０５はインバータ１０
４から出力される信号Ｓ１４によりハイレベルに駆動さ
れ、信号Ｓ１５の信号レベルが上昇を続ける。

【００３０】そして、信号Ｓ１５が演算増幅器１０６の
入力論理しきい値ＶＴＨに到達すると、信号Ｓ１６がロ
ーレベルに遷移し、これを受けて、上述したようにイン
バータ１０４の出力状態がハイインピーダンス状態に制
御され、信号Ｓ１５の上昇が入力論理しきい値ＶＴＨ付
近で停止する。ここで、信号Ｓ１５が入力論理しきい値
ＶＴＨに到達すると、信号Ｓ１６がローレベルに遷移す
る結果、接続点Ｐの電位が低い入力論理しきい値ＶＴＬ
に遷移するが、信号Ｓ１２０は逆にハイレベルに遷移す
るので、接続点Ｑの電位は、信号Ｓ１６が遷移する前の
接続点Ｐの電位、即ち入力論理しきい値ＶＴＨに等しく
なる。

【００３１】従って、インバータ１０４の出力状態がハ
イインピーダンス状態に制御された後は、バイアス回路
１２０により遅延経路１０５が入力論理しきい値ＶＴＨ
にバイアスされる。このため、遅延経路１０５にリーク
経路が形成されたとしても、バイアス回路１２０により
リーク分が補償されるため、遅延経路１０５上の信号Ｓ
１５が入力論理しきい値ＶＴＨ付近に一定に維持され
る。なお、入力信号ＳＩＮに応答して信号Ｓ１５が降下
して入力論理しきい値ＶＴＬに到達した場合には、バイ
アス回路１２０により遅延経路１０５が入力論理しきい
値ＶＴＬにバイアスされ、従って信号Ｓ１５が入力論理
しきい値ＶＴＬ付近に維持される。以上の説明から理解
されるように、この実施の形態２によれば、遅延経路１
０５を構成する抵抗素子１０５Ａおよび容量素子１０５
Ｂを外付けしたとしても、リーク経路の影響を受けるこ
となく、遅延時間を一定に保つことが可能になる。

【００３２】（実施の形態３）以下、この発明の実施の
形態３を説明する。上述の実施の形態１、２では、遅延
経路１０５上の信号Ｓ１５の振幅を、演算増幅器１０６
の入力論理しきい値ＶＴＨと入力論理しきい値ＶＴＬと
で制限するものとしたが、この実施の形態３では、遅延
経路上の信号が入力論理しきい値ＶＴＨ，ＶＴＬに到達
した後に、この遅延経路上の信号を強制的に電源ＶＤＤ
または接地ＶＳＳのレベルにまでフルスイングさせる。
これにより、遅延経路上の信号の遷移の開始点から演算
増幅器の入力論理しきい値までの振幅を一定とし、遅延
時間を一定とする。

【００３３】図４に、この実施の形態３に係る遅延回路
２００の構成を示す。同図において、図１に示す実施の
形態１に係る構成要素と共通する要素には同一符号を付
す。同図に示すように、この遅延回路２００は、図１に
示す構成において、インバータ１０１、バッファ１０
２、排他的論理和回路１０３、演算増幅器１０６、抵抗
１０６Ａ〜１０６Ｃ、トライステート型インバータ１０
４に代えて、バッファ２０１，２０２、コンパレータ２
０６、スイッチ２０７、排他的論理和回路２０８を備え
て構成される。

【００３４】具体的に構成を説明すると、バッファ２０
１の入力部には入力信号ＳＩＮが供給され、このバッフ
ァ２０１の出力部には、バッファ２０２が接続される。
これらバッファ２０１およびバッファ２０２は、入力信
号ＳＩＮに応答してハイレベルまたはローレベルを出力
する入力回路（符号なし）として機能する。外部端子Ｔ
１にはバッファ２０２の出力部が接続され、この外部端
子Ｔ１と外部端子Ｔ２との間には、抵抗素子１０５Ａお
よび容量素子１０５Ｂからなる遅延経路１０５が、着脱
可能なように外付けにより接続されている。また、バッ
ファ２０２の出力部とコンパレータ２０６の反転入力端
子との間にはスイッチ２０７が接続され、このスイッチ
２０７は、遅延経路１０５に対して並列接続されてい
る。

【００３５】また、外部端子Ｔ２にはコンパレータ２０
６の反転入力端子が接続され、このコンパレータ２０６
の非反転入力端子には、参照電圧ＶＲＥＦとして電源Ｖ
ＤＤの２分の１の電圧が印加されている。このコンパレ
ータ２０６から出力される信号Ｓ２６が、この遅延回路
２００の出力信号とされる。コンパレータ２０６の出力
部には、排他的論理和回路２０６の一方の入力部が接続
され、この排他的論理和回路２０６の他方の入力部には
上述のバッファ２０１の出力部が接続される。排他的論
理和回路２０６は、スイッチ２０７を開閉制御するため
の制御回路として機能するものであって、この排他的論
理和回路２０６から出力される信号Ｓ２８は上述のスイ
ッチ２０７の開閉を制御するための信号とされる。

【００３６】以下、図５に示す波形図を参照しながら、
この実施の形態３に係る遅延回路の動作を説明する。初
期状態では、入力信号ＳＩＮがローレベルにあるものと
する。この場合、バッファ２０１から出力される信号Ｓ
２１がローレベルにあり、バッファ２０２から出力され
る信号Ｓ２２がローレベルにある。また、信号Ｓ２２が
ローレベルであるから、遅延経路１０５上の信号Ｓ２５
もローレベルにあり、この信号Ｓ２５を受けてコンパレ
ータ２０６から出力される信号Ｓ２６がハイレベルにあ
る。さらに、信号Ｓ２６と信号Ｓ２１を入力する排他的
論理和回路２０８から出力される信号Ｓ２８がハイレベ
ルにあり、この信号Ｓ２８が供給されるスイッチ２０７
が閉成状態にある。

【００３７】この初期状態から、時刻ｔ２１において、
入力信号ＳＩＮがハイレベルに遷移すると、これを受け
てバッファ２０１から出力される信号Ｓ２１がハイレベ
ルに遷移する。このとき、コンパレータ２０６から出力
される信号Ｓ２６は、まだハイレベルにあるので、信号
Ｓ２１を受けて排他的論理和回路２０８から出力される
信号Ｓ２８がローレベルに遷移し、スイッチ２０７が開
放状態となる。また、ハイレベルに遷移した信号Ｓ２１
を受けて、バッファ２０２から出力される信号Ｓ２２が
ハイレベルに遷移する。

【００３８】ここで、スイッチ２０７は開放状態にある
から、信号Ｓ２２がハイレベルになると、遅延経路１０
５上の信号Ｓ２５が、抵抗素子１０５Ａおよび容量素子
１０５Ｂにより定まる時定数に応じたレートで上昇を開
始し、信号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コ
ンパレータ２０６から出力される信号Ｓ２６がローレベ
ルに遷移する。即ち、信号Ｓ２２がハイレベルに遷移し
てから一定時間を経て信号Ｓ２５が参照電圧ＶＲＥＦに
到達する。よって、入力信号ＳＩＮに対し、バッファ２
０１，２０２、遅延経路１０５、およびコンパレータ２
０６での各遅延時間を合算した時間分だけ遅延して信号
Ｓ２６が遷移し、入力信号ＳＩＮに対して信号Ｓ２６が
一定の遅延時間を有したものとなる。なお、遅延経路１
０５以外での遅延時間を無視し、遅延経路１０５での遅
延時間が遅延回路２００の遅延時間を与えるものとす
る。

【００３９】また、信号Ｓ２６がローレベルに遷移する
と、信号Ｓ２１が既にハイレベルにあるから、これら信
号２１および信号Ｓ２６を入力する排他的論理和回路２
０９から出力される信号Ｓ２８がハイレベルに遷移し、
スイッチ２０７が閉成状態に制御される。この結果、遅
延経路１０５の抵抗素子１０５Ａの両端がスイッチ２０
７により短絡され、バッファ２０２から出力される信号
Ｓ２２が、遅延経路１０５上の信号Ｓ２５としてそのま
ま現れる。従って、信号Ｓ２５が速やかに電源ＶＤＤに
まで到達し、フルスイングした状態となる。

【００４０】次に、時刻ｔ２２において入力信号ＳＩＮ
がローレベルに遷移すると、信号Ｓ２１がローレベルに
遷移する。このとき、コンパレータ２０６から出力され
る信号Ｓ２６がローレベルにあるので、これら信号Ｓ２
１および信号Ｓ２６を入力する排他的論理和回路２０８
から出力される信号Ｓ２８がローレベルに遷移し、スイ
ッチ２０７が開成状態に制御される。また、信号Ｓ２１
がローレベルになると、これを受けて信号Ｓ２２がロー
レベルに遷移する。スイッチ２０７は開成状態にあるの
で、信号Ｓ２２がローレベルになると、遅延経路１０５
上の信号Ｓ２５が、この遅延経路１０５の時定数で定ま
るレートで電源ＶＤＤから降下を開始する。そして、信
号Ｓ２５が参照電圧ＶＲＥＦに到達すると、コンパレー
タ２０６から出力される信号Ｓ２６がハイレベルに遷移
する。即ち、信号ＳＩＮに対して信号Ｓ２６が一定時間
だけ遅延してハイレベルになる。

【００４１】上述の説明から理解されるように、この実
施の形態３では、遅延経路１０５上の信号Ｓ２５が参照
電圧ＶＲＥＦに到達して信号Ｓ２６が遷移した後にスイ
ッチ２０７を閉成させ、これにより信号Ｓ２５をフルス
イングさせている。このように信号Ｓ２５がフルスイン
グした状態（即ち信号Ｓ２５が電源ＶＤＤまたは接地Ｖ
ＳＳに到達した状態）にあれば、入力信号ＳＩＮがどの
ようなタイミングで遷移しようとも、信号Ｓ２５の変化
（上昇または降下）の開始点は一定となり、信号Ｓ２５
が参照電圧ＶＲＥＦに到達するまでの振幅が一定とな
る。しかも、遅延経路１０５の時定数は一定である。従
って、入力信号ＳＩＮの切り替えタイミングによらず、
入力信号ＳＩＮに対する信号Ｓ２６の遅延時間が一定と
なる。

【００４２】（適用例）以下、上述の各実施の形態に係
る遅延回路をＤ級増幅器に適用した例を説明する。図６
に、Ｄ級増幅器の９００構成を示す。同図において、信
号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするア
ナログ量の音楽信号の発生源であり、Ｄ級増幅器９００
の入力端子ＴＩに接続される。Ｄ級増幅器９００は、信
号原ＳＩＧが発生する音楽信号を大振幅のパルス信号に
変換して電力増幅するいわゆるＰＷＭ増幅器（ＰＷＭ；
Pulse Width Modulation）であって、入力段９０１、変
調回路９０２、駆動回路９０３、およびｎ型のパワーＭ
ＯＳトランジスタ９０４，９０５から構成される。

【００４３】ここで、入力段９０１は、信号原ＳＩＧか
らの音楽信号を変調回路９０２に適合する波形に変換す
るものである。変調回路９０２は、入力段９０１から出
力されたアナログ信号をパルス信号に変換するものであ
って、アナログ信号の情報成分をパルス幅に反映させて
ＰＷＭ変調を行う。駆動回路９０３は、変調回路９０２
により変調されたパルス信号に基づき、出力用の１対の
パワーＭＯＳトランジスタ９０４，９０５を相補的に駆
動制御するものである。パワーＭＯＳトランジスタ９０
４は、高電源ＰＶ（例えば＋５０Ｖ）と出力端子ＴＯと
の間に電流経路が接続され、電力増幅されたパルス信号
のハイレベルを出力するためのものである。パワーＭＯ
Ｓトランジスタ９０５は、低電源ＭＶ（例えば−５０
Ｖ）と出力端子ＴＯとの間に電流経路が接続され、電力
増幅されたパルス信号のローレベルを出力するためのも
のである。出力端子ＴＯは、インダクタＬとコンデンサ
Ｃとからなるローパスフィルタを介してスピーカＳＰＫ
の入力端子に接続される。

【００４４】ここで、駆動回路９０３は、高電源ＰＶ側
に接続されたパワーＭＯＳトランジスタ９０４の導通を
制御するためのハイサイドドライバと、低電源ＭＶ側に
接続されたパワーＭＯＳトランジスタ９０５の導通を制
御するためのローサイドドライバとを内蔵する。これら
ハイサイドドライバおよびローサイドドライバは、パワ
ーＭＯＳトランジスタ９０４，９０５の各ソース電圧を
基準とした内部電源を備えており、これにより、大振幅
のパルス信号を出力するパワーＭＯＳトランジスタ９０
４，９０５の導通状態を、通常電源の振幅を有する信号
により制御することを可能としている。

【００４５】このＤ級増幅器９００の動作を説明する
と、信号源ＳＩＧが発生した音楽信号が、入力段９０１
および変調回路９０２を経てパルス信号に変換される。
このとき、変調回路９０２は、パルス幅変調により音楽
信号の振幅をパルス幅に反映させる。駆動回路９０３
は、変調されたパルス信号に基づきパワーＭＯＳトラン
ジスタ９０４，９０５を相補的に導通制御し、出力端子
ＴＯに電力増幅されたパルス信号を出力する。この電力
増幅されたパルス信号は、インダクタＬおよびコンデン
サＣからなるローパスフィルタによりキャリア周波数成
分が除去され、電力増幅されたアナログ量の音楽信号と
なってスピーカＳＰＫに供給される。

【００４６】ところで、上述のＤ級増幅器９００によれ
ば、駆動回路９０３がパワーＭＯＳトランジスタ９０
４，９０５を相補的に導通制御することにより、出力端
子ＴＯに電力増幅されたパルス信号を出力するが、これ
ら１対のパワーＭＯＳトランジスタが同時に導通状態に
なると高電源ＰＶから低電源ＭＶに大電流が流れ、誤動
作や故障の原因となる。そこで、一般に、駆動回路９０
３がパワーＭＯＳトランジスタ９０４，９０５の導通状
態を切り替える際に双方のパワーＭＯＳトランジスタが
非導通状態となる期間（以下、デッドタイムと称す）を
設け、双方のトランジスタを一旦非導通状態に制御した
後、変調回路９０２から入力するパルス信号に応じて何
れか一方を導通させるようになっている。

【００４７】ここで、デッドタイムは駆動回路９０３に
内蔵された遅延回路により生成される。図７に、上述の
実施の形態１に係る遅延回路１００が適用された駆動回
路９０３の構成の一部を示す。同図に示すように、駆動
回路９０３は、遅延回路１００、信号生成回路１１０、
および図示しないハイサイドドライバ／ローサイドドラ
イバから構成される。遅延回路１００の入力信号ＳＩＮ
として、変調回路９０２から出力されるパルス信号が与
えられる。ここで、信号生成回路１１０は、遅延回路１
００から出力される信号Ｓ１６からハイサイドドライバ
およびローサイドドライバを駆動するための差動信号Ｈ
ＩＮ，ＨＩＰおよび差動信号ＬＯＮ，ＬＯＰを生成する
ものであり、負論理入力型論理積回路（否定的論理和回
路）１０７、バッファ１０７Ａ、インバータ１０７Ｂ、
バッファ１０７Ｃ、論理積回路１０８、バッファ１０８
Ａ、インバータ１０８Ｂ，バッファ１０８Ｃから構成さ
れる。

【００４８】動作を説明する。上述の入力信号ＳＩＮ
（変調回路９０２からのパルス信号）がハイレベルに遷
移すると、信号Ｓ１２がローレベルに遷移し、これを入
力する論理積回路１０８から出力される信号Ｓ１８がロ
ーレベルに遷移する。即ち、入力信号ＳＩＮがハイレベ
ルに遷移すると、初期状態でそれぞれローレベルおよび
ハイレベルにあった信号Ｓ１７および信号Ｓ１８が、共
にローレベルとなる。このとき、差動信号ＨＩＰ／ＨＩ
Ｎがローレベル／ハイレベルとなり、これを入力するハ
イサイドドライバがパワーＭＯＳトランジスタ９０４を
非導通状態に制御する。一方の差動信号ＬＯＰ／ＬＯＮ
もローレベル／ハイレベルとなり、これを入力するロー
サイドドライバがパワーＭＯＳトランジスタ９０５を非
導通状態に制御する。これにより、出力段の１対のパワ
ーＭＯＳトランジスタが共に非導通状態となり、貫通電
流の発生が防止される。

【００４９】この後、遅延回路１００による一定の遅延
時間を経て信号Ｓ１６がローレベルに遷移すると、これ
を受けて負論理入力型論理積回路１０７から出力される
信号Ｓ１７がハイレベルに遷移し、信号Ｓ１７，Ｓ１８
がそれぞれハイレベルおよびローレベルとなる。これに
より、差動信号ＨＩＰ／ＨＩＮがハイレベル／ローレベ
ルとなり、これを入力するハイサイドドライバがパワー
ＭＯＳトランジスタ９０４を導通させる。これにより、
出力端子ＴＯにハイレベルが出力される。以降、入力信
号ＳＩＮに応じて、デッドタイムを挟んでパワーＭＯＳ
トランジスタ９０４，９０５が交互に導通し、大振幅の
パルス信号が出力される。このパルス信号はインダクタ
ＬおよびコンデンサＣからなるローパスフィルタにより
アナログ信号とされてスピーカＳＰＫを駆動する。な
お、上述の適用例では、実施の形態１に係る遅延回路を
用いたが、実施の形態２，３に係る遅延回路を用いても
よい。

【００５０】

【発明の効果】以上説明したように、請求項１ないし請
求項３に記載された発明によれば、遅延経路上の信号の
振幅を一定に制限するように構成したので、入力信号の
切り替わりのタイミングによって遅延経路上の信号の変
化の開始点が変動することがなくなる。従って、入力信
号の切り替わりのタイミングに依存することなく、遅延
時間を一定とすることが可能になる。また、請求項４に
記載された発明によれば、遅延経路上の信号の振幅をフ
ルスイングさせるように構成したので、同様に、遅延経
路上の信号の変化の開始点が変動することがなくなり、
従って、入力信号の切り替わりのタイミングに依存する
ことなく、遅延時間を一定とすることが可能になる。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係る遅延回路の構
成を示す回路図である。

【図２】この発明の実施の形態１に係る遅延回路の動
作を説明するための波形図である。

【図３】この発明の実施の形態２に係る遅延回路の構
成を示す回路図である。

【図４】この発明の実施の形態３に係る遅延回路の構
成を示す回路図である。

【図５】この発明の実施の形態３に係る遅延回路の動
作を説明するための波形図である。

【図６】この発明の実施の形態に係る遅延回路の適用
例を説明するためのＤ級増幅器の構成を示す図である。

【図７】この発明の実施の形態に係る遅延回路が適用
された駆動回路の構成の一部を示す図である。

【図８】従来技術に係る遅延回路の構成例を示す回路
図である。

【図９】従来技術の係る遅延回路の動作を説明するた
めの波形図である。

【符号の説明】

１０１，１０７Ｂ，１０８Ｂ；インバータ、１０２，１
０７Ａ，１０７Ｃ，１０８Ａ，１０８Ｃ；バッファ、１
０３；排他的論理和回路、１０４；インバータ（トライ
ステート型）、１０５；遅延経路、１０５Ａ，１０６
Ａ，１０６Ｂ，１０６Ｃ；抵抗素子、１０５Ｂ；容量素
子、１０６；演算増幅器、１０７；負論理入力型論理積
回路、１１０；信号生成回路、１２０；バイアス回路、
１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ；抵抗素子、
２０１，２０２；バッファ、２０６；演算増幅器、２０
７；スイッチ、２０８；排他的論理和回路、Ｔ１，Ｔ
２；外部端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者密岡久仁彦静岡県浜松市中沢町10番１号ヤマハ株式会社内 (72)発明者関本康彦静岡県浜松市中沢町10番１号ヤマハ株式会社内 (72)発明者平野雅三静岡県浜松市中沢町10番１号ヤマハ株式会社内Ｆターム(参考） 5J001 AA11 BB12 BB13 BB15 CC03 DD09

Claims

【特許請求の範囲】

【請求項１】入力信号に応答してハイレベルまたはロ
ーレベルを出力するトライステート型の入力回路と、所定の時定数を有する遅延経路と、前記遅延経路を介して、前記入力回路から出力された信
号を入力し、該信号に対して所定のヒステリシス特性を
示す信号を出力する比較回路と、前記入力信号に応答して前記入力回路の出力状態をロー
インピーダンス状態に制御すると共に前記比較回路の出
力信号に応答して前記入力回路の出力状態をハイインピ
ーダンス状態に制御する制御回路と、を備えたことを特徴とする遅延回路。
【請求項２】前記比較回路が、前記遅延経路を介して
入力する信号のハイレベルとローレベルに対する論理し
きい値として、前記所定の参照電圧を中心とした一定の
振幅の上限値と下限値とをそれぞれ有するものであるこ
とを特徴とする請求項１に記載された遅延回路。
【請求項３】前記制御回路が、前記入力信号と前記増幅回路の出力信号との排他的論理
和を演算し、この演算結果が反映された信号を前記入力
回路の出力状態を制御するための信号として出力する排
他的論理和回路を含んで構成されたことを特徴とする請
求項１に記載された遅延回路。
【請求項４】入力信号に応答してハイレベルまたはロ
ーレベルを出力する入力回路と、所定の時定数を有する遅延経路と、前記遅延経路を介して前記入力回路から出力された信号
を入力し、該信号に対して所定のヒステリシス特性を示
す信号を出力する比較回路と、前記遅延経路に対して並列接続されたスイッチ回路と、前記入力信号に応答して前記スイッチ回路を開放すると
共に前記比較回路の出力信号に応答して前記スイッチ回
路を閉成する制御回路と、を備えたことを特徴とする遅延回路。
【請求項５】前記遅延経路が抵抗素子および容量素子
を含んで構成され、前記抵抗素子および容量素子が外付
けされた集積回路として構成されたことを特徴とする請
求項１ないし請求項４の何れか１項に記載された遅延回
路。