WO2022190168A1 - 信号絶縁回路 - Google Patents

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WO2022190168A1
WO2022190168A1 PCT/JP2021/008980 JP2021008980W WO2022190168A1 WO 2022190168 A1 WO2022190168 A1 WO 2022190168A1 JP 2021008980 W JP2021008980 W JP 2021008980W WO 2022190168 A1 WO2022190168 A1 WO 2022190168A1
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signal
circuit
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transformer
input
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PCT/JP2021/008980
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聡士 小鹿
湧 福本
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三菱電機株式会社
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/94—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the way in which the control signals are generated
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    • H03K17/95—Proximity switches using a magnetic detector
    • H03K17/952—Proximity switches using a magnetic detector using inductive coils
    • H03K2017/9527—Details of coils in the emitter or receiver; Magnetic detector comprising emitting and receiving coils

Definitions

  • the present disclosure relates to signal isolation circuits.
  • an insulating element When sending and receiving signals between circuits with different potentials, an insulating element is required.
  • a photocoupler, a digital isolator, an isolation amplifier, or the like enclosed in an IC (Integrated Circuit) package is generally used as the isolation element.
  • Patent Document 1 describes an example of a circuit system of a digital isolator. According to the method described in Patent Document 1, a transmission circuit and a reception circuit are coupled by an isolation barrier. A pulse transformer or capacitive coupling, for example, is used as the isolation barrier to ensure electrical isolation.
  • the transmitting/receiving circuit is composed of various circuit elements.
  • the circuit system described in Patent Document 1 requires a clock signal, a digital differentiation circuit, a tri-state buffer, an analog bias circuit, an analog comparator, and the like. Since all of these parts can be mounted on an IC, in principle, a small and high-speed signal isolation circuit can be configured.
  • an isolation amplifier circuit that combines a general-purpose IC and discrete components is sometimes manufactured using a printed circuit board and used.
  • the circuit board constructed in this manner is large in size and cannot be applied to equipment requiring a large number of signal isolation circuits.
  • an object of the present disclosure is to provide a small, high-speed signal isolation circuit that uses only general-purpose elements and that can transmit and receive signals while ensuring isolation between electronic circuits with different reference potentials.
  • the signal isolation circuit of the present disclosure includes an input terminal that receives a digital input signal, a primary circuit that includes a delay element that delays the input signal, a secondary circuit that includes a holding element that holds a digital output signal, and an output signal. , a primary coil connected to the primary circuit, and a transformer including a secondary coil connected to the secondary circuit.
  • the primary and secondary circuits are electrically isolated by a transformer so that they can operate at different reference potentials.
  • a first end of the primary coil is driven by an input signal.
  • a second end of the primary coil is driven by the output signal of the delay element.
  • An induced voltage in the secondary coil is input to a holding element, and the holding element is configured to switch and hold the value of the output signal based on the induced voltage in the secondary coil.
  • the first end of the primary coil is driven by the input signal.
  • a second end of the primary coil is driven by the output signal of the delay element.
  • FIG. 1 is a diagram showing a configuration of a signal isolation circuit 1 according to a first embodiment
  • FIG. FIG. 4 is a diagram showing an example of a configuration of a holding element 8
  • FIG. 3 shows another example of the configuration of the holding element 8
  • 4 is a diagram showing an example of the configuration of a delay element 7
  • FIG. FIG. 10 is a diagram showing another example of the configuration of the delay element 7
  • 3 is a diagram showing a wiring pattern on a printed circuit board that constitutes the transformer 3
  • FIG. FIG. 10 is a diagram showing a configuration of a signal isolation circuit 1A according to a second embodiment
  • FIG. 10 is a diagram showing the configuration of a signal isolation circuit 1B according to a third embodiment
  • FIG. 13 is a diagram showing the configuration of a signal isolation circuit 1C according to a fourth embodiment
  • FIG. 1 is a diagram showing the configuration of a signal isolation circuit 1 according to the first embodiment.
  • This signal isolation circuit 1 includes a primary circuit 2 , a secondary circuit 4 and a transformer 3 .
  • the signal isolation circuit 1 has one input terminal IN and one output terminal OUT.
  • the signal isolation circuit 1 is configured for the purpose of performing correct signal transmission even if the reference potential of the input terminal IN and the reference potential of the output terminal OUT are different.
  • An input terminal IN receives a digital input signal in.
  • the output terminal OUT outputs a digital output signal out.
  • Primary circuit 2 includes a delay element 7 for delaying input signal in.
  • Secondary circuit 4 includes a holding element 8 that holds the output signal out.
  • the transformer 3 has a primary coil 5 connected to the primary circuit 2 and a secondary coil 6 connected to the secondary circuit 4 .
  • Primary circuit 2 and secondary circuit 4 are electrically isolated by being coupled by transformer 3 so that primary circuit 2 and secondary circuit 4 can operate at different reference potentials. .
  • the first end A1 of the primary coil 5 of the transformer 3 is driven by the input signal in.
  • the delay element 7 delays the input signal in by a unique delay time dt and outputs a delayed signal.
  • a second end A2 of the primary coil 5 of the transformer 3 is driven by the delayed signal output from the output terminal T2 of the delay element 7. FIG. By doing so, only the logic change of the input signal in can be transmitted to the secondary circuit 4 .
  • the output signal of the delay element 7 is at Low level until the delay time dt elapses after the input signal In changes from Low level to High level.
  • the first end A1 of the primary coil 5 of the transformer 3 is driven to high level
  • the second end A2 is driven to low level
  • the transformer 3 is positively excited.
  • the output signal of the delay element 7 changes to high level, and both ends A1 and A2 of the primary coil 5 of the transformer 3 are driven to high level, so the transformer 3 is no longer excited.
  • the delay element 7 maintains a High level output until the delay time dt elapses. is driven to a low level, the second terminal A2 is driven to a high level, and the transformer 3 is excited to a negative polarity. After the delay time dt has elapsed, the output signal of the delay element 7 changes to low level, and both ends A1 and A2 of the primary coil 5 of the transformer 3 are driven to low level, so that the transformer 3 is no longer excited.
  • the transformer 3 is excited for the delay time dt of the delay element 7 independently of the pulse width of the input signal in. Even if the pulse width of the input signal in is long, the VT (voltage ⁇ time) product applied to the transformer 3 can be reduced by designing the delay time dt to be short. In general, the size and mass of the transformer increase as the VT product increases. can be made smaller and lighter.
  • the secondary coil 6 of the transformer 3 is connected to the holding element 8.
  • the output of holding element 8 is connected to output terminal OUT.
  • the holding element 8 is configured to switch and hold the value of the output signal out based on the induced voltage generated in the secondary coil 6 .
  • the holding element 8 When the transformer 3 is positively excited, a positive voltage is generated in the secondary coil 6 .
  • the holding element 8 outputs a High level (first logical value) when the induced voltage in the secondary coil 6 of the transformer 3 exceeds the positive threshold THP.
  • the holding element 8 When the transformer 3 is negatively excited, a negative voltage is generated in the secondary coil 6 .
  • the holding element 8 outputs a Low level (second logic value) when the induced voltage of the secondary coil 6 of the transformer 3 is less than the negative threshold THN.
  • the holding element 8 is configured to hold the previous output value when the induced voltage in the secondary coil 6 of the transformer 3 is above the negative threshold THN and below the positive threshold THP.
  • the holding element 8 outputs High level when the induced voltage of the secondary coil 6 of the transformer 3 exceeds the positive threshold value THP, outputs Low level when it is less than the negative threshold value THN, and outputs other conditions. Anything that holds the output level will suffice.
  • the High level of the input signal in and the output signal out is an example of a first logical value (logical 1)
  • the Low level is 1 of a second logical value (logical 0).
  • the low level of input signal in and output signal out may be a first logic value (logic 1) and the high level may be a second logic value (logic 0).
  • the holding element 8 is configured with a hysteresis comparator circuit, a Schmitt-Toga buffer circuit, or the like, the following problems arise.
  • a hysteresis comparator is an analog circuit.
  • Schmitt trigger buffer circuit it is necessary to generate and apply the appropriate bias voltage using analog circuitry. Therefore, if these circuits constitute the holding element 8, at least an analog circuit is required, which makes it difficult to reduce the size and operate at high speed.
  • the holding element 8 consists of a digital circuit.
  • FIG. 2 is a diagram showing an example of the configuration of the holding element 8. As shown in FIG.
  • the holding element 8 comprises an RS flip-flop 18, a first pull-down resistor R1 and a second pull-down resistor R2.
  • a first pull-down resistor R1 is arranged between the first end B1 of the secondary coil 6 of the transformer 3 and the ground.
  • a second pull-down resistor R2 is arranged between the second end B2 of the secondary coil 6 of the transformer 3 and the ground. Voltages at both ends B1 and B2 of the secondary coil 6 of the transformer 3 are pulled down by a first pull-down resistor R1 and a second pull-down resistor R2, respectively.
  • a first end B1 of the secondary coil 6 of the transformer 3 is connected to the set terminal S of the RS flip-flop 18 .
  • a second end B ⁇ b>2 of the secondary coil 6 of the transformer 3 is connected to the reset terminal R of the RS flip-flop 18 .
  • the output terminal Q of the RS flip-flop 18 is connected to the output terminal OUT.
  • the set terminal S becomes active and the output terminal Q of the RS flip-flop 18 becomes High level.
  • the reset terminal R becomes active and the output terminal Q of the RS flip-flop 18 becomes Low level.
  • the induced voltage of the secondary coil 6 is almost 0, so both input terminals S and R of the RS flip-flop 18 are maintained at Low level by the pull-down by the pull-down resistors R1 and R2. .
  • RS flip-flop 18 retains its previous output.
  • circuit configuration shown in FIG. 2 is an example of the configuration when using the RS flip-flop 18, and it goes without saying that appropriate changes can be made as long as the same operation is performed.
  • FIG. 3 shows another example of the configuration of the holding element 8.
  • Holding element 8 comprises an amplifying element BF1 and a resistor R3.
  • the input of the amplification element BF1 receives the voltage of the first end B1 of the secondary coil 6.
  • the output of amplifying element BF1 is connected to output terminal OUT.
  • the resistor R3 is arranged between the amplifying element BF1 and the first end B1 of the secondary coil 6.
  • a first end B1 of the secondary coil 6 of the transformer 3 is connected to the input terminal of the amplifying element BF1 via a resistor R3.
  • a second end B2 of the secondary coil 6 of the transformer 3 is connected to the output terminal of the amplifying element BF1.
  • a positive feedback circuit is formed by driving the second end B2 of the secondary coil with the output of the amplifying element BF1, and the output logic is held when the transformer 3 is not excited.
  • the output of the amplification element BF1 When the output of the amplification element BF1 is Low level, when the transformer 3 is positively excited, the input of the amplification element BF1 changes from Low level to High level, and the output of the amplification element BF1 also becomes High level. When the excitation of the transformer 3 is released in this state, the amplifying element BF1 maintains the High level output.
  • the output of the amplification element BF1 When the output of the amplification element BF1 is High level, when the transformer 3 is negatively excited, the input of the amplification element BF1 changes from High level to Low level, and the output of the amplification element BF1 also becomes Low level. When the excitation of the transformer 3 is released in this state, the amplifying element BF1 maintains the Low level output.
  • the resistor R3 is inserted as necessary to suppress the current and voltage applied to the input terminal of the amplifying element BF1 when the transformer 3 is excited. If there is no problem in circuit operation, the resistor R3 may be omitted. However, by providing the resistor R3 with an appropriate resistance value, the current flowing through the circuit can be suppressed and parts with low ratings can be used. .
  • the amplification element BF1 only needs to have a gain greater than "1" in order to establish positive feedback, and in addition to an analog amplification circuit, a logic buffer for digital signals can also be used.
  • a logic buffer keeps the circuit scale small, so that the degree of integration can be increased.
  • circuit configuration shown in FIG. 3 is an example for configuring positive feedback using the amplification element BF1, and it goes without saying that changes can be made as appropriate as long as the same operation is performed.
  • the delay element 7 may be any element that adds a unique delay to the input signal in.
  • the delay element 7 may be configured by a delay line, transmission line, or the like.
  • FIG. 4 is a diagram showing an example of the configuration of the delay element 7. As shown in FIG.
  • the delay element 7 comprises a low pass filter LP and an amplification element BF2.
  • the low-pass filter LP receives an input signal in from an input terminal T1 connected to the input terminal IN.
  • the low-pass filter LP is implemented by an RC filter circuit that exhibits first-order lag characteristics and is composed of a resistor R4 and a capacitor C1.
  • the low-pass filter LP may be realized by another circuit exhibiting characteristics similar to the RC filter circuit (for example, an RL filter), or by a second-order delay characteristic filter (for example, an RLC filter).
  • the amplification element BF2 is arranged between the output of the low-pass filter LP and the output terminal T2 connected to the second end A2 of the secondary coil 5.
  • the amplifying element BF2 is used for waveform shaping and ensuring driving power, and may be an analog amplifying circuit with a gain exceeding "1" or a logic buffer for digital signals. If a logic buffer is used, it is possible to use the same element as the holding element 8, which is suitable for integration. Since the amplification element BF2 also has its own delay, it is designed so that the total time dt of the delay time of the amplification element BF1 and the delay time of the low-pass filter LP is the desired delay time.
  • the amplification element BF1 may be omitted and the delay element 7 may be configured only with the low-pass filter LP.
  • FIG. 5 is a diagram showing another example of the configuration of the delay element 7. As shown in FIG.
  • the delay element 7 comprises three stages of amplification elements BF(1), BF(2), BF(3).
  • the configuration in FIG. 5 actively uses the delay of the amplification element. Since the delay time of the amplification elements is generally short, they can be appropriately cascaded and used so as to obtain the desired delay time.
  • the delay element 7 in FIG. 5 includes three stages of amplification elements, it is needless to say that the number of stages can be changed to one or more as long as the desired circuit operation is achieved.
  • An amplification element is used to add delay to a signal and to ensure driving power, but an analog amplification circuit with a gain greater than "1" or a logic buffer for digital signals can also be used. If a logic buffer is used, it is possible to use the same element as the holding element 8, which is suitable for integration.
  • the delay time dt of the delay element 7 determines the time width of the pulse that excites the transformer 3 .
  • the shorter the pulse time the smaller the transformer 3 can be.
  • the secondary circuit 4 will not respond and signal transmission will not be performed. It is preferable to design the delay time dt of the delay element 7 to be about 2 to 10 times the response time of the secondary circuit 4 in consideration of characteristic changes due to component variations, temperature fluctuations, voltage fluctuations, and the like.
  • the delay element 7 and the holding element 8 may be composed of integrated circuits such as ICs, programs on processors such as microcontrollers and CPUs (Central Processing Units), and programmable logic.
  • Devices PLD ((Programmable Logic Device), CPLD (Complex Programmable Logic Device), FPGA (Field Programmable Gate Array), etc.) may be used.
  • the delay element 7 has an inherent delay time determined by the characteristics of the element, it may be composed of a flip-flop that delays the signal in synchronization with the clock signal, or the delay time is determined by counting clock pulses. It may be composed of a generated counter. Moreover, the numerical values and formulas described above are merely examples suitable for explanation, and can be changed as appropriate.
  • the transformer 3 can be composed of a transformer in which a copper wire is wound around a general magnetic core.
  • the transformer 3 can be configured by a wiring pattern on a printed circuit board. In this case, the number of parts can be reduced.
  • FIG. 6 is a diagram showing a wiring pattern on a printed circuit board that constitutes the transformer 3.
  • the wiring patterns L1 to L4 can have a spiral shape.
  • the primary coil 5 is composed of a wiring pattern L1 and a wiring pattern L2.
  • the secondary coil 6 can be composed of a wiring pattern L3 and a wiring pattern L4. From the upper layer to the lower layer in order of L1 to L4. That is, the uppermost layer is L1, the layer immediately below L1 is L2, the layer immediately below L2 is L3, and the layer immediately below L4 is L4.
  • the first end A1 of the primary coil 5 is arranged on the wiring pattern L1.
  • a second end A2 of the primary coil 5 is arranged on the wiring pattern L2.
  • a first end B1 of the secondary coil 6 is arranged on the wiring pattern L3.
  • a second end B2 of the secondary coil 6 is arranged on the wiring pattern L4.
  • the interlayer connections CN1 to CN4 connect the upper layer and the lower layer.
  • FIG. 6 shows an example in which the transformer 3 is configured using four wiring layers, it can also be configured with two layers by forming two windings in one layer. If sufficient inductance can be ensured, an air core can be used.
  • Embodiment 2 As described in the first embodiment, the configuration of FIG. 1 ideally excites the transformer 3 only when the input signal in changes, and as a result, digital signals are transmitted between the insulated circuits. However, actual circuit elements have variations in characteristics, and in some cases, they may fall into an unintended metastable state.
  • the internal impedance of the input terminal IN is higher than the internal impedance of the delay element 7.
  • the initial state of the input signal in is High level and the initial state of the output of the delay element 7 is Low level and the circuit starts, a large current flows through the primary coil 5 of the transformer 3 and the voltage of the input signal in increases. may fall below the input voltage threshold of the delay element 7 (positive threshold THP).
  • the delay element 7 matches the logic of the input signal in with a certain delay time dt. The state in which the coil 5 is energized continues.
  • the signal isolation circuit 1A of the second embodiment can avoid such a metastable state.
  • FIG. 7 shows a configuration of a signal isolation circuit 1A according to the second embodiment.
  • the signal isolation circuit 1A of the second embodiment differs from the signal isolation circuit 1 of the first embodiment in that in the signal isolation circuit 1A of the second embodiment, the primary circuit 2A includes a capacitor C2. .
  • An AC (Alternating Current) coupling circuit is formed by placing the capacitor C2 between the first end A1 of the primary coil 5 of the transformer 3 and the input terminal IN.
  • the capacity of the capacitor C2 is selected so that the pulse that excites the transformer 3 can pass sufficiently during normal operation, and signal transmission can be established.
  • the capacitance of the capacitor C2 is preferably 10 Q/V or more.
  • the capacitor C2 By inserting the capacitor C2, when the state in which the primary coil 5 is excited continues, the capacitor C2 is charged, the voltage applied to the primary coil 5 is lowered, and the effect of preventing the flow of current is obtained. As a result, even if the quasi-stable state described above occurs, the quasi-stable state is eliminated over time, and a highly reliable signal isolation circuit can be realized.
  • FIG. 7 shows an example in which the capacitor C2 is connected to the first end A1 of the primary coil 5, the present invention is not limited to this.
  • the capacitor C2 may be connected to the second end A2 of the primary coil 5, or the capacitor C2 may be arranged in the middle of the primary coil 5.
  • a similar effect can be obtained by arranging a plurality of capacitors at these positions.
  • FIG. 8 shows a configuration of a signal isolation circuit 1B according to the third embodiment.
  • the signal isolation circuit 1B of FIG. 8 differs from the signal isolation circuit 1 of FIG. 1 in the following points.
  • Input terminals IN1-IN4 receive parallel digital input signals in1-in4.
  • the output terminals OUT1 to OUT4 output parallel digital output signals out1 to out4.
  • a signal isolation circuit 1B includes a parallel/serial conversion circuit (P/S) 11 and a serial/parallel conversion circuit (S/P) 12 in addition to the configuration of the signal isolation circuit 1 according to the first embodiment.
  • P/S parallel/serial conversion circuit
  • S/P serial/parallel conversion circuit
  • a parallel/serial conversion circuit (P/S) 11 is connected to an input terminal IN of the signal isolation circuit 1 .
  • a serial/parallel conversion circuit (S/P) 12 is connected to the output terminal OUT of the signal isolation circuit 1 .
  • the parallel/serial conversion circuit (P/S) 11 and the serial/parallel conversion circuit (S/P) are electrically insulated.
  • a parallel/serial conversion circuit (P/S) 11 converts parallel digital input signals in1 to in4 into serial signals in1 to in4 input to input terminals IN1 to IN4 by time division multiplexing (serialization). and output to the primary circuit 2 of the transformer 3.
  • a serial/parallel conversion circuit (S/P) 12 converts the time-division multiplexed serial signals received from the holding element 8 into parallel output signals out1 to out4, and outputs the parallel output signals out1 to out4 to output terminals OUT1 to OUT4.
  • Parallel/serial conversion circuit (P/S) 11 and serial/parallel conversion circuit (S/P) 12 can convert serial signals and parallel signals.
  • Receiver Transmitter etc. can be used.
  • the input and output logics may not match when there is no change in the input signal in.
  • the parallel input signals in1 to in4 are converted into serial signals by the parallel/serial conversion circuit P/S.
  • the signal input to the next circuit 2 can be configured to always change. This can prevent the input/output logics of the signal isolation circuit 1B from being inconsistent.
  • Control signals such as a clock signal and a latch signal are required to operate the shift register. can't do
  • the signal isolation circuit 1 is also used for control signals such as clock signals and latch signals to transmit control signals generated by the primary circuit 2 to the secondary circuit 4, or transmit control signals generated by the secondary circuit 4. It can also be transmitted to the primary circuit 2 .
  • the configuration and operation of the signal isolation circuit 1B according to the third embodiment have been described above by taking up the minimum necessary elements and illustrating the case where the number of signals is four. As a matter of course, the number of signals can be increased or decreased, or other elements can be added as appropriate, as long as the function of the signal isolation circuit 1B is not impaired.
  • the delay element 7, the holding element 8, the parallel/serial conversion circuit P/S, and the serial/parallel conversion circuit S/P have been shown as individual components, they may be configured with an integrated circuit such as an IC. Alternatively, it may be composed of a microcontroller, a program on a processor such as a CPU, or a programmable logic device (PLD, CPLD, FPGA, etc.).
  • FIG. 9 shows a configuration of a signal isolation circuit 1C according to the fourth embodiment.
  • the input terminals IN1 to IN3 receive at least one digital input signal in1, in2 and at least one analog input signal in3 in parallel.
  • the output terminals OUT1 to OUT3 output at least one digital output signal out1, out2 and at least one analog output signal out3 in parallel.
  • the signal isolation circuit 1C includes an analog/digital converter (ADC) 13 and a digital/analog converter (DAC) 14 in addition to the configuration of the signal isolation circuit 1B according to the third embodiment.
  • ADC analog/digital converter
  • DAC digital/analog converter
  • the analog/digital converter (ADC) 13 quantizes the analog input signal in3 input to the input terminal IN3, converts it into a multi-bit digital signal, and converts it into a parallel digital signal (each bit is parallel), Output to parallel/serial conversion circuit (P/S) 11 .
  • a digital/analog converter (DAC) 14 converts part of the parallel digital output signal of the serial/parallel conversion circuit (S/P) 12 (consisting of a plurality of bits, each bit in parallel) to an analog signal out3. It converts and outputs to the output terminal OUT3.
  • the analog signal and the digital signal can be insulated and transmitted at the same time. That is, the signal isolation circuit 1C of the present embodiment can function as a mixed-signal signal isolation circuit.
  • the configuration and operation of the signal isolation circuit 1C according to the fourth embodiment have been described above by taking up the minimum required elements and illustrating the case where the number of analog signals is one and the number of digital signals is two. As a matter of course, the number of signals can be increased or decreased, or other elements can be added as appropriate, as long as the function of the signal isolation circuit 1C is not impaired.
  • a delay element 7, a holding element 8, a parallel/serial conversion circuit (P/S) 11, a serial/parallel conversion circuit (S/P) 12, an analog/digital converter (ADC) 13, and a digital/analog converter (DAC) 14 shows an example configured with individual parts, but may be configured with an integrated circuit such as an IC, a microcontroller, a program on a processor such as a CPU, a programmable logic device (PLD, CPLD, FPGA etc.).
  • PLD parallel/serial conversion circuit
  • S/P serial/parallel conversion circuit
  • ADC analog/digital converter
  • DAC digital/analog converter
  • 1, 1A, 1B, 1C signal isolation circuit 2, 2A primary circuit, 3 transformer, 4 secondary circuit, 5 primary coil, 6 secondary coil, 7 delay element, 8 holding element, 11 parallel/serial conversion circuit (P/S), 12 serial/parallel conversion circuit (S/P), 13 analog/digital converter (ADC), 14 digital/analog converter (DAC), 18 RS flip-flops, BF, BF1, BF2, BF (1), BF(2), BF(3) amplifier elements, C1, C2 capacitors, CN1 to CN4 interlayer connections, IN, IN1, IN2, IN3, IN4 input terminals, L1, L2, L3, L4 wiring patterns, LP Low-pass filter, OUT, OUT1, OUT2, OUT3, OUT4 Output terminals.
  • P/S parallel/serial conversion circuit
  • S/P 12 serial/parallel conversion circuit
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Abstract

本開示の信号絶縁回路（１）は、デジタルの入力信号を受ける入力端子（ＩＮ）と、入力信号を遅延させる遅延要素（７）を含む１次回路（２）と、デジタルの出力信号を保持する保持要素（８）を含む２次回路（４）と、出力信号を出力する出力端子（ＯＵＴ）と、１次回路（２）と接続される１次コイル（５）と、２次回路（４）と接続される２次コイル（６）とを含むトランス（３）とを備える。１次回路（２）と２次回路（４）とは、トランス（３）によって、異なる基準電位で動作することができるよう電気的に絶縁される。１次コイル（５）の第１端（Ａ１）が入力信号によって駆動される。１次コイル（５）の第２端（Ａ２）が遅延要素（７）の出力信号によって駆動される。２次コイル（６）の誘起電圧が保持要素（８）に入力され、保持要素（８）は２次コイル（６）の誘起電圧に基づいて、出力信号の値を切り替えおよび保持するように構成される。

Description

信号絶縁回路
　本開示は、信号絶縁回路に関する。
　電位の異なる回路間で信号を授受する場合、絶縁要素が必要となる。絶縁要素として、一般的には、ＩＣ（Integrated　Circuit）パッケージに封入されたフォトカプラ、デジタルアイソレータ、または絶縁アンプ等が使用される。
　特許文献１には、デジタルアイソレータの回路方式の一例が記載されている。特許文献１に記載の方式によれば、送信回路と受信回路とがアイソレーションバリヤによって結合されている。アイソレーションバリヤには、例えば、パルス変成器（パルストランス）、または静電容量結合が用いられ、これによって電気的に絶縁が確保される。送受信回路は、種々の回路素子から構成されている。例えば、特許文献１に記載の回路方式は、クロック信号、デジタル微分回路、トライステートバッファ、アナログバイアス回路、およびアナログ比較器等を要する。これらの部品は、全てＩＣに実装することができるため、原理的には小型で高速な信号絶縁回路を構成することができる。
特表平８－５０７９０８号広報
　特殊な用途において、十分な性能および実績を有する既存のＩＣが存在しない場合、あるいは、機器の生産数量が少ないため専用ＩＣを製作する工程およびコストが確保出来ない場合がある。このような場合には、汎用ＩＣとディスクリート部品とを組み合わせた絶縁アンプ回路を、プリント基板を用いて製作して使用することがある。しかしながら、このようにして構成された回路基板はサイズが大きく、多数の信号絶縁回路を要する機器に適用することができない。
　それゆえに、本開示の目的は、基準電位の異なる電子回路間で絶縁を確保しながら信号授受を行なうことができる、汎用素子のみを使用した小型で高速な信号絶縁回路を提供することである。
　本開示の信号絶縁回路は、デジタルの入力信号を受ける入力端子と、入力信号を遅延させる遅延要素を含む１次回路と、デジタルの出力信号を保持する保持要素を含む２次回路と、出力信号を出力する出力端子と、１次回路と接続される１次コイルと、２次回路と接続される２次コイルとを含むトランスとを備える。１次回路と２次回路とは、トランスによって、異なる基準電位で動作することができるよう電気的に絶縁される。１次コイルの第１端が入力信号によって駆動される。１次コイルの第２端が遅延要素の出力信号によって駆動される。２次コイルの誘起電圧が保持要素に入力され、保持要素は２次コイルの誘起電圧に基づいて、出力信号の値を切り替えおよび保持するように構成される。
　本開示の信号絶縁回路では、１次コイルの第１端が入力信号によって駆動される。１次コイルの第２端が遅延要素の出力信号によって駆動される。本開示によれば、基準電位の異なる電子回路間で絶縁を確保しながら信号授受を行なうことができる、汎用素子のみを使用した小型で高速な信号絶縁回路を提供することができる。
実施の形態１に係る信号絶縁回路１の構成を表わす図である。 保持要素８の構成の一例を示す図である。 保持要素８の構成の別の例を示す図である。 遅延要素７の構成の一例を示す図である。 遅延要素７の構成の別の例を示す図である。 トランス３を構成するプリント基板上の配線パターンを表す図である。 実施の形態２に係る信号絶縁回路１Ａの構成を表わす図である。 実施の形態３に係る信号絶縁回路１Ｂの構成を表わす図である。 実施の形態４に係る信号絶縁回路１Ｃの構成を表わす図である。
　以下、実施の形態について、図面を使用して説明する。
　実施の形態１．
　図１は、実施の形態１に係る信号絶縁回路１の構成を表わす図である。
　この信号絶縁回路１は、１次回路２と、２次回路４と、トランス３とを備える。
　信号絶縁回路１は、１個の入力端子ＩＮと、１個の出力端子ＯＵＴとを備える。信号絶縁回路１は、入力端子ＩＮの基準電位と、出力端子ＯＵＴの基準電位が異なっていても正しく信号伝達を行うことを目的として構成されている。
　入力端子ＩＮは、デジタル入力信号ｉｎを受ける。出力端子ＯＵＴは、デジタル出力信号ｏｕｔを出力する。
　１次回路２は、入力信号ｉｎを遅延させる遅延要素７を含む。
　２次回路４は、出力信号ｏｕｔを保持する保持要素８を含む。
　トランス３は、１次回路２と接続される１次コイル５と、２次回路４と接続される２次コイル６とを備える。
　１次回路２と２次回路４とは、トランス３によって結合されることによって、１次回路２と２次回路４とは、異なる基準電位で動作することができるよう電気的に絶縁されている。
　トランス３の１次コイル５の第１端Ａ１は入力信号ｉｎによって駆動される。遅延要素７は、入力信号ｉｎを固有の遅延時間ｄｔだけ遅延させて、遅延信号を出力する。トランス３の１次コイル５の第２端Ａ２は、遅延要素７の出力端子Ｔ２から出力される遅延信号によって駆動される。このようにすることによって、入力信号ｉｎの論理の変化のみを２次回路４に伝達することができる。
　例えば、入力信号ＩｎがＬｏｗレベルからＨｉｇｈレベルに変化してから遅延時間ｄｔが経過するまで、遅延要素７の出力信号はＬｏｗレベルである。その結果、トランス３の１次コイル５の第１端Ａ１は、Ｈｉｇｈレベルで駆動され、第２端Ａ２は、Ｌｏｗレベルで駆動されることとなり、トランス３は正極性に励磁される。遅延時間ｄｔの経過後、遅延要素７の出力信号はＨｉｇｈレベルに変化し、トランス３の１次コイル５の両端Ａ１、Ａ２がＨｉｇｈレベルで駆動されるので、トランス３は励磁されなくなる。
　入力信号ｉｎがＨｉｇｈレベルからＬｏｗレベルに変化した場合も同様に、遅延要素７はその遅延時間ｄｔが経過するまでＨｉｇｈレベルの出力を維持するため、トランス３の１次コイル５の第１端Ａ１はＬｏｗレベルに駆動され、第２端Ａ２はＨｉｇｈレベルに駆動されることとなり、トランス３は負極性に励磁される。遅延時間ｄｔの経過後、遅延要素７の出力信号はＬｏｗレベルに変化し、トランス３の１次コイル５の両端Ａ１、Ａ２がＬｏｗレベルで駆動されるので、トランス３は励磁されなくなる。
　このようにすることによって、入力信号ｉｎのパルス幅に依存せず、遅延要素７の遅延時間ｄｔだけトランス３が励磁される。入力信号ｉｎのパルス幅が長い場合であっても、遅延時間ｄｔを短く設計することによって、トランス３に印加されるＶＴ（電圧×時間）積を小さくすることができる。一般的に、トランスの寸法および質量はＶＴ積が大きいほど大きくなるので、遅延要素７の遅延時間ｄｔを可能な範囲で短くすることによって、入力信号ｉｎのパルス幅を制限することなく、トランス３を小型かつ軽量にすることができる。
　トランス３の２次コイル６は、保持要素８に接続される。保持要素８の出力は、出力端子ＯＵＴと接続する。
　保持要素８は、２次コイル６に発生した誘起電圧に基づいて、出力信号ｏｕｔの値を切り替えおよび保持するように構成される。
　トランス３が正極性に励磁されると、２次コイル６に正極性の電圧が発生する。保持要素８は、トランス３の２次コイル６の誘起電圧が正の閾値ＴＨＰを超える場合に、Ｈｉｇｈレベル（第１の論理値）を出力する。
　トランス３が負極性に励磁されると２次コイル６に負極性の電圧が発生する。保持要素８は、トランス３の２次コイル６の誘起電圧が負の閾値ＴＨＮ未満の場合に、Ｌｏｗレベル（第２の論理値）を出力する。
　トランス３が励磁されていない場合、２次コイル６の誘起電圧は、負の閾値ＴＨＮ以上、かつ正の閾ＴＨＰ以下となる。保持要素８は、トランス３の２次コイル６の誘起電圧が負の閾値ＴＨＮ以上、かつ正の閾ＴＨＰ以下の場合に、以前の出力値を保持するように構成されている。
　このような動作により、入力信号ｉｎがＨｉｇｈレベルに変化すると出力信号ｏｕｔがＨｉｇｈレベルに変化し、入力信号ｉｎがＬｏｗレベルに変化すると出力信号ｏｕｔがＬｏｗレベルに変化する動作が実現される。１次回路２と２次回路４とはトランス３によって絶縁されているので、絶縁された回路間でデジタル信号の伝達を行うことができる。
　次に、実施の形態１に係る信号絶縁回路１の各要素について、その詳細を説明する。
　（保持要素）
　保持要素８は、トランス３の２次コイル６の誘起電圧が正の閾値ＴＨＰを超える場合に、Ｈｉｇｈレベルを出力し、負の閾値ＴＨＮ未満の場合に、Ｌｏｗレベルを出力し、それ以外の条件では出力レベルを保持するものであれば良い。なお、本実施の形態において、入力信号ｉｎおよび出力信号ｏｕｔのＨｉｇｈレベルは、第１の論理値（論理１）の１例であり、Ｌｏｗレベルは、第２の論理値（論理０）の１例である。逆に、入力信号ｉｎおよび出力信号ｏｕｔのＬｏｗレベルは、第１の論理値（論理１）であり、Ｈｉｇｈレベルは、第２の論理値（論理０）であってもよい。
　例えば、保持要素８は、ヒステリシスコンパレータ回路、またはシュミットトガバッファ回路などによって構成する場合には、次のような問題がある。ヒステリシスコンパレータは、アナログ回路である。シュミットトリガバッファ回路を使用する場合には、アナログ回路を用いて適切なバイアス電圧を生成し、印加する必要がある。よって、これらの回路によって保持要素８を構成する場合には、少なくともアナログ回路が必要となり、小型化および高速動作が難しくなる。
　本実施の形態では、保持要素８は、デジタル回路で構成される。
　図２は、保持要素８の構成の一例を示す図である。
　保持要素８は、ＲＳフリップフロップ１８と、第１のプルダウン抵抗Ｒ１と、第２のプルダウン抵抗Ｒ２とを備える。
　第１のプルダウン抵抗Ｒ１は、トランス３の２次コイル６の第１端Ｂ１とグランドとの間に配置される。第２のプルダウン抵抗Ｒ２は、トランス３の２次コイル６の第２端Ｂ２とグランドとの間に配置される。トランス３の２次コイル６の両端Ｂ１、Ｂ２の電圧が第１のプルダウン抵抗Ｒ１、第２のプルダウン抵抗Ｒ２によって、それぞれプルダウンされる。
　トランス３の２次コイル６の第１端Ｂ１は、ＲＳフリップフロップ１８のセット端子Ｓと接続される。トランス３の２次コイル６の第２端Ｂ２は、ＲＳフリップフロップ１８のリセット端子Ｒと接続される。
　ＲＳフリップフロップ１８の出力端子Ｑは、出力端子ＯＵＴと接続する。トランス３が正極性に励磁されると、セット端子Ｓがアクティブとなり、ＲＳフリップフロップ１８の出力端子ＱがＨｉｇｈレベルとなる。トランス３が負極性に励磁されるとリセット端子Ｒがアクティブとなり、ＲＳフリップフロップ１８の出力端子ＱがＬｏｗレベルとなる。トランス３が励磁されていない場合、２次コイル６の誘起電圧はほぼ０となるため、プルダウン抵抗Ｒ１、Ｒ２によるプルダウンによって、ＲＳフリップフロップ１８の両入力端子Ｓ、ＲはＬｏｗレベルに維持される。この結果、ＲＳフリップフロップ１８は、以前の出力を保持する。
　なお、図２に示した回路構成は、ＲＳフリップフロップ１８を使用する場合の構成の一例であり、同じ動作をする限り適宜変更を加えることができるのは言うまでもない。
　図３は、保持要素８の構成の別の例を示す図である。
　保持要素８は、増幅要素ＢＦ１と、抵抗Ｒ３とを備える。
　増幅要素ＢＦ１の入力は、２次コイル６の第１端Ｂ１の電圧を受ける。増幅要素ＢＦ１の出力は、出力端子ＯＵＴと接続する。
　抵抗Ｒ３は、増幅要素ＢＦ１と２次コイル６の第１端Ｂ１との間に配置される。トランス３の２次コイル６の第１端Ｂ１は、抵抗Ｒ３を介して増幅要素ＢＦ１の入力端子に接続される。トランス３の２次コイル６の第２端Ｂ２は、増幅要素ＢＦ１の出力端子に接続される。増幅要素ＢＦ１の出力によって２次コイルの第２端Ｂ２を駆動することによって正帰還回路が構成され、トランス３が励磁されていない状態では、出力している論理が保持される。
　増幅要素ＢＦ１の出力がＬｏｗレベルのとき、トランス３が正極性に励磁されると、増幅要素ＢＦ１の入力がＬｏｗレベルからＨｉｇｈレベルに変化し、増幅要素ＢＦ１の出力もＨｉｇｈレベルとなる。この状態でトランス３の励磁が解除されると、増幅要素ＢＦ１は、Ｈｉｇｈレベルの出力を維持する。
　増幅要素ＢＦ１の出力がＨｉｇｈレベルのとき、トランス３が負極性に励磁されると、増幅要素ＢＦ１の入力がＨｉｇｈレベルからＬｏｗレベルに変化し、増幅要素ＢＦ１の出力もＬｏｗレベルとなる。この状態でトランス３の励磁が解除されると、増幅要素ＢＦ１は、Ｌｏｗレベルの出力を維持する。
　抵抗Ｒ３は、トランス３が励磁された際に増幅要素ＢＦ１の入力端子に印加される電流および電圧を抑制するために必要に応じて挿入される。回路動作上問題が無ければ、抵抗Ｒ３は、省略しても良いが、適切な抵抗値を有する抵抗Ｒ３を設けることによって、回路に流れる電流を抑制して定格の小さい部品を使用できるようになる。
　増幅要素ＢＦ１は、正帰還を成立させるために利得が「１」を上回っていればよく、アナログ増幅回路のほか、デジタル信号用のロジックバッファを用いることもできる。ロジックバッファを使用すると回路規模が小さく抑えられるので、集積度を高くすることができる。
　なお、図３に示した回路構成は、増幅要素ＢＦ１を使用して正帰還を構成するための一例であり、同じ動作をする限り適宜変更を加えることができるのは言うまでもない。
　（遅延要素）
　遅延要素７は、上記の通り、入力信号ｉｎに対して固有の遅延を加えるものであれば良い。例えば、遅延要素７は、ディレイライン、または伝送線路などによって構成しても良い。
　図４は、遅延要素７の構成の一例を示す図である。
　遅延要素７は、ローパスフィルタＬＰと、増幅要素ＢＦ２とを備える。
　ローパスフィルタＬＰは、入力端子ＩＮと接続される入力端子Ｔ１から入力信号ｉｎを受ける。ローパスフィルタＬＰは、抵抗Ｒ４と、キャパシタＣ１とによって構成される、一次遅れ特性を示すＲＣフィルタ回路によって実現される。あるいは、ローパスフィルタＬＰは、ＲＣフィルタ回路と同様の特性を示す他の回路（例えばＲＬフィルタ）、または二次遅れ特性のフィルタ（例えばＲＬＣフィルタ）によって実現されるものとしてもよい。
　増幅要素ＢＦ２は、ローパスフィルタＬＰの出力と、２次コイル５の第２端Ａ２と接続される出力端子Ｔ２との間に配置される。増幅要素ＢＦ２は、波形整形と駆動力確保のために使用されるが、利得が「１」を上回るアナログ増幅回路のほか、デジタル信号用のロジックバッファを用いることもできる。ロジックバッファを使用する場合、保持要素８と同じ素子を使用することも可能であるため、集積化に好適である。増幅要素ＢＦ２にも固有の遅延があるため、増幅要素ＢＦ１の遅延時間とローパスフィルタＬＰの遅延時間とを合計した時間ｄｔが所望の遅延時間となるように設計される。
　波形整形と駆動力確保の必要性が無ければ、増幅要素ＢＦ１を省略してローパスフィルタＬＰのみで遅延要素７を構成しても良い。
　図５は、遅延要素７の構成の別の例を示す図である。
　遅延要素７は、３段の増幅要素ＢＦ（１）、ＢＦ（２）、ＢＦ（３）を備える。
　３段の増幅要素ＢＦ（１）、ＢＦ（２）、ＢＦ（３）の遅延時間を合計した時間ｄｔが所望の遅延時間となるように設計される。
　図５の構成は、増幅要素の遅延を積極的に利用したものである。増幅要素の遅延時間は一般的に短いので、所望の遅延時間が得られるように適宜カスケード（縦続）接続して使用することができる。図５の遅延要素７は、３段の増幅要素を含むが、所望の回路動作をする範囲で１段以上の任意の段数に変更できることは言うまでもない。増幅要素は信号に遅延を加えるとともに駆動力確保のために使用されるが、利得が「１」を上回るアナログ増幅回路、またはデジタル信号用のロジックバッファを用いることもできる。ロジックバッファを使用する場合、保持要素８と同じ素子を使用することも可能であるため、集積化に好適である。
　遅延要素７の遅延時間ｄｔによってトランス３が励磁されるパルスの時間幅が決定されるのはこれまで述べた通りである。パルス時間が短いほどトランス３の小型化が可能となるが、パルス時間が短すぎると２次回路４が応答せず、信号伝達が行われなくなってしまう。部品のバラつき、温度変動、および電圧変動などによる特性変化を考慮して、遅延要素７の遅延時間ｄｔは、２次回路４の応答時間の２～１０倍程度となるよう設計するのが好ましい。
　以上、実施の形態１に係る信号絶縁回路１の構成と動作について、必要最小限の要素を取り上げて説明した。当然のことながら、信号絶縁回路１の機能が損なわれない範囲で適宜他の要素を追加することが出来る。
　遅延要素７および保持要素８は個別の部品で構成する例を示したが、ＩＣなどの集積回路で構成しても良く、マイクロコントローラ、ＣＰＵ（Central　Processing　Unit）などのプロセッサ上のプログラム、プログラマブルロジックデバイス（ＰＬＤ（(Programmable　Logic　Device）、ＣＰＬＤ（Complex　Programmable　Logic　Device）、ＦＰＧＡ（Field　Programmable　Gate　Array）など）で構成しても良い。
　遅延要素７は、素子の特性で決まる固有の遅延時間を有する例を示したが、クロック信号に同期して信号を遅らせるフリップフロップで構成しても良いし、クロックパルスをカウントして遅延時間を生成するカウンタで構成しても良い。また、上述の数値および数式は、説明のために好適な一例を示したに過ぎず、適宜変更することができる。
　トランス３は、一般的な磁心に銅線を巻回した変成器によって構成することができる。あるいは、トランス３は、プリント基板上の配線パターンによって構成することもできる。この場合には、部品点数を減らすことができる。
　図６は、トランス３を構成するプリント基板上の配線パターンを表す図である。図６に示すように、配線パターンＬ１～Ｌ４を渦巻き状の形状とすることができる。例えば、１次コイル５は、配線パターンＬ１と配線パターンＬ２とによって構成される。２次コイル６は、配線パターンＬ３と配線パターンＬ４とによって構成されることができる。Ｌ１～Ｌ４の順に上層から下層となる。すなわち、最も上層がＬ１で、Ｌ１の直ぐ下層がＬ２で、Ｌ２の直ぐ下層がＬ３で、Ｌ４の直ぐ下層がＬ４となる。
　１次コイル５の第１端Ａ１が配線パターンＬ１に配置される。１次コイル５の第２端Ａ２が配線パターンＬ２に配置される。２次コイル６の第１端Ｂ１が配線パターンＬ３に配置される。２次コイル６の第２端Ｂ２が配線パターンＬ４に配置される。層間接続ＣＮ１～ＣＮ４によって、上層と下層とが接続される。
　図６では、４層の配線層を使用してトランス３を構成する例を示したが、１層に２巻線を形成することで、２層で構成することもできる。十分なインダクタンスが確保できれば空芯とすることもできるが、プリント基板を磁心で挟み込むことで、トランス３の寸法を小さくすることができる。
　実施の形態２．
　実施の形態１で述べたように、図１の構成により、理想的には入力信号ｉｎの変化時のみトランス３が励磁され、結果として絶縁された回路間でデジタル信号の伝達がなされる。ところが、実際の回路素子には特性のバラつきがあり、場合によっては意図しない準安定状態に陥ってしまうことがある。
　入力端子ＩＮの内部インピーダンスが、遅延要素７の内部インピーダンスよりも高い場合を想定する。入力信号ｉｎの初期状態がＨｉｇｈレベルで、かつ遅延要素７の出力の初期状態がＬｏｗレベルで回路が起動した場合に、トランス３の１次コイル５に大きな電流が流れて入力信号ｉｎの電圧が低下し、遅延要素７の入力電圧閾値（正の閾値ＴＨＰ）を下回ることがある。本来であれば、遅延要素７は、一定の遅延時間ｄｔで入力信号ｉｎと論理が一致するが、この状態では入力信号ｉｎと遅延要素７の論理が異なる状態が継続し、トランス３の１次コイル５が励磁された状態が継続する。一度この状態に陥ると、回路的に平衡状態であるため自然に解消することは難しく、正しく信号伝達が行えないばかりか、直流抵抗の低い１次コイル５に大電流が流れ続けて過大な電力を消費する。発熱量が放熱量を上回った状態が継続すれば、１次コイル５は、いずれ焼損する可能性がある。
　実施の形態２の信号絶縁回路１Ａは、このような準安定状態を避けることができる。
　図７は、実施の形態２に係る信号絶縁回路１Ａの構成を表わす図である。
　実施の形態２の信号絶縁回路１Ａが、実施の形態１の信号絶縁回路１と相違する点は、実施の形態２の信号絶縁回路１Ａにおいて、１次回路２Ａが、キャパシタＣ２を備える点である。
　キャパシタＣ２は、トランス３の１次コイル５の第１端Ａ１と入力端子ＩＮとの間に配置されることによって、ＡＣ（Alternating　Current）結合回路が形成される。キャパシタＣ２の容量は、正常動作時にトランス３を励磁するパルスを十分に通過させ、信号伝達が成立するように選定する。
　たとえば、トランス３の励磁パルスによって流れる電荷量をＱ、回路の電源電圧をＶとすると、キャパシタＣ２の容量は、１０Ｑ／Ｖ以上とすることが好ましい。
　キャパシタＣ２の挿入により、１次コイル５が励磁される状態が継続した際に、キャパシタＣ２が充電されて１次コイル５に印加される電圧が低下するとともに電流の流れを妨げる効果が得られる。これにより、上記のような準安定状態に陥ったとしても、時間の経過とともに準安定状態が解消され、高い信頼性を有する信号絶縁回路を実現することができる。
　なお、図７では、１次コイル５の第１端Ａ１にキャパシタＣ２が接続される例を示したが、これに限定されるものではない。１次コイル５の第２端Ａ２にキャパシタＣ２が接続されるものとしてもよいし、１次コイル５の途中にキャパシタＣ２を配置してもよい。あるいは、これらの位置に複数個のキャパシタを配置しても、同様の効果が得られることは言うまでもない。
　実施の形態３．
　図８は、実施の形態３に係る信号絶縁回路１Ｂの構成を表わす図である。
　図８の信号絶縁回路１Ｂが、図１の信号絶縁回路１と相違する点は、以下である。
　入力端子ＩＮ１～ＩＮ４は、並列のデジタルの入力信号ｉｎ１～ｉｎ４を受ける。出力端子ＯＵＴ１～ＯＵＴ４は、並列のデジタルの出力信号ｏｕｔ１～ｏｕｔ４を出力する。
　信号絶縁回路１Ｂは、実施の形態１に係る信号絶縁回路１の構成に加えて、並列／直列変換回路（Ｐ／Ｓ）１１、および直列／並列変換回路（Ｓ／Ｐ）１２を備える。
　並列／直列変換回路（Ｐ／Ｓ）１１は、信号絶縁回路１の入力端子ＩＮに接続される。
　直列／並列変換回路（Ｓ／Ｐ）１２は、信号絶縁回路１の出力端子ＯＵＴに接続される。並列／直列変換回路（Ｐ／Ｓ）１１と、直列／並列変換回路（Ｓ／Ｐ）とは電気的に絶縁されている。
　並列／直列変換回路（Ｐ／Ｓ）１１は、並列のデジタルの入力信号ｉｎ１～ｉｎ４を時分割多重化（シリアライズ）によって、入力端子ＩＮ１～ＩＮ４に入力された直列の信号ｉｎ１～ｉｎ４に変換して、トランス３の１次回路２へ出力する。
　直列／並列変換回路（Ｓ／Ｐ）１２は、保持要素８から受け取った時分割多重化された直列の信号を並列の出力信号ｏｕｔ１～ｏｕｔ４に変換して、出力端子ＯＵＴ１～ＯＵＴ４に出力する。
　並列／直列変換回路（Ｐ／Ｓ）１１および直列／並列変換回路（Ｓ／Ｐ）１２は、直列信号と並列信号の変換が出来ればよく、たとえばシフトレジスタと制御回路の組み合わせ、ＵＡＲＴ（Universal　Asynchronous　Receiver　Transmitter）回路などが使用できる。
　実施の形態１に係る信号絶縁回路１は、入力信号ｉｎの変化のみを伝達するため、入力信号ｉｎに変化が無い状態では入出力の論理が不一致となることがある。本実施の形態によれば、並列の入力信号ｉｎ１～ｉｎ４を並列／直列変換回路Ｐ／Ｓによって直列信号に変換するため、信号絶縁回路１Ｂの入力信号ｉｎ１～ｉｎ４に変化がなくても、１次回路２に入力される信号は常時変化するよう構成することができる。これにより、信号絶縁回路１Ｂの入出力の論理が不一致となることを防止することができる。
　なお、シフトレジスタを動作させるためにはクロック信号およびラッチ信号などの制御信号が必要であるが、１次回路２と、２次回路４との間でタイミングが同期していないと正しく信号伝達を行うことができない。クロック信号およびラッチ信号などの制御信号についても信号絶縁回路１を使用して、１次回路２が生成した制御信号を２次回路４へ伝送し、あるいは、２次回路４が生成した制御信号を１次回路２へ伝送することもできる。
　以上、実施の形態３に係る信号絶縁回路１Ｂの構成と動作について、必要最小限の要素を取り上げ、信号数が４の場合を図示して説明した。当然のことながら、信号絶縁回路１Ｂの機能が損なわれない範囲で、信号数を増減したり、適宜他の要素を追加したりすることが出来る。また、遅延要素７、保持要素８、並列／直列変換回路Ｐ／Ｓ、および直列／並列変換回路Ｓ／Ｐは、個別の部品で構成する例を示したが、ＩＣなどの集積回路で構成しても良く、マイクロコントローラ、ＣＰＵなどのプロセッサ上のプログラム、プログラマブルロジックデバイス（ＰＬＤ、ＣＰＬＤ、ＦＰＧＡなど）で構成しても良い。
　実施の形態４．
　図９は、実施の形態４に係る信号絶縁回路１Ｃの構成を表わす図である。
　入力端子ＩＮ１～ＩＮ３は、並列の少なくとも１つのデジタルの入力信号ｉｎ１、ｉｎ２、および少なくとも１つのアナログの入力信号ｉｎ３を受ける。
　出力端子ＯＵＴ１～ＯＵＴ３は、並列の少なくとも１つのデジタルの出力信号ｏｕｔ１、ｏｕｔ２、および少なくとも１つのアナログの出力信号ｏｕｔ３を出力する。
　信号絶縁回路１Ｃは、実施の形態３に係る信号絶縁回路１Ｂの構成に加えて、アナログ／デジタル変換器（ＡＤＣ）１３と、デジタル／アナログ変換器（ＤＡＣ）１４とを備える。アナログ／デジタル変換器（ＡＤＣ）１３と、デジタル／アナログ変換器（ＤＡＣ）１４とは、電気的に絶縁されている。
　アナログ／デジタル変換器（ＡＤＣ）１３は、入力端子ＩＮ３に入力されたアナログの入力信号ｉｎ３を量子化して、複数ビットのデジタル信号に変換して、並列のデジタル信号（各ビットが並列）として、並列／直列変換回路（Ｐ／Ｓ）１１に出力する。
　デジタル／アナログ変換器（ＤＡＣ）１４は、直列／並列変換回路（Ｓ／Ｐ）１２の並列のデジタルの出力信号のうちの一部（複数ビットからなり、各ビットが並列）をアナログ信号ｏｕｔ３に変換して、出力端子ＯＵＴ３に出力する。
　デジタル信号に加えてアナログ信号も絶縁して伝送する必要がある場合に、本実施の形態に係る信号絶縁回路１Ｃによれば、アナログ信号とデジタル信号を同時に絶縁して伝送することができる。つまり、本実施の形態の信号絶縁回路１Ｃは、ミックスドシグナル信号絶縁回路として機能することができる。
　以上、実施の形態４に係る信号絶縁回路１Ｃの構成と動作について、必要最小限の要素を取り上げ、アナログ信号数が１、デジタル信号数が２の場合を図示して説明した。当然のことながら、信号絶縁回路１Ｃの機能が損なわれない範囲で、信号数を増減したり、適宜他の要素を追加したりすることが出来る。また、遅延要素７、保持要素８、並列／直列変換回路（Ｐ／Ｓ）１１、直列／並列変換回路（Ｓ／Ｐ）１２、アナログ／デジタル変換器（ＡＤＣ）１３、およびデジタル／アナログ変換器（ＤＡＣ）１４は、個別の部品で構成する例を示したが、ＩＣなどの集積回路で構成しても良く、マイクロコントローラ、ＣＰＵなどのプロセッサ上のプログラム、プログラマブルロジックデバイス（ＰＬＤ、ＣＰＬＤ、ＦＰＧＡなど）で構成しても良い。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１，１Ａ，１Ｂ，１Ｃ　信号絶縁回路、２，２Ａ　１次回路、３　トランス、４　２次回路、５　１次コイル、６　２次コイル、７　遅延要素、８　保持要素、１１　並列／直列変換回路（Ｐ／Ｓ）、１２　直列／並列変換回路（Ｓ／Ｐ）、１３　アナログ／デジタル変換器（ＡＤＣ）、１４　デジタル／アナログ変換器（ＤＡＣ）、１８　ＲＳフリップフロップ、ＢＦ，ＢＦ１，ＢＦ２，ＢＦ（１），ＢＦ（２），ＢＦ（３）　増幅要素、Ｃ１，Ｃ２　キャパシタ、ＣＮ１～ＣＮ４　層間接続、ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４　入力端子、Ｌ１，Ｌ２，Ｌ３，Ｌ４　配線パターン、ＬＰ　ローパスフィルタ、ＯＵＴ，ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４　出力端子。

Claims (11)

  1. 　デジタルの入力信号を受ける入力端子と、
    　前記入力信号を遅延させる遅延要素を含む１次回路と、
    　デジタルの出力信号を保持する保持要素を含む２次回路と、
    　前記出力信号を出力する出力端子と、
    　前記１次回路と接続される１次コイルと、前記２次回路と接続される２次コイルとを含むトランスとを備え、
    　前記１次回路と前記２次回路とは、前記トランスによって、異なる基準電位で動作することができるよう電気的に絶縁され、
    　前記１次コイルの第１端が入力信号によって駆動され、前記１次コイルの第２端が前記遅延要素の出力信号によって駆動され、
    　前記２次コイルの誘起電圧が前記保持要素に入力され、前記保持要素は前記２次コイルの誘起電圧に基づいて、前記出力信号の値を切り替えおよび保持するように構成される、信号絶縁回路。
  2. 　前記保持要素は、前記２次コイルの誘起電圧が正の閾値を超える場合に、第１の論理値を出力し、前記２次コイルの誘起電圧が負の閾値未満の場合に、第２の論理値を出力し、前記２次コイルの誘起電圧が、前記負の閾値以上かつ前記正の閾値以下の場合には、出力値を保持するよう構成される、請求項１記載の信号絶縁回路。
  3. 　前記保持要素は、
    　ＲＳフリップフロップと、
    　前記トランスの２次コイルの第１端と接続される第１のプルダウン抵抗と、
    　前記トランスの２次コイルの第２端と接続される第２のプルダウン抵抗と、
    　前記トランスの２次コイルの第１端と接続されるセット端子と、前記トランスの２次コイルの第２端と接続されるリセット端子と、前記出力端子と接続される端子とを有するＲＳフリップフロップと、を含む、請求項１または２記載の信号絶縁回路。
  4. 　前記保持要素は、増幅要素を含み、
    　前記増幅要素の入力は、前記２次コイルの第１端の電圧を受け、前記増幅要素の出力によって前記２次コイルの第２端を駆動することによって正帰還回路が構成され、
    　前記増幅要素の出力が前記出力端子と接続する、請求項１または２記載の信号絶縁回路。
  5. 　前記保持要素は、さらに、前記増幅要素と前記２次コイルの第１端との間に配置される抵抗を含む、請求項４に記載の信号絶縁回路。
  6. 　前記遅延要素は、ローパスフィルタ及び増幅要素のうちのいずれか一方を少なくとも含む、請求項１～５のいずれか１項に記載の信号絶縁回路。
  7. 　前記増幅要素は、ロジックバッファを含む、請求項６に記載の信号絶縁回路。
  8. 　前記１次回路は、さらに、
    　前記入力端子と、前記１次コイルの第１端との間に配置されるキャパシタを含む、請求項１～７のいずれか１項に記載の信号絶縁回路。
  9. 　前記入力端子は、並列のデジタルの入力信号を受け、
    　前記出力端子は、並列のデジタルの出力信号を出力し、
    　前記並列の入力信号を直列の入力信号に変換して、前記１次回路に出力する並列／直列変換回路と、
    　前記２次回路の前記保持要素から出力される直列の出力信号を並列の出力信号に変換して、前記出力端子に出力する直列／並列変換回路と、をさらに備えた、請求項１～８のいずれか１項に記載の信号絶縁回路。
  10. 　前記入力端子は、並列に入力される少なくとも１つのデジタルの入力信号および少なくとも１つのアナログの入力信号を受け、
    　前記出力端子は、並列に出力される少なくとも１つのデジタルの出力信号および少なくとも１つのアナログの出力信号を出力し、
    　前記アナログの入力信号を並列のデジタル信号に変換して、前記並列／直列変換回路に出力するアナログ／デジタル変換回路と、
    　前記直列／並列変換回路の並列の出力信号のうちの一部をアナログ信号に変換して、前記出力端子に出力するデジタル／アナログ変換回路と、を備えた請求項９に記載の信号絶縁回路。
  11. 　前記トランスは、プリント基板のパターンによって構成される、請求項１～１０のいずれか１項に記載の信号絶縁回路。
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