TWI647715B - 在積體電路中實施增益級的電路和方法 - Google Patents

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Abstract

茲揭示一種用以在積體電路中實施增益級的電路。該電路包含一第一電感器，其係在第一複數個金屬層中所構成；一第二電感器，其係在第二複數個金屬層中所構成，該第二電感器係經耦接於該第一電感器的中央分接點；以及其中該第二電感器的直徑是小於該第一電感器的直徑。茲亦揭示一種用以在積體電路中實施增益級的方法。

Description

在積體電路中實施增益級的電路和方法
本發明概略有關於積體電路，並且特別是關於在積體電路中實施增益級的電路和方法。
資料傳送是所有積體電路裝置的重要特點。雖可透過耗損性通道以在積體電路裝置之間傳送資料，然任何積體電路裝置的一項關鍵就是要能夠在一積體電路內對所收資料有效率地進行處理。由於對積體電路的效能要求持續地增高，因此重點在於提供改良的資料傳送電路和方法。尤其，當積體電路的尺寸和積體電路的耗電量兩者皆縮減時，總是會有提升積體電路速度的壓力。相同的壓力也會出現在積體電路之間的資料鏈路。隨著積體電路內之邏輯構件與記憶體胞格的數量日增，資料鏈路的密度和其等的電量也會提高。
所收到的序列資料串流會先在類比領域內進行後處理，然後再予轉換成數位領域並解序列化。這項後處理是在多個循序排設的高速類比電路上所實施，該等電路可將在耗損性通道上受到扭曲且衰減的信號加以放大並予等化成欲無錯取樣至數位領域裡所需要的位準。高速類比電路的另一用途為對所接收資料串流進行正確取樣所需的精準泊定。所有的高 速類比電路都需要高帶寬和低耗電量，如此可基於被動電感器來運用尖峰網路，故而極具吸引力。不過，廣泛地運用被動電感器來提增高速類比電路的帶寬並降低其耗電量會因大型電感器廓跡而受阻，這不僅會耗佔積體電路的「基地面積」，同時也會阻擋電力和信號扭曲。該電感器的特定實施方式也可能會對例如電感器的電阻度與電感器的磁性耦接造成影響。因此，欲實施一高速類比電路的電感器以達該電路的多項目標確有其難處。
茲揭示一種用以在積體電路中實施增益級的電路。該電路包含一第一電感器，其係在第一複數個金屬層中所構成；一第二電感器，其係在第二複數個金屬層中所構成，該第二電感器係經耦接於該第一電感器的中央分接點；以及其中該第二電感器的直徑是小於該第一電感器的直徑。
根據一替代性排置，一種用以在積體電路中實施增益級的電路，此電路包含一第一電晶體，此者係經耦接以於一控制終端處接收一輸入信號，以及一T線圈電感器，此者係經耦接於該第一電晶體，且該T線圈電感器含有經耦接於該第一電感器之中央分接點的第一電感器和第二電感器；其中該第二電感器的直徑是小於該第一電感器的直徑。
茲亦揭示一種用以在積體電路中實施增益級的方法。該方法包含實施一第一電感器，其係在第一複數個金屬層中所構成；實施一第二電感器，其係在第二複數個金屬層中所構成，將該第二電感器耦接於該第一電感器的中央分接點；其中該第二電感器的直徑是小於該第一電感器的直徑。
100‧‧‧系統
102‧‧‧第一收發器
104‧‧‧第二收發器
106‧‧‧傳送器電路/傳送器
108‧‧‧接收器電路/增益級
110‧‧‧傳輸線路
112‧‧‧傳輸線路
114‧‧‧上拉電阻器
116‧‧‧上拉電阻器
118‧‧‧下拉電阻器
120‧‧‧下拉電阻器
122‧‧‧傳送器電路/傳送器
124‧‧‧接收器電路/增益級
126‧‧‧傳輸線路
128‧‧‧傳輸線路
130‧‧‧上拉電阻器
132‧‧‧上拉電阻器
134‧‧‧下拉電阻器
136‧‧‧下拉電阻器
200‧‧‧增益級電路
202‧‧‧電阻器
204‧‧‧電阻器
206‧‧‧T線圈/電感器
208‧‧‧電阻器
210‧‧‧電晶體
212‧‧‧線圈/電感器
214‧‧‧電容器
216‧‧‧第一電阻器
218‧‧‧第二電阻器
220‧‧‧電感器
222‧‧‧電阻器
224‧‧‧電晶體
226‧‧‧電感器
228‧‧‧電容器
230‧‧‧控制電晶體
232‧‧‧第一電感器
234‧‧‧第二電感器
236‧‧‧第三電感器
240‧‧‧第一終端
242‧‧‧第二終端
244‧‧‧中央分接點
246‧‧‧第一終端
248‧‧‧第二終端
300‧‧‧積體電路
302‧‧‧基板
304‧‧‧電路構件
306‧‧‧通道
308‧‧‧外部接點
310‧‧‧頂部表面
402‧‧‧線圈/電感器
404‧‧‧線圈/電感器
406‧‧‧線圈/電感器
408‧‧‧線圈/電感器
410‧‧‧線圈/電感器
412‧‧‧線圈/電感器
414‧‧‧線圈/電感器
416‧‧‧線圈/電感器
420‧‧‧第二終端
422‧‧‧第一終端
424‧‧‧第二終端
426‧‧‧第一終端
428‧‧‧第二終端
430‧‧‧第一終端
434‧‧‧通道
436‧‧‧通道
438‧‧‧通道
442‧‧‧通道
446‧‧‧第二終端
448‧‧‧第一終端
450‧‧‧第二終端
452‧‧‧第一終端
454‧‧‧第二終端
456‧‧‧第一終端
460‧‧‧通道
462‧‧‧通道
464‧‧‧通道
502‧‧‧線圈
504‧‧‧終端
506‧‧‧終端
508‧‧‧導體構件
510‧‧‧通道
512‧‧‧通道
602‧‧‧線圈
604‧‧‧第一終端
606‧‧‧第二終端
608‧‧‧導體構件
610‧‧‧通道
702‧‧‧線圈
704‧‧‧第一終端
706‧‧‧第二終端
1100‧‧‧系統
1102‧‧‧CAD設備
1104‧‧‧主接腳列表
1106‧‧‧通訊鏈路
1110‧‧‧半導體製造設備
1112‧‧‧晶圓
1120‧‧‧CAD設備
1122‧‧‧接附圖
1124‧‧‧基板工件
1126‧‧‧通訊鏈路
1130‧‧‧接附設備
1131‧‧‧基板
1132‧‧‧晶粒/基板
1134‧‧‧封裝設備
1136‧‧‧元件
d1-d2‧‧‧直徑
t1-t5‧‧‧厚度
w1-w7‧‧‧寬度
M1-M12‧‧‧金屬層
V1-V12‧‧‧通道層
圖1為一用以傳送資料之系統的區塊圖；圖2為一可在圖1系統中實施之增益級電路的區塊圖；圖3為一具有複數個金屬層之積體電路的截面視圖；圖4為一圖2增益級電路之電感器的擴展視圖；圖5為在一積體電路中所實施的圖4電感器之第一金屬層的上視圖；圖6為在一積體電路中所實施的圖4電感器之第二金屬層的上視圖；圖7為在一積體電路中所實施的圖4電感器之第三金屬層的上視圖；圖8為在一積體電路中所實施的圖4電感器之第四金屬層的上視圖；圖9為在一積體電路中所實施的圖4電感器之第五金屬層的上視圖；圖10為在一積體電路中所實施的圖4電感器之第六金屬層的上視圖；圖11為用以生產積體電路的系統；以及圖12為顯示在積體電路中實施一電感器之方法的流程圖。
現參照圖1，本圖中顯示一用於資料傳送之系統100的區塊圖，該系統含有一第一收發器102和一第二收發器104。該第一收發器102含有一傳送器電路106，此電路是藉由一對傳輸線路110和112以耦接於該第二收發器內的接收器電路108。該傳送器106的輸出包含多個差分輸出，而這些是藉由上拉電阻器114及116以耦接至一第一參考電壓，像是VCC。該等差分輸出可為例如一對互補性資料。該接收器電路108係經耦接以在兩個輸入處接收該差分信號，這些輸入是藉由下拉電阻器113和120以耦接於像是接地的第二參考電壓。圖1中的傳送器電路與接收器電路輸出雖為 個別地耦接於上拉及下拉電阻器，然應瞭解該等傳送器電路的輸出可另為耦接於下拉電阻器，而且該等接收器電路的輸入可另為耦接於上拉電阻器。
為提供雙向的資料傳送，該第二收發器內的一傳送器電路122可藉由一對傳輸線路126和128以耦接於該第一收發器內的一接收器電路124。該傳送器122的輸出亦包含多個差分輸出，這些是藉由上拉電阻器130及132以耦接至該參考電壓VCC。而該接收器電路124則經耦接以在兩個輸入處接收該差分信號，這些輸入是藉由下拉電阻器134和136以耦接至接地。圖1之系統100雖為一具有收發器的系統之其一局部的範例，然應瞭解確可在各種擁有收發器以供傳送和接收資料的系統中實施如後文進一步詳述的接收器電路。
現參照圖2，圖中顯示一增益級電路200的區塊圖，此電路可予實施為例如圖1的增益級103或124。尤其，該增益級電路200含有複數個經串列耦接的構件以產生一第一輸出(OUTp)。這些經串列耦接的構件如圖所示包含一第一電阻器202、一第二電阻器204、一電感器206、一電阻器208以及一電晶體210。該電晶體210係經耦接以在其閘極處接收一互補性資料信號組對的第一輸入資料信號(INp)，並且在其竭極處產生第一輸出資料信號OUTp。
一第二構件序列係經耦接以接收該互補性資料信號組對的第二差分輸入資料信號，同時產生第二差分輸出資料信號。尤其，按串列耦接之第二構件群組的構件包含一第一電阻器216、一第二電阻器218、一電感器220、一電阻器222以及一電晶體224。該電晶體224係經耦接以在其閘極處接收該互補性資料信號組對的第二輸入資料信號(INn)，並且在其 竭極處產生第二輸出資料信號OUTn。可耦接一控制電晶體230以於其閘極處接收一致能信號俾啟動該增益級。
即如圖2的擴展視圖中所示，該電感器206含有多個T線圈，而一第一電感器232及一第二電感器234串列耦接於中央分接點244，且一第三電感器236耦接於該中央分接點244。該第二線圈212是在一第一終端246與一第二終端248之間延伸，且該第一終端246係經耦接於該中央分接點244。一電容器214係經耦接於該第二終端248與接地(GND)之間。應注意該電感器236並非該電路內的實體構件，而是經納入以將此電路中的負電感模型化並且藉由透過該電感器212提供正電感以補償負電感(由於該第一電感器232和該第二電感器232互相耦接的結果)。亦應注意到，不同於電阻器202，此者為該增益級電路200內的構件，該等電阻器204和208是表示該電感器的寄生阻抗。該電感器212的電感值是小於該電感器206的電感值。即如後文中圖4-10的進一步詳細說明，相比於該電感器206的線圈，可藉由令該電感器212之線圈的直徑較小以獲得較低的電感器212電感值。後文中將參照圖4-10以進一步詳細說明該等電感器206及212的實施方式。此外，應注意到該電感器220是按照與如前述電感器206相同的方式所實施。一電感器226係經耦接於該電感器220的中央分接點，並且一電容器228係經耦接於該電感器226與接地(GND)之間。
現參照圖3，此圖為一具有複數個金屬層之積體電路300的截面視圖。即如圖3所示，提供具有用於不同信號類型之導體跡線的金屬層。藉由範例，接地跡線是以全黑直線所表示，信號跡線是以交叉符號線段表示，電壓跡線則是以垂直符號線段表示。該積體電路含有一基板302， 此者具有多個電路構件304，而這些構件係經耦接於位在該基板302表面上之第一金屬層M1內所構成的各式互連構件。如306所範例表示的通道可供將各種跡線連接至位於其他覆層內的跡線。該等金屬層是以一介電層所分隔，該者在此是以未被構成於該等介電層的介電材料內之金屬跡線或通道佔據的白色材料所表示。該等外部接點308可為實施如位在該所示積體電路之頂部表面310上的輸入/輸出(I/O)接點，藉以輸入且輸出與該等電路構件304相關聯的資料，並且將像是電力和接地的參考電壓提供至該等電路構件。
如圖3所示的積體電路含有12個金屬層M1-M12，以及12個相對應的通道層V1-V12。即如後文中進一步詳述，該等金屬層可具有不同的厚度，並且可運用於不同類型的信號或電路構件，包含圖2所示且如後文參照圖4-10所進一步詳述的電感器。圖中雖顯示12個金屬層和相對應的通道，然應瞭解確可實施較多或較少的覆層。
現參照圖4，此擴展視圖顯示出圖2之增益級電路的電感器。即如圖4所示，該電感器206具有在至少4個金屬層中所實施的4個線圈402-403，各個線圈具有複數個迴圈。同樣地，該電感器212含有四個線圈410-416，各個線圈具有複數個迴圈。該線圈402從一第一終端240延伸至一第二終端420並且如圖中所示具有4個迴圈。該線圈404從該第一終端422延伸至一第二終端424，並且也具有4個迴圈。該線圈406從一第一終端426延伸至一第二終端428並且具有三個迴圈。最後，該線圈408是從一第一終端430延伸至一第二終端242並且具有四個迴圈。
這四個線圈的迴圈是在不同的金屬層中構成，並且該等線圈 是藉由該等金屬層之間的通道所耦接合一。尤其，該線圈402的第二終端420是藉由一通道434以耦接於該線圈404的第一終端422。該線圈404的第二終端424是藉由一通道436以耦接於該線圈406的第一終端426，並且該線圈406的第二終端428是藉由一通道438以耦接於該線圈408的第一終端430。
該電感器212是藉由位在該終端246處的通道442以耦接於該電感器206的中央分接點244。該線圈402的第二終端446是藉由一通道460以耦接於該線圈412的第一終端448。該線圈412的第二終端450是藉由一通道462以耦接於該線圈414的第一終端452，並且該線圈414的第二終端454是藉由一通道464以耦接於該線圈416的第一終端456。
用以構成該等電感器206及212各者的金屬層可為接續的金屬層，並且可具有藉由單一通道層內之通道所耦接的多個終端。即如後文所進一步詳述，可利用複數個金屬層以構成一給定線圈。用以構成該電感器212的複數個金屬層可為與用以構成該電感器206的複數個金屬層相同者，或是其等的子集合。
圖5-10中顯示各式金屬層的上視平面圖。按照其一金屬層排置，該底部線圈408可為自位於不同覆層內的一系列線圈所構成，而這些線圈是藉由該等金屬層之間的通道所連接。即如圖5所示，一線圈502含有4個迴圈，這些迴圈是自終端504延伸至終端506。多個導體構件508，其中包含如各個迴圈之各側邊上所示的複數個通道510，可供將該線圈502連接至一線圈602。該等通道512是對應於該等通道438，藉以將該線圈408的終端430耦接至該線圈406的終端428。該線圈408如圖所示為一具有直 徑d1的方形結構。然應瞭解確可實施像是長方形或圓形迴圈的其他形狀。
該線圈602也是從一第一終端604延伸至一第二終端606，並且具有與該線圈502為大致相同的尺寸和形狀。同樣地，多個導體構件608，其中包含如各個迴圈之各側邊上所示的複數個通道610，可供將該線圈602連接至一線圈702。該線圈702也是從一第一終端704延伸至一第二終端706，並且具有與該等線圈502和602為大致相同的尺寸和形狀。該等線圈502、602及707併同地構成該底部線圈408，其中該等終端504、604及704為該終端430的一部份，而且該等終端506、606及706為該終端242的一部份。換言之，圖5、6及7之金屬層內的各個迴圈之迴圈的各個側邊上的複數個通道或是各者可構成一具有4個迴圈的單一線圈，而此線圈具有三個金屬迴圈和該等金屬層間之通道的厚度。圖7中亦顯示該線圈416，此者僅藉由單一金屬層所構成。也就是說，不同於由位在三個金屬層內而藉通道所耦接之三條跡線組成的線圈408，該線圈416含有僅位在具有該線圈702之金屬層內的金屬跡線。該線圈416亦為一方形線圈，其直徑為d2，而此值小於該直徑d1，其中d1可約為13微米且d2可約為5微米。
該電感器206的其餘線圈406、404及402亦可連同該電感器212的相對應線圈414、412和410構成於單一金屬層內。更特定地說，該線圈406含有3個迴圈，其中跡線的寬度概自外部迴圈至內部迴圈而遞減。換言之，w3概略寬於w4，且後者又概略寬於w5。可藉由具有較寬的巡徑而自邊緣至中央處逐漸地減少以將該迴圈的電阻值最小化。即如圖9所示，該線圈404(此者具有4個迴圈)之迴圈的各個側邊具有大約相同的寬度，此寬度概略小於該線圈406之各式跡線的寬度。最後，該線圈402(此 者具有5個迴圈)之迴圈的各個側邊具有大約相同的寬度w1，此寬度概略小於該線圈404之各式跡線的寬度。僅具有4個迴圈之線圈404的寬度w2是概略大於具有5個迴圈之線圈402的w1。該等金屬層的厚度可改變，其中從M1開始之下方金屬層的厚度是小於該上方金屬層M12的厚度。圖4之電感器的線圈雖可在任何金屬層內實施，然最好是在該上方金屬層裡實施該等電感器。
該等電感器402和410可為構成於該金屬層M12內且具有厚度t1，該等電感器404和412可為構成於該金屬層M11內且具有厚度t2，該等電感器406和414可為構成於該金屬層M10內且具有厚度t3，同時該等電感器408和416可為構成於該金屬層M9內。如前所述，該電感器408可為構成於複數個金屬層內，藉以提供相較於單獨該金屬層M9的厚度為較大的厚度t4。不過，該電感器212的下方線圈416可為構成於單獨該金屬層M9內，並且具有厚度t5。該等線圈410-416之跡線的寬度可具有大約相等的數值w7。
藉較小線圈212以實施該T線圈可基於直徑為小於15微米的多層式電感器206和直徑為5微米的多層式電感器212以提供達3.5倍的內部電路帶寬(BW)延伸(相較於傳統的T線圈)。該小型T線圈206可具有高自共振頻率，然當單獨實施時會遭遇到線圈間之高磁性耦接的困擾。為克服這些缺點，經耦接於該電感器206之中央分接點的額外串序電感器212可補償過度的磁性耦接。此額外電感器212亦可有助於降低T線圈電阻對於該增益級之操作點與DC增益上的效應。同時，如前文所述的排置可藉由具有不同負載，然仍運用相同的偏壓方法，以簡化對於多個後續級的偏壓 電路設計。也就是說，可僅藉由改變該線圈212的維度以進行增益級的微調，藉此可對所有的CML級保持相同的DC偏壓。
可在例如一電流模式邏輯(CML)級中實施如前文所述的電路。相比於傳統的接收器輸入，內部CML級會具有較低的耗電量。該驅動器內的電流是位於2-5mA的範圍裡，而相較於傳統的接收器則為10mA。如此可供相同的多層式結構令該廓跡為小於一輸入T線圈的2倍-3倍，並從而具有較小的寄生電容或是較高的自共振頻率。不過，對此效能改良的成本為因較薄金屬線路而生的額外串序電阻，以及在溫度上的變異，這是在0.3-0.4% per K的數階上而在PVT上可達約100%。
另一項與T線圈206之微小廓跡相關的問題是會提高與較小尺寸相關聯之T線圈分支間的磁性耦接。此組態可獲致約0.6-0.8的磁性耦接k，而藉具有約0.2-0.6之磁性耦接k的較大型廓跡可簡易地達到所要求的磁性耦接。若相互電感為高，則可藉由令電感增至該中央分接點以控制線圈之間的有效耦接。從而可藉由讓分支具有較高的電感，然具較小的中間繞組，以有利於該等線圈之間的高相互電感。
現參照圖11，圖中顯示一用以生產積體電路的系統。該系統1100含有電腦輔助設計(CAD)設備1102，此設備可為任何經調適以運行CAD軟體的電腦。該CAD設備1102可提供像是主接腳列表1104的資料，並且藉由一通訊鏈路1106以耦接於半導體製造設備1110。該半導體製造設備1110可產生含有複數個晶粒的晶圓1112，即如業界所眾知者。
該CAD設備1120亦經耦接以接收該主接腳列表1104，並可接收接附圖1122和基板工件1124。該CAD設備1120是藉由一通訊鏈路1126 以耦接至該接附設備1130。該等通訊鏈路1106及1126可為任何有線或無線通訊鏈路。該接附設備通常可提供從一來自於該晶圓1112之晶粒至一接收該晶粒之基板1131的有線接附，即如參照其他圖式所進一步詳細說明者。該晶粒/基板1132係經耦接於一封裝設備1134，此設備可產生像是積體電路封裝的完工元件1136。圖11的系統雖提供為生產積體電路封裝所需要的各式構件，然應瞭解圖11所示構件可為合併或者可設置額外構件。在任何組態中，圖11的系統可供在該等金屬層內產生所需跡線以利實施圖1電路，並且尤其是圖4-10中所示之電感器的迴圈。
現參照圖12，圖中顯示在積體電路中實施一電感器之方法的流程圖。在步驟1202中，於第一複數個金屬層內實施一第一電感器。在步驟1204中，於第二複數個金屬層內實施一第二電感器。在步驟1206中，該第二電感器係經耦接於該第一電感器的中央分接點，其中該第二電感器的直徑是小於該第一電感器的直徑。可利用圖1-10所示電路，即如前文所述者或是其他的適當電路，以實施圖12的方法。圖12中雖顯示特定構件，然應瞭解確可在圖1-10的說明裡獲得與該等圖12之構件，或是其他構件，相關的額外細節。
因此，可瞭解現已說明一種新穎的增益級電路與資料傳送方法。熟諳本項技藝之人士將能知曉確實存在有眾多的替代與等同項目，且此等項目應併入於本揭發明的範疇內。因此，本發明不受限於前述具體實施例，而應僅依後載申請專利範圍所定。

Claims (20)

  1. 一種用以在積體電路中實施增益級的電路，該電路包含：一第一電感器，其係在第一複數個金屬層中；一第二電感器，其係在第二複數個金屬層中，該第二電感器係經耦接於該第一電感器的中央分接點；以及其中該第二電感器的直徑小於該第一電感器的直徑。
  2. 如申請專利範圍第1項所述之電路，其中：該積體電路包含複數個金屬層，其係自一下方金屬層延伸至一上方金屬層；以及該第一電感器係位於該下方金屬層之上並且具有複數個線圈，該複數個線圈包含在一第一金屬層中的一第一線圈並具有一中央分接點，其中該第一線圈藉由一第一通道層而耦接於一第二金屬層中的一第二線圈，並且藉由一第二通道層而耦接於一第三金屬層中的一第三線圈，該第二金屬層係在該第一金屬層上方，該第三金屬層係在該第一金屬層下方。
  3. 如申請專利範圍第2項所述之電路，其中：該第一電感器進一步包括一第四線圈，其係在該第一電感器的底部層上；以及該第一線圈和該第二線圈的跡線相較於該第三線圈和該第四線圈的跡線具有較小寬度。
  4. 如申請專利範圍第3項所述之電路，其中該第三線圈具有複數個迴圈，其具有一外部迴圈的跡線，該外部迴圈的跡線的寬度大於一內部迴圈的跡線的寬度。
  5. 如申請專利範圍第3項所述之電路，其中該第四線圈包含複數個金屬層。
  6. 如申請專利範圍第1項所述之電路，其中：該增益級包含一電流模式邏輯增益級；以及該第一電感器和該第二電感器係經耦接以傳送一互補性資料組對的第一資料。
  7. 如申請專利範圍第6項所述之電路，進一步包含：一第三電感器，其包含該第一複數個金屬層；以及一第四電感器，其包含該第二複數個金屬層且係經耦接於該第三電感器的中央分接點；其中該第四電感器的直徑小於該第三電感器的直徑；以及其中該第三電感器和該第四電感器係經耦接於以傳送該互補性資料組對的第二資料。
  8. 一種用以在積體電路中實施增益級的電路，該電路包含：一第一電晶體，其係經耦接以於一控制終端處接收一輸入信號；以及一T線圈電感器，其係經耦接於該第一電晶體，且該T線圈電感器包含第一電感器和經耦接於該第一電感器之中央分接點的第二電感器；其中該第二電感器的直徑小於該第一電感器的直徑。
  9. 如申請專利範圍第8項所述之電路，其中該第二電感器的線圈為該第一電感器的外部線圈，並且該第一電感器具有複數個線圈，該複數個線圈包含在一第一金屬層中的一第一線圈並具有一中央分接點，其中該第一線圈藉由一第一通道層而耦接於一第二金屬層中的一第二線圈，並且藉由一第二通道層而耦接於一第三金屬層中的一第三線圈，該第二金屬層係在該第一金屬層上方，該第三金屬層係在該第一金屬層下方。
  10. 如申請專利範圍第9項所述之電路，其中：該積體電路包含複數個金屬層；以及該第一電感器包含第一複數個金屬層，並且該第二電感器包含第二複數個金屬層。
  11. 如申請專利範圍第10項所述之電路，其中：該積體電路包含複數個金屬層，其係自一下方金屬層延伸至一上方金屬層；以及該第一電感器係位於該下方金屬層之上。
  12. 如申請專利範圍第10項所述之電路，其中：該第一電感器進一步包括一第四線圈，其係在該第一電感器的底部層上；以及該第一線圈和該第二線圈的跡線相較於該第三線圈和該第四線圈的跡線具有較小寬度。
  13. 如申請專利範圍第12項所述之電路，其中該第二線圈具有複數個迴圈，其具有一外部迴圈的跡線，該外部迴圈的跡線的寬度大於一內部迴圈的跡線的寬度。
  14. 如申請專利範圍第8項所述之電路，其中：該增益級包含一電流模式邏輯增益級；以及該第一電感器和該第二電感器係經耦接以傳送一互補性資料組對的第一資料。
  15. 一種用以在積體電路中實施增益級的方法，該方法包含：實施一第一電感器，其係在第一複數個金屬層中；實施一第二電感器，其係在第二複數個金屬層中；以及將該第二電感器耦接於該第一電感器的中央分接點；其中該第二電感器的直徑小於該第一電感器的直徑。
  16. 如申請專利範圍第15項所述之方法，其中：該積體電路包含複數個金屬層，其係自一下方金屬層延伸至一上方金屬層；以及實施一第一電感器係包含在該下方金屬層之上構成該第一電感器，該第一電感器具有複數個線圈，該複數個線圈包含在一第一金屬層中的一第一線圈並具有一中央分接點，其中該第一線圈藉由一第一通道層而耦接於一第二金屬層中的一第二線圈，並且藉由一第二通道層而耦接於一第三金屬層中的一第三線圈，該第二金屬層係在該第一金屬層上方，該第三金屬層係在該第一金屬層下方。
  17. 如申請專利範圍第16項所述之方法，其中：實施一第一電感器係包含在該第一電感器之底部層上構成第四線圈，並且在該第一電感器之頂部層上構成該第二線圈；以及該第一線圈和該第二線圈係經構成為其之跡線相較於該第三線圈和該第四線圈的跡線具有較小寬度。
  18. 如申請專利範圍第17項所述之方法，其中實施一第一電感器係包含以複數個迴圈構成該第三線圈，其具有一外部迴圈的跡線，該外部迴圈的跡線的寬度大於一內部迴圈的跡線的寬度。
  19. 如申請專利範圍第17項所述之方法，其中實施一第一電感器係包含在複數個金屬層中構成該第一電感器的第四線圈。
  20. 如申請專利範圍第15項所述之方法，其中在第二複數個金屬層中實施一第二電感器係包含在該第一電感器的外部實施該第二電感器。
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