JP5872710B2 - ドライバ回路、および出力信号を生成する方法 - Google Patents

Description

発明の分野
この発明は、一般に集積回路に関し、特にドライバ回路および出力信号を生成する方法に関する。

背景
ドライバ回路は信号を送信するために集積回路において用いられる。ドライバ回路は、一般に、集積回路の出力ポートにおいて出力信号を生成するために用いられる。出力ドライバが集積回路の外部の伝送線路のような回路に結合されるため、回路をマッチングして、信号が出力ポートから適切に転送されることを可能にすることは重要である。従来の直列ソース終端（ＳＳＴ）ドライバ構成においては、３端子構成（またはＴ−コイル）変圧器は、ドライバ出力および出力ポートに接続された２つのポートと、静電放電（ＥＳＤ）保護装置に接続された中央タップポートとを有する。したがって、Ｔ−コイルは集積回路において最良の反射減衰量のために設計され、パッドから見たトランスインピーダンスが最大の帯域幅において５０オームに近くあることを可能にする。

しかしながら、反射減衰量の最適化は、必ずしも、立ち上がり時間および立ち下がり時間、オーバショット、ならびに整定時間のような、ドライバの過渡的特性を最適化しない。さらに、３端子変圧器構成は、微同調のために微調整される必要のある設計パラメータの組を生成する。これらのパラメータは、２つのｔ−コイルインダクタＬＩおよびＬ２のインダクタンス、これらのインダクタの間の相互の結合ｋ、インダクタの抵抗ＲｌおよびＲ２、ならびに２つのポートの間のブリッジ容量を含む。これらのパラメータすべてをポート寄生容量と共に管理することは、設計に複雑性を追加し、ＴＸドライバ性能に対しては重要ではないかもしれない。

概要
集積回路のドライバ回路が記載される。ドライバ回路は、集積回路の出力信号を受けるよう結合される信号ノードと、第１の端子と第２の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路とを含み、第１の端子は信号ノードに結合され、ドライバ回路はさらに、インダクタ回路の第２の端子に結合される静電放電保護回路と、インダクタ回路の第２の端子に結合される出力ノードとを含む。

抵抗器の第１の端子は信号ノードに接続されてもよく、抵抗器の第２の端子はインダクタの第１の端子に接続されてもよく、インダクタの第２の端子は出力ノードに接続されてもよい。信号ノードはインバータ回路のノードを含んでもよい。静電放電回路は、出力ノードと第１の基準電位との間に結合される第１のダイオードを含んでもよい。静電放電回路は、出力ノードと第２の基準電位との間に結合される第２のダイオードを含んでもよい。インダクタは集積回路の複数の金属層に形成されてもよい。インダクタは、複数の金属層に形成される外側コイルと、複数の金属層に形成される内側コイルとを含んでもよい。

代替的な実施例によれば、集積回路のドライバ回路は、集積回路の出力信号を受けるよう結合される信号ノードと、信号ノードに結合される第１の端子と出力ノードに結合される第２の端子とを有する２端子インダクタ回路と、出力ノードに結合される静電放電保護回路とを含む。

２端子インダクタ回路は、信号ノードと接続される抵抗器の第１の端子と、インダクタの第１の端子に接続される抵抗器の第２の端子を含んでもよい。インダクタの第２の端子は出力ノードに接続されてもよい。静電放電回路は、出力ノードと第１の基準電位との間に結合される第１のダイオードと、出力ノードと第２の基準電位との間に結合される第２のダイオードとを含んでもよい。ドライバ回路は、さらに、集積回路の第２の出力信号を受けるよう結合される第２の信号ノードと；第２の信号ノードに結合される第３の端子と第２の出力ノードに結合される第４の端子とを有する第２の２端子インダクタ回路とを含んでもよい。第１の出力信号および第２の出力信号は差動出力信号を含んでもよい。

出力信号を生成する方法も記載される。この方法は、集積回路によって出力されるべき信号を信号ノードにおいて受けるステップと、第１の端子および第２の端子、ならびに第１の端子と第２の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路に、信号を結合するステップとを含み、インダクタ回路の第１の端子は信号ノードに結合され、この方法はさらに、インダクタ回路の第２の端子に結合される出力ノードにおいて出力信号を生成するステップを含む。

この方法は、さらに、静電放電回路を介して出力ノードにおける過剰な電荷を放電するステップを含んでもよい。信号を受けるステップは、出力信号として出力されるべき信号を受けることを含んでもよい。信号をインダクタ回路に結合するステップは、信号を抵抗器の第１の端子に結合することを含んでもよい。出力信号を生成するステップは、インダクタの出力を出力ノードに結合することを含んでもよく、出力信号は差動出力信号であってもよい。

出力ドライバのブロック図である。 差動出力ドライバのブロック図である。 金属層を有する集積回路の断面図である。 集積回路において実現されるインダクタの第１の金属層の上面平面図である。 集積回路において実現される図４のインダクタの第２の金属層の上面平面図である。 集積回路において実現される図４のインダクタの第３の金属層の上面平面図である。 集積回路を製造するためのシステムである。 出力信号を生成する方法を示すフローチャートである。 集積回路においてインダクタを実現する方法を示すフローチャートである。

詳細な記載
まず図１を参照して、出力ドライバ１００のブロック図が示される。特に、ドライバ１０２は出力ノード１０４を駆動するように構成され、インダクタ回路１０６を介して、出力信号Ｓを生成する。ドライバ１０２は、出力信号Ｓとして出力されるべき信号を生成するよう、示されるように構成された一連のトランジスタ１０８〜１１４を含む。特に、反転されたデータ（ｄ０バー）信号が、ドライバ回路１０２のｐチャネルトランジスタ１０８のゲートに結合され、反転されたクロック（ｃｌｋバー）信号が、ｐチャネルトランジスタ１１０のゲートに結合される。クロック信号は、さらに、ｎチャネルトランジスタ１１２のゲートに結合され、反転されたデータ信号は、ｎチャネルトランジスタ１１４のゲートに結合される。

インダクタ回路１０６は抵抗器１１６およびインダクタ１１８を含む。抵抗器１１６の第１の端子１２０はトランジスタ１１０および１１２のドレインにおいて信号ノード１２２に結合される。出力信号Ｓとして生成されるべき信号は信号ノード１２２において生成される。抵抗器１２０の第２の端子１２４はインダクタ１１８の第１の端子１２６に結合される。インダクタ１１８の第２の端子１２８は出力ノード１０４に結合される。静電放電回路１３０が、さらに、出力ノード１０４に結合される。静電放電回路は、出力端子１０４と第１の基準電位との間に結合される第１のダイオード１３２を含んでもよく、第１の基準電位はここではｖｔｔとして指定される。第２のダイオード１３４は出力ノード１０４と第２の基準電位との間に結合され、第２の基準電位はここではｖｓｓとして指定される。代替的に、ＥＳＤ保護を一方の基準電位上で実施し、シリコン制御整流器（ＳＣＲ）、クランプ、または他の要素のような、他の装置に基づいて製造することもあり得る。

図１の回路は、電圧モードＳＳＴドライバのための誘導性ピーキング回路網を与え、改善された性能および小さなインダクタ設置面積を可能にする。図１の回路は、インダクタ設計、レイアウト最適化、および同調／デバッギングを著しく単純化する。図１の２ポートインダクタ回路を用いることによって、設計パラメータの数、レイアウト教父抽出不確かさの影響、およびインダクタ回路の設置面積が低減される。図１の回路は、立ち上がり／立ち下がり時間をたとえば３８ｐｓから２５ｐｓに改善し、それはＳＳＴドライバが２５〜３０Ｇｂｔ／ｓまで動作することを可能にする。

図２の実施例によれば、示されるような差動出力ドライバ回路２００を用いて、差動出力信号を生成すること考えられ得る。すなわち出力信号Ｐを生成するために信号ノード１２２において差動入力信号の入力を受けることに加えて、入力１２２に結合される差動入力信号として反対の極性を有する差動入力信号が、ドライバ回路２０２の入力２０１に結合される。ドライバ２０２は出力ノード２０４を駆動するように構成され、インダクタ回路２０６を介して、出力信号Ｎを生成する。

図２の実施例によれば、図１の回路は差動入力信号ｄｐを受けて、出力信号Ｐを生成し、一方、図１の回路と実質的に同一の第２の回路は、差動入力ｄｎを受けてＮを生成し出力する。

特に、ドライバ２０２は、図示されるように構成された一連のトランジスタ２０８〜２１４を含む。反転されたデータ（ｄｎバー）信号は、ドライバ回路２０２のｐチャネルトランジスタ２０８のゲートに結合され、反転されたクロック（クロックバー）信号は、ｐチャネルトランジスタ２１０に結合され、一方、クロック信号はｎチャネルトランジスタ２１２に結合され、反転されたデータ信号は、ｎチャネルトランジスタ２１４に結合される。インダクタ回路２０６は抵抗器２１６およびインダクタ２１８を含む。抵抗器２１６の第１の端子２２０はトランジスタ２１０および２１２のドレインにおいてノード２０１に結合される。抵抗器２２０の第２の端子２２４はインダクタ２１８の第１の端子２２６に結合される。第２の端子２２８は出力端子２０４に結合される。静電放電回路２３０は、出力端子２０４と第１の基準電位ｖｔｔとの間に結合される第１のダイオード２３２を含む。第２のダイオード２３４は、出力ノード２０４と第２の基準電位ｖｓｓとの間に結合される。

ここで図３を参照して、集積回路の断面図が示される。図３に示されるように、異なる信号タイプのための導電線を有する金属層が設けられる。例として、接地線は、黒一色で示され、信号線はクロスハッチング線で示され、電力電圧線は、縦線によって示される。金属層は誘電材料によって分離され、そこには第１の誘電体層３０２が設けられ、その上には金属層３０４が形成されてもよい。誘電体層を用いて金属層の各々を分離し、そこには誘電体層３０６が金属層３０４上に配置される。図３の実施例によれば、金属層３０４は基準面を含み、それはこの例においては接地平面である。

次いで、金属層３０８が誘電体層３０６上に適用される。理解できるように、金属層３０８は、入出力信号を電力電圧信号と同様に結合するために、両方の導電線を含む。誘電体層３１０が導電線上に適用された後、別の金属層３１２が適用される。別の誘電体層３１４が金属層３１２の導電線上に適用され、その上には、金属層３１６の電力信号および接地信号を経路付けるための、より多くの導電線が設けられる。次いで、誘電体層３１８が金属層３１６の導電線上に配置され、別の接地基準面が金属層３２０によって設けられる。最後に、導電線が誘電体層３２２上に設けられ、そこでは、金属層３２４の導電線が電力信号および接地信号をさらに経路付ける。誘電体層であってもよい保護層３２６が、金属層３２４の導電線上に設けられる。ビアホール３２７のようなビアホールは、異なる金属層において線を結合するために実現される導電素子である。たとえばトランジスタのウェル領域のような回路素子を有する基板３２８が、金属線の層上に設けられる。図４〜図６を参照して以下により詳細に記載されるように、インダクタが複数の金属層において実現されてもよい。

ここで図４〜図６を参照して、インダクタ１１８のような、集積回路において実現されるインダクタの第１から第３の金属層の上面平面図が示される。インダクタのループが金属層間においてビアホールにより結合されるので、３つの図をともに説明することが必要である。インダクタの第１の端子４０２および第２の端子４０４は、示されるように第１の層４００上に設けられる。第１の端子４０２は、第１の端子４０２と第２の端子４０４との間に実現されるインダクタの第１のループ４０６の第１の端部４０５にある。第１の層４００上の第１のループ４０６は正方形の構造の４つの辺上において延在し、そこでは、第２の端部４０８が第１の端部４０２の近くに位置する。ループに対して正方形の構造が示されているが、ループ４０６は、矩形、円形、または任意の他の幾何学的形状のような他のなんらかの形状であり得ることが理解されるべきである。異なる層のループは異なるサイズを有してもよいが、層の各々における所与のコイルのループは、以下により詳細に記載されるように、好ましくは同じ形状を有する。

ビアホール４１０および４１２は図５の第２の金属層５００に延在し、ループ５０４の第１の端部５０２に電気的に接続される。ループ５０４は第２の端部５０６に延在し、それもビアホール５０８に電気的に接続される。図６の金属層６００において理解できるように、ビアホール５０８は、ループ６０４の第１の端部６０２に結合され、ループ６０４は、約７２０度または約２つの完全な十分なループを延在して、第２の端部６１０に至る。第１のループ６０５は、ループ６０４の外側ループであり、角６０６に延在し、一方、ループ６０４の第２の部分は第２の端部６１０に延在する。ループ４０６、５０４および６０５はおおよそ同じサイズであり、鉛直に整列することが注目されるべきである。さらに、ループ５１３、およびループ６０４の内側ループ第２のループ６０８は、同じサイズを有し、ループの寸法はおおよそ同じである。たとえば、ループが正方形状を有する場合、正方形の辺はおおよそ等しく、一方、円形のループは、おおよそ等しい直径を有する。さらに、金属層４００、５００および６００の各々の金属線が集積回路に形成されるとき、ループ５０４はループ４０６より上にあり、ループ４０６と概ね整列し、ループ６０５はループ５０４より上にあり、ループ５０４と概ね整列する。ある層が、示されるように第１の層、第２の層および第３の層に関して別の層より上または下にあることが言及される場合、それらの層は、第１の金属層から第３の金属層に連続する順序に配置され、第１の層または第３の層のいずれかが、３つの金属層の鉛直の積重ねの最上層であり得ることが理解されるべきである。３つの金属層におけるインダクタが示されるが、必要な場合にはより多くの層にインダクタを形成することがあり得る。

ループ６０４の端部６１０におけるビアホール６１１は、金属層５００の第２のループ５１３に延在する。ループ５１３はループ５０４内において第１の端部５１２から第２の端部５１４に延在する。第２の端部５１４におけるビアホール５１６は、金属層６００におけるループ６１３の第１の端部６１２に延在する。ループ６１３は第２の端部６１４に延在し、そこでは、ビアホール６１６が図４および図５に示されるビアホール５１８および５２０に延在する。すなわち、金属線５２２は、ビアホール６１６、５１８および５２０を金属層５００において電気的に結合する。最後に、ビアホール５１８および５２０に結合される金属線４１４が、端子４０４に結合される。

明らかなように、図示された実施例においては、ループのすべてが時計回りの方向に延在し、そこでは、ループ４０６、５０４および６０５は外側ループにおいて第１の層４００から第３の層６００に延在する。ループ４０６、５０４および６０５は概ね同じサイズおよび形状であり、鉛直に整列される。ループ６０８および５１３は、内側ループにおいて第３の層６００から第２の層５００に延在し、概ね同じサイズおよび形状であり、同様に、鉛直に整列される。残りの内側ループ６１３は、第３の層６００において内側コイル内に位置決めされる。

理解できるように、ループ４０６、５０４および６０５は外側コイルを形成するように接続され、一方、ループ６０８および５１３は内側コイルを形成するように接続される。外側コイル、内側コイル、および第３の層６００における残りのループ６１３は、端子４０２から端子４０４に延在する単一のコイルを形成するように接続され、すべてのループは、第３の層６００の残りの内側ループ６１３を除き、別の層における同じサイズおよび形状の別のループに近接する。インダクタを通る電圧は端子４０２から端子４０４に変動するため、最小電圧降下を有するインダクタの部分は互いの隣りに配置され、それによって、インダクタの寄生容量を低減する。

ここで図７を参照して、集積回路を製造するためのシステムが示される。システム７００はコンピュータ支援設計（ＣＡＤ）設備７０２を含み、それはＣＡＤソフトウェアを実行するように適合される任意のコンピュータであり得る。ＣＡＤ設備７０２は、マスタピンリスト７０４のようなデータを受け、通信リンク７０６によって半導体製造設備７１０に結合される。当該技術分野において周知のように、半導体製造設備７１０は複数のダイを有するウェハ７１２を形成する。

ＣＡＤ設備７２０が、さらに、マスタピンリスト７０４を受けるよう結合され、ボンディング図７２２および基板アートワーク７２４を受ける。ＣＡＤ設備７２０は通信リンク７２６によってボンディング設備７３０に結合される。通信リンク７０６および７２６は任意の有線または無線通信リンクであり得る。ボンディング設備は、他の図を参照してより詳細に記載されるように、一般的にウェハ７１２からのダイから、ダイを受ける基板へのワイヤボンドを設ける。ダイ／基板７３２は、集積回路パッケージのような完成した部品７３６を形成する実装設備７３４に結合される。図７のシステムは集積回路パッケージの製造のために必要とされる諸要素を提供するが、図７に示される要素を組み合わせ得ること、または追加の要素を設けることができ得ることが理解されるべきである。いかなる構成においても、図７のシステムは、図１の回路を実現するために金属層において必要な線、特に図４から図６に示されるインダクタのループを形成することを可能にする。

ここで図８を参照して、フローチャートで、出力信号を形成する方法を示す。信号ノードにおいて集積回路によって出力されるべき信号が、ブロック８０２において受けられる。信号は、インダクタ回路に結合され、インダクタ回路は、インダクタ回路の第１の端子と第２の端子との間においてインダクタと直列に結合される抵抗器を有し、インダクタ回路の第１の端子はブロック８０４において信号ノードに結合される。出力信号が、ブロック８０６においてインダクタ回路の第２の端子に結合される出力ノードにおいて生成される。出力ノードにおける過剰な電荷がブロック８０８において静電放電回路により放電される。

ここで図９を参照して、フローチャートで、集積回路においてインダクタを実現する方法を示す。インダクタの第１のノードおよび第２のノードが、ブロック９０２において集積回路の複数の金属層の第１の金属層上に設けられる。第１のサイズの第１の複数のループがブロック９０４において集積回路の複数の金属層に設けられる。第１の複数のループの各ループごとに、ループの少なくとも一方の端部がブロック９０６において近接する金属層におけるループの端部に結合される。第２のサイズの第２の複数のループがブロック９０８において集積回路の複数の金属層に設けられる。第２の複数のループの各ループごとに、ループの少なくとも一方の端部がブロック９１０において近接する金属層におけるループの端部に結合される。第１の複数のループのうちのあるループの端部が、ブロック９１２において第２の複数のループのうちのあるループの端部に結合される。図８および図９の方法は、上記のように図１〜図７の回路を用いるか、または他の好適な回路を用いて、実現され得る。

したがって、新たで新規なドライバ回路および出力信号を生成する方法が記載されたことが十分に理解され得る。開示された発明を組込む多数の代替物および等価物が存在すると理解されることが、当業者には十分に理解される。その結果、この発明は、前述の実施例によってではなく、以下の特許請求の範囲によってのみ限定される。

Claims (13)

1. 集積回路のドライバ回路であって、
   前記集積回路の出力として生成されるべきデータ信号を受けるよう結合される信号ノードと、
   第１の端子と第２の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路とを含み、前記第１の端子は前記信号ノードに結合され、前記ドライバ回路はさらに、
   前記インダクタ回路の前記第２の端子に接続される静電放電保護回路と、
   前記インダクタ回路の前記第２の端子に結合される出力ノードとを含み、前記データ信号は前記出力ノードにおいて生成され、
   前記抵抗器の第１の端子は前記信号ノードに接続され、前記抵抗器の第２の端子は前記インダクタの第１の端子に接続され、前記インダクタの第２の端子は前記出力ノードに接続される、ドライバ回路。
2. 前記信号ノードはインバータ回路のノードを含む、請求項１に記載のドライバ回路。
3. 前記静電放電回路は、前記出力ノードと第１の基準電位との間に結合される第１のダイオードを含む、請求項１に記載のドライバ回路。
4. 前記静電放電回路は、前記出力ノードと第２の基準電位との間に結合される第２のダイオードを含む、請求項３に記載のドライバ回路。
5. 前記インダクタは前記集積回路の複数の金属層に形成される、請求項１に記載のドライバ回路。
6. 前記インダクタは、複数の金属層に形成される外側コイルと、前記複数の金属層に形成される内側コイルとを含む、請求項１に記載のドライバ回路。
7. 請求項１〜請求項６のいずれかに記載のドライバ回路を含む集積回路。
8. 請求項７に記載の集積回路を含むシステム。
9. 集積回路において出力信号を生成する方法であって、
   前記集積回路によって出力されるべきデータ信号を信号ノードにおいて受けるステップと、
   第１の端子および第２の端子、ならびに前記第１の端子と前記第２の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路に、前記データ信号を結合するステップとを含み、前記インダクタ回路の前記第１の端子は前記信号ノードに結合され、前記抵抗器の第１の端子は前記信号ノードに接続され、前記抵抗器の第２の端子は前記インダクタの第１の端子に接続され、前記インダクタの第２の端子は出力ノードに接続され、前記方法はさらに、
   静電放電回路を前記インダクタ回路の前記第２の端子に接続するステップと、
   前記インダクタ回路の前記第２の端子に結合される前記出力ノードにおいて前記データ信号を生成するステップとを含む、方法。
10. 前記静電放電回路を介して前記出力ノードにおいて過剰な電荷を放電するステップをさらに含む、請求項９に記載の方法。
11. 前記データ信号をインダクタ回路に結合するステップは、前記データ信号を前記抵抗器の前記第１の端子に結合することを含む、請求項９または請求項１０に記載の方法。
12. 前記出力ノードにおいて前記データ信号を生成するステップは、前記インダクタの出力を前記出力ノードに結合することを含む、請求項９〜請求項１１のいずれかに記載の方法。
13. 前記出力ノードにおいて前記データ信号を生成するステップは、差動出力信号の出力信号を生成することを含む、請求項９〜請求項１２のいずれかに記載の方法。