JP2005333004A

JP2005333004A - 半導体装置

Info

Publication number: JP2005333004A
Application number: JP2004150441A
Authority: JP
Inventors: Katsuhiko Sakamoto; 雄彦阪本
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2005-12-02
Also published as: US20050258508A1

Abstract

【課題】
インダクタの配置に必要な占有面積を低減できる半導体装置を提供すること。
【解決手段】
半導体基板上に平面形状が多角形ないし円形状の２以上のインダクタ１、２を備え、各インダクタは、互いにスパイラル部分の中心が一致するように配置されることを特徴とする。
【選択図】
図１

Description

本発明は、半導体基板上にインダクタを塔載した半導体装置に関し、特に、インダクタの配置に必要な占有面積を低減できる半導体装置に関する。

高周波ＬＳＩでは、ＬＣ電圧制御型発振器（ＬＣＶＣＯ：LC Voltage Controlled Oscillater）等の高周波回路に使用する目的でインダクタを塔載する場合があり、例えば、異なる発振周波数を有する複数のＬＣＶＣＯを設計するために複数のインダクタを塔載する高周波ＬＳＩがある。

高周波ＬＳＩにおいて、例えば、ＬＣＶＣＯを構成する主要な素子としてトランジスタの他にインダクタ、容量がある。１つのＬＣＶＣＯに対して少なくとも１つのインダクタが必要であるので、複数のＬＣＶＣＯをＬＳＩに塔載する場合は、複数のインダクタが必要になる。従来の半導体装置では、必要な数だけインダクタを配置するための領域を確保し、インダクタを配置していた。

特開２００３−６８８６２号公報

例えば、２つのインダクタを配置するには、１つのインダクタを配置するのに要する面積の約２倍の面積が必要になる。１つのインダクタを配設するのに要する占有面積は４００００μｍ^２以上となることがあるため、半導体基板上に複数のインダクタを配置する場合、著しく占有面積が増大し、チップの製造コストが増大する。

本発明の目的は、インダクタの配置に必要な占有面積を低減できる半導体装置を提供することである。

本発明の第１の視点においては、半導体装置において、半導体基板上に平面形状が多角形ないし円形状の２以上のインダクタを備え、各前記インダクタは、互いに多角形ないし円形部分の中心が一致するように配置されることを特徴とする。

本発明の第２の視点においては、半導体装置において、半導体基板上にスパイラル状の第１のインダクタ及び第２のインダクタを備え、前記第１のインダクタ及び前記第２のインダクタは、互いにスパイラル部分の中心が一致するように配置され、前記第１のインダクタと前記第２のインダクタとは、直列に接続され、前記第１のインダクタと前記第２のインダクタの間を結ぶ配線から分岐して引き出された引出し配線を有することを特徴とする。

また、本発明の前記半導体装置において、前記第１のインダクタは、前記第２のインダクタと交差する部分を迂回するコンタクト及び導電層を有することが好ましい。

また、本発明の前記半導体装置において、前記第２のインダクタは、前記第１のインダクタと交差する部分を迂回するコンタクト及び導電層を有することが好ましい。

また、本発明の前記半導体装置において、前記第１のインダクタのノード、前記第２のインダクタのノード、及び前記引出し配線のノードは、それぞれ内部回路に電気的に接続されており、前記引出し配線のノードと前記内部回路の間、及び、前記第２のインダクタのノードと前記内部回路の間のそれぞれの配線上には、スイッチが配設されることが好ましい。

本発明（請求項１−５）によれば、複数のインダクタを１箇所にまとめることで、インダクタの配置に必要な占有面積を低減できる。

本発明（請求項５）によれば、内部回路で使用する巻き数の異なるインダクタを選択的に用いることができる。

本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置におけるインダクタの構成の一例を模式的に示したレイアウト図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＡ−Ａ間の部分断面図である。

実施形態１の半導体装置においては、半導体基板１０（例えば、シリコン）上に層間絶縁膜１１（例えば、酸化シリコン）が形成され、この層間絶縁膜１１上に多角形状（図１では、矩形状）の第１のインダクタ１及び第２のインダクタ２が形成され、第１のインダクタ１及び第２のインダクタ２を含む層間絶縁膜１１上に保護絶縁膜１３（例えば、酸化シリコン）が形成されている。第１のインダクタ１は、平面方向から見ると第２のインダクタ２と所定の間隔をおいて第２のインダクタ２の外周側に配されており（図１参照）、断面方向から見ると第２のインダクタ２と同一の層に配されている（図２参照）。第１のインダクタ１の中心（対角線上の中心、重心）は、第２のインダクタ２の中心（対角線上の中心、重心）と一致している。第１のインダクタ１及び第２のインダクタ２は、例えば、アルミニウム、銅等の導電材料から構成される。第１のインダクタ１のノード１ａ及びノード１ｂは、例えば、ＬＣＶＣＯ等の内部回路（図示せず）に接続される。第２のインダクタ２のノード２ａ及びノード２ｂは、第１のインダクタ１に係る内部回路とは別の内部回路（図示せず）に接続される。

次に、実施形態１に係る半導体装置の製造方法の一例について説明する。まず、半導体基板１０上に所定の絶縁性薄膜を形成し、これを所定の形状にパターニングして層間絶縁膜１１を形成する。次に、所定の導電性薄膜を形成し、これを所定の形状にパターニングして第１のインダクタ１及び第２のインダクタ２を形成する。最後に、保護絶縁膜１３を形成する。

なお、図１の構成では２つのインダクタを有する半導体装置の一形態を示したが、図３のように３つ又はそれ以上のインダクタを有する構成であってもよい。この場合、各インダクタ１、２、９は全て同一の導電層で構成され、いずれのインダクタの中心（矩形状部分の対角線上の中心、重心）と一致する。また、各インダクタの平面形状は、多角形状に限定されるものではなく、円形状等であってもよい。

実施形態１によれば、従来は異なるエリアに配置されていた２つのインダクタを、インダクタの中心を一致させることで、１つのエリアに２つのインダクタを配置できる。そのため、インダクタの配置に必要な占有領域を削減できるので、チップコストを下げることができる。また、１つの領域に３つ以上のインダクタを配置することで、さらに効果的にインダクタの配置に必要な占有面積を低減できる。

次に、本発明の実施形態２について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置におけるインダクタの構成の一例を模式的に示したレイアウト図である。図５は、本発明の実施形態２に係る半導体装置の構成を模式的に示したＢ−Ｂ間の部分断面図である。図６は、本発明の実施形態２に係る半導体装置におけるインダクタの回路図である。

実施形態２の半導体装置においては、半導体基板１０上に第１の層間絶縁膜１１及び第２の層間絶縁膜１２が順次積層され、第１の層間絶縁膜１１乃至第２の層間絶縁膜１２上に第１のインダクタ３及び第２のインダクタ４が形成されている。第１のインダクタ３及び第２のインダクタ４のそれぞれの中心（スパイラルの中心、重心）は、一致している。第１のインダクタ３及び第２のインダクタ４は、ノード３ａとノード４ａの間で直列に接続された形態で配置されており、第１のインダクタ３と第２のインダクタ４の間を結ぶ配線の分岐点Ｙから分岐してノード５ａへの引出し配線５が引き出されている。

第１のインダクタ３及び第２のインダクタ４は、下層導電層６、上層導電層７、コンタクト８で構成されている。下層導電層６は、断面方向から見て第１の層間絶縁膜１１の表面に形成され（図５参照）、平面方向から見て上層導電層７のおける第１のインダクタ３と第２のインダクタ４のいずれか一方が分離した部位を結び付ける構成となっており、平面方向から見て上層導電層７と重なる部分を有する（図４参照）。上層導電層７は、断面方向から見て第２の層間絶縁膜１２の表面に形成され（図５参照）、平面方向から見て第１のインダクタ３と第２のインダクタ４とが交差する部位について第１のインダクタ３と第２のインダクタ４のいずれか一方が分離した構成となっている（図４参照）。下層導電層６及び上層導電層７には、例えば、アルミニウム、銅等の導電材料が用いられる。コンタクト８は、断面方向から見て第２の層間絶縁膜１２に形成されたビアに充填された導電部であり（図５参照）、平面方向から見て下層導電層６と上層導電層７が重なる部分に配されており（図４参照）、下層導電層６と上層導電層７とを電気的に接続する。なお、コンタクト８は、上層導電層７と一体的に形成するものであってもよい。

ノード３ａ、ノード４ａ、及びノード５ａは、例えば、ＬＣＶＣＯ等の内部回路（図示せず）に電気的に接続されており、ノード５ａと内部回路の間、及び、ノード４ａと内部回路の間のそれぞれの配線上には、トランジスタ等によるスイッチ（図示せず）が配置される。これらのスイッチの制御により、内部回路で使用するインダクタを、スパイラルを１回巻いたもの（第１のインダクタ３）と、同じく３回巻いたもの（第１のインダクタ３＋第２のインダクタ４）と、で選択することができる。なお、インダクタの巻き数は、１回、３回に限定されるものではない。

次に、実施形態２に係る半導体装置の製造方法の一例について説明する。まず、半導体基板１０上に所定の絶縁性薄膜を形成し、これを所定の形状にパターニングして第１の層間絶縁膜１１を形成する。次に、所定の導電性薄膜を形成し、これを所定の形状にパターニングして下層導電層６を形成する。次に、第２の層間絶縁膜１２を形成し、これを所定の形状にパターニングしてビアを形成する。次に、第２の層間絶縁膜１２のビア内にコンタクト８を形成する。次に、所定の導電性薄膜を形成し、これを所定の形状にパターニングして上層導電層７を形成する。最後に、保護絶縁膜１３を形成する。なお、コンタクト８の形成については、上層導電層７と同時に形成するものであってもよい。

スパイラルの巻き数の多いインダクタは、１回だけ巻いたインダクタと比べて、インダクタの中心の空き領域が狭くなるとともに、インダクタを配置するのに要する面積が大きくなる傾向があるため、２つのインダクタを同じ位置にレイアウトすることが困難であるが、実施形態２によれば、１回巻き（第１のインダクタ３）と３回巻き（第１のインダクタ３＋第２のインダクタ４）のインダクタを同じ場所にレイアウトできる。

本発明の実施形態１に係る半導体装置におけるインダクタの構成の一例を模式的に示したレイアウト図である。本発明の実施形態１に係る半導体装置の構成を模式的に示したＡ−Ａ間の部分断面図である。本発明の実施形態１に係る半導体装置におけるインダクタの構成の変形例を模式的に示したレイアウト図である。本発明の実施形態２に係る半導体装置におけるインダクタの構成の一例を模式的に示したレイアウト図である。本発明の実施形態２に係る半導体装置の構成を模式的に示したＢ−Ｂ間の部分断面図である。本発明の実施形態２に係る半導体装置におけるインダクタの回路図である。

符号の説明

１、３第１のインダクタ
１ａ、１ｂ、２ａ、２ｂ、３ａ、４ａ、５ａノード
２、４第２のインダクタ
５引出し線
６下層導電層
７上層導電層
８コンタクト
９第３のインダクタ
１０半導体基板
１１層間絶縁膜（第１の層間絶縁膜）
１２第２の層間絶縁膜
１３保護絶縁膜

Claims

半導体基板上に平面形状が多角形ないし円形状の２以上のインダクタを備え、
各前記インダクタは、互いに多角形ないし円形部分の中心が一致するように配置されることを特徴とする半導体装置。
半導体基板上に平面形状がスパイラル状の第１のインダクタ及び第２のインダクタを備え、
前記第１のインダクタ及び前記第２のインダクタは、互いにスパイラル部分の中心が一致するように配置され、
前記第１のインダクタと前記第２のインダクタとは、直列に接続され、
前記第１のインダクタと前記第２のインダクタの間を結ぶ配線から分岐して引き出された引出し配線を有することを特徴とする半導体装置。
前記第１のインダクタは、前記第２のインダクタと交差する部分を迂回するコンタクト及び導電層を有することを特徴とする請求項２記載の半導体装置。
前記第２のインダクタは、前記第１のインダクタと交差する部分を迂回するコンタクト及び導電層を有することを特徴とする請求項２又は３記載の半導体装置。
前記第１のインダクタのノード、前記第２のインダクタのノード、及び前記引出し配線のノードは、それぞれ内部回路に電気的に接続されており、
前記引出し配線のノードと前記内部回路の間、及び、前記第２のインダクタのノードと前記内部回路の間のそれぞれの配線上には、スイッチが配設されることを特徴とする請求項２乃至４のいずれか一に記載の半導体装置。