KR101216946B1

KR101216946B1 - 온칩 적층형 스파이럴 인덕터

Info

Publication number: KR101216946B1
Application number: KR1020120006102A
Authority: KR
Inventors: 김정호; 김석진
Original assignee: 한국과학기술원
Priority date: 2012-01-19
Filing date: 2012-01-19
Publication date: 2013-01-02

Abstract

온칩 적층형 스파이럴 인덕터를 개시한다. 본 발명의 온칩 적층형 스파이럴 인덕터는 반도체 기판 상에 적층되고 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 포함하고, 복수의 플래너 스파이럴 인덕터들은 상층에서 하층으로 갈수록 선폭이 굵어진다. 따라서 최상층 플래너 스파이럴 인덕터의 선폭에 비해 하층의 플래너 스파이럴 인덕터들의 선폭이 더 굵게 형성되므로 하 층의 시리얼 저항값이 상층의 시리얼 저항값 보다 작은 값을 갖게 된다. 그러므로 전체적인 인덕터의 유효 시리즈 저항값은 각 층의 병렬저항들의 합으로 산출되기 때문에 감소된다.

Description

온칩 적층형 스파이럴 인덕터 {On-Chip Stack Spiral Inductor}

본 발명은 온칩 적층형 스파이럴 인덕터에 관한 것으로서, 더욱 상세하게는 유효 시리즈 저항을 감소시켜서 큐팩터를 향상시킬 수 있는 온칩 적층형 스파이럴 인덕터에 관한 것이다.

본 발명은 교육과학기술부의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: 2010-0029179, 연구사업명: 기초연구사업, 연구과제명: "자기장 공진기반 무선에너지 전송 기술" 및 한국과학기술원이 주관기관인 과제고유번호: 2010-0029374, 연구사업명: 기초연구사업, 연구과제명: "자동차 전력시스템 통합"에 관한 것이다.

차세대 IT 기기의 모바일화, 소형화 및 고성능화 추세에 따라 고주파 아날로그 소자부품들을 디지털 회로들과 함께 실리콘 칩 상에 구현하고자 하는 많은 연구들이 진행되고 있다.

일반적으로, 고주파(Radio Frequency; RF) 소자로서 고주파 집적회로(RF IC) 및 아날로그/디지털 IC의 원칩화를 위한 연구가 많이 이루어지면서 부피를 줄이고 높은 충실도(Quality factor; Q)를 가지는 인덕터(Inductor)에 관한 연구는 꾸준히 이루어지고 있으며, RF/아날로그/디지털 통합칩(SoC)을 제작하는데 가장 적합한 기술로서 초고주파 집적회로(MMIC) 기술이 가장 각광을 받고 있다.

초고주파 집적회로(MMIC) 기술은 트랜지스터를 포함하는 능동소자와 인덕터, 커패시터 및 저항 등을 한 칩에 집적하는 기술로 이중 가장 많은 면적을 차지하는 인덕터의 영향은 상당하다.

RF/아날로그/디지털 통합칩(SoC)을 제작하는데 가장 적합한 기술로서 SiGe BiCMOS 기술이 각광을 받고 있다. 이러한 SiGe BiCMOS 기술은 RF/아날로그 회로에 적합한 SiGe HBT와 디지털회로에 적합한 CMOS를 한 기판 상에 집적화한 것으로서, 이중 CMOS는 저전력화를 목적으로 SOI 기판을 사용하는 추세이다.

종래의 기술은 집적화된 박막 인덕터를 이용하여 큐팩터(Q) 특성을 향상시키기 위하여 단순형 또는 개량형 인덕터 위에 도금 공정을 추가하여 금속선을 두껍게 만드는 방법, 본딩 와이어(bonding wire)를 이용하여 3차원 인덕터를 제작하는 방법 또는 3층 이상의 다층 금속선을 형성한 후 2층과 3층의 금속선을 많은 비아(via)들로 단순히 연결하여 금속선의 단면적을 증가시켜 인덕터의 저항을 낮춤으로 큐팩터(Q)를 향상시키는 방법 등이 제안되었다.

그러나 이 같은 종래의 방법은 제공 공정이 복잡하여 공정변수에 따라 인덕터 특성이 다르게 되므로 여러 공정에 적용하는 것은 힘들다.

상기 문제점을 해결하기 위한 본 발명의 목적은 적층된 플래너 스파이럴 인덕터들을 병렬로 연결함으로써 유효 시리즈 저항을 감소시킬 수 있는 온칩 적층형 스파이럴 인덕터를 제공하는 데 있다.

본 발명의 다른 목적은 추가적인 공정없이 메탈공정만으로 적은 면적에 큐팩터를 향상시킬 수 있는 온칩 적층형 스파이럴 인덕터를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 온칩 적층형 스파이럴 인덕터는 반도체 기판 상에 형성된 다층 배선층의 각층에 각 층에 각각 형성된 나선형 코일과, 각층의 나선형 코일의 일단을 공통 연결하기 위한 제1수직 비아와, 각층의 나선형 코일의 타단을 공통 연결하기 위한 제2수직 비아를 구비한다. 그리고 각층의 나선형 코일의 배선폭이 상층에서 하층으로 갈수록 넓어지게 하여 하층으로 갈수록 시리즈 저항값이 작아진다.

본 발명에서 각층의 나선형 코일의 권수는 하층에서 상층으로 갈수록 증가된다. 따라서 인덕턴스는 최상층 나선형 코일의 형상에 의해 설계된다. 여기서 각층의 나선형 코일의 형상은 사각형, 원형, 팔각형 및 이들의 변형으로 다양하게 이루어질 수 있다.

본 발명의 다른 실시예는 반도체 기판 상에 적층되고 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 구비하고, 복수의 플래너 스파이럴 인덕터들은 상층에서 하층으로 갈수록 선폭이 굵어지는 것을 특징으로 한다.

본 발명의 또 다른 실시예는 반도체 기판 상에 적층되고 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 구비하고, 복수의 플래너 스파이럴 인덕터들은 상층에서 하층으로 갈수록 시리즈 저항값이 작아지는 것을 특징으로 한다.

본 발명의 또 다른 실시예는 반도체 기판 상에 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 적층시키고, 상기 적층된 복수의 플래너 스파이럴 인덕터들 중 최상층을 제외한 나머지 층의 플래너 스파이럴 인덕터들 각각의 시리즈 저항값이 최상층의 시리즈 저항값 보다 작은 것을 특징으로 한다. 여기서 나머지 층의 플래너 스파이럴 인덕터들 각각의 시리즈 저항값들은 서로 다르다. 특히 각각의 시리즈 저항값들은 하층으로 갈수록 더욱 작아지는 것이 바람직하다.

본 발명의 일 실시예에 따른 온칩 적층형 스파이럴 인덕터는 플래너 스파일럴 인덕터들을 적층하고 이들을 서로 병렬로 연결시켜 총 유효 시리즈 저항값을 감소시킴으로서 큐팩터를 향상시킨다. 그러므로 좁은 면적내에서 큐팩터 특성이 좋은 온칩 인덕터를 제공할 수 있다. 또한 하층으로 갈수록 선폭을 굵게 함으로써 기판에 미치는 자기력선의 영향을 감소시킴으로써 기판손실도 줄일 수 있다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명에 의한 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 사시도.
도 2는 도 1의 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 등가 회로도.
도 3은 본 발명에 의한 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 평면 레이아웃도.
도 4는 도 3의 A-A선 단면도.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명에 의한 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 사시도이고, 도 2는 도 1의 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 등가 회로도를 나타낸다. 도 2의 등가회로도에서는 설명의 편의를 위하여 반도체 기판 관련 회로요소들은 생략하고 각 층의 메탈층 관련 회로요소만을 중심으로 도시한 것이다.

도면을 참조하면 본 실시예에서는 사각형의 플래너 스파이럴 인덕터(PSI1~PSI4)를 4층으로 적층시킨 구조를 한다. 4개의 플래너 스파이럴 인덕터(PSI1~PSI4)는 내부 수직비아(IVV)와 외부 수직비아(OVV)에 의해 서로 병렬로 연결된다.

플래너 스파이럴 인덕터(PSI1)는 시리즈 커패시턴스(Cs1) 양단에 시리즈 인덕턴스(Ls1)과 시리즈 저항(Rs1)의 직렬접속을 연결한 구성을 한다. 플래너 스파이럴 인덕터(PSI2)는 시리즈 커패시턴스(Cs2) 양단에 시리즈 인덕턴스(Ls2)과 시리즈 저항(Rs2)의 직렬접속을 연결한 구성을 한다. 플래너 스파이럴 인덕터(PSI3)는 시리즈 커패시턴스(Cs3) 양단에 시리즈 인덕턴스(Ls3)과 시리즈 저항(Rs3)의 직렬접속을 연결한 구성을 한다. 플래너 스파이럴 인덕터(PSI4)는 시리즈 커패시턴스(Cs4) 양단에 시리즈 인덕턴스(Ls4)과 시리즈 저항(Rs4)의 직렬접속을 연결한 구성을 한다.

여기서 시리즈 커패시턴스(Cs)는 동일 층에서 인접하는 금속배선들 사이의 기생 커패시턴스를 나타낸다. 시리즈 저항(Rs)은 플래너 스파이럴 인덕터를 구성하는 배선의 총 길이에 대한 라인 저항으로 시리즈 저항은 다음 수학식1로 모델링된다.

여기서 L 은 플래너 스파이럴 인덕터의 스파이럴 금속 배선 총 길이이고,

는 금속배선의 콘덕티비티(conductivity)이고 W는 선폭이고

는 스파이럴 금속배선의 표면길이로 다음 수학식2로 주어진다.

여기서

는 주파수,

는 투자율(magnetic permeability ; 4π10^-7H/m)이다.

그러므로 시리즈 저항은 선폭 W에 반비례하므로 선폭이 굵어질수록 시리즈 저항은 감소된다.

본 발명에서는 총 유효 시리즈 저항을 보다 효과적으로 감소시키기 위하여 각 층의 시리즈 저항값을 다음 조건으로 하기 위하여 금속배선의 폭을 하층으로 갈수록 굵게 형성한다.

Rs1 < Rs2 < Rs3 < Rs4

W1 > W2 > W3 > W4

도 3은 본 발명에 의한 온칩 적층형 스파이럴 인덕터의 바람직한 일실시예의 평면 레이아웃도이고, 도 4는 도 3의 A-A선 단면도이다. 도 3에서 굵은 실선은 플래너 스파이럴 인덕터(PSI1)의 레이아웃이고, 굵은 점선은 플래너 스파이럴 인덕터(PSI2)의 레이아웃이고, 가는점선은 플래너 스파이럴 인덕터(PSI3)의 레이아웃이고, 가는 실선은 플래너 스파이럴 인덕터(PSI4)의 레이아웃이다.

도면을 참조하면, 온칩 적층형 스파이럴 인덕터(100)는 반도체 기판(110) 상에 제1절연층(120)을 소정 두께로 형성한다. 제1절연층(120)에 사진식각공정을 거쳐서 배선폭이 W1인 플래너 스파이럴 인덕터(PSI1)를 형성하기 위한 홈을 형성한다. 제1절연층(120)의 홈에 금속배선재료를 충진시켜서 플래너 스파이럴 인덕터(PSI1)를 형성한다. 플래너 스파이럴 인덕터(PSI1)를 제1층간절연막(122)으로 덮고 통상의 사진식각공정으로 수직비아홀을 형성한다. 수직비아홀에 금속재료를 충진시켜서 수직비아(124)를 형성한다.

제1층간절연막(122) 상에 제2절연층(130)을 소정 두께로 형성한다. 제2절연층(130)에 사진식각공정을 거쳐서 배선폭이 W2인 플래너 스파이럴 인덕터(PSI2)를 형성하기 위한 홈을 형성한다. 제2절연층(130)의 홈에 금속배선재료를 충진시켜서 플래너 스파이럴 인덕터(PSI2)를 형성한다. 플래너 스파이럴 인덕터(PSI2)를 제2층간절연막(132)으로 덮고 통상의 사진식각공정으로 수직비아홀을 형성한다. 수직비아홀에 금속재료를 충진시켜서 수직비아(134)를 형성한다.

제2층간절연막(132) 상에 제3절연층(140)을 소정 두께로 형성한다. 제3절연층(140)에 사진식각공정을 거쳐서 배선폭이 W3인 플래너 스파이럴 인덕터(PSI3)를 형성하기 위한 홈을 형성한다. 제3절연층(140)의 홈에 금속배선재료를 충진시켜서 플래너 스파이럴 인덕터(PSI3)를 형성한다. 플래너 스파이럴 인덕터(PSI3)를 제3층간절연막(142)으로 덮고 통상의 사진식각공정으로 수직비아홀을 형성한다. 수직비아홀에 금속재료를 충진시켜서 수직비아(144)를 형성한다.

제3층간절연막(142) 상에 제4절연층(150)을 소정 두께로 형성한다. 제4절연층(150)에 사진식각공정을 거쳐서 배선폭이 W4인 플래너 스파이럴 인덕터(PSI4)를 형성하기 위한 홈을 형성한다. 제4절연층(150)의 홈에 금속배선재료를 충진시켜서 플래너 스파이럴 인덕터(PSI4)를 형성한다. 플래너 스파이럴 인덕터(PSI4)를 보호막(152)으로 덮고 통상의 사진식각공정으로 콘택패드홀을 형성한다. 콘택패드홀에 금속재료를 충진시켜서 수직비아(154)와 인덕터 단자(PORT1, PORT2)를 동시에 형성한다.

이상 본 발명의 실시예들에 따른 스파이럴 인덕터에 대하여 설명의 편의를 위하여 4층 메탈층, 턴수 들의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 선폭과 선간격을 조정하여 턴수를 증가하거나 4층 이상의 메탈층을 포함할 수 있음을 이해하여야 할 것이다. 설명의 편의를 위하여 플래너 스파이럴 인덕터의 형상을 사각형으로 구성하였으나 이에 국한되지 않고 원형 또는 팔각형으로 하는 것도 가능하다.

본 발명의 온칩 적층형 스파이럴 인덕터는 고주파 아날로그 회로 및 디지털 신호처리 회로를 통합한 모놀리틱 반도체 집적회로소자에 유용하게 이용될 수 있고, 특히 Tuned Amplifier 및 VCO 설계에서 큐팩터 특성이 우수한 인덕터 요소로 유용하게 사용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

반도체 기판;
상기 반도체 기판 상에 형성된 다층 배선층;
상기 다층 배선층들의 각 층에 형성된 나선형 코일;
상기 각층의 나선형 코일의 일단을 공통 연결하기 위한 제1수직 비아; 및
상기 각층의 나선형 코일의 타단을 공통 연결하기 위한 제2수직 비아를 구비하고,
상기 각층의 나선형 코일의 배선폭이 상층에서 하층으로 갈수록 넓어지는 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
제1항에 있어서, 상기 각층의 나선형 코일의 권수는 하층에서 상층으로 갈수록 증가되는 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
반도체 기판; 및
상기 반도체 기판 상에 적층되고 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 구비하고,
상기 복수의 플래너 스파이럴 인덕터들은 상층에서 하층으로 갈수록 시리즈 저항값이 작아지는 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
제3항에 있어서, 상기 복수의 플래너 스파이럴 인덕터들 각각의 권수는 하층에서 상층으로 갈수록 증가되는 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
반도체 기판 상에 서로 병렬로 연결된 복수의 플래너 스파이럴 인덕터들을 적층시키고, 상기 적층된 복수의 플래너 스파이럴 인덕터들 중 최상층을 제외한 나머지 층의 플래너 스파이럴 인덕터들 각각의 시리즈 저항값이 최상층의 시리즈 저항값 보다 작은 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
제5항에 있어서, 상기 나머지 층의 플래너 스파이럴 인덕터들 각각의 시리즈 저항값들은 서로 다른 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.
제6항에 있어서, 상기 나머지 층의 플래너 스파이럴 인덕터들 각각의 시리즈 저항값들은 하층으로 갈수록 더욱 작아지는 것을 특징으로 하는 온칩 적층형 스파이럴 인덕터.