KR102063371B1 - 상이한 직경의 2개의 인덕터들을 포함하는 집적 회로에서 이득 스테이지를 구현하는 회로 및 방법 - Google Patents
상이한 직경의 2개의 인덕터들을 포함하는 집적 회로에서 이득 스테이지를 구현하는 회로 및 방법 Download PDFInfo
- Publication number
- KR102063371B1 KR102063371B1 KR1020157028052A KR20157028052A KR102063371B1 KR 102063371 B1 KR102063371 B1 KR 102063371B1 KR 1020157028052 A KR1020157028052 A KR 1020157028052A KR 20157028052 A KR20157028052 A KR 20157028052A KR 102063371 B1 KR102063371 B1 KR 102063371B1
- Authority
- KR
- South Korea
- Prior art keywords
- inductor
- coil
- metal layer
- implementing
- coupled
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 94
- 239000002184 metal Substances 0.000 claims abstract description 94
- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 238000011960 computer-aided design Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/4902—Electromagnet, transformer or inductor
Abstract
집적 회로에서 이득 스테이지를 구현하기 위한 회로가 설명된다. 회로는 제 1 복수의 금속층들(402-408)에 형성되는 제 1 인덕터(206); 제 2 복수의 금속층들(410-416)에 형성되는 제 2 인덕터(212)를 포함하고, 상기 제 2 인덕터는 상기 제 1 인덕터의 중앙 탭(244)에 커플링되고, 상기 제 2 인덕터는 상기 제 1 인덕터의 직경 미만인 직경을 갖는다. 집적 회로에서 이득 스테이지를 구현하는 방법이 또한 설명된다.
Description
본 발명은 일반적으로 집적 회로들에 관한 것으로서, 보다 구체적으로는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로 및 방법에 관한 것이다.
데이터의 전달은 임의의 집적 회로 디바이스의 중요한 양상이다. 데이터가 손실성 채널을 통해 집적 회로 디바이스들 간에 전달되는 동안, 임의의 집적 회로 디바이스의 하나의 중요한 양상은 집적 회로 내에서 수신된 데이터의 효율적인 프로세싱이다. 집적 회로의 성능 요건들이 계속적으로 더 많이 요구되고 있기 때문에, 데이터를 전달하는 개선된 회로 및 방법을 제공하는 것이 중요하다. 보다 구체적으로, 집적 회로의 크기 및 집적 회로에 의해 소비되는 전력 둘 다를 감소시키면서 집적 회로의 속도를 증가시키도록 하는 압박이 항상 있다. 동일한 압박이 집적 회로들 간의 데이터 링크들에도 적용된다. 집적 회로 내의 로직 엘리먼트들 및 메모리 셀들의 수가 증가됨에 따라, 데이터 링크들의 밀도 및 그 전력도 증가된다.
수신되는 직렬 데이터 스트림은 그것이 디지털 도메인으로 변환되고 디-시리얼라이즈(de-serialize)되기 이전에 아날로그 도메인에서 포스트-프로세싱을 경험한다. 이 포스트프로세싱은 디지털 도메인으로의 에러 없는 샘플링을 위해 필요한 레벨로 손실성 채널에서 왜곡되고 감쇄된 신호를 증폭 및 이퀄라이징(equalizing)하는 다수의 캐스케이드식 고속 아날로그 회로들 상에서 구현된다. 고속 아날로그 회로들의 다른 이용은 수신된 데이터 스트림의 정확한 샘플링을 위해 필요한 정밀한 클록킹(precise clocking)이다. 모든 고속 아날로그 회로들은, 수동 인덕터(passive inductor)에 기초하여 최대(peaking) 네트워크를 이용하는데 매우 매력적이게 하는 높은 대역폭 및 낮은 전력 소비를 요구한다. 그러나 고속 아날로그 회로들의 대역폭을 증가시키고 전력 소비를 감소시키기 위한 수동 인덕터의 광범위한 이용은 집적 회로 "실면적(real estate)"을 소모할 뿐만 아니라 전력 및 신호 분배를 차단할 수 있는 대형 인덕터 풋프린트들에 의해 회피된다. 인덕터의 특정한 구현은 또한 예를 들어, 인덕터의 저항 및 인덕터의 자기 커플링에 영향을 줄 수 있다. 이에 따라, 회로의 목적들 대부분을 달성하는 고속 아날로그 회로의 인덕터를 구현하는 것은 어렵다.
집적 회로에서 이득 스테이지를 구현하기 위한 회로가 설명된다. 회로는 제 1 복수의 금속층들에 형성되는 제 1 인덕터; 제 2 복수의 금속층들에 형성되는 제 2 인덕터를 포함하고, 제 2 인덕터는 제 1 인덕터의 중앙 탭에 커플링되고, 제 2 인덕터는 제 1 인덕터의 직경 미만인 직경을 갖는다.
이러한 회로에서, 다음 중 하나 이상이 해당할 수 있는데: 집적 회로는 하위 금속층으로부터 상위 금속층으로 연장하는 복수의 금속층들을 포함할 수 있고, 제 1 인덕터는 하위 금속층 위에 안착될 수 있으며, 제 1 인덕터는 제 1 인덕터의 하부 층 상의 제 1 인덕터, 제 2 코일, 제 3 코일, 및 제 1 인덕터의 상부 층 상의 제 4 코일을 포함할 수 있고, 제 3 및 제 4 코일들은 제 1 및 제 2 코일의 트레이스들보다 작은 폭의 트레이스들을 가질 수 있고, 제 2 코일은 내부 루프의 트레이스들의 폭보다 더 큰 폭들을 갖는 외부 루프의 트레이스들을 갖는 복수의 루프들을 가질 수 있고, 제 1 코일은 복수의 금속층들을 포함할 수 있으며, 이득 스테이지는 전류 모드 로직 이득 스테이지를 포함할 수 있고, 제 1 인덕터 및 제 2 인덕터는 데이터의 상보적 쌍의 제 1 데이터를 전송하도록 커플링될 수 있고/있거나, 회로는 제 1 복수의 금속층들을 포함하는 제 3 인덕터, 및 제 2 복수의 금속층들을 포함하고 제 3 인덕터의 중앙 탭에 커플링되는 제 4 인덕터를 더 포함할 수 있고, 제 4 인덕터는 제 3 인덕터의 직경보다 작은 직경을 갖고, 제 3 인덕터 및 제 4 인덕터는 데이터의 상보적 쌍의 제 2 데이터를 전송하도록 커플링된다. 집적 회로들 및 시스템들은 또한 설명되는 하나 이상의 이러한 회로들을 포함한다.
대안적인 구성에 따라, 집적 회로에서 이득 스테이지를 구현하기 위한 회로는 제어 단자에서 입력 신호를 수신하도록 커플링되는 제 1 트랜지스터; 및 제 1 트랜지스터에 커플링되는 T-코일 인덕터를 포함하고, T-코일 인덕터는 제 1 인덕터, 및 제 1 인덕터의 중앙 탭에 커플링되는 제 2 인덕터를 포함하고, 제 2 인덕터는 제 1 인덕터의 직경 미만인 직경을 갖는다.
집적 회로에서 이득 스테이지를 구현하기 위한 방법이 또한 설명된다. 방법은 제 1 복수의 금속층들 내에 제 1 인덕터를 구현하는 단계; 제 2 복수의 금속층들 내에 제 2 인덕터를 구현하여, 제 2 인덕터를 제 1 인덕터의 중앙 탭에 커플링하는 단계를 포함하고, 제 2 인덕터는 제 1 인덕터의 직경 미만인 직경을 갖는다.
선택적으로 다음 중 하나 이상이 설명된 방법에 적용될 수 있는데: 집적 회로는 하위 금속층으로부터 상위 금속층으로 연장하는 복수의 금속층들을 포함할 수 있고, 제 1 인덕터를 구현하는 단계는 하위 금속층 위에 제 1 인덕터를 형성하는 단계를 포함할 수 있으며, 제 1 인덕터를 구현하는 단계는 제 1 인덕터의 하부 층 상의 제 1 코일, 제 2 코일, 제 3 코일, 및 제 1 인덕터의 상부 층 상의 제 4 코일을 형성하는 단계를 포함할 수 있고, 제 3 및 제 4 코일들은 제 1 및 제 2 코일의 트레이스들보다 작은 폭의 트레이스들을 갖도록 형성될 수 있으며, 제 1 인덕터를 구현하는 단계는, 내부 루프의 트레이스들의 폭보다 더 큰 폭들을 갖는 외부 루프의 트레이스들을 갖는 복수의 루프들을 구비한 제 2 코일을 형성하는 단계를 포함할 수 있고, 제 1 인덕터를 구현하는 단계는 복수의 금속층 내에 제 1 인덕터의 제 1 코일을 형성하는 단계를 포함할 수 있고/있거나, 제 2 복수의 금속층들 내에 제 2 인덕터를 구현하는 단계는 제 1 인덕터 외부에 제 2 인덕터를 구현하는 단계를 포함할 수 있다.
도 1은 데이터를 전송하기 위한 시스템의 블록도이다.
도 2는 도 1의 시스템에서 구현될 수 있는 이득 스테이지 회로의 블록도이다.
도 3은 복수의 금속층들을 갖는 집적 회로의 단면도이다.
도 4는 도 2의 이득 스테이지 회로의 인덕터의 확대도이다.
도 5는 집적 회로에서 구현되는 도 4의 인덕터의 제 1 금속층의 상부도이다.
도 6은 집적 회로에서 구현되는 도 4의 인덕터의 제 2 금속층의 상부도이다.
도 7은 집적 회로에서 구현되는 도 4의 인덕터의 제 3 금속층의 상부도이다.
도 8은 집적 회로에서 구현되는 도 4의 인덕터의 제 4 금속층의 상부도이다.
도 9는 집적 회로에서 구현되는 도 4의 인덕터의 제 5 금속층의 상부도이다.
도 10은 집적 회로에서 구현되는 도 4의 인덕터의 제 6 금속층의 상부도이다.
도 11은 집적 회로를 생산하기 위한 시스템이다.
도 12는 집적 회로에서 인덕터를 구현하는 방법을 도시하는 흐름도이다.
도 2는 도 1의 시스템에서 구현될 수 있는 이득 스테이지 회로의 블록도이다.
도 3은 복수의 금속층들을 갖는 집적 회로의 단면도이다.
도 4는 도 2의 이득 스테이지 회로의 인덕터의 확대도이다.
도 5는 집적 회로에서 구현되는 도 4의 인덕터의 제 1 금속층의 상부도이다.
도 6은 집적 회로에서 구현되는 도 4의 인덕터의 제 2 금속층의 상부도이다.
도 7은 집적 회로에서 구현되는 도 4의 인덕터의 제 3 금속층의 상부도이다.
도 8은 집적 회로에서 구현되는 도 4의 인덕터의 제 4 금속층의 상부도이다.
도 9는 집적 회로에서 구현되는 도 4의 인덕터의 제 5 금속층의 상부도이다.
도 10은 집적 회로에서 구현되는 도 4의 인덕터의 제 6 금속층의 상부도이다.
도 11은 집적 회로를 생산하기 위한 시스템이다.
도 12는 집적 회로에서 인덕터를 구현하는 방법을 도시하는 흐름도이다.
먼저 도 1을 참조하면, 제 1 트랜시버(102) 및 제 2 트랜시버(104)를 포함하는 데이터를 전송하기 위한 시스템(100)의 블록도가 도시된다. 제 1 트랜시버(102)는 전송 라인들(110 및 112)의 쌍에 의해 제 2 트랜시버 내의 수신기 회로(108)에 커플링되는 전송기 회로(106)를 포함한다. 전송기(106)의 출력들은 풀-업 레지스터들(114 및 116)에 의해 VCC와 같은 제 1 기준 전압에 커플링되는 차동 출력들을 포함한다. 차동 출력들은 예를 들어, 상보적 데이터의 쌍일 수 있다. 수신기 회로(108)는 풀-다운 레지스터들(118 및 120)에 의해 접지와 같은 제 2 기준 전압에 커플링되는 2개의 입력들에서 차동 신호를 수신하도록 커플링된다. 도 1의 전송기 회로들 및 수신기 회로들의 출력들은 각각 풀-업 및 풀-다운 레지스터들에 커플링되지만, 전송기 회로들의 출력들은 풀-다운 레지스터들에 대신 커플링될 수 있고, 수신기 회로들의 입력들이 풀-업 레지스터들에 대신 커플링될 수 있다는 것이 이해되어야 한다.
데이터의 양방향성 전달을 제공하기 위해, 제 2 트랜시버 내의 전송기 회로(122)는 전송 라인들(126 및 128)의 쌍에 의해 제 1 트랜시버 내의 수신기 회로(124)에 커플링된다. 전송기(122)의 출력들은 풀-업 레지스터들(130 및 132)에 의해 기준 전압(VCC)에 커플링되는 차동 출력들을 또한 포함한다. 수신기 회로(124)는 풀-다운 레지스터들(134 및 136)에 의해 접지에 커플링되는 2개의 입력들에서 차동 신호를 수신하도록 커플링된다. 도 1의 시스템(100)이 트랜시버들을 갖는 시스템의 일부의 예이지만, 아래에서 보다 상세히 설명되는 수신기 회로들은 데이터를 전송하고 수신하기 위한 트랜시버들을 갖는 임의의 타입의 시스템에서 구현될 수 있다는 것이 이해되어야 한다.
이제 도 2를 참조하면, 예를 들어, 도 1의 이득 스테이지(108 또는 124)로서 구현될 수 있는 이득 스테이지 회로(200)의 블록도가 도시된다. 특히, 이득 스테이지 회로(200)는 제 1 출력(OUTp)을 생성하기 위해 직렬로 커플링되는 복수의 엘리먼트들을 포함한다. 직렬로 커플링되는 엘리먼트들은 도시된 바와 같이 제 1 레지스터(202), 제 2 레지스터(204), 인덕터(206), 레지스터(208) 및 트랜지스터(210)를 포함한다. 트랜지스터(210)는 게이트에서 데이터 신호들의 상보적 쌍의 제 1 입력 데이터 신호(INp)를 수신하도록 커플링되고 드레인에서 제 1 출력 데이터 신호(OUTp)를 생성한다.
제 2 일련의 엘리먼트들이 데이터 신호들의 상보적 쌍의 제 2 차동 입력 데이터 신호를 수신하도록 커플링되고, 제 2 차동 출력 데이터 신호를 생성한다. 특히, 직렬로 커플링되는 엘리먼트들의 제 2 그룹의 엘리먼트들은 제 1 레지스터(216), 제 2 레지스터(218), 인덕터(220), 레지스터(222) 및 트랜지스터(224)를 포함한다. 트랜지스터(224)는 게이트에서 데이터 신호들의 상보적 쌍의 제 2 입력 데이터 신호(INn)를 수신하도록 커플링되고 드레인에서 제 2 출력 데이터 신호(OUTn)를 생성한다. 제어 트랜지스터(230)는 이득 스테이지를 인에이블하기 위해 게이트에서 인에이블 신호를 수신하도록 커플링될 수 있다.
도 2의 확대도에서 도시된 바와 같이, 인덕터(206)는, 중앙 탭(244)에서 직렬로 커플링되는 제 1 인덕터(232) 및 제 2 인덕터(234)와, 중앙 탭(244)에 커플링되는 제 3 인덕터(236)를 갖는 T-코일들을 포함한다. 제 2 코일(212)은 제 1 단자(246) 및 제 2 단자(248) 사이에 연장하며, 여기서 제 1 단자(246)는 중앙 탭(238)에 커플링된다. 커패시터(214)는 제 2 단자(248)와 접지(GND) 사이에 커플링된다. 인덕터(236)는 회로 내의 물리적 엘리먼트가 아니라, 회로에 음의 인덕턴스(negative inductance)를 모델링하도록 포함되며 인덕터(212)를 통해 양의 인덕턴스(positive inductance)를 제공함으로써 (제 1 인덕터(232) 및 제 2 인덕터(234)의 상호 커플링의 결과로서) 음의 인덕턴스를 보상한다는 것이 주의되어야 한다. 또한, 이득 스테이지 회로(200)에서 구현되는 엘리먼트인 레지스터(202)와 달리, 레지스터들(204 및 208)은 인덕터의 기생 임피던스들을 나타낸다는 것이 주의되어야 한다. 인덕터(212)는 인덕터(206)의 인덕턴스 미만인 인덕턴스를 가질 수 있다. 도 4 내지 도 10에서 더 상세히 설명될 바와 같이, 인덕터(212)의 더 작은 인덕턴스는 인덕터(206)의 코일들에 비해 인덕터(212)의 코일들의 더 작은 직경에 의해 달성될 수 있다. 인덕터들(206 및 212)의 구현은 이제 도 4 내지 도 10을 참조하여 더 상세히 설명될 것이다. 또한, 인덕터(220)는 위에서 설명된 바와 같은 인덕터(206)와 동일한 방식으로 구현될 수 있다는 것이 주의되어야 한다. 인덕터(226)는 중앙 탭(220)에 커플링되고, 커패시터(228)는 인덕터(226)와 접지(GND) 사이에 커플링된다.
이제 도 3을 참조하면, 단면도는 복수의 금속층들을 갖는 집적 회로를 도시한다. 도 3에서 도시된 바와 같이, 상이한 신호 타입들에 대한 전도성 트레이스들을 갖는 금속층들이 제공된다. 예로서, 접지 트레이스는 검은 실선으로 표시되고, 신호 트레이스는 크로스-해치된 라인들에 의해 표시되고, 전원 전압 트레이스는 수직 라인에 의해 표시된다. 집적 회로는 기판(302)의 표면 상의 제 1 금속층(M1)에 형성되는 다양한 상호연결 엘리먼트들에 커플링되는 회로 엘리먼트들(304)을 갖는 기판(302)을 포함한다. 예를 들어, 306으로 표시되는 도시된 비아들은 다른 층들 내의 트레이스들로의 다양한 트레이스들의 연결을 가능케 한다. 금속층들은 유전체 층들에 의해 분리되는데, 여기서는 이 유전체층들은 유전체 층들의 유전체 물질 내에 형성되는 금속 트레이스들 또는 비아들에 의해 점유되지 않은 백색 물질로서 표시된다. 회로 엘리먼트들(304)과 연관된 데이터의 입력 및 출력을 가능하게 하고 전력 및 접지와 같은 기준 전압들을 회로 엘리먼트들에 제공하기 위한 외부 콘택들(308)은 도시된 바와 같은 집적 회로의 상부 표면(310) 상에 입력/출력(I/O) 콘택들로서 구현될 수 있다.
도시된 바와 같은 도 3의 집적 회로는 12개의 금속층들(M1-M12), 및 12개의 대응하는 비아 층들(V1-V12)을 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 금속층들은 상이한 두께들을 가질 수 있고 도 4 내지 도 10을 참조하여 아래에서 더 상세히 도시되고 설명되는 바와 같이 도 2의 인덕터들을 비롯해서, 상이한 타입들의 신호들 또는 회로 엘리먼트들에 대해 이용될 수 있다. 12개의 금속층들 및 대응하는 비아층들이 도시되었지만, 더 많은 또는 더 적은 층들이 구현될 수 있다는 것이 이해되어야 한다.
이제 도 4를 참조하면, 확대도가 도 2의 이득 스테이지 회로의 인덕터를 도시한다. 도 4에서 도시된 바와 같이, 인덕터(206)는 적어도 4개의 금속층들로 구현되는 4개의 코일들(402-408)을 가지며, 각각의 코일은 복수의 루프들을 갖는다. 유사하게, 인덕터(212)는 4개의 코일들(410-416)을 포함하고, 코일들 각각은 복수의 루프들을 갖는다. 코일(402)은 도시된 바와 같이 제 1 단자(240)로부터 제 2 단자(420)로 연장하고 4개의 루프들을 갖는다. 코일(404)은 제 1 단자(422)로부터 제 2 단자(242)로 연장하고, 4개의 루프들을 또한 갖는다. 코일(406)은 제 1 단자(426)로부터 제 2 단자(428)로 연장하며, 3개의 루프들을 갖는다. 마지막으로, 코일(408)은 제 1 단자(430)로부터 제 2 단자(424)로 연장하고 4개의 루프들을 갖는다.
4개의 코일들의 루프들은 상이한 금속층들에 형성되고, 코일들은 금속층들 사이의 비아들에 의해 함께 커플링된다. 보다 구체적으로, 코일(402)의 제 2 단자(420)는 비아(434)에 의해 코일(404)의 제 1 단자(422)에 커플링된다. 코일(404)의 제 2 단자(424)는 비아(436)에 의해 코일(406)의 제 1 단자(426)에 커플링되고, 코일(406)의 제 2 단자(428)는 비아(438)에 의해 코일(408)의 제 1 단자(430)에 커플링된다.
인덕터(212)는 단자(246)에서 비아(442)에 의해 인덕터(206)의 중앙 탭(244)에 커플링된다. 코일(402)의 제 2 단자(446)는 비아(460)에 의해 코일(412)의 제 1 단자(448)에 커플링된다. 코일(412)의 제 2 단자(450)는 비아(462)에 의해 코일(414)의 제 1 단자(452)에 커플링되고, 코일(414)의 제 2 단자(454)는 비아(464)에 의해 코일(416)의 제 1 단자(456)에 커플링된다.
인덕터들(206 및 212) 각각을 형성하는데 이용되는 금속층들은 연속적인 금속층들일 수 있고, 단일 비아 층에서 비아에 의해 커플링되는 단자들을 가질 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, 주어진 코일은 복수의 금속층들을 이용하여 형성될 수 있다. 인덕터(212)를 형성하는데 이용되는 복수의 금속층들은 인덕터(206)를 형성하는데 이용되는 복수의 금속층들과 동일하거나 또는 그 금속층들의 서브세트일 수 있다.
다양한 금속층들의 평면도가 도 5 내지 도 10에서 도시된다. 금속층들의 일 구성에 따라, 하부 코일(408)은 금속층들 사이에서 비아에 의해 연결되는 상이한 층들 내의 일련의 코일들로부터 형성될 수 있다. 도 5에서 도시된 바와 같이, 코일(502)은 단자(504)로부터 단자(506)로 연장하는 4개의 루프들을 포함한다. 각각의 루프의 각각의 측면 상에서 도시되는 복수의 비아들(510)을 포함하는 전도성 엘리먼트(508)는 코일(502)과 코일(602)의 연결을 가능케 한다. 비아들(512)은 코일(408)의 단자(430)를 코일(406)의 단자(428)에 커플링하기 위한 비아들(438)에 대응한다. 도시된 바와 같은 코일(408)은 직경(d1)을 갖는 정사각형 구조이다. 그러나 다른 형상들, 예컨대, 직사각형 또는 원형 루프들이 구현될 수 있다는 것이 이해되어야 한다.
제 1 단자(604)로부터 제 2 단자(606)로 또한 연장하는 코일(602)은 실질적으로 코일(502)과 동일한 크기 및 형상을 갖는다. 유사하게, 각각의 루프의 각각의 측면 상에 도시되는, 복수의 비아들(610)을 포함하는 전도성 엘리먼트들(608)은 코일(602)과 코일(702)의 연결을 가능케 한다. 제 1 단자(704)로부터 제 2 단자(706)로 또한 연장하는 코일(702)은 실질적으로 코일들(502 및 602)과 동일한 크기 및 형상을 갖는다. 코일들(502, 602 및 707)은 함께 하부 코일(408)을 형성하며, 여기서 단자들(504, 604 및 704)은 단자(430)의 부분이고, 단자들(506, 606 및 706)은 단자(242)의 부분이다. 즉, 도 5, 도 6 및 도 7의 금속층들 내의 각각의 루프에 대한 루프의 각각의 측면 상의 복수의 비아들(508, 608 및 708) 각각은 금속층들 사이의 비아들 및 3개의 금속 루프들의 두께를 갖는 4개의 루프들을 갖는 단일 코일을 형성한다. 도 7에서는 단일 금속층만으로 구성되는 코일(416)이 또한 도시된다. 즉, 비아들에 의해 함께 커플링되는 3개의 금속층들 내의 트레이스들로 구성되는 코일(408)과 달리, 코일(416)은 단지 코일(702)을 갖는 금속층 내의 금속 트레이스들을 포함한다. 코일(416)은 또한 직경(d1) 미만인 직경(d2)를 갖는 정사각형 코일이며, 여기서 d1은 대략 13 마이크로미터일 수 있고, d2는 대략 5 마이크로미터일 수 있다.
인덕터(206)의 잔여 코일들(406, 404, 및 402)은 또한 인덕터(212)의 대응하는 코일(414, 412 및 410)을 갖는 단일 금속층에 형성된다. 보다 구체적으로, 코일(406)은 3개의 루프들을 포함하며, 여기서 트레이스들의 폭은 일반적으로 외부 루프로부터 내부 루프로 감소한다. 즉, w3는 일반적으로 w4보다 더 넓고, w4는 일반적으로 w5보다 더 넓다. 루프의 저항은 에지로부터 중앙으로 점진적인 감소를 갖는 더 넓은 라우팅을 가짐으로써 최소화된다. 도 9에서 도시된 바와 같이, (4개의 루프들을 갖는) 코일(404)의 루프들의 측면들 각각은 대략 동일한 폭을 가지며, 이는 일반적으로 코일(406)의 다양한 트레이스들의 폭들 미만이다. 마지막으로, (5개의 루프들을 갖는) 코일(402)의 루프들의 측면들 각각은 대략 동일한 폭(w1)을 가지며, 이는 일반적으로 코일(404)의 다양한 트레이스들의 폭들 미만이다. 단지 4개의 루프들을 갖는 코일(404)의 폭(w2)은 일반적으로 5개의 루프들을 갖는 코일(402)의 w1보다 더 크다. 금속층들의 두께는 변동될 수 있으며, 여기서 M1에서 시작하는 하위 금속층들의 두께는 상위 금속층(M12)의 두께 미만이다. 도 4의 인덕터들의 코일들이 금속층들 중 임의의 것에서 구현될 수 있지만, 인덕터들은 바람직하게는, 상위 금속층들에서 구현된다.
인덕터들(402 및 410)은 금속층(M12)에 형성될 수 있고, 두께(t1)를 가지며, 인덕터들(404 및 412)은 금속층(M11)에 형성될 수 있고, 두께(t2)를 가지며, 인덕터들(406 및 414)은 금속층(M10)에 형성될 수 있고, 두께(t3)를 가지며, 인덕터들(408 및 416)은 금속층(M9)에 형성될 수 있다. 위에서 기술된 바와 같이, 인덕터(408)는 금속층(M9) 하나의 두께에 비해 증가된 두께(t4)를 제공하도록 복수의 금속층들에서 형성될 수 있다. 그러나 인덕터(212)의 하위 코일(416)은 금속층(M9) 하나에 형성될 수 있으며, 두께(t5)를 갖는다. 코일들(410-416)의 트레이스들의 폭은 대략 동일한 값(w7)을 갖는다.
더 작은 코일(212)을 갖는 T-코일 구현은 15 마이크로미터 미만의 직경을 갖는 다중-층 인덕터(206) 및 5 마이크로미터의 직경을 갖는 다중-층 인덕터(212)에 기초하여 (종래의 T-코일들에 비해) 내부 회로의 대역폭(BW) 확장의 3.5배까지 제공한다. 작은 T-코일(206)은 높은 자기-공명 주파수를 갖지만, 단독으로 구현될 때 코일들 간의 높은 자기 커플링에 시달릴 수 있다. 이러한 단점들을 극복하기 위해, 인덕터(206)의 중앙 탭에 커플링되는 부가적인 직렬 인덕터(212)는 과도한 자기 커플링을 보상한다. 부가적인 인덕터(212)는 또한 스테이지의 DC 이득 및 동작 지점 상의 T-코일 저항의 효과를 감소시키는 것을 돕는다. 또한, 위에서 기술되는 구성은, 상이한 로딩을 갖지만, 동일한 바이어싱 방법을 이용함으로써 다수의 순차적인 스테이지에 대한 바이어스 회로의 설계를 단순화할 수 있다. 즉, 이득 스테이지의 미세 튜닝은 모든 CML 스테이지들에 대해 DC 바이어스를 동일하게 유지하는 것을 가능케 하도록 코일(212)의 치수만을 변경함으로써 수행될 수 있다.
위에서 기술된 회로들은 예를 들어, 전류 모드 로직(current mode logic; CML) 스테이지에서 구현될 수 있다. 내부 CML 스테이지는 종래의 수신기 입력에 비해 더 적은 전력 소비를 갖는다. 구동기의 전류는 종래의 수신기에 대한 10mA에 비해 2-5mA의 범위에 있다. 이는 동일한 다중-층 구조가 입력 T-코일보다 2배-3배 더 작은 풋프린트를 형성하는 것을 허용하고, 그에 따라 더 작은 기생 커패시턴스 또는 더 큰 자기-공명 주파수를 갖는다. 그러나 이 성능 개선에 대한 비용은, 더 얇은 금속 라인들로부터의 부가적인 직렬 저항, 및 PVT 상에서 대략 100%에 도달할 수 있는, K 당 0.3-0.4% 정도인 온도의 변동이다.
T-코일(206)의 작은 풋프린트에 관련되는 다른 문제는 더 작은 크기와 연관되는 T-코일 브랜치들 간의 자기 커플링의 증가이다. 구성은 대략 0.6-0.8의 자기 커플링(k)을 발생시키는 반면에, 요구되는 자기 커플링은 대략 0.2-0.6의 자기 커플링(k)을 갖는 더 큰 풋프린트로 쉽게 달성 가능하다. 상호 인덕턴스가 큰 경우, 코일들 간의 유효 커플링은 인덕턴스를 중앙 탭에 부가함으로써 제어될 수 있다. 이에 따라, 코일들 간의 큰 상호 커플링은 브랜치의 더 큰 인덕턴스를 허용함으로써 유리하지만, 더 작은 인터와인딩들(interwindings)은 더 작은 기생 저항 및 면적을 제공한다.
이제 도 11을 참조하면, 집적 회로를 생산하기 위한 시스템이 도시된다. 시스템(1100)은 컴퓨터 이용 설계(computer aided design; CAD) 소프트웨어를 실행하도록 구성된 임의의 컴퓨터일 수 있는 CAD 장비(1102)를 포함한다. CAD 장비(1102)는 마스터 핀리스트(master pinlist)(1104)와 같은 데이터를 수신하고 통신 링크(1106)에 의해 반도체 제조 장비(1110)에 커플링된다. 반도체 제조 장비(1110)는 당 분야에 잘 알려진 바와 같은 복수의 다이를 갖는 웨이퍼(1112)를 생성한다.
마스터 핀리스트(1104)를 수신하도록 또한 커플링되는 CAD 장비(1120)는 본딩 다이어그램(1122) 및 기판 아트워크(1124)를 수신한다. CAD 장비(1120)는 통신 링크(1126)에 의해 본딩 장비(1130)에 커플링된다. 통신 링크들(1106 및 1126)은 임의의 유선 또는 무선 통신 링크일 수 있다. 본딩 장비는 일반적으로 다른 도면들을 참조하여 보다 상세히 설명되는 바와 같이, 웨이퍼(1112)의 다이로부터, 다이를 수용하는 기판(1131)까지 와이어 본드들을 제공한다. 다이/기판(1132)은 집적 회로 패키지와 같이 최종 컴포넌트(1136)를 생성하는 패키징 장비(1134)에 커플링된다. 도 11의 시스템이 집적 회로 패키지를 생산하기 위해 요구되는 다양한 엘리먼트들을 제공하지만, 도 11에서 도시된 엘리먼트들은 결합될 수 있거나, 또는 부가적인 엘리먼트들이 제공될 수 있다는 것이 이해되어야 한다. 임의의 구성에서, 도 11의 시스템은 도 1의 회로를 구현하도록 금속층들 내에서의 요구된 트레이스 및 특히 도 4 내지 도 10에서 도시된 인덕터들의 루프들을 생성하는 것을 가능케 한다.
이제 도 12를 참조하면, 흐름도는 집적 회로에서 인덕터를 구현하는 방법을 도시한다. 제 1 인덕터는 단계(1202)에서, 제 1 복수의 금속층들에서 구현된다. 제 2 인덕터는 단계(1204)에서, 제 2 복수의 금속층들에서 구현된다. 제 2 인덕터는 단계(1206)에서, 제 1 인덕터의 중앙 탭에 커플링되며, 제 2 인덕터는 제 1 인덕터 미만인 직경을 갖는다. 도 12의 방법들은 위에서 설명된 바와 같이 도 1 내지 도 10의 회로들 또는 다른 적합한 회로들을 이용하여 구현될 수 있다. 특정한 엘리먼트들이 도 12에서 도시되지만, 도 12의 엘리먼트 또는 부가적인 엘리먼트들에 관련된 부가적인 세부사항들은 도 1 내지 도 10의 설명에서 발견될 수 있다는 것이 이해되어야 한다.
그러므로 데이터를 전송하는 새롭고 신규한 이득 스테이지 회로 및 방법이 설명되었다는 것이 인지될 수 있다. 개시된 발명을 포함하는 다수의 대안들 및 균등물들이 존재한다 것이 당업자들에 의해 인지될 것이다. 그 결과, 본 발명은 위의 예시적인 실시예들로 제한되는 것이 아니라 하기의 청구범위에 의해 제한된다.
Claims (15)
- 집적 회로에서 이득 스테이지를 구현하기 위한 회로에 있어서,
제 1 복수의 금속층들 내의 제 1 인덕터로서, 상기 제 1 인덕터는, 제 1 금속층 내에 제 1 복수의 루프들을 갖는 제 1 코일을 포함하는 복수의 코일들을 갖고, 중앙 탭을 가지며, 상기 제 1 코일은, 제 1 비아에 의해, 상기 제 1 금속층 위의 제 2 금속층 내에 제 2 복수의 루프들을 갖는 제 2 코일에 커플링되고, 제 2 비아에 의해, 상기 제 1 금속층 아래의 제 3 금속층 내에 제 3 복수의 루프들을 갖는 제 3 코일에 커플링되는, 상기 제 1 인덕터;
제 2 복수의 금속층들 내의 제 2 인덕터를 포함하고, 상기 제 2 인덕터는 상기 제 1 인덕터의 중앙 탭에 커플링되고,
상기 제 2 인덕터는 상기 제 1 인덕터의 직경 미만인 직경을 갖는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 1 항에 있어서,
상기 집적 회로는 하위 금속층으로부터 상위 금속층으로 연장하는 복수의 금속층들을 포함하고,
상기 제 1 인덕터는 상기 하위 금속층 위에 안착되는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 1 항에 있어서,
상기 제 1 인덕터는 상기 제 1 인덕터의 하부 층 상의 제 4 코일을 더 포함하고,
상기 제 1 및 제 2 코일들은 상기 제 3 및 제 4 코일들의 트레이스들보다 작은 폭의 트레이스들을 갖는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 3 항에 있어서,
상기 제 3 복수의 루프들은 내부 루프의 트레이스들의 폭보다 더 큰 폭들을 갖는 외부 루프의 트레이스들을 갖는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 3 항에 있어서,
상기 제 4 코일은 복수의 금속층들을 포함하는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 1 항에 있어서,
상기 이득 스테이지는 전류 모드 로직 이득 스테이지를 포함하고,
상기 제 1 인덕터 및 상기 제 2 인덕터는 데이터의 상보적 쌍의 제 1 데이터를 전송하도록 커플링되는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 6 항에 있어서,
상기 제 1 복수의 금속층들을 포함하는 제 3 인덕터; 및
상기 제 2 복수의 금속층들을 포함하고 상기 제 3 인덕터의 중앙 탭에 커플링되는 제 4 인덕터를 더 포함하고,
상기 제 4 인덕터는 상기 제 3 인덕터의 직경보다 작은 직경을 갖고,
상기 제 3 인덕터 및 상기 제 4 인덕터는 상기 데이터의 상보적 쌍의 제 2 데이터를 전송하도록 커플링되는, 집적 회로에서 이득 스테이지를 구현하기 위한 회로. - 제 1 항에 따른 회로를 포함하는 집적 회로.
- 제 8 항에 따른 집적 회로를 포함하는 시스템.
- 집적 회로에서 이득 스테이지를 구현하기 위한 방법에 있어서,
제 1 복수의 금속층들 내에 제 1 인덕터를 구현하는 단계로서, 상기 제 1 인덕터는, 제 1 금속층 내에 제 1 복수의 루프들을 갖는 제 1 코일을 포함하는 복수의 코일들을 갖고, 중앙 탭을 가지며, 상기 제 1 코일은, 제 1 비아에 의해, 상기 제 1 금속층 위의 제 2 금속층 내에 제 2 복수의 루프들을 갖는 제 2 코일에 커플링되고, 제 2 비아에 의해, 상기 제 1 금속층 아래의 제 3 금속층 내에 제 3 복수의 루프들을 갖는 제 3 코일에 커플링되는, 상기 제 1 인덕터를 구현하는 단계;
상기 2 복수의 금속층들 내에 제 2 인덕터를 구현하는 단계; 및
상기 제 2 인덕터를 상기 제 1 인덕터의 중앙 탭에 커플링하는 단계를 포함하고,
상기 제 2 인덕터는 상기 제 1 인덕터의 직경 미만인 직경을 갖는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법. - 제 10 항에 있어서,
상기 집적 회로는 하위 금속층으로부터 상위 금속층으로 연장하는 복수의 금속층들을 포함하고,
상기 제 1 인덕터를 구현하는 단계는 상기 하위 금속층 위에 상기 제 1 인덕터를 형성하는 단계를 포함하는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법. - 제 10 항에 있어서,
상기 제 1 인덕터를 구현하는 단계는, 상기 제 1 인덕터의 하부 층 상에 제 4 코일, 및 상기 제 1 인덕터의 상부 층 상에 제 2 코일을 형성하는 단계를 포함하고,
상기 제 1 및 제 2 코일들은 상기 제 3 및 제 4 코일의 트레이스들보다 작은 폭의 트레이스들을 갖도록 형성되는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법. - 제 12 항에 있어서,
상기 제 1 인덕터를 구현하는 단계는, 내부 루프의 트레이스들의 폭보다 더 큰 폭들을 갖는 외부 루프의 트레이스들을 갖는 제 3 복수의 루프들을 형성하는 단계를 포함하는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법. - 제 12 항에 있어서,
상기 제 1 인덕터를 구현하는 단계는 복수의 금속층들 내에 제 1 인덕터의 제 4 코일을 형성하는 단계를 포함하는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법. - 제 10 항에 있어서,
상기 제 2 복수의 금속층들 내에 제 2 인덕터를 구현하는 단계는 상기 제 1 인덕터 외부에 제 2 인덕터를 구현하는 단계를 포함하는, 집적 회로에서 이득 스테이지를 구현하기 위한 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/828,943 US9048017B2 (en) | 2013-03-14 | 2013-03-14 | Circuits for and methods of implementing a gain stage in an integrated circuit |
| US13/828,943 | 2013-03-14 | ||
| PCT/US2014/010926 WO2014143385A1 (en) | 2013-03-14 | 2014-01-09 | Circuits for and methods of implementing a gain stage in an integrated circuit comprising two inductors of different diameter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150129796A KR20150129796A (ko) | 2015-11-20 |
| KR102063371B1 true KR102063371B1 (ko) | 2020-01-07 |
Family
ID=50023884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157028052A KR102063371B1 (ko) | 2013-03-14 | 2014-01-09 | 상이한 직경의 2개의 인덕터들을 포함하는 집적 회로에서 이득 스테이지를 구현하는 회로 및 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9048017B2 (ko) |
| EP (1) | EP2973773B1 (ko) |
| JP (1) | JP6177987B2 (ko) |
| KR (1) | KR102063371B1 (ko) |
| CN (1) | CN105103321B (ko) |
| TW (1) | TWI647715B (ko) |
| WO (1) | WO2014143385A1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9502168B1 (en) * | 2013-11-15 | 2016-11-22 | Altera Corporation | Interleaved T-coil structure and a method of manufacturing the T-coil structure |
| US20160133375A1 (en) * | 2014-11-06 | 2016-05-12 | Morfis Semiconductor, Inc. | Coupling on-die inductors for radio-frequency applications |
| US9356556B1 (en) | 2015-08-06 | 2016-05-31 | Xilinx, Inc. | Circuits for and methods of implementing a dual-mode oscillator |
| US9489606B1 (en) * | 2015-08-31 | 2016-11-08 | Verily Life Sciences Llc | Integrated on-chip antenna |
| DE102015222400A1 (de) * | 2015-11-13 | 2017-06-08 | Schaeffler Technologies AG & Co. KG | Multilayer-Platine und Verfahren zu deren Herstellung |
| US10529480B2 (en) * | 2017-09-01 | 2020-01-07 | Qualcomm Incorporated | Asymmetrical T-coil design for high-speed transmitter IO ESD circuit applications |
| US10498139B2 (en) | 2017-09-01 | 2019-12-03 | Qualcomm Incorporated | T-coil design with optimized magnetic coupling coefficient for improving bandwidth extension |
| US10601222B2 (en) | 2017-09-01 | 2020-03-24 | Qualcomm Incorporated | Stacked symmetric T-coil with intrinsic bridge capacitance |
| EP3499523A1 (en) | 2017-12-15 | 2019-06-19 | Nxp B.V. | Inductor and method of making an inductor |
| DE102018115654A1 (de) * | 2018-06-28 | 2020-01-02 | Schaeffler Technologies AG & Co. KG | Aktiv gekühlte Spule |
| EP3588784B1 (en) * | 2018-06-29 | 2021-08-04 | Socionext Inc. | Interface circuits |
| US11651884B2 (en) * | 2019-03-26 | 2023-05-16 | Globalfoundries U.S. Inc. | Peaking inductor embedded within a T-coil |
| US11677432B2 (en) * | 2021-08-18 | 2023-06-13 | Dell Products L.P. | System and method to prevent conductive anodic filament formation in printed circuit boards |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059915A (ja) | 2005-08-24 | 2007-03-08 | Avago Technologies General Ip (Singapore) Private Ltd | 集積回路に形成される、交差結合されたインダクター |
| WO2012036207A1 (ja) | 2010-09-17 | 2012-03-22 | 日本電信電話株式会社 | インダクタ |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990802A (en) | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| US5017902A (en) | 1989-05-30 | 1991-05-21 | General Electric Company | Conductive film magnetic components |
| US5610433A (en) | 1995-03-13 | 1997-03-11 | National Semiconductor Corporation | Multi-turn, multi-level IC inductor with crossovers |
| US5831331A (en) * | 1996-11-22 | 1998-11-03 | Philips Electronics North America Corporation | Self-shielding inductor for multi-layer semiconductor integrated circuits |
| JPH10200357A (ja) * | 1996-12-31 | 1998-07-31 | Taiyo Yuden Co Ltd | 積層型ｌｃ複合部品及びその特性調整方法 |
| CN1272961A (zh) | 1998-04-23 | 2000-11-08 | 松下电器产业株式会社 | 电源电路和半导体芯片的设计方法 |
| JP2002246231A (ja) * | 2001-02-14 | 2002-08-30 | Murata Mfg Co Ltd | 積層型インダクタ |
| DE10162263A1 (de) | 2001-12-18 | 2003-07-10 | Infineon Technologies Ag | Induktives Bauteil |
| US7005939B2 (en) | 2003-02-07 | 2006-02-28 | Rambus Inc. | Input/output circuit with on-chip inductor to reduce parasitic capacitance |
| US7262680B2 (en) | 2004-02-27 | 2007-08-28 | Illinois Institute Of Technology | Compact inductor with stacked via magnetic cores for integrated circuits |
| JP2005333004A (ja) | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| US7808356B2 (en) | 2004-08-31 | 2010-10-05 | Theta Microelectronics, Inc. | Integrated high frequency BALUN and inductors |
| US7265433B2 (en) | 2005-01-13 | 2007-09-04 | International Business Machines Corporation | On-pad broadband matching network |
| US7262681B2 (en) * | 2005-02-11 | 2007-08-28 | Semiconductor Components Industries, L.L.C. | Integrated semiconductor inductor and method therefor |
| KR100718384B1 (ko) | 2005-02-25 | 2007-05-14 | 주식회사 팬택앤큐리텔 | Ｉｃ 칩 형태로 구현한 이동통신 단말기의 청취 보조 회로및 이를 내장한 이동통신 단말기 |
| US7761078B2 (en) | 2006-07-28 | 2010-07-20 | Qualcomm Incorporated | Dual inductor circuit for multi-band wireless communication device |
| US8219060B2 (en) | 2006-07-28 | 2012-07-10 | Qualcomm Incorporated | Dual inductor circuit for multi-band wireless communication device |
| TWI336922B (en) | 2007-01-12 | 2011-02-01 | Via Tech Inc | Spiral inductor with multi-trace structure |
| TWI337363B (en) | 2007-03-16 | 2011-02-11 | United Microelectronics Corp | Three dimensional transformer |
| KR100968969B1 (ko) * | 2007-09-27 | 2010-07-14 | 삼성전기주식회사 | 트랜스포머 |
| TWI397930B (zh) * | 2007-11-06 | 2013-06-01 | Via Tech Inc | 螺旋電感元件 |
| JP4946876B2 (ja) * | 2008-01-09 | 2012-06-06 | ソニー株式会社 | バラン共振器、半導体装置および受信装置 |
| KR101036208B1 (ko) | 2008-12-24 | 2011-05-20 | 매그나칩 반도체 유한회사 | 정전기 방전 보호회로 |
| US8143987B2 (en) * | 2010-04-07 | 2012-03-27 | Xilinx, Inc. | Stacked dual inductor structure |
| KR101577517B1 (ko) * | 2011-05-25 | 2015-12-14 | 가부시키가이샤 히타치세이사쿠쇼 | 충전 시스템 |
-
2013
- 2013-03-14 US US13/828,943 patent/US9048017B2/en active Active
-
2014
- 2014-01-09 JP JP2016500161A patent/JP6177987B2/ja active Active
- 2014-01-09 CN CN201480014843.5A patent/CN105103321B/zh active Active
- 2014-01-09 EP EP14701646.3A patent/EP2973773B1/en active Active
- 2014-01-09 KR KR1020157028052A patent/KR102063371B1/ko active IP Right Grant
- 2014-01-09 WO PCT/US2014/010926 patent/WO2014143385A1/en active Application Filing
- 2014-03-05 TW TW103107399A patent/TWI647715B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059915A (ja) | 2005-08-24 | 2007-03-08 | Avago Technologies General Ip (Singapore) Private Ltd | 集積回路に形成される、交差結合されたインダクター |
| WO2012036207A1 (ja) | 2010-09-17 | 2012-03-22 | 日本電信電話株式会社 | インダクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2973773A1 (en) | 2016-01-20 |
| WO2014143385A1 (en) | 2014-09-18 |
| EP2973773B1 (en) | 2022-08-10 |
| CN105103321B (zh) | 2017-12-15 |
| KR20150129796A (ko) | 2015-11-20 |
| US9048017B2 (en) | 2015-06-02 |
| JP2016517628A (ja) | 2016-06-16 |
| US20140266434A1 (en) | 2014-09-18 |
| TWI647715B (zh) | 2019-01-11 |
| CN105103321A (zh) | 2015-11-25 |
| JP6177987B2 (ja) | 2017-08-09 |
| TW201447936A (zh) | 2014-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102063371B1 (ko) | 상이한 직경의 2개의 인덕터들을 포함하는 집적 회로에서 이득 스테이지를 구현하는 회로 및 방법 | |
| US6779261B2 (en) | Integrated balun and transformer structures | |
| Kehrer et al. | 40-Gb/s 2: 1 multiplexer and 1: 2 demultiplexer in 120-nm standard CMOS | |
| EP2761655B1 (en) | Interlayer communications for 3d integrated circuit stack | |
| US9818524B2 (en) | Coupling element for differential hybrid coupler | |
| US8717723B2 (en) | Driver circuit and method of generating an output signal | |
| CN107408919B (zh) | 抽头式电感器压控振荡器 | |
| US20120319673A1 (en) | Direct Coupled Biasing Circuit for High Frequency Applications | |
| US11469190B2 (en) | Parasitic-aware integrated substrate balanced filter and apparatus to achieve transmission zeros | |
| US8406710B1 (en) | Method and apparatus of minimizing extrinsic parasitic resistance in 60 GHz power amplifier circuits | |
| US20160276091A1 (en) | Inductors for circuit board through hole structures | |
| US20150214994A1 (en) | Three-dimensional power amplifier architecture | |
| US8373210B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| WO2016185847A1 (ja) | 入出力インターフェース回路 | |
| US20220057818A1 (en) | Temperature compensation for silicon resistor using interconnect metal | |
| US20240120912A1 (en) | Variable resistor with t-coil integrated switches for parasitic mitigation | |
| Sun et al. | RC passive equalizer for through silicon via | |
| US9111675B1 (en) | Stacked inductor structure | |
| CN115913153A (zh) | 功率放大器结构及其形成方法、电子设备 | |
| Alzahmi | High-Performance and Energy Efficient Multi-Band I/O Interface for 3D Stacked Memory | |
| Bae et al. | On the design of CMOS phase shifters with small insertion‐loss variation for phased arrays and its validation at 24 GHz | |
| Tsuchiya et al. | Bandwidth enhancement for high speed amplifier utilizing mutually coupled on-chip inductors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |