KR100912964B1 - Ｃｍｌ－ｃｍｏｓ 변환기 - Google Patents

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Abstract

본 발명은 CML(CURRENT MODE LOGIC) 레벨에서 스윙하는 신호를 CMOS(COMPLEMENTARY METAL OXIDE SEMICONDUCTOR) 레벨에서 스윙하는 신호로 변환시키는 과정에서 듀티 비(DUTY RATIO)가 틀어지는 것을 방지하여 안정적으로 동작하는 CML - CMOS 변환기에 관한 것으로서, 제1 기준레벨을 중심으로 스윙하는 정 CML 신호를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 제1 기준레벨 쉬프팅 부와, 상기 제1 기준레벨을 중심으로 스윙하는 부 CML 신호를 입력받아 스윙 기준레벨을 상기 제2 기준레벨로 쉬프팅하기 위한 제2 기준레벨 쉬프팅 부와, 상기 제1 기준레벨 쉬프팅 부의 출력신호의 스윙폭을 CMOS 레벨로 증폭하기 위한 제1 CMOS 반전부와, 상기 제2 기준레벨 쉬프팅 부의 출력신호의 스윙폭을 CMOS 레벨로 증폭하여 CMOS 신호로서 출력하기 위한 제2 CMOS 반전부와, 상기 제1 CMOS 반전부의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전부에 소오싱(sourcing) 전류를 제공하기 위한 제1 바이어싱 부, 및 상기 제1 CMOS 반전부의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전부에 싱킹(sinking) 전류를 제공하기 위한 제2 바이어싱 부을 구비하는 CML-CMOS 변환기를 제공한다.
CML 레벨, CMOS 레벨, 듀티 비

Description

ＣＭＬ－ＣＭＯＳ 변환기{CURRENT MODE LOGIC - COMPLEMENTARY METAL OXIDE SEMICONDUCTOR CONVERTER}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, CML(CURRENT MODE LOGIC) 레벨에서 스윙하는 신호를 CMOS(COMPLEMENTARY METAL OXIDE SEMICONDUCTOR) 레벨에서 스윙하는 신호로 변환시키기 위한 CML - CMOS 변환기에 관한 것이며, 더 자세히는, 변환과정에서 듀티 비(DUTY RATIO)가 틀어지는 것을 방지하여 안정적으로 동작하는 CML - CMOS 변환기에 관한 것이다.
일반적으로, 반도체 소자에서 클럭(Clock) 신호 등과 같이 고속으로 동작하는 신호의 입/출력(I/O) 인터페이스 신호에는 CML(CURRENT MODE LOGIC) 레벨에서 스윙하는 신호가 사용된다.
여기서, CML 레벨이란 예정된 직류(DC) 레벨 또는 어떠한 기준에 의해 결정된 평균레벨을 의미하며, CML 레벨에서 스윙하는 신호는 CML 레벨이라 불리는 예정된 직류(DC) 레벨을 기준으로 하여 예정된 진폭(amplitude) 또는 예정된 스윙 폭(swing range)을 갖고 토글링 하는 신호이다.
예를 들어, CML 레벨을 기준으로 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨이 1.5(V)이고, 접지전압(VSS) 레벨이 0(V)이면, CML 레벨을 기준으로 스윙하는 신호의 CML 레벨은 1.25(V)이고, 그 스윙폭은 0.5(V)가 된다.
예를 든 바와 같이 CML 레벨을 기준으로 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨과 접지전압(VSS) 레벨의 차이에 비해 CML 레벨에서 스윙하는 신호의 스윙폭이 상대적으로 작은 편이기 때문에, CML 레벨을 기준으로 스윙하는 신호를 입/출력하기 위한 예정된 장치의 경우 비교적 낮은 전력 공급으로도 동작하는 것이 가능하며, 동시에, 기가 헤르트(Giga Hertz) 또는 수십 기가 헤르츠(Giga Hertz) 이상의 매우 빠른 고속 스위칭으로 동작하는 것도 가능하다.
또한, CML 레벨에서 스윙하는 신호를 입/출력하기 위한 장치는 서로 상이한 위상을 갖는 두 개의 신호를 동시에 전송하는 신호 전송방식을 사용하기 때문에 신호 전송시 발생하는 잡음(noise)에 둔감하다.
하지만, 상대적으로 작은 스윙폭으로 인해 전압레벨에 따라 데이터의 논리레벨을 판단해야 하는 장치에서는 사용할 수 없다. 즉, 클럭(Clock) 신호 이외에 데이터(DATA) 신호로서는 사용될 수 없다.
따라서, 데이터(DATA) 신호를 입/출력하기 위한 장치에서는 상대적으로 그 스윙폭이 큰 CMOS 레벨을 기준으로 스윙하는 신호를 사용한다.
여기서, CMOS 레벨이란 CML 레벨과 마찬가지로 예정된 직류(DC) 레벨 또는 어떠한 기준에 의해 결정된 평균레벨을 의미하며, CMOS 레벨에서 스윙하는 신호는 CMOS 레벨이라 불리는 예정된 직류(DC) 레벨을 기준으로 하여 예정된 진폭(amplitude) 또는 예정된 스윙 폭(swing range)을 갖고 토글링 하는 신호이다.
이러한 CMOS 레벨을 기준으로 스윙하는 신호와 CML 레벨을 기준으로 스윙하는 신호와의 차이점은, 기준으로 하는 레벨이 서로 다르다는 점 이외에도 기준으로 하는 레벨을 기준으로 결정된 진폭 또는 스윙폭의 레벨이 서로 다르다는 점이 있다.
즉, 상기에서 예를 든 CML 레벨을 기준으로 스윙하는 신호의 경우 그 스윙폭이 0.5(V) 정도였지만, CMOS 레벨을 기준으로 스윙하는 신호의 경우에는 주로 풀 스윙(FULL SWING) - 장치로 입력되는 전원전압(VDD)에서 접지전압(VSS)까지 스윙 - 하는 신호이기 때문에 그 스윙폭이 상대적으로 크다.
예를 들면, 예정된 장치의 전원전압(VDD) 레벨이 1.5(V)이고, 접지전압(VSS)의 레벨이 0(V)이면, CMOS 레벨을 기준으로 스윙하는 신호는 그 중심인 0.75(V)의 CMOS 레벨을 기준으로 1.5(V)의 스윙폭을 갖는다.
물론, CMOS 레벨을 기준으로 스윙하는 신호가 꼭 풀 스윙(FULL SWING) 하여야 하는 것은 아니지만, 데이터(DATA) 신호를 입/출력하는데 주로 사용되는 방식이므로 전압레벨의 변동으로서 그 논리레벨을 정확하게 구별할 수 있을 정도의 진폭 또는 스윙 폭은 가져야 한다.
한편, 반도체 소자, 특히, 동기식 디램(SDRAM)에서 데이터(DATA) 신호를 외 부로 출력할 때에는 클럭(Clock)에 동기시켜 출력하는 것이 일반적이다. 마찬가지로, 동기식 디램(SDRAM)의 외부에서 데이터(DATA) 신호가 입력될 때에도 클럭(Clock)에 동기되어 입력되어야 하는 것이 일반적이다. 즉, 전술한 바와 같이 CMOS 레벨을 기준으로 스윙하는 데이터(DATA) 신호를 CML 레벨을 기준으로 스윙하는 클럭(Clock) 신호와 동기시켜 입력 또는 출력 동작을 수행하여야 한다.
따라서, 동기식 디램(SDRAM)의 입/출력 버퍼에는 CML 레벨을 기준으로 스윙하는 신호를 CMOS 레벨을 기준으로 스윙하는 신호로서 변환하기 위한 CML - CMOS 변환기가 포함되어 있었다.
도 1은 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 종래기술에 따른 CML - CMOS 변환기를 도시한 회로도이다.
도 1을 참조하면, CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 종래기술에 따른 CML - CMOS 변환기(100)는, 일반적인 증폭기(OPAMP)와 같은 구성을 갖는 것을 알 수 있다.
구체적으로, 게이트를 통해 입력받은 CML 레벨에서 스윙하는 신호(CML_S)에 응답하여 드레인-소오스 접속된 드라이빙 노드(DN)와 공통노드(COMN) 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 입력받은 CML 레벨에서 스윙하는 반전신호(CML_Sb)에 응답하여 드레인-소오스 접속된 출력노드(OUT_ND)와 공통노드(COMN) 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터(N2)와, 게이트를 통해 입력받은 바이어스 전압(bias)에 응답하여 드레인-소오스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어함으로 써 공통노드(COMN)에 싱킹(sinking) 전류를 공급하기 위한 제3NMOS 트랜지스터(N3), 및 드라이빙 노드(DN)와 출력노드(OUT_ND) 사이에서 전류미러형태로 접속되어 드라이빙 노드(DN)와 출력노드(OUT_ND)에 소오싱(sourcing) 전류를 공급함과 동시에 서로 같은 크기의 전류가 흐르도록 제어하기 위한 제1 및 제2 PMOS 트랜지스터(P1, P2)를 구비한다.
전술한 구성을 바탕으로 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 종래기술에 따른 CML - CMOS 변환기(100)의 동작을 살펴보면 다음과 같다.
먼저, 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)는 구성에서 설명한 바와 같이 CML 레벨을 기준으로 스윙하는 신호(CML_S)의 레벨 및 CML 레벨을 기준으로 스윙하는 반전신호(CML_Sb)의 레벨에 응답하여 각각 드라이빙 노드(DN)와 공통노드(COMN) 사이에 흐르는 전류의 양과 출력노드(OUT_ND)와 공통노드(COMN) 사이에 흐르는 전류의 양을 조절하는데, 이때, CML 레벨을 기준으로 스윙하는 신호(CML_S)와 CML 레벨을 기준으로 스윙하는 반전신호(CML_Sb)의 레벨은 항상 반대이므로, CML 레벨을 기준으로 스윙하는 신호(CML_S)의 레벨이 상승하면, CML 레벨을 기준으로 스윙하는 반전신호(CML_Sb)의 레벨은 하강한다. 따라서, 제1NMOS 트랜지스터(N1)의 구동력이 상승하여 드라이빙 노드(DN)와 공통노드(COMN) 사이에 흐르는 전류의 양은 증가하고, 반대로 제2NMOS 트랜지스터(N2)의 구동력이 하강하여 출력노드(OUT_ND)와 공통노드(COMN) 사이에 흐르는 전류의 양은 감소한다. 즉, 드라이빙 노드(DN)의 전압레벨은 하강하고 출력노드(OUT_ND)의 전압레벨은 상승한다.
반대로, CML 레벨을 기준으로 스윙하는 신호(CML_S)의 레벨이 하강하면, CML 레벨을 기준으로 스윙하는 반전신호(CML_Sb)의 레벨은 상승한다. 따라서, 드라이빙 노드(DN)와 공통노드(COMN) 사이에 흐르는 전류의 양은 감소하고 출력노드(OUT_ND)와 공통노드(COMN) 사이에 흐르는 전류의 양은 상승한다. 즉, 드라이빙 노드(DN)의 전압레벨은 상승하고 출력노드(OUT_ND)의 전압레벨은 하강한다.
이때, CML - CMOS 변환기(100)는 내부의 트랜지스터 - 제1 내지 제3 NMOS 트랜지스터(N1, N2, N3), 제1 및 제2 PMOS 트랜지스터(P1, P2) - 사이즈에 의해 결정된 증폭률만큼 CML 레벨을 기준으로 스윙하는 신호(CML_S)를 증폭하여 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)로서 출력한다.
그런데, CML - CMOS 변환기(100)가 전원으로서 전원전압(VDD)과 접지전압(VSS)을 사용하기 때문에 CML - CMOS 변환기(100)의 출력노드(OUT_ND)을 통해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 레벨은 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 벗어날 수 없으며, 동시에, 공통노드(COMN) 싱킹(sinking) 전류를 공급하기 위한 제3NMOS 트랜지스터(N3)의 문턱전압(VTH)로 인해 CML - CMOS 변환기(100)의 출력노드(OUT_ND)을 통해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 레벨은 접지전압(VSS)의 레벨에 제3NMOS 트랜지스터(N3)의 문턱전압만큼의 레벨(Vcm)이 더해진 레벨 이하로 떨어질 수 없는 문제가 발생한다.
즉, CML - CMOS 변환기(100)의 출력노드(OUT_ND)을 통해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 레벨은 다음과 같은 파형을 보이게 된다.
도 2은 도 1에 도시된 종래기술에 따른 CML - CMOS 변환기의 동작에 따른 신호의 파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 도 1에 도시된 종래기술에 따른 CML - CMOS 변환기(100)의 동작에 따른 신호의 파형을 살펴보면, CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)가 전원전압(VDD)과 접지전압(VSS)의 정중앙에 위치하지 못하고, 전원전압(VDD) 쪽으로 쏠려 있는 것을 알 수 있다.
구체적으로, 전원전압(VDD)의 레벨이 1.5(V)이고, 접지전압(VSS)의 레벨이 0(V)라고 했을 때, CML 레벨을 기준으로 스윙하는 신호(CML_S)의 파형은 상기에서 설명한 바와 같이 1.25(V)의 CML 레벨을 기준으로 0.5(V)의 스윙 폭을 갖고 스윙한다. 즉, 1.5(V)와 1(V) 사이에서 스윙하는 것을 알 수 있다.
이러한 CML 레벨을 기준으로 스윙하는 신호(CML_S)를 증폭하여 생성된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는 증폭률을 적절하게 조절하였을 때, 최대레벨이 전원전압(VDD)와 같은 1.5(V)까지 도달하지만, 최소레벨이 접지전압(VSS)과 같은 0(V)에 도달하지 못하고 제3NMOS 트랜지스터(N3)의 문턱전압만큼의 레벨(Vcm)인 0.3(V)를 유지한다. 즉, 1.5(V)와 0.3(V) 사이에서 스윙하는 것을 알 수 있다.
따라서, 종래기술에 따른 CML - CMOS 변환기(100)에서 출력된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 CMOS 레벨은 전원전압(VDD)과 같은 레벨인 1.5(V)와 접지전압과 같은 레벨인 0(V)를 정확히 반으로 나눈 0.75(V)보다 높은 레벨인 0.9(V)가 된다.
그런데, 이렇게 종래기술에 따른 CML - CMOS 변환기(100)에서 출력된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)가 사용될 때에는 아날로그(ANALODG) 적인 CML - CMOS 변환기(100)에서 출력된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 그대로 사용하는 것이 아니라 정확하게 로직'하이'(High) 또는 로직'로우'(Low)가 결정되는 디지털 신호로 변경시켜 사용한다. 즉, 전원으로서 전원전압(VDD)과 접지전압(VSS)을 사용하는 인버터에 CML - CMOS 변환기(100)에서 출력된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 입력시키고, 그 출력을 사용한다.
여기서, 인버터는 반도체 소자에서 일반적으로 사용되는 1개의 NMOS 트랜지스터와 1개의 PMOS 트랜지스터로 이루어진 인버터로서 그 논리결정레벨 - 입력되는 신호의 논리레벨이 로직'하이'(High)인지 또는 로직'로우'(Low)인지를 결정하는 기준레벨임. 예를 들면, 논리결정레벨보다 낮은 전압레벨을 갖는 신호가 입력되면 로직'로우'(Low)의 레벨(VSS과 같은 레벨)을 갖는 신호를 출력하고 논리결정레벨보다 높은 전압레벨을 갖는 신호가 입력되면 로직'하이'(High)의 레벨(VDD과 같은 레벨)을 갖는 신호를 출력함 - 은 전원전압(VDD)과 같은 레벨인 1.5(V)와 접지전압(VSS)과 같은 레벨인 0(V)를 정확히 반으로 나눈 0.75(V)이다.
이러한 특성을 갖는 인버터에 종래기술에 따른 CML - CMOS 변환기(100)의 출력신호로서 0.9(V)의 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 입력하게 되면, CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 이상적인 경우로서 풀 스윙함으로써 0.75(V)의 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 입력한 경우에 비해 그 듀티 비(DUTY RATIO)가 틀어진다.
즉, 종래기술에 따른 CML - CMOS 변환기(100)는, CML 레벨을 기준으로 스윙 하는 신호(CML_S)를 증폭하여 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)로 변환하는 과정에서 기준이 되는 CMOS 레벨을 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 레벨에 일치시키지 못함으로 인해 CML 레벨을 기준으로 스윙하는 신호(CML_S)의 듀티 비(DUTY RATIO)가 틀어지는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, CML레벨을 기준으로 스윙하는 신호를 CMOS 레벨을 기준으로 스윙하는 신호로 변환하는 과정에서 듀티 비(DUTY RATIO)가 틀어지는 것을 방지하여 안정적으로 동작하는 CML - CMOS 변환기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 기준레벨을 중심으로 스윙하는 CML 신호를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 기준레벨 쉬프팅 수단과, 상기 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 증폭하여 CMOS 신호로서 출력하기 위한 증폭수단을 구비하는 CML-CMOS 변환기를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 기준레벨을 중심으로 스윙하는 정 CML 신호를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 제1 기준레벨 쉬프팅 수단; 상기 제1 기준레벨을 중심으로 스윙하는 부 CML 신호를 입력받아 스윙 기준레벨을 상기 제2 기준레벨로 쉬프팅하기 위한 제2 기준레벨 쉬프팅 수단; 상기 제1 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 CMOS 레벨로 증폭하기 위한 제1 CMOS 반전수단; 상기 제2 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 CMOS 레벨로 증폭하여 CMOS 신호로서 출력하기 위한 제2 CMOS 반전수단; 상기 제1 CMOS 반전수단의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전수단에 소오싱(sourcing) 전류를 제공하기 위한 제1 바이어싱 수단; 및 상기 제1 CMOS 반전수단의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전수단에 싱킹(sinking) 전류를 제공하기 위한 제2 바이어싱 수단을 구비하는 CML-CMOS 변환기를 제공한다.
전술한 본 발명은 CML 레벨을 기준으로 스윙하는 신호를 증폭하여 CMOS 레벨을 기준으로 스윙하는 신호로 변환하는 CML - CMOS 변환기에 있어서, CML 레벨을 기준으로 스윙하는 신호가 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 레벨을 기준으로 스윙하도록 기준레벨을 쉬프팅 함으로써 CML 레벨을 기준으로 스윙하는 신호를 증폭하여 생성된 CMOS 레벨을 기준으로 스윙하는 신호의 듀티 비(DUTY RATIO)가 틀어지는 것을 방지할 수 있는 효과가 있다. 이로 인해, 안정적인 동작을 하는 CML - CMOS 변환기를 구현하는 것이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸 다.
도 3는 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 본 발명의 실시예에 따른 CML - CMOS 변환기를 도시한 회로도이다.
도 3을 참조하면, CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 본 발명의 실시예에 따른 CML - CMOS 변환기(300)는, 제1 기준레벨을 중심으로 스윙하는 정 CML 신호(CML_S)를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 제1 기준레벨 쉬프팅 부(320)와, 제1 기준레벨을 중심으로 스윙하는 부 CML 신호(CML_Sb)를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 제2 기준레벨 쉬프팅 부(330)와, 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)의 스윙폭을 CMOS 레벨로 증폭하기 위한 제1 CMOS 반전부(360)와, 제2 기준레벨 쉬프팅 부(330)의 출력신호(sh_CMLb)의 스윙폭을 CMOS 레벨로 증폭하여 CMOS 신호(CMOS_S)로서 출력하기 위한 제2 CMOS 반전부(370)와, 제1 CMOS 반전부(360)의 출력신호(sh_CML)에 응답하여 제1 및 제2 CMOS 반전부(360, 370)에 소오싱(sourcing) 전류를 제공하기 위한 제1 바이어싱 부(380), 및 제1 CMOS 반전부(360)의 출력신호(sh_CML)에 응답하여 제1 및 제2 CMOS 반전부(360, 370)에 싱킹(sinking) 전류를 제공하기 위한 제2 바이어싱 부(390)을 구비한다.
또한, 바이어스 전압(bias)에 응답하여 제1 기준레벨 쉬프팅 부(320)의 동작을 온/오프(On/Off) 제어하기 위한 제1동작제어부(440), 및 바이어스 전압(bias)에 응답하여 제2 기준레벨 쉬프팅 부(330)의 동작을 온/오프(On/Off) 제어하기 위한 제2동작제어부(350)를 더 구비한다.
여기서, 제1 기준레벨 쉬프팅 부(320)는, 게이트로 입력되는 정 CML 신호(CML_S)의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압(VDD)단과 제1출력노드(OUN1) 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터(N1)를 구비한다.
또한, 제2 기준레벨 쉬프팅 부(330)는, 게이트로 입력되는 부 CML 신호(CML_Sb)의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압(VDD)단과 제2출력노드(OUN2) 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터(N3)를 구비한다.
그리고, 제1 CMOS 반전부(360)는, 게이트로 입력받은 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)에 응답하여 소오스-드레인 접속된 소오싱 노드(SOURCE_ND)와 바이어싱 제어노드(BIAS_ND) 사이에 흐르는 전류의 양을 조절하기 위한 제1PMOS 트랜지스터(P1), 및 게이트로 입력받은 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)에 응답하여 드레인-소오스 접속된 바이어싱 제어노드(BIAS_ND)와 싱킹 노드(SINK_ND) 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터(N5)를 구비한다.
또한, 제2 CMOS 반전부(370)는, 게이트로 입력받은 제2 기준레벨 쉬프팅 부(330)의 출력신호(sh_CMLb)에 응답하여 소오스-드레인 접속된 소오싱 노드(SOURCE_ND)와 출력노드(OUT_ND) 사이에 흐르는 전류의 양을 조절하기 위한 제2PMOS 트랜지스터(P2), 및 게이트로 입력받은 제2 기준레벨 쉬프팅 부(330)의 출력 신호(sh_CMLb)에 응답하여 드레인-소오스 접속된 출력노드(OUT_ND)와 싱킹 노드(SINK_ND) 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터(N6)를 구비한다.
그리고, 제1 바이어싱 부(380)는, 바이어싱 제어노드(BIAS_ND)에 인가된 전압을 게이트로 입력받아 소오스-드레인 접속된 전원전압(VDD)단과 소오싱 노드(SOURCE_ND) 사이에 흐르는 전류의 양을 조절하기 위한 제3PMOS 트랜지스터(P3)를 구비한다.
또한, 제2 바이어싱 부(390)는, 바이어싱 제어노드(BIAS_ND)에 인가된 전압을 게이트로 입력받아 드레인-소오스 접속된 싱킹 노드(SINK_ND)와 접지전압(VSS)단 사이에 흐르는 전류의 양을 조절하기 위한 제3NMOS 트랜지스터(N7)를 구비한다.
전술한 본 발명의 실시예에 따른 CML - CMOS 변환기(300)의 구성은 다음과 같이 분류할 수도 있다.
즉, 본 발명의 실시예에 따른 CML - CMOS 변환기(300)는, 제1 기준레벨을 중심으로 스윙하는 CML 신호(CML_S, CML_Sb)를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 기준레벨 쉬프팅 부(320, 330)과, 기준레벨 쉬프팅 부(320, 330)의 출력신호(sh_CML, sh_CMLb)의 스윙폭을 증폭하여 CMOS 신호(CMOS_S)로서 출력하기 위한 증폭부(360, 370, 380, 390)을 구비한다.
또한, 바이어스 전압(bias)에 응답하여 기준레벨 쉬프팅 부(320, 330)의 동작을 온/오프(On/Off) 제어하기 위한 동작제어부(340, 350)를 더 구비한다.
여기서, 게이트로 인가되는 CML 신호(CML_S, CML_Sb)의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압(VDD)단과 출력노드(OUN1, OUN2) 사이에 흐르는 전류의 양을 조절하기 위한 NMOS 트랜지스터(N1, N3)를 구비한다.
전술한 구성을 바탕으로 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 본 발명의 실시예에 따른 CML - CMOS 변환기(300)의 동작을 설명하면 다음과 같다.
먼저, 바이어스 전압(bias)는 반도체 소자에 전원전압(VDD)이 공급되어 일정레벨 이상을 유지하면 항상 로직'하이'(High)를 유지하는 신호이다. 따라서, 제1 기준레벨 쉬프팅 부(320) 및 제2 기준레벨 쉬프팅 부(330)는 항상 동작한다고 가정할 수 있다.
그리고, 제1 기준레벨 쉬프팅 부(320)는 게이트로 정 CML 신호(CML_S)가 인가되고, 드레인으로 전원전압(VDD)가 인가되는 제1NMOS 트랜지스터(N1)를 구비하는데, 이때, 제1NMOS 트랜지스터(N1)의 소오스에 접속되어 있는 제1출력노드(OUN1)에 인가되는 전압의 레벨은 다음과 같은 <수학식1>에 의해 정의된다.
Figure 112007064327722-pat00001
즉, 제1NMOS 트랜지스터(N1)의 게이트로 인가된 정 CML 신호(CML_S)의 전압레벨에서 제1NMOS 트랜지스터(N1)의 문턱전압(VT)의 레벨만큼을 뺀 전압레렙 값이 제1NMOS 트랜지스터(N1)의 소오스에 접속된 제1출력노드(OUN1)에 인가된 전압레벨 값이다.
예를 들어, 제1NMOS 트랜지스터(N1)의 문턱전압(VT)의 레벨을 0.5(V)라고 하면, 종래기술에서 예를 든 바와 같이 정 CML 신호(CML_S)의 전압레벨은 전원전압(VDD)의 레벨과 같은 전압레벨인 1.5(V)에서부터 1(V)까지 스윙하며 변동한다고 하였으므로, 제1NMOS 트랜지스터(N1)의 소오스에 접속된 제1출력노드(OUN1)에 인가되는 전압의 레벨은 1(V)에서부터 0.5(V)까지 스윙하며 변동하게 된다.
따라서, 제1NMOS 트랜지스터(N1)의 게이트로 인가된 정 CML 신호(CML_S)의 전압레벨이 1.25(V)의 CML 레벨을 기준으로 1.5(V)에서부터 1(V)까지 스윙하며 변동할 때, 제1NMOS 트랜지스터(N1)의 소오스에 접속된 제1출력노드(OUN1)에 인가된 전압레벨만은 전원전압(VDD) 레벨과 접지전압(VSS) 레벨을 반으로 나눈 0.75(V)를 기준으로 1(V)에서부터 0.5(V)까지 스윙하며 변동하는 것을 알 수 있다.
즉, 1.25(V)의 CML 레벨을 기준으로 0.5(V)의 스윙폭을 갖는 정 CML 신호(CML_S)를 제1 기준레벨 쉬프팅 부(320)에 입력하였을 때, 출력되는 신호(sh_CML)는 0.5(V)의 스윙폭은 그대로 유지한 채 그 기준레벨만 0.75(V)로 쉬프팅된다.
마찬가지로, 제2 기준레벨 쉬프팅 부(320)도 제1 기준레벨 쉬프팅 부(320)와 유사한 구성을 갖는데, 차이점이라 하면, 게이트로 정 CML 신호(CML_S) 대신 부 CML 신호(CML_Sb)를 입력받고, 소오스가 제2출력노드(OUN2)와 접속되어 있다는 점 이 있다. 반면에, 각각 구비하는 제2NMOS 트랜지스터(N3)의 문턱전압(VT)의 레벨과 제1NMOS 트랜지스터(N1)의 문턱전압(VT)의 레벨이 서로 같게 구성되므로 실제적인 동작은 완전히 같다. 즉, 제2NMOS 트랜지스터(N3)의 게이트로 인가받은 부 CML 신호(CML_Sb)가 1.25(V)의 CML 레벨을 기준으로 0.5(V)의 스윙폭을 갖는다고 할 때, 제2NMOS 트랜지스터(N3)의 소오스에 접속된 제2출력노드(OUN2)에 인가되는 신호(sh_CMLb)의 전압레벨은 제1출련노드(OUN1)에 인가되는 신호(sh_CMLb)의 전압레벨과 마찬가지로 0.5(V)의 스윙폭은 그대로 유지한 채 그 기준레벨만 0.75(V)로 쉬프팅된다.
하지만, 그 이름에서 의미하는 바와 같이 정 CML 신호(CML_S)와 부 CML 신호(CML_Sb)는 그 위상이 상반되는 신호이기 때문에 정 CML 신호(CML_S)가 입력되어 제1 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CML)와 부 CML 신호(CML_Sb)가 입력되어 제2 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CMLb)도 그 위상이 상반된 신호가 된다.
즉, 제1 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CML)의 전압레벨이 1(V)이면, 제2 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CMLb)의 전압레벨이 0.5(V)이고, 반대로, 제1 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CML)의 전압레벨이 0.5(V)이면, 제2 기준레벨 쉬프팅 부(320)에서 출력되는 신호(sh_CMLb)의 전압레벨이 1(V)이다.
참고로, 제1 및 제2 NMOS 트랜지스터(N1, N3)의 문턱전압(VT)을 0.5(V)로 고 정하여 설명하였는데, 문턱전압(VT)의 레벨은 제1 및 제2 NMOS 트랜지스터(N1, N3)를 생산할 때 어떠한 물질을 사용하느냐에 따라 그 레벨이 변할 수 있다. 예를 들어, 전원전압(VDD)의 레벨이 1.5(V)보다 더 큰 1.8(V)의 레벨을 사용하는 반도체 소자라면, 제1 및 제2 NMOS 트랜지스터(N1, N3)에 사용되는 물질의 특성을 적절히 이용하여 문턱전압(VT)의 레벨이 0.65(V)가 되도록 함으로써 1.55(V)의 CML 레벨을 기준으로 스윙하는 신호가 전원전압(VDD) 레벨과 접지전압(VSS) 레벨을 반으로 나눈 0.9(V)를 기준으로 스윙하도록 할 수 있다. 즉, 필요에 따라 제1 및 제2 기준레벨 쉬프팅 부(320, 330)에서 기준레벨을 레벨 쉬프팅하는 폭을 조절하는 것이 가능하다.
그리고, 제1 CMOS 반전부(360)는, 소오스 노드(SOURCE_ND)와 싱크 노드(SINK_ND) 사이에서 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N5)가 직렬로 접속되어 있으며, 출력신호가 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N5)의 접속노드(BIAS_ND)에서 생성되므로, 일반적인 인버터와 유사한 구조를 갖는 것을 알 수 있다.
마찬가지로, 제2 CMOS 반전부(370)도, 소오스 노드(SOURCE_ND)와 싱크 노드(SINK_ND) 사이에서 제2PMOS 트랜지스터(P2)와 제2NMOS 트랜지스터(N6)가 직렬로 접속되어 있으며, 출력신호가 제2PMOS 트랜지스터(P2)와 제2NMOS 트랜지스터(N6)의 접속노드(OUT_ND)에서 생성되므로, 일반적인 인버터와 유사한 구조를 갖는 것을 알 수 있다.
따라서, 제1 CMOS 반전부(360)와 제2 CMOS 반전부(370)가 서로 같은 동작을 수행하는 것 같지만, 제1 CMOS 반전부(360)에서 출력되어 바이어싱 제어노드(BIAS_ND)에 인가되는 신호는 제1 바이어싱 부(380)와 제2 바이어싱 부(390)의 동작을 제어하는데 사용하는 반면에, 제2 CMOS 반전부(370)에서 출력되어 출력노드(OUT_ND)에 인가되는 신호는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)로서 CML - CMOS 변환기(300)의 최종 결과물이다.
구체적으로 그 동작을 살펴보면, 제1 CMOS 반전부(360)로 입력되는 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)의 전압레벨이 제1 CMOS 반전부(360)의 구성요소인 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N5) 중 어떠한 트랜지스터를 더 강한 힘으로 턴 온(TURN ON) 시키느냐에 따라 바이어싱 노드(BIAS_ND)에 인가되는 신호의 전압레벨이 틀려진다.
예를 들면, 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)의 전압레벨이 1(V)이면, 0(V)의 접지전압(VSS)보다 1.5(V)의 전원전압(VDD)에 더 가까운 전압레벨이므로 제1PMOS 트랜지스터(P1)보다 제1NMOS 트랜지스터(N5)를 더 강하게 턴 온(TURN ON) 시킨다. 즉, 바이어싱 노드(BIAS_ND)에 인가되는 신호의 전압레벨이 상대적으로 접지전압(VSS)에 더 가까워진다.
이렇게, 바이어싱 노드(BIAS_ND)에 인가되는 신호의 전압레벨이 상대적으로 접지전압(VSS)에 더 가까워지게 되면, 바이어싱 노드(BIAS_ND)에 인가되는 신호를 게이트로 인가받은 제3PMOS 트랜지스터(P3)를 구비한 제1 바이어싱 부(380)와 바이어싱 노드(BIAS_ND)에 인가되는 신호를 게이트로 인가받은 제3NMOS 트랜지스터(N7) 를 구비한 제2 바이어싱 부(390) 중 제3PMOS 트랜지스터(P3)를 구비한 제1 바이어싱 부(380)에서 더 강하게 제3PMOS 트랜지스터(P3)를 턴 온(TURN ON) 시킨다. 즉, 소오스노드(SOURCE_ND)에 인가되는 신호의 전압레벨이 상대적으로 더 크게 상승하여 전원전압(VDD)의 레벨과 더욱 가까워지게 된다.
이때, 제2 CMOS 반전부(370)로 입력되는 제2 기준레벨 쉬프팅 부(320)의 출력신호(sh_CMLb)의 전압레벨은 제1 CMOS 반전부(360)로 입력되는 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)의 전압레벨과 상반되는 값이므로 제2 기준레벨 쉬프팅 부(320)의 출력신호(sh_CMLb)의 전압레벨은 0.5(V)가 되고, 이에 따라 제2 CMOS 반전부(370)의 구성요소인 제2PMOS 트랜지스터(P2)와 제2NMOS 트랜지스터(N6) 중 제2PMOS 트랜지스터(N2)를 더 강한 힘으로 턴 온(TURN ON) 시킨다.
그런데, 제2PMOS 트랜지스터(P2)의 소오스에는 소오스노드(SOURCE_ND)가 접속되어 있고, 제1 CMOS 반전부(360)의 동작으로 인해 소오스노드(SOURCE_ND)에 인가되는 신호의 전압레벨이 상대적으로 크게 상승하여 전원전압(VDD)의 레벨과 가까운 레벨(VSUL) 상태가 되므로 제2PMOS 트랜지스터(P2)의 드레인과 접속된 출력노드(OUT_ND)를 통해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)을 갖는다.
또한, 전술한 제1 및 제2 반전부(360, 370)와, 제1 및 제2 바이어싱 부(380, 390)의 동작은, 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)의 전압레벨이 0(V)이고, 제2 기준레벨 쉬프팅 부(330)의 출력신호(sh_CMLb)의 전압레벨이 1(V)인 경우도 동일하므로, 그로 인해 제2 바이어싱 부(390)로부터 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는 접지전압(VSS)의 레벨과 가까운 레벨(VSLL)을 갖는다.
즉, 제2 바이어싱 부(390)로부터 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는 제1 기준레벨 쉬프팅 부(320)을 통해 입력되었던 정 CML 신호(CML_S)의 스윙폭에 비해 상대적으로 크게 증폭되어 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)과 접지전압(VSS)의 레벨과 가까운 레벨(VSLL) 사이의 스윙폭을 갖는다.
그리고, 제1 바이어싱 부(380)에 구비되어 전원전압(VDD)단과 소오스노드(SOURCE_ND) 사이에 흐르는 전류량을 조절하는 제3PMOS 트랜지스터(P3)와, 제2 바이어싱 부(390)에 구비되어 접지전압(VSS)단과 싱킹노드(SINK_ND) 사이에 흐르는 전류량을 조절하는 제3NMOS 트랜지스터(N7)는 서로 같은 문턱전압(VT) 레벨을 갖는다.
따라서, 소오스노드(SOURCE_ND)의 전압레벨이며 전원전압(VDD)의 레벨로부터 제3PMOS 트랜지스터(P3)의 문턱전압(VT) 레벨만큼 차이가 나는 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)과, 싱킹노드(SINK_ND)의 전압레벨이며 접지전압(VSS)의 레벨로부터 제3NMOS 트랜지스터(N7)의 문턱전압(VT) 레벨만큼 차이가 나는 접지전압(VSS)의 레벨과 가까운 레벨(VSLL)은, 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 레벨을 기준으로 서로 같은 전압레벨 차이를 갖는 레벨이 된다.
즉, 제2 CMOS 반전부(370)를 통해 출력되어 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)과 접지전압(VSS)의 레벨과 가까운 레벨(VSLL) 사이에서 스윙하는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 CMOS 레벨은 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 레벨과 같은 레벨이 된다.
살펴본 바와 같이, 제2 CMOS 반전부(370)에 의해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 레벨은 전원전압(VDD)의 레벨부터 접지전압(VSS)의 레벨까지 풀 스윙(FULL SWING)을 하지는 못한다. 이는, 제1 바이어싱 부(380)에 구비되어 전원전압(VDD)단과 소오스노드(SOURCE_ND) 사이에 흐르는 전류량을 조절하는 제3PMOS 트랜지스터(P3)와, 제2 바이어싱 부(390)에 구비되어 전원전압(VDD)단과 소오스노드(SOURCE_ND) 사이에 흐르는 전류량을 조절하는 제3NMOS 트랜지스터(N7)가 각각 일정량의 문턱전압(VT) 레벨을 유지하기 때문인데, 제3PMOS 트랜지스터(P3)와 제3NMOS 트랜지스터(N7)를 구성하는 물질의 성분을 적절히 조절하여 그 문턱전압(VT) 레벨의 최소화시키게 되면, 제2 CMOS 반전부(370)에 의해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)가 스윙하는 구간인 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)과 접지전압(VSS)의 레벨과 가까운 레벨(VSLL)이 데이터의 논리레벨을 결정하는데 큰 상관이 없는 레벨이 될 수 있다.
즉, 제2 CMOS 반전부(370)에 의해 출력되어 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)과 접지전압(VSS)의 레벨과 가까운 레벨(VSLL) 사이에서 스윙하는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 스윙 폭에 의한 전압레벨의 변동이 종래 기술에서 전술한 논리결정레벨을 상대적으로 크게 넘어서므로 데이터의 논리레벨을 정확하게 구별할 수 있는 정도의 스윙폭을 가져야 한다는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 목적을 달성할 수 있다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 CML - CMOS 변환기의 동작에 따른 신호의 파형을 도시한 타이밍 다이어그램이다.
도 4를 참조하여, 본 발명의 실시예에 따른 CML - CMOS 변환기(300)의 동작에 따른 신호의 파형을 살펴보면, CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)가 전원전압(VDD)과 접지전압(VSS)의 정중앙(VDD/2)을 기준으로 위치하는 것을 알 수 있다.
구체적으로, 전원전압(VDD)의 레벨이 1.5(V)이고, 접지전압(VSS)의 레벨이 0(V) 라고 했을 때, CML 레벨을 기준으로 스윙하는 신호(CML_S)의 파형은 종래기술에서와 마찬가지로 1.25(V)의 CML 레벨을 기준으로 0.5(V)의 스윙폭을 갖고 스윙한다. 즉, 1.5(V)와 1(V)에서 스윙하는 신호이다.
이러한 CML 레벨을 기준으로 스윙하는 신호(CML_S)가 도 3에 도시된 제1 기준레벨 쉬프팅 부(320)로 입력되어 그 기준레벨인 1.25(V)의 CML 레벨을 0.75(V)로 쉬프팅 하면, 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)는, 1.5(V)의 전원전압(VDD) 레벨과 0(V)의 접지전압(VSS) 레벨을 정확히 반으로 나눈 0.75(V)를 기준으로 0.5(V)의 스윙폭을 갖는 신호가 된다. 즉, 1(V)와 0.5(V) 사이에서 스윙하는 신호가 된다.
또한, 이렇게 1.5(V)의 전원전압(VDD) 레벨과 0(V)의 접지전압(VSS) 레벨을 정확히 반으로 나눈 0.75(V)를 기준으로 스윙하는 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)가 도 3에 도시된 제1 CMOS 반전부(360)에 입력되어 제1 및 제2 바이어싱 부(380, 390)에 의해 증폭되어 제2 CMOS 반전부(370)을 통해 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는, 제1 기준레벨 쉬프팅 부(320)의 출력신호(sh_CML)와 마찬가지로 1.5(V)의 전원전압(VDD) 레벨과 0(V)의 접지전압(VSS) 레벨을 정확히 반으로 나눈 0.75(V)를 기준으로 스윙하지만 그 스윙폭이 0.9(V)가 된다. 즉, 전원전압(VDD)의 레벨과 가까운 레벨(VSUL)인 1.2(V)와 접지전압(VSS)의 레벨과 가까운 레벨(VSLL)인 0.3(V) 사이에서 스윙하는 신호가 된다.
그리고, 종래기술에서 설명한 바와 같이 CML - CMOS 변환기(300)에서 출력된 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 사용할 때에는 CML - CMOS 변환기(300)에서 출력되어 아날로그(ANALODG) 적으로 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 그대로 사용하는 것이 아니라 정확하게 로직'하이'(High) 또는 로직'로우'(Low)가 결정되는 디지털 신호로 변경시켜 사용한다고 하였는데, 이때, 아날로그(ANALODG) 적으로 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 디지털 신호로 변경시키기 위해 사용하는 인버터의 논리결정레벨이 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 전압레벨이었다.
따라서, 본 발명의 실시예에 따른 CML - CMOS 변환기(300)에서 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)와 인버터의 논리결정레벨이 일치하므로 본 발명의 실시예에 따른 CML - CMOS 변환기(300)에서 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 인버터에 입력한 경우, CMOS 레벨을 기준으로 스 윙하는 신호의 이상적인 경우로서 풀 스윙하는 경우의 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)를 인버터에 입력한 경우와 서로 같은 듀티 비(DUTY RATIO)를 갖는다. 즉, 본 발명의 실시예에 따른 CML - CMOS 변환기(300)에서 출력되는 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)는 듀티 비(DUTY RATIO)가 틀어지지 않는다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, CML 레벨을 기준으로 스윙하는 신호(CML_S)를 증폭하여 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)로 변환하는 과정에서 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 기준레벨 즉, CMOS 레벨이 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨을 정확히 반으로 나눈 레벨에 위치하도록 함으로써 CMOS 레벨을 기준으로 스윙하는 신호(CMOS_S)의 듀티 비(DUTY RATIO)가 틀어지는 것을 방지할 수 있다. 즉, 안정적인 CML - CMOS 변환기를 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 종래기술에 따른 CML - CMOS 변환기를 도시한 회로도.
도 2은 도 1에 도시된 종래기술에 따른 CML - CMOS 변환기의 동작에 따른 신호의 파형을 도시한 타이밍 다이어그램.
도 3는 CML 레벨에서 스윙하는 신호를 CMOS 레벨에서 스윙하는 신호로 변환시키기 위한 본 발명의 실시예에 따른 CML - CMOS 변환기를 도시한 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 CML - CMOS 변환기의 동작에 따른 신호의 파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100 : 종래기술에 따른 CML - CMOS 변환기
300 : 본 발명의 제1실시예에 따른 CML - CMOS 변환기
320: 제1 기준레벨 쉬프틴 부
330: 제2 기준레벨 쉬프팅 부
340: 제1 동작제어부 350: 제2 동작제어부
360 : 제1 CMOS 반전부 370 : 제2 CMOS 반전부
380 : 제1 바이어싱 부 390 : 제2 바이어싱 부

Claims (13)

  1. 제1 기준레벨을 중심으로 스윙하는 CML 신호를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 기준레벨 쉬프팅 수단과,
    상기 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 증폭하여 CMOS 신호로서 출력하기 위한 증폭수단
    을 구비하는 CML-CMOS 변환기.
  2. 제1항에 있어서,
    바이어스 전압에 응답하여 상기 기준레벨 쉬프팅 수단의 동작을 온/오프(On/Off) 제어하기 위한 동작제어부를 더 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  3. 제1항에 있어서,
    상기 기준레벨 쉬프팅 수단은,
    게이트로 인가되는 상기 CML 신호의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압단과 출력노드 사이에 흐르는 전류의 양을 조절하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  4. 제3항에 있어서,
    상기 기준레벨 쉬프팅 수단은,
    상기 NMOS 트랜지스터의 문턱전압레벨에 대응하여 상기 제1 기준레벨과 상기 제2기준레벨 사이의 전압레벨 차이가 결정되는 것을 특징으로 하는 CML-CMOS 변환기.
  5. 제1 기준레벨을 중심으로 스윙하는 정 CML 신호를 입력받아 스윙 기준레벨을 제2 기준레벨로 쉬프팅하기 위한 제1 기준레벨 쉬프팅 수단;
    상기 제1 기준레벨을 중심으로 스윙하는 부 CML 신호를 입력받아 스윙 기준레벨을 상기 제2 기준레벨로 쉬프팅하기 위한 제2 기준레벨 쉬프팅 수단;
    상기 제1 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 CMOS 레벨로 증폭하기 위한 제1 CMOS 반전수단;
    상기 제2 기준레벨 쉬프팅 수단의 출력신호의 스윙폭을 CMOS 레벨로 증폭하여 CMOS 신호로서 출력하기 위한 제2 CMOS 반전수단;
    상기 제1 CMOS 반전수단의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전수단에 소오싱(sourcing) 전류를 제공하기 위한 제1 바이어싱 수단; 및
    상기 제1 CMOS 반전수단의 출력신호에 응답하여 상기 제1 및 제2 CMOS 반전수단에 싱킹(sinking) 전류를 제공하기 위한 제2 바이어싱 수단
    을 구비하는 CML-CMOS 변환기.
  6. 제5항에 있어서,
    바이어스 전압에 응답하여 상기 제1 기준레벨 쉬프팅 수단의 동작을 온/오프(On/Off) 제어하기 위한 제1동작제어부; 및
    상기 바이어스 전압에 응답하여 상기 제2 기준레벨 쉬프팅 수단의 동작을 온/오프(On/Off) 제어하기 위한 제2동작제어부를 더 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  7. 제5항에 있어서,
    상기 제1 기준레벨 쉬프팅 수단은,
    게이트로 입력되는 상기 정 CML 신호의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압단과 제1출력노드 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  8. 제7항에 있어서,
    상기 제2 기준레벨 쉬프팅 수단은,
    게이트로 입력되는 상기 부 CML 신호의 전압레벨에 응답하여 드레인-소오스 접속된 전원전압단과 제2출력노드 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  9. 제8항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터는 서로 같은 문턱전압레벨을 가지며, 상기 문턱전압레벨에 대응하여 상기 제1 기준레벨과 상기 제2 기준레벨 사이의 전압레벨 차이가 결정되는 것을 특징으로 하는 CML-CMOS 변환기.
  10. 제5항에 있어서,
    상기 제1 CMOS 반전수단은,
    게이트로 입력받은 상기 제1 기준레벨 쉬프팅 수단의 출력신호에 응답하여 소오스-드레인 접속된 소오싱 노드와 바이어싱 제어노드 사이에 흐르는 전류의 양을 조절하기 위한 제1PMOS 트랜지스터; 및
    게이트로 입력받은 상기 제1 기준레벨 쉬프팅 수단의 출력신호에 응답하여 드레인-소오스 접속된 상기 바이어싱 제어노드와 싱킹 노드 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  11. 제10항에 있어서,
    상기 제2 CMOS 반전수단은,
    게이트로 입력받은 상기 제2 기준레벨 쉬프팅 수단의 출력신호에 응답하여 소오스-드레인 접속된 상기 소오싱 노드와 출력노드 사이에 흐르는 전류의 양을 조절하기 위한 제2PMOS 트랜지스터; 및
    게이트로 입력받은 상기 제2 기준레벨 쉬프팅 수단의 출력신호에 응답하여 드레인-소오스 접속된 상기 출력노드와 상기 싱킹 노드 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  12. 제11항에 있어서,
    상기 제1 바이어싱 수단은,
    상기 바이어싱 제어노드에 인가된 전압을 게이트로 입력받아 소오스-드레인 접속된 전원전압단과 상기 소오싱 노드 사이에 흐르는 전류의 양을 조절하기 위한 제3PMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
  13. 제11항에 있어서,
    상기 제2 바이어싱 수단은,
    상기 바이어싱 제어노드에 인가된 전압을 게이트로 입력받아 드레인-소오스 접속된 상기 싱킹 노드와 접지전압단 사이에 흐르는 전류의 양을 조절하기 위한 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CML-CMOS 변환기.
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