JP2012257012A - パルス発生回路 - Google Patents
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Abstract
【解決手段】パルス発生回路は、ゲートが入力端子2に接続され、ソースが電源電圧VDDに接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された負荷インピーダンスZout1とを有する。
【選択図】 図7
Description
本発明で提案するパルス発生回路のパルス発生原理は、CMOSインバータ回路の入力端子に入力されるデータ信号の変化時に、CMOSインバータ回路のNMOSトランジスタ(あるいはPMOSトランジスタ)に付随する寄生容量を介して入力端子からNMOSトランジスタ(あるいはPMOSトランジスタ)のソースに流れる電流と、入力データ信号の変化時にCMOSインバータ回路に流れる貫通電流との総和によって、NMOSトランジスタ(あるいはPMOSトランジスタ)のソースに流れる瞬間的な電流を出力パルスとして用いるというものである。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図7は本発明の第1の実施の形態に係るパルス発生回路の構成例を示す回路図であり、図1と同一の構成には同一の符号を付してある。
本実施の形態のパルス発生回路1bは、入力端子2に入力された入力信号の信号レベルが反転するタイミングで出力端子3から電圧パルスを出力するものであり、ゲートが入力端子2に接続され、ソースが電源電圧VDDに接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された負荷インピーダンスZout1とから構成される。負荷インピーダンスZout1の例としては、抵抗がある。
次に、本発明の第2の実施の形態について説明する。第1の実施の形態では、NMOSトランジスタのソースと接地電圧VSSとの間に負荷インピーダンスを設け、かつ出力端子をNMOSトランジスタのソースと接続したが、負荷インピーダンスをPMOSトランジスタのソースと電源電圧VDDとの間に設け、かつ出力端子をPMOSトランジスタのソースと接続しても良い。本実施の形態は、このような構成について説明するものである。
本実施の形態のパルス発生回路1cは、ゲートが入力端子2に接続され、ソースが出力端子5に接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが接地電圧VSSに接続されたNMOSトランジスタQ2と、一端が電源電圧VDDに接続され、他端が出力端子5に接続された負荷インピーダンスZout2とから構成される。第1の実施の形態と同様に、負荷インピーダンスZout2の例としては、抵抗がある。
次に、本発明の第3の実施の形態について説明する。第1の実施の形態では、PMOSトランジスタのソースを電源電圧VDDに直接接続したが、PMOSトランジスタのソースと電源電圧VDDとの間に負荷インピーダンスを設けて、新たな出力端子とPMOSトランジスタのソースとを接続した構成を用いると、2つの出力端子が存在するパルス発生回路を構成することができる。本実施の形態は、このような構成について説明するものである。
次に、本発明の第4の実施の形態について説明する。第1〜第3の実施の形態では、パルス発生回路の入力端子にデータ信号を直接入力したが、図3で説明したように第1〜第3の実施の形態のパルス発生回路の入力端子の前段に複数段のCMOSバッファ回路4を接続してもよい。
Claims (4)
- 入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたPMOSトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記出力端子に接続されたNMOSトランジスタと、
一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。 - 入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたPMOSトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたNMOSトランジスタと、
一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。 - 入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第1、第2の出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記第1の出力端子に接続されたPMOSトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記第2の出力端子に接続されたNMOSトランジスタと、
一端が正側電源電圧に接続され、他端が前記第1の出力端子に接続された第1の負荷インピーダンスと、
一端が前記第2の出力端子に接続され、他端が負側電源電圧に接続された第2の負荷インピーダンスとを有することを特徴とするパルス発生回路。 - 請求項1乃至3のいずれか1項に記載のパルス発生回路において、
さらに、パルス発生回路の前段に複数段のCMOSバッファ回路を有することを特徴とするパルス発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011128021A JP2012257012A (ja) | 2011-06-08 | 2011-06-08 | パルス発生回路 |
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Publication Number | Publication Date |
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JP2012257012A true JP2012257012A (ja) | 2012-12-27 |
Family
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014195217A (ja) * | 2013-03-29 | 2014-10-09 | Nippon Telegr & Teleph Corp <Ntt> | 通信システムおよび通信方法 |
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-
2011
- 2011-06-08 JP JP2011128021A patent/JP2012257012A/ja active Pending
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