KR101880491B1 - 저전력 시간 증폭기 및 그의 동작 방법 - Google Patents

저전력 시간 증폭기 및 그의 동작 방법 Download PDF

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허민욱
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광주과학기술원
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Abstract

본 발명에 따른 시간 증폭기는, 제 1 신호 재생 동작을 수행하고, 제 1 출력 신호를 출력하는 제 1 신호 재생 회로, 제 2 신호 재생 동작을 수행하고, 제 2 출력 신호를 출력하는 제 2 신호 재생 회로, 제 2 입력 신호를 사전에 결정된 지연 시간만큼 지연된 제 2 입력 신호를 출력하는 제 1 지연 회로, 및 제 1 입력 신호를 상기 사전에 결정된 지연 시간만큼 지연된 제 1 입력 신호를 출력하는 제 2 지연 회로를 포함하고, 상기 제 1 및 제 2 출력 신호 중 적어도 하나가 하이 레벨이 될 때 대응하는 신호 재생 동작이 중단되고, 상기 적어도 하나의 출력 신호는 상기 하이 레벨을 유지할 수 있다.

Description

저전력 시간 증폭기 및 그의 동작 방법{LOW POWER TIME AMPLIFIER AND METHOD FOR OPERATING THE SAME}
본 발명은 전력 소모를 줄이기 위한 저전력 시간 증폭기 및 그것의 동작 방법에 관한 것이다.
일반적으로, 시간 증폭기는 시간-디지털 변환기(TDC)나 위상 동기 루프(PLL)에서 해상도를 높이는데 사용된다. 이러한 시간 증폭기는 기본적으로 트랜지스터의 준안정성(metastability)을 이용한 두 입력 신호 사이의 시간차(입력값)를 증폭하기 위하여 SR-latch(한국공개특허:10-2014-0125950호, 공개일자 : 2014년 10월 30일에 개시됨)와 이득 증폭기를 적용하고 있다.
예를 들면, 기존의 시간 증폭기는, 이득 증폭기의 이득(gain)에 따라 입력된 두 개의 입력 신호에 대해 두 개의 입력 시간 차이를 증폭 시킨 후, 두 개의 출력 펄스를 재생 시간(regeneration time)동안 발생시킨다. 상기 재생 시간은, 두 개의 입력 펄스가 입력된 후 출력되기까지의 시간을 의미한다. 여기서, 재생 시간(regeneration time)이 증가되면, 이득 증폭기의 이득(gain)도 증가하게 된다. 그런데, 시간 증폭기에 구비된 커패시터는 충전/방전(charging/discharging) 과정에서 발생된 크로바 전류(crowbar current)의 양과 전압이 증가됨으로써, 궁극적으로 전력 소모량이 증가되는 문제점을 안고 있었다.
아울러, 전술한 전력 소모를 줄이기 위하여, 기존의 시간 증폭기는 높은 이득의 출력을 내보낸 다음에 이득을 줄여서 재생 시간을 줄일 수 있었으나, 최소 이득에 제한되며, 커패시터에 충전되는 전압으로 인하여 전력 소모량이 증가되는 문제점을 안고 있었다.
한국공개특허 : 제 10-2014-0125950호, 공개일자 :2014년 10월 30일, 발명의 명칭 : 시간 증폭기 및 그 제어 방법.
논문 출처 : ELECTRONICS LETTERS 31st July 2014 Vol. 50 No. 16 pp. 1129-1131, 논문의 제목 : Low-power programmable high-gain time difference amplifier with regeneration time control.
본 실시 예는 전술한 문제점을 해결하기 위하여 안출된 것으로써, 이득 증폭제어를 대신하여 충전부에 가해지는 전압 수위를 조절함으로 전력 소모를 줄일 수 있는 시간 증폭기 및 그의 동작 방법을 제공하는데 그 목적이 있다.
본 발명의 실시 예에 따른 시간 증폭기는, 제 1 입력 신호와 지연된 제 2 입력 신호에 대한 제 1 래치 동작의 준안정 상태를 이용하여 제 1 신호 재생 동작을 수행하고, 제 1 출력 신호를 출력하는 제 1 신호 재생 회로; 제 2 입력 신호 및 지연된 제 1 입력 신호에 대한 제 2 래치 동작의 준안정 상태를 이용하여 제 2 신호 재생 동작을 수행하고, 제 2 출력 신호를 출력하는 제 2 신호 재생 회로; 상기 제 2 입력 신호를 사전에 결정된 지연 시간만큼 상기 지연된 제 2 입력 신호를 출력하는 제 1 지연 회로; 및 상기 제 1 입력 신호를 상기 사전에 결정된 지연 시간만큼 상기 지연된 제 1 입력 신호를 출력하는 제 2 지연 회로를 포함하고, 상기 제 1 및 제 2 출력 신호 중 적어도 하나가 하이 레벨이 될 때 대응하는 신호 재생 동작이 중단되고, 상기 적어도 하나의 출력 신호는 상기 하이 레벨을 유지할 수 있다.
실시 예에 있어서, 상기 제 1 신호 재생 회로는, 상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호를 수신 및 래치하는 제 1 래치부; 상기 제 1 래치부의 제 1 래치 출력 노드의 전압과 제 2 래치 출력 노드의 전압 차이에 대응하는 전하를 충전하는 제 1 충전부; 및 상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압에 대한 논리 연산을 수행함으로써 제 1 출력 신호를 출력하는 제 1 게이트 출력부를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 래치부는 SR 래치를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 래치부는, 상기 제 1 입력 신호 및 상기 제 2 래치 출력 노드의 전압을 낸드 연산하는 제 1 낸드 게이트; 상기 지연된 제 2 입력 신호 및 상기 제 1 래치 출력 노드의 전압을 낸드 연산하는 제 2 낸드 게이트를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 낸드 게이트는, 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터; 상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 2 피모스 트랜지스터; 상기 제 1 래치 출력 노드와 제 1 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 1 엔모스 트랜지스터; 및 상기 제 1 노드와 제 3 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 2 엔모스 트랜지스터를 포함할 수 있다.
실시 예에 있어서, 상기 제 2 낸드 게이트는, 상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 피모스 트랜지스터; 상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 피모스 트랜지스터; 상기 제 2 래치 출력 노드와 제 2 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드와 상기 제 3 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 엔모스 트랜지스터를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 래치부는, 상기 제 2 노드와 상기 제 1 노드 사이에 상기 이득을 조절하기 위한 가변 저항을 더 포함할 수 있다.
실시 예에 있어서, 상기 제 1 충전부는 상기 제 1 래치 출력 노드와 상기 제 2 래치 출력 노드 사이에 연결된 커패시터를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 게이트 출력부는, 상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압을 XOR 연산하는 XOR 게이트를 포함할 수 있다.
실시 예에 있어서, 상기 XOR 게이트는, 상기 제 1 래치 출력 노드에 연결된 드레인 및 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 피모스 트랜지스터; 상기 제 2 래치 출력 노드에 연결된 드레인 및 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 피모스 트랜지스터; 상기 제 5 피모스 트랜지스터의 소스와 제 4 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 엔모스 트랜지스터; 및 상기 제 6 피모스 트랜지스터의 소스와 제 5 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 엔모스 트랜지스터를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 게이트 출력부는, 상기 제 6 피모스 트랜지스터의 상기 소스에 연결된 제 6 노드와 제 7 노드 사이에 연결된 제 1 인버터; 및 상기 제 7 노드와 상기 제 1 출력 신호를 출력하는 출력 노드 사이에 연결되는 제 2 인버터를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 출력 신호가 펄스가 될 때, 상기 1 래치 출력 노드, 상기 제 2 래치 출력 노드, 및 상기 제 6 노드의 전압을 전원 전압으로 풀업 시키는 제 1 스위칭부를 더 포함할 수 있다.
실시 예에 있어서, 상기 제 1 스위칭부는, 상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 피모스 트랜지스터; 상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 피모스 트랜지스터; 및 상기 전원단과 상기 제 6 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 피모스 트랜지스터를 포함할 수 있다.
실시 예에 있어서, 상기 제 3 노드와 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 엔모스 트랜지스터; 상기 제 4 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 엔모스 트랜지스터; 및 상기 제 5 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 엔모스 트랜지스터를 포함하는 제 2 스위칭부를 더 포함할 수 있다.
실시 예에 있어서, 상기 제 6 노드에 연결된 소스와 반전된 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 10 엔모스 트랜지스터; 및 상기 제 10 엔모스 트랜지스터의 드레인에 연결된 소스, 상기 접지단에 연결된 드레인, 반전된 제 1 입력 신호를 수신하는 게이트를 갖는 제 11 엔모스 트랜지스터를 포함하는 제 3 스위칭부를 더 포함할 수 있다.
본 발명의 실시 예에 따른 시간 증폭기의 동작 방법은: 제 1 입력 신호 및 제 2 입력 신호를 각각 사전에 결정된 지연 시간만큼 지연시키는 단계; 상기 제 1 입력 신호와 상기 지연된 제 2 입력 신호에 대한 제 1 래치 동작을 통하여 제 1 신호 재생 동작을 수행하고, 상기 제 2 입력 신호와 상기 지연된 제 1 입력 신호에 대한 제 2 래치 동작을 통하여 제 2 신호 재생 동작을 수행하는 단계; 및 상기 제 1 및 제 2 신호 재생 동작의 출력 신호들 중 적어도 하나가 펄스가 될 때, 대응하는 신호 재생 동작을 중단시키는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 및 제 2 래치 동작은 SR 래치 동작을 포함할 수 있다.
실시 예에 있어서, 상기 신호 재생 동작을 중단시키는 단계는, 대응하는 래치 동작의 래치 출력 노드들을 전원 전압으로 풀업시키는 단계; 출력 신호에 대응하는 출력 노드를 상기 전원 전압으로 풀업시키는 단계; 및 접지단에 연결된 스위칭부를 턴-오프시키는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 입력 신호 및 상기 제 2 입력 신호가 사라질 때, 상기 출력 노드를 접지 전압으로 풀다운 시키는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 제 1 및 제 2 신호 재생 동작들 중 적어도 하나는 가변 저항에 의거하여 이득을 조절하는 단계를 더 포함할 수 있다.
이상과 같이, 본 실시 예는 임계 지점으로부터 전압 충전부에 충전되는 전압을 풀업시켜 재생 시간을 중단시킴으로써, 임계 지점으로부터 도달 지점에 이르기까지의 불필요한 크로바 전류(crowbar current)를 없앰으로써, 전력 소모를 줄일 수 있는 효과를 갖는다. 바꾸어 말하면, 본 실시 예는 임계 지점과 도달 지점 사이에 흐르는 불필요한 크로바 전류를 없애고, 전압 충전부 사이에 걸리는 출력 전압이 게이트부에서 발생된 전압을 넘지 않도록 하여 전력 소모를 줄일 수 있는 효과를 갖는다.
또한, 본 실시 예는 임계 지점 내지 도달 지점에서 발생된 전압 차이만큼 전압 충전부에 부가되는 전압이 낮아져 충전/방전 시 소모되는 전력을 줄일 수 있는 효과를 갖는다.
이상에서 설명된 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 실시 예들이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 실시 예에 따른 시간 증폭기를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 신호 재생 회로를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 시간 증폭기의 동작 파형을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 시간 증폭기의 동작 방법을 예시적으로 보여주는 흐름도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 혹은 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
아래에서는, 전력 소모를 줄이기 위한 시간 증폭기 및 그의 동작 방법에 대해 다양한 실시 예를 통해 보다 구체적으로 설명하고자 한다.
도 1은 본 발명의 실시 예에 따른 시간 증폭기를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 시간 증폭기(100)는 제 1 지연 회로(110), 제 2 지연 회로(120), 제 1 신호 재생 회로(130), 및 제 2 신호 재생 회로(140)를 포함할 수 있다.
제 1 지연 회로(110)는 제 2 입력 신호(IN2)를 수신하고, 제 2 입력 신호(IN2)를 사전에 결정된 지연 시간(Toff)만큼 지연시키도록 구현될 수 있다. 제 1 지연 회로(110)은 적어도 하나의 지연 셀(delay cell)을 포함할 수 있다. 여기서 지연 셀은, 예를 들어, 버퍼 셀, 인버터 등 일 수 있다.
제 2 지연 회로(120)는 제 1 입력 신호(IN1)를 수신하고, 제 1 입력 신호(IN1)을 사전에 결정된 지연 시간(Toff)만큼 지연시키도록 구현될 수 있다. 실시 예에 있어서, 제 2 지연 회로(120)는 제 1 지연 회로(110)과 동일하게 구현될 수 있다.
제 1 신호 재생 회로(130)는 제 1 입력 신호(IN1)와 지연 시간(Toff) 만큼 지연된 제 2 입력 신호(IN2`)를 수신하고, 시간 증폭기(100)의 이득(gain)에 대응하는 만큼 제 1 입력 신호(IN1')과 지연된 제 2 입력 신호(IN2')의 시간 차이를 증폭하도록 구현될 수 있다. 실시 예에 있어서, 제 1 신호 재생 회로(130)는 제 1 입력 신호(IN1')과 지연된 제 2 입력 신호(IN2')에 대한 제 1 래치 동작의 준안정 상태를 이용한 제 1 신호 재생 동작을 수행함으로써 제 1 출력 신호(OUT1)을 출력할 수 있다. 여기서 시간 증폭기(100)의 이득은 도시되지 않았지만, 가변 저항을 이용하여 조절 가능하다. 시간 증폭기(100)의 이득과 가변 저항의 관계에 대한 자세한 설명은, 본 출원의 선행 기술 문헌으로 개시된 논문 "Low-power programmable high-gain time difference amplifier with regeneration time control"(ELECTRONICS LETTERS 31st July 2014 Vol. 50 No. 16 pp. 1129-1131) 개시되어 있다.
또한, 제 1 신호 재생 회로(130)는 래치부(132), 충전부(134), 및 출력 게이트부(136)를 포함할 수 있다.
래치부(132)는 제 1 입력 신호(IN1)와 지연된 제 2 입력 신호(IN2')를 래치하도록 구현될 수 있다. 실시 예에 있어서, 래치부(132)는 SR(set-reset) 래치를 포함할 수 있다. 예를 들어, 래치부(132)는 두 개의 NAND 게이트들(NAND1, NAND2)이 서로 순환적으로 연결된 SR 래치로 구현될 수 있다. 즉, 래치부(132)의 제 1 래치 출력 노드(S0)는 제 1 및 제 2 NAND 게이트들(NAND1, NAND2) 중 어느 하나의 입력단에 연결되고, 래치부(132)의 제 2 래치 출력 노드(R0)는 제 1 및 제 2 NAND 게이트들(NAND1, NAND2) 중 다른 하나의 입력단에 연결될 수 있다. 한편, 도 1에 도시된 래치부(132)는 SR 래치를 포함하였지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 래치부(132)는 다양한 종류의 래치에 의해 구현될 수 있다.
또한, 제 1 및 제 2 NAND 게이트들(NAND1, NAND2) 중 어느 하나의 입력은 셋 인풋(set input, S1)로 동작할 수 있다. 즉, 셋 인풋(S1)은 제 1 입력 신호(IN1)를 포함할 수 있다. 또한, 다른 NAND 게이트들(NAND1, NAND2)의 어느 하나의 입력은 리셋 인풋(reset input, R1)로 동작할 수 있다. 즉, 리셋 인풋(R1)은 제 1 지연 회로(110)의 출력 신호, 즉, 지연된 제 2 입력 신호(IN2')를 포함할 수 있다.
한편, 래치부(132)의 출력 노드들(S0, R0)에서 제공되는 타이밍은, 도시되지 않았지만, 래치부(132)를 구성하는 트랜지스터들의 준안정(metastable) 상태를 이용하여 제 1 입력 신호(IN1)과 지연된 제 2 입력 신호(IN2')의 시간 차이에 따라 결정될 수 있다.
충전부(134)는 제 1 및 제 2 래치 출력 노드들(S0, R0) 사이에 연결되고, 제 1 및 제 2 래치 출력 노드들(S0, R0)의 전압 차이에 대응하는 전하를 충전하도록 구현될 수 있다. 실시 예에 있어서, 충전부(134)는 커패시터(C)를 포함할 수 있다.
출력 게이트부(136)는 제 1 및 제 2 래치 출력 노드들(S0, R0)의 전압들을 수신하고, 제 1 및 제 2 래치 출력 노드들(S0, R0)의 전압들을 비교하고(혹은 논리 연산을 수행하고), 비교 결과에 대응하는 제 1 출력 신호(OUT1)를 출력하도록 구현될 수 있다. 실시 예에 있어서, 출력 게이트부(136)는 XOR 게이트를 포함할 수 있다. 여기서 XOR 게이트는 배타적 연산을 수행하는 논리 게이트이다. 한편, 도 1에 도시된 출력 게이트부(136)는 XOR 게이트를 포함하였지만, 본 발명에 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 출력 게이트부(136)는 다양한 종류의 논리 게이트로 구현될 수 있다.
특히, 본 발명의 제 1 신호 재생 회로(130)는 래치부(132)의 준안정 상태에서 벗어나 안정적인 펄스를 발생시킬 때, 즉, 출력 신호(OUT1)가 사전에 결정된 레벨, 예를 들어, '하이 레벨'(high level)에 도달할 때, 강제적으로 신호 재생 동작(signal regeneration operation)을 중단시키고, 출력 신호(OUT1)는 하이 레벨을 유지시키도록 구현될 수 있다. 예를 들어, 출력 신호(OUT1)가 하이 레벨에 도달할 때, 제 1 신호 재생 회로(130)는 출력 신호(OUT1)에 대응하는 노드의 전압, 및 제 1 및 제 2 래치 출력 노드들(S0, R0)의 전압들을 강제적으로 전원 전압(VDD)으로 풀업 시킬 수 있다. 이때, 입력 신호들이 사라질 때까지의 불필요한 크로바 전류(crowbar)를 없앰으로써, 그만큼 시간 증폭기(100)의 전력 소모는 줄어들 수 있다.
한편, 제 2 신호 재생 회로(140)는 수신되는 입력 신호들만 다를 뿐, 제 1 신호 재생 회로(130)와 동일하게 구현될 수 있다. 제 2 신호 재생 회로(140)는 제 2 입력 신호(IN2)와 지연된 제 1 입력 신호(IN1')를 수신하고, 시간 증폭기(100)의 이득(gain)에 대응하는 만큼 제 2 입력 신호(IN2)과 지연된 제 1 입력 신호(IN1')의 시간 차이를 증폭하도록 구현될 수 있다. 실시 예에 있어서, 제 2 신호 재생 회로(140)는 제 2 입력 신호(IN2)과 지연된 제 1 입력 신호(IN1')에 대한 제 2 래치 동작의 준안정 상태를 이용한 제 2 신호 재생 동작을 수행함으로써 제 2 출력 신호(OUT2)를 출력할 수 있다.
여기서, 제 2 신호 재생 회로(140)에 대한 구성에 대한 자세한 설명은 생략하겠다.
본 발명의 실시 예에 따른 시간 증폭기(100)는 입력 신호에 대한 재생 펄스 발생과 동시에 강제적으로 신호 재생 동작을 중단시킴으로써, 종래의 그것과 비교하여 크로바 전류를 줄일 수 있고, 그에 따른 전력 소모를 최소화시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 신호 재생 회로를 예시적으로 보여주는 도면이다. 도 2에서는 설명의 편의를 위하여 도 1에 도시된 제 1 신호 재생 회로(130)가 도시되었다. 한편, 제 2 신호 재생 회로(140)는, 도 2에 도시된 신호 재생 회로(130)와 동일하게 구현될 수 있다고 이해되어야 할 것이다.
도 2를 참조하면, 제 1 신호 재생 회로(130)는 제 1 래치부(132), 제 1 충전부(134), 제 1 게이트 출력부(136), 제 1, 제 2, 및 제 3 스위칭부들(137, 138, 139)을 포함할 수 있다.
제 1 래치부(132)는 피모스(PMOS, p-channel metal-oxide-semiconductor field effect) 트랜지스터들(P1, P2, P3, P4) 및 엔모스(NMOS, n-channel metal-oxide-semiconductor field effect) 트랜지스터들(N1, N2, N3, N4)을 포함할 수 있다. 여기서, 피모스 트랜지스터들(P1, P2) 및 엔모스 트랜지스터들(N1, N2)은, 도 1에 도시된 제 1 낸드 게이트(NAND1)를 구성할 수 있고, 피모스 트랜지스터들(P3, P4) 및 엔모스 트랜지스터들(N3, N4)은, 도 1에 도시된 제 2 낸드 게이트(NAND2)를 구성할 수 있다.
또한, 제 1 낸드 게이트(NAND1)의 구체적인 연결관계는 다음과 같다. 제 1 피모스 트랜지스터(P1)는 전원단(VDD)와 제 1 래치 출력 노드(S0) 사이에 연결되고, 셋 인풋(S1)을 수신하는 게이트를 포함할 수 있다. 제 2 피모스 트랜지스터(P2)는 전원단(VDD)와 제 1 래치 출력 노드(S0) 사이에 연결되고, 셋 인풋(S1)을 수신하는 게이트를 포함할 수 있다. 제 1 엔모스 트랜지스터(N1)는 제 1 래치 출력 노드(S0)와 제 1 노드(ND1) 사이에 연결되고, 셋 인풋(S1)을 수신하는 게이트를 포함할 수 있다. 제 2 엔모스 트랜지스터(N2)는 제 1 노드(ND1)와 제 3 노드(ND3) 사이에 연결되고, 제 2 래치 출력 노드(R0)에 연결된 게이트를 포함할 수 있다.
또한, 제 2 낸드 게이트(NAND2)의 구체적인 연결관계는 다음과 같다. 제 3 피모스 트랜지스터(P3)는 전원단(VDD)와 제 2 래치 출력 노드(R0) 사이에 연결되고, 리셋 인풋(R1)을 수신하는 게이트를 포함할 수 있다. 제 4 피모스 트랜지스터(P4)는 전원단(VDD)와 제 2 래치 출력 노드(R0) 사이에 연결되고, 제 1 래치 출력 노드(S0)에 연결된 게이트를 포함할 수 있다. 엔모스 트랜지스터(N11)는 제 2 래치 출력 노드(R0)와 제 2 노드(ND2) 사이에 연결되고, 리셋 인풋(R1)을 수신하는 게이트를 포함할 수 있다. 제 3 엔모스 트랜지스터(N3)는 제 2 노드(ND2)와 제 3 노드(ND3) 사이에 연결되고, 제 1 래치 출력 노드(S0)에 연결된 게이트를 포함할 수 있다.
또한, 제 1 래치부(132)는, 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된 가변 저항(Rv)을 포함할 수 있다. 가변 저항(Rv)의 저항값에 따라 시간 증폭기(100)의 이득이 가변 될 수 있다.
제 1 충전부(134)는 제 1 래치 출력 노드(S0)와 제 2 래치 출력 노드(R0) 사이에 연결된 커패시터(C)를 포함할 수 있다.
제 1 게이트 출력부(136)는 피모스 트랜지스터들(P5, P6), 엔모스 트랜지스터들(N5, N6), 제 1 인버터(INV1), 및 제 2 인버터(INV2)를 포함할 수 있다. 여기서 피모스 트랜지스터들(P5, P6), 및 엔모스 트랜지스터들(N5, N6)은 도 1에 도시된 XOR(exclusive or) 게이트(XOR)를 구성할 수 있다.
또한, XOR 게이트(XOR)의 구체적인 연결관계는 다음과 같다. 제 5 피모스 트랜지스터(P5)는 제 1 래치 출력 노드(S0)에 연결된 드레인과, 제 2 래치 출력 노드(R0)에 연결된 게이트를 포함할 수 있다. 제 6 피모스 트랜지스터(P6)는 제 2 래치 출력 노드(R0)에 연결된 드레인, 제 1 래치 출력 노드(S0)에 연결된 게이트를 포함할 수 있다. 엔모스 트랜지스터(N21)는 피모스 트랜지스터(P21)의 소스와 제 4 노드(ND4) 사이에 연결되고, 제 2 래치 출력 노드(R0)에 연결된 게이트를 포함할 수 있다. 엔모스 트랜지스터(N22)는 피모스 트랜지스터(P22)의 소스, 즉 제 6 노드(ND6)와 제 5 노드(ND5) 사이에 연결되고, 제 1 래치 출력 노드(S0)에 연결된 게이트를 포함할 수 있다.
한편, 본 발명의 제 1 신호 재생 회로(130)는 펄스 발생과 동시에 강제적으로 신호 재생 동작을 중단시키고, 펄스의 레벨을 유지하기 위한 제 1, 제 2, 및 제 3 스위칭부들(137, 138, 139)을 포함할 수 있다.
제 1 스위칭부(137)는 피모스 트랜지스터들(P7, P8, P9)을 포함할 수 있다. 제 7 피모스 트랜지스터(P7)는 전원단(VDD)과 제 1 래치 출력 노드(S0) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 제 8 피모스 트랜지스터(P8)는 전원단(VDD)과 제 2 래치 출력 노드(R0) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 제 9 피모스 트랜지스터(P9)는 전원단(VDD)과 제 6 노드(ND6) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 따라서, 제 1 스위칭부(137)를 구성하는 피모스 트랜지스터들(P7, P8, P9)은 제 7 노드(ND7)의 전압에 따라 동시에 턴온될 수 있다.
예를 들어, 제 7 노드(ND7)의 전압이 접지 전압일 때, 피모스 트랜지스터들(P7, P8, P9)은 동시에 턴온 될 수 있다. 따라서, 전원단(VDD)의 전원 전압은 제 1 래치 출력 노드(S0), 제 2 래치 출력 노드(R0), 및 출력 신호(OUT1)에 대응하는 제 6 노드(ND6)에 인가될 것이다. 달리 표현하자면, 제 1 스위칭부(137)는 래치부(132)의 신호 재생 동작에 따라 준안정 상태를 벗어나 소정의 펄스를 발생함과 동시에 강제적으로 전원 전압을 제 1 래치 출력 노드(S0), 제 2 래치 출력 노드(R0), 및 출력 신호(OUT1)에 대응하는 제 6 노드(ND6)에 인가할 수 있다.
제 2 스위칭부(138)는 엔모스 트랜지스터들(N7, N8, N9)을 포함할 수 있다. 제 7 엔모스 트랜지스터(N9)는 제 3 노드(ND3)와 접지단(GND) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 제 8 엔모스 트랜지스터(N8)는 제 4 노드(ND4)와 접지단(GND) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 제 9 엔모스 트랜지스터(N9)는 제 5 노드(ND5)와 접지단(GND) 사이에 연결되고, 제 7 노드(ND7)에 연결된 게이트를 포함할 수 있다. 따라서, 제 2 스위칭부(138)를 구성하는 엔모스 트랜지스터들(N7, N8, N9)은 제 7 노드(ND7)의 전압에 따라 동시에 턴온 될 수 있다.
예를 들어, 제 7 노드(ND7)의 전압이 전원 전압일 때, 엔모스 트랜지스터들(N7, N8, N9)은 동시에 턴온 될 수 있다. 따라서, 접지단(GND)의 접지 전압은 제 3 노드(ND3), 제 4 노드(ND4), 및 제 5 노드(ND5)에 인가될 수 있다.
제 3 스위칭부(139)는 엔모스 트랜지스터들(N10, N11)을 포함할 수 있다. 제 10 및 제 11 엔모스 트랜지스터들(N10, N11)는 제 6 노드(ND6)와 접지단(GND) 사이에 직렬로 연결될 수 있다. 제 10 엔모스 트랜지스터(N10)는 반전된 리셋 인풋(/R1)을 수신하는 게이트를 포함할 수 있다. 제 11 엔모스 트랜지스터(N11)는 반전된 셋 인풋(/S1)을 수신하는 게이트를 포함할 수 있다. 입력 신호들(S1, R1)이 모두 로우 레벨의 전압을 가질 경우, 반전된 입력 신호들(/S1. /R1)은 모두 하이 레벨의 전압을 가질 것이다. 이때, 제 10 및 제 11 엔모스 트랜지스터들(N10, N11)는 모두 턴온 됨으로써, 출력 신호(OUT1)에 대응하는 제 6 노드(ND6)의 전압은 접지 전압이 될 것이다. 즉, 입력 신호들(S1, R1)이 사라지면, 제 3 스위칭부(139)는 출력 신호(OUT1)를 강제적으로 접지 전압으로 풀다운 시킬 수 있다.
본 발명의 실시 예에 따른 제 1 신호 재생 회로(130)는 신호 재생 시간 동안에 크로바 전류를 줄이고, 커패시터(C)에 부하된 전압을 낮춤으로써 충전/방전 과정에서 전력 소모를 최소화시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 시간 증폭기(100)의 동작 파형을 예시적으로 보여주는 도면이다. 도 3에서는 설명의 편의를 위하여 시간 증폭기(100)의 제 1 신호 재생 회로(130)의 동작 파형만 설명하겠다.
시간차(Δt)는 셋 인풋(S1), 즉, 제 1 입력 신호(S1, IN1)과, 리셋 인풋(R1), 즉 지연된 입력 신호(IN2') 사이의 시간 차이를 의미한다. 시간차(Δt)는 지연 시간(Toff)을 포함할 수 있다.
제 1 시간(t1)은 신호 재생 회로(130)에 의해 펄스 형태의 출력 신호(OUT1)을 출력할 때까지의 시간이다. 제 1 시간(t1) 이전까지 래치부(132)는 준안정 상태로 동작할 것이다.
제 1 시간(t1)에서, 본 발명의 신호 재생 회로(130)는 래치 출력 노드들(S0, R0) 및 출력 신호(OUT1)에 대응하는 노드(예, 도 3의 제 6 노드(ND6))의 전압들을 강제적으로 전원 전압으로 풀업 시킬 수 있다. 예를 들어, 도 2에 도시된 바와 같이 제 1 및 제 2 스위칭부(137, 138)의 동작에 의거하여, 펄스 형태의 출력 신호(OUT1)가 생성됨과 동시에 래치 출력 노드들(S0, R0) 및 출력 신호(OUT1)에 대응하는 노드(예, 도 3의 제 6 노드(ND6))은 전원 전압을 제공하는 전원단(VDD)에 연결될 수 있다. 도 3에서 래치 출력 노드들(S0, R0)의 점선 부분들은 기존의 신호 재생 회로에서 신호 재생 동작을 유지함으로써 변화되는 전압의 변동을 나타내는 것이다.
제 2 시간(t2)은 입력 신호들(S1, R1)이 모두 사라질 때의 시간을 의미한다. 이때, 도 2에서 설명된 바와 같이, 제 3 스위칭부(139)의 동작에 의거하여, 출력 신호(OUT1)에 대응하는 노드(예, 제 6 노드(ND6)는 접지 전압을 제공하는 접지단(GND)에 연결될 수 있다.
본 발명의 실시 예에 따른 시간 증폭기(100)의 신호 재생 회로(130)는 제 1 시간(t1)과 제 2 시간(t2) 사이에 흐르는 불필요한 크로바 전류(crowbar current)을 제거할 수 있고, 커패시터(C) 사이의 전압을 강제적으로 낮춤으로써 XOR 게이트의 문턱 전압을 넘지 않도록 할 수 있다. 그 결과로써, 시간 증폭기(100)의 전력 소모를 현저하게 줄일 수 있다.
도 4는 본 발명의 실시 예에 따른 시간 증폭기의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 4를 참조하면, 시간 증폭기(100)의 동작 방법은 다음과 같다.
제 1 및 제 2 지연 회로들(110, 120)의 각각은 대응하는 입력 신호들(IN1, IN2)을 사전에 결정된 시간(Toff)만큼 지연시킬 수 있다(S110). 제 1 신호 재생 회로(130)는 제 1 입력 신호(IN1)과 지연된 제 2 입력 신호(IN2')를 수신하고, 제 1 래치 동작의 준안정 상태를 이용하여 제 1 신호 재생 동작을 수행할 수 있다. 또한, 제 2 신호 재생 회로(140)는 제 2 입력 신호(IN2)와 지연된 제 1 입력 신호(IN1'1)을 수신하고, 제 2 래치 동작의 준안정 상태를 이용하여 제 2 신호 재생 동작을 수행할 수 있다(S120). 여기서 제 1 및 제 2 래치 동작은 SR 래치 동작을 포함할 수 있다. 제 1 신호 재생 동작 및 제 2 신호 재생 동작 중 적어도 하나에서 출력 신호에 대응하는 펄스가 생성되면, 대응하는 신호 재생 동작이 중단될 수 있다(S140). 예를 들어,신호 재생 동작이 중단되도록, 접지단(GND)에 연결된 제 2 스위칭부(138)가 턴-오프 될 수 있다. 이때 출력 신호에 대응하는 펄스는 강제적으로 유지되게 할 수 있다.
이상과 같이, 본 실시 예는 임계 지점으로부터 전압 충전부에 충전되는 전압을 풀업시켜 재생 시간을 중단시킴으로써, 임계 지점으로부터 도달 지점에 이르기까지의 불필요한 크로바 전류(crowbar current)를 없앰으로써, 전력 소모를 줄일 수 있는 효과를 갖는다. 바꾸어 말하면, 본 실시 예는 임계 지점과 도달 지점 사이에 흐르는 불필요한 크로바 전류를 없애고, 전압 충전부 사이에 걸리는 출력 전압이 게이트부에서 발생된 전압을 넘지 않도록 하여 전력 소모를 줄일 수 있는 효과를 갖는다.
또한, 본 실시 예는 임계 지점 내지 도달 지점에서 발생된 전압 차이만큼 전압 충전부에 부가되는 전압이 낮아져 충전/방전(charging/discharging) 시 소모되는 전력을 줄일 수 있는 효과를 갖는다.
이상에서 개시된 실시 예들은 본 실시예의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 따라서, 전술한 설명은 모든 면에서 제한적으로 해석되지 않고 예시적인 것으로 고려되어야 한다. 본 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 실시예의 등가적 범위 내에서의 모든 변경은 본 실시예의 범위에 포함된다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 신호 증폭기
110, 120: 지연 회로
130, 140: 신호 재생 회로
132: 제 1 래치부
134: 제 1 충전부
136: 제 1 게이트 출력부
C: 커패시터
137: 제 1 스위칭부
138: 제 2 스위칭부
139: 제 3 스위칭부
S0: 제 1 래치 출력 노드
R0: 제 2 래치 출력 노드
P1 ~ P9: 피모스 트랜지스터
N1 ~ N11: 엔모스 트랜지스터
ND1 ~ ND7: 노드

Claims (20)

  1. 제 1 입력 신호와 지연된 제 2 입력 신호에 대한 제 1 래치 동작의 준안정 상태를 이용하여 제 1 신호 재생 동작을 수행하고, 제 1 출력 신호를 출력하는 제 1 신호 재생 회로;
    제 2 입력 신호 및 지연된 제 1 입력 신호에 대한 제 2 래치 동작의 준안정 상태를 이용하여 제 2 신호 재생 동작을 수행하고, 제 2 출력 신호를 출력하는 제 2 신호 재생 회로;
    상기 제 2 입력 신호를 사전에 결정된 지연 시간만큼 상기 지연된 제 2 입력 신호를 출력하는 제 1 지연 회로; 및
    상기 제 1 입력 신호를 상기 사전에 결정된 지연 시간만큼 상기 지연된 제 1 입력 신호를 출력하는 제 2 지연 회로를 포함하고,
    상기 제 1 및 제 2 출력 신호 중 적어도 하나가 하이 레벨이 될 때, 대응하는 신호 재생 동작이 중단되고, 상기 적어도 하나의 출력 신호는 상기 하이 레벨을 유지하고,
    상기 신호 재생 동작은, 대응하는 래치 동작의 래치 출력 노드들을 전원 전압으로 풀업시키고; 출력 신호에 대응하는 출력 노드를 상기 전원 전압으로 풀업시키고; 및 접지단에 연결된 스위칭부를 턴-오프시킴으로써 중단되는 시간 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 신호 재생 회로는,
    상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호를 수신 및 래치하는 제 1 래치부;
    상기 제 1 래치부의 제 1 래치 출력 노드의 전압과 제 2 래치 출력 노드의 전압 차이에 대응하는 전하를 충전하는 제 1 충전부; 및
    상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압에 대한 논리 연산을 수행함으로써 상기 제 1 출력 신호를 출력하는 제 1 게이트 출력부를 포함하는 시간 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 래치부는 SR 래치를 포함하는 시간 증폭기.
  4. 제 2 항에 있어서,
    상기 제 1 래치부는,
    상기 제 1 입력 신호 및 상기 제 2 래치 출력 노드의 전압을 낸드 연산하는 제 1 낸드 게이트;
    상기 지연된 제 2 입력 신호 및 상기 제 1 래치 출력 노드의 전압을 낸드 연산하는 제 2 낸드 게이트를 포함하는 시간 증폭기.
  5. 제 4 항에 있어서,
    상기 제 1 낸드 게이트는,
    전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터;
    상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 2 피모스 트랜지스터;
    상기 제 1 래치 출력 노드와 제 1 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 1 엔모스 트랜지스터; 및
    상기 제 1 노드와 제 3 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 2 엔모스 트랜지스터를 포함하는 시간 증폭기.
  6. 제 5 항에 있어서,
    상기 제 2 낸드 게이트는,
    상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 피모스 트랜지스터;
    상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 피모스 트랜지스터;
    상기 제 2 래치 출력 노드와 제 2 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 엔모스 트랜지스터; 및
    상기 제 2 노드와 상기 제 3 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 엔모스 트랜지스터를 포함하는 시간 증폭기.
  7. 제 6 항에 있어서,
    상기 제 1 래치부는,
    상기 시간 증폭기의 이득을 조절하기 위하여 상기 제 2 노드와 상기 제 1 노드 사이에 연결된 가변 저항을 더 포함하는 시간 증폭기.
  8. 제 7 항에 있어서,
    상기 제 1 충전부는 상기 제 1 래치 출력 노드와 상기 제 2 래치 출력 노드 사이에 연결된 커패시터를 포함하는 시간 증폭기.
  9. 제 7 항에 있어서,
    상기 제 1 게이트 출력부는,
    상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압을 XOR 연산하는 XOR 게이트를 포함하는 시간 증폭기.
  10. 제 9 항에 있어서,
    상기 XOR 게이트는,
    상기 제 1 래치 출력 노드에 연결된 소스 및 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 피모스 트랜지스터;
    상기 제 2 래치 출력 노드에 연결된 소스 및 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 피모스 트랜지스터;
    상기 제 5 피모스 트랜지스터의 드레인과 제 4 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 엔모스 트랜지스터; 및
    상기 제 6 피모스 트랜지스터의 드레인과 제 5 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 엔모스 트랜지스터를 포함하는 시간 증폭기.
  11. 제 10 항에 있어서,
    상기 제 1 게이트 출력부는,
    상기 제 6 피모스 트랜지스터의 상기 드레인에 연결된 제 6 노드와 제 7 노드 사이에 연결된 제 1 인버터; 및
    상기 제 7 노드와 상기 제 1 출력 신호를 출력하는 출력 노드 사이에 연결되는 제 2 인버터를 포함하는 시간 증폭기.
  12. 제 11 항에 있어서,
    상기 제 1 출력 신호가 펄스가 될 때, 상기 1 래치 출력 노드, 상기 제 2 래치 출력 노드, 및 상기 제 6 노드의 전압을 전원 전압으로 풀업 시키는 제 1 스위칭부를 더 포함하는 시간 증폭기.
  13. 제 12 항에 있어서,
    상기 제 1 스위칭부는,
    상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 피모스 트랜지스터;
    상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 피모스 트랜지스터; 및
    상기 전원단과 상기 제 6 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 피모스 트랜지스터를 포함하는 시간 증폭기.
  14. 제 11 항에 있어서,
    상기 제 3 노드와 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 엔모스 트랜지스터;
    상기 제 4 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 엔모스 트랜지스터; 및
    상기 제 5 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 엔모스 트랜지스터를 포함하는 제 2 스위칭부를 더 포함하는 시간 증폭기.
  15. 제 11 항에 있어서,
    상기 제 6 노드에 연결된 드레인과 반전된 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 10 엔모스 트랜지스터; 및
    상기 제 10 엔모스 트랜지스터의 소스에 연결된 드레인, 접지단에 연결된 소스, 반전된 제 1 입력 신호를 수신하는 게이트를 갖는 제 11 엔모스 트랜지스터를 포함하는 제 3 스위칭부를 더 포함하는 시간 증폭기.
  16. 시간 증폭기의 동작 방법에 있어서:
    제 1 입력 신호 및 제 2 입력 신호를 각각 사전에 결정된 지연 시간만큼 지연시키는 단계;
    상기 제 1 입력 신호와 상기 지연된 제 2 입력 신호에 대한 제 1 래치 동작을 통하여 제 1 신호 재생 동작을 수행하고, 상기 제 2 입력 신호와 상기 지연된 제 1 입력 신호에 대한 제 2 래치 동작을 통하여 제 2 신호 재생 동작을 수행하는 단계; 및
    상기 제 1 및 제 2 신호 재생 동작의 출력 신호들 중 적어도 하나가 펄스가 될 때, 대응하는 신호 재생 동작을 중단시키는 단계를 포함하고,
    상기 신호 재생 동작을 중단시키는 단계는,
    대응하는 래치 동작의 래치 출력 노드들을 전원 전압으로 풀업시키는 단계;
    출력 신호에 대응하는 출력 노드를 상기 전원 전압으로 풀업시키는 단계; 및
    접지단에 연결된 스위칭부를 턴-오프시키는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 래치 동작은 SR 래치 동작을 포함하는 방법.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호가 사라질 때, 상기 출력 노드를 접지 전압으로 풀다운 시키는 단계를 더 포함하는 방법.
  20. 제 16 항에 있어서,
    상기 제 1 및 제 2 신호 재생 동작들 중 적어도 하나는 가변 저항에 의거하여 이득을 조절하는 단계를 더 포함하는 방법.
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논문 출처 : ELECTRONICS LETTERS 31st July 2014 Vol. 50 No. 16 pp. 1129-1131, 논문의 제목 : Low-power programmable high-gain time difference amplifier with regeneration time control.
인용발명 2의 서지사항. 1부. *

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