JPH01284012A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01284012A JPH01284012A JP63112810A JP11281088A JPH01284012A JP H01284012 A JPH01284012 A JP H01284012A JP 63112810 A JP63112810 A JP 63112810A JP 11281088 A JP11281088 A JP 11281088A JP H01284012 A JPH01284012 A JP H01284012A
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- JP
- Japan
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- inverter
- transistor
- input
- signal
- changes
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000001514 detection method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特に信号変化
検出器に関するものである。
検出器に関するものである。
従来の信号変化検出器として、例えばアドレス変化検出
器を例にとって説明する。
器を例にとって説明する。
アドレス変化検出器は、メモリ素子に入力されるアドレ
ス信号が変化したときに、パルス信号を発生するもので
ある。第８図は、Ｕ、Ｓ、Ｐａｔｅｎｔ ４，３５５゜
３７７で示された従来の行アドレスバッファ及びアドレ
ス変化検出器の回路図である。アドレス信号入力バット
（１）、行アドレスバッファ（２）、アドレス変化検出
器（３）の順につながっている。行アドレスバッファ（
２）は、入力保護回路（４）、論理回路（５）から成り
、出力として、信号線（Ｂ）、ＣＢ）、（Ｃ）、（Ｃ）
があり、アドレス変化検出器（３）へ入力される。アド
レス変化検出器（３）は、入力初段に遅延回路（６）、
面があり、トランジスタ（７）、（７）、（８）で排他
的論理和を形成して、信号線Ｃ）へ出力されている。信
号線（Ｆ）には、他のアドレス変化検出器の出力もつな
がっている。
ス信号が変化したときに、パルス信号を発生するもので
ある。第８図は、Ｕ、Ｓ、Ｐａｔｅｎｔ ４，３５５゜
３７７で示された従来の行アドレスバッファ及びアドレ
ス変化検出器の回路図である。アドレス信号入力バット
（１）、行アドレスバッファ（２）、アドレス変化検出
器（３）の順につながっている。行アドレスバッファ（
２）は、入力保護回路（４）、論理回路（５）から成り
、出力として、信号線（Ｂ）、ＣＢ）、（Ｃ）、（Ｃ）
があり、アドレス変化検出器（３）へ入力される。アド
レス変化検出器（３）は、入力初段に遅延回路（６）、
面があり、トランジスタ（７）、（７）、（８）で排他
的論理和を形成して、信号線Ｃ）へ出力されている。信
号線（Ｆ）には、他のアドレス変化検出器の出力もつな
がっている。
次に動作であるが、第９図に信号波形図を示す。
アドレス信号入力バット（１）のノード名を囚とする。
ノード（３）にアドレス信号が入力されると、信号線（
Ｂ）及び（Ｃ）には、囚と同じ位相の信号が伝わる。信
号８９Ｇ）及び（Ｃ）には、逆位相の信号が伝わる。こ
れが、各々アドレス変化検出’ａ （３）に入力される
。（Ｃ）及び匂は、各々遅延回路（６）及び品につなが
り、■）没び■）では、（Ｃ）及び（Ｃ）の逆位相の信
号となる。アドレス信号がＩＬ′のときは、トランジス
タ（７）のゲートに当たるの）は１Ｈ′、ドレインに当
たる［Ｆ］）はゞＬ′、トランジスタ＠のゲートに当た
る６）はＩＬ′、ドレインに当たる［Ｆ］）はＩＨ′に
なっている。このためトランジスタ（７）によって、信
号線伍）はゞＬ ’ 、 （Ｆ）はｌ ＨＩとなってい
る。アドレス信号が′″Ｌ′→″ＩＨ′の変化時には、
トランジスタ（７）によ、て■）が１Ｈ′になり、その
後遅延回路品の分遅れて、トランジスタσ）により但）
が％ Ｌ Ｉになる。これにより、アドレス変化検出パ
ルスが出たことになる。一方、アドレス信号が１Ｈ′の
ときには、トランジスタ（７）のゲートに当たる［Ｆ］
）は％Ｖ、トレインに当たる［Ｆ］）はゝＨ′、トラン
ジスタσ）のゲートに当たる◎は１Ｈ′、ドレインに当
たる■は１Ｌ′になっている。このためトランジスタ函
によって伍）は′ｔ、’、Ｆ）は′Ｈ′となっている。
Ｂ）及び（Ｃ）には、囚と同じ位相の信号が伝わる。信
号８９Ｇ）及び（Ｃ）には、逆位相の信号が伝わる。こ
れが、各々アドレス変化検出’ａ （３）に入力される
。（Ｃ）及び匂は、各々遅延回路（６）及び品につなが
り、■）没び■）では、（Ｃ）及び（Ｃ）の逆位相の信
号となる。アドレス信号がＩＬ′のときは、トランジス
タ（７）のゲートに当たるの）は１Ｈ′、ドレインに当
たる［Ｆ］）はゞＬ′、トランジスタ＠のゲートに当た
る６）はＩＬ′、ドレインに当たる［Ｆ］）はＩＨ′に
なっている。このためトランジスタ（７）によって、信
号線伍）はゞＬ ’ 、 （Ｆ）はｌ ＨＩとなってい
る。アドレス信号が′″Ｌ′→″ＩＨ′の変化時には、
トランジスタ（７）によ、て■）が１Ｈ′になり、その
後遅延回路品の分遅れて、トランジスタσ）により但）
が％ Ｌ Ｉになる。これにより、アドレス変化検出パ
ルスが出たことになる。一方、アドレス信号が１Ｈ′の
ときには、トランジスタ（７）のゲートに当たる［Ｆ］
）は％Ｖ、トレインに当たる［Ｆ］）はゝＨ′、トラン
ジスタσ）のゲートに当たる◎は１Ｈ′、ドレインに当
たる■は１Ｌ′になっている。このためトランジスタ函
によって伍）は′ｔ、’、Ｆ）は′Ｈ′となっている。
アドレス信号が１Ｈ′→１Ｌ′の変化時には、トランジ
スタ（７）によっての）がＨ′になり、その後遅延回路
（６）の分遅れて、トランジスタ（７）により■）がＬ
′になる。これにより、アドレス変化検出パルスが出た
ことになる。
スタ（７）によっての）がＨ′になり、その後遅延回路
（６）の分遅れて、トランジスタ（７）により■）がＬ
′になる。これにより、アドレス変化検出パルスが出た
ことになる。
従来のアドレス変化検出器の課題として、排他的論理和
を使用するため構成素子が多く、回路面積が太きかった
。この課題を解決したのが、特開昭６２−７７７１４
である。この簡単な具体例を第１０図に示す。電源Ｖ
ｃｃと出力端子（Ｇ）の間に抵抗（６）、出力端子（Ｇ
）とＧＮＤの間にＣＭＯ５インバータαＯが接続されて
いる。ＣＭＯ５インバータαυの入力が、′Ｌ′−＋
’ Ｈ’及び′Ｈ′→ゞＬ′に変化したときに、ＣＭＯ
８インバータαＯのＰＭＯ５と島（ＯＳトランジスタが
同時にＯＮする状態があり、貫通電流が流れ、出力端子
（Ｇ）に電圧変化を生じ、信号変化検出パルスが得られ
る。第１１図には、入力端子囚、出力端子（Ｇ）及びＣ
ＭＯ５インバータαＯの貫通電流（−の信号波形図を示
す。以上により、構成素子数を減らすことができ、従来
の課題を解・決できる。ところでアドレス変化検出パル
スを他の回路を動作させるのに利用するため、例えばパ
ルス幅が短いと他の回路が動作しなかったり、逆に長い
と余分な動作をするなどパルス幅の調節で大きく他の回
路動作が変わる。このためパルス幅の調節は、大変重要
なことである。しかし、この従来のアドレス変化検出器
ではパルス幅が入力信号波形とインバータを構成するト
ランジスタのしきい値電圧で決まるためパルス幅の設定
に自由度がなかった。
を使用するため構成素子が多く、回路面積が太きかった
。この課題を解決したのが、特開昭６２−７７７１４
である。この簡単な具体例を第１０図に示す。電源Ｖ
ｃｃと出力端子（Ｇ）の間に抵抗（６）、出力端子（Ｇ
）とＧＮＤの間にＣＭＯ５インバータαＯが接続されて
いる。ＣＭＯ５インバータαυの入力が、′Ｌ′−＋
’ Ｈ’及び′Ｈ′→ゞＬ′に変化したときに、ＣＭＯ
８インバータαＯのＰＭＯ５と島（ＯＳトランジスタが
同時にＯＮする状態があり、貫通電流が流れ、出力端子
（Ｇ）に電圧変化を生じ、信号変化検出パルスが得られ
る。第１１図には、入力端子囚、出力端子（Ｇ）及びＣ
ＭＯ５インバータαＯの貫通電流（−の信号波形図を示
す。以上により、構成素子数を減らすことができ、従来
の課題を解・決できる。ところでアドレス変化検出パル
スを他の回路を動作させるのに利用するため、例えばパ
ルス幅が短いと他の回路が動作しなかったり、逆に長い
と余分な動作をするなどパルス幅の調節で大きく他の回
路動作が変わる。このためパルス幅の調節は、大変重要
なことである。しかし、この従来のアドレス変化検出器
ではパルス幅が入力信号波形とインバータを構成するト
ランジスタのしきい値電圧で決まるためパルス幅の設定
に自由度がなかった。
この発明は、構成素子数が少数かつパルス幅を容易に変
えることができるよう設定の自由度を増した信号変化検
出ＭｆＰ得ることを目的とする。
えることができるよう設定の自由度を増した信号変化検
出ＭｆＰ得ることを目的とする。
この発明に係る半導体集積回路装置、特に信号変化検出
器は、アドレス信号入力端子とインバータトランジスタ
の間に第２のインバータトランジスタを設け、この第２
のインバータトランジスタの出力に容（ｔ８−設けたも
のである。
器は、アドレス信号入力端子とインバータトランジスタ
の間に第２のインバータトランジスタを設け、この第２
のインバータトランジスタの出力に容（ｔ８−設けたも
のである。
この発明に係る半導体集積回路装置の信号変化検出器の
パルス幅は、第２のインバータトランジスタのゲート幅
及び第２のインバータトランジスタの出力につながる容
量を変えることで容易にパルス幅を調節できる。
パルス幅は、第２のインバータトランジスタのゲート幅
及び第２のインバータトランジスタの出力につながる容
量を変えることで容易にパルス幅を調節できる。
以下、この発明を図により説明する。第１図は、この発
明の一実施例による信号変化検出器の回路図である。こ
の回路の構成は、アドレス信号入力端子（イ）がＣＭＯ
３インバータ＠の入力につながり、出力は容量０及びＣ
ＭＯ５インバータα０の入力につながっている。ＣＭＯ
５インバータ員のＰＭｏｓトランジスタのソース側は、
出力端子（１）及び抵抗０を通して電源ＶＣＣとつなが
っている。
明の一実施例による信号変化検出器の回路図である。こ
の回路の構成は、アドレス信号入力端子（イ）がＣＭＯ
３インバータ＠の入力につながり、出力は容量０及びＣ
ＭＯ５インバータα０の入力につながっている。ＣＭＯ
５インバータ員のＰＭｏｓトランジスタのソース側は、
出力端子（１）及び抵抗０を通して電源ＶＣＣとつなが
っている。
次に動作であるが、第２図に各ノードの信号波形図を示
す。入力端子囚に入るアドレス信号がちＬ′→％Ｈ＃に
変化するときには、ノード卸は、ＣＭＯＳインバータ（
２）のＮＭＯＳトランジスタがＯＮするため容量αａの
散層によって１Ｈ′→′Ｌ′に変化する。このときＣＭ
Ｏ８インバータαＯのＰＭＯ５とＮＭＯ５トランジスタ
が同時にＯＮする状態があり、貫通電流（−が流れ、出
力端子（Ｉ＋にで圧変化を生じ、信号変化検出パルスが
得られる。一方、入力端子（４）に入るアドレス信号が
′Ｈ′→′Ｌ′に変化するときには、ノード卸は、 Ｃ
ＭＯＳ インバータａ２のＰＭＯＳトランジスタがＯ
Ｎするためコンデンサα９の充７によ−て′″Ｌ′→ゝ
Ｈ′に変化し、同様に信号変化検出パルスが得らする。
す。入力端子囚に入るアドレス信号がちＬ′→％Ｈ＃に
変化するときには、ノード卸は、ＣＭＯＳインバータ（
２）のＮＭＯＳトランジスタがＯＮするため容量αａの
散層によって１Ｈ′→′Ｌ′に変化する。このときＣＭ
Ｏ８インバータαＯのＰＭＯ５とＮＭＯ５トランジスタ
が同時にＯＮする状態があり、貫通電流（−が流れ、出
力端子（Ｉ＋にで圧変化を生じ、信号変化検出パルスが
得られる。一方、入力端子（４）に入るアドレス信号が
′Ｈ′→′Ｌ′に変化するときには、ノード卸は、 Ｃ
ＭＯＳ インバータａ２のＰＭＯＳトランジスタがＯ
Ｎするためコンデンサα９の充７によ−て′″Ｌ′→ゝ
Ｈ′に変化し、同様に信号変化検出パルスが得らする。
第２図の（Ｈａ）、（αａ）、（Ｉａ）は、卸、（α）
、（Ｉ）の容量α３の容量値が大きな場合である。容量
０３の容量値が大きな場合、故事及び充電に時間がかか
るためノード（５）の変化が遅くなり、ＣＭＯＳ イ
ンバータαＯのＰＭＯ５とＮＭＯＳトランジスタが同時
にＯＮする状態が長くなり、貫通電流（αａ）が流れる
時間が長くなる。
、（Ｉ）の容量α３の容量値が大きな場合である。容量
０３の容量値が大きな場合、故事及び充電に時間がかか
るためノード（５）の変化が遅くなり、ＣＭＯＳ イ
ンバータαＯのＰＭＯ５とＮＭＯＳトランジスタが同時
にＯＮする状態が長くなり、貫通電流（αａ）が流れる
時間が長くなる。
このためパルスの幅を長くすることができる。また容量
を小さくすることで、パルス幅を短くすることもできる
。またＣＭＯＳ インバータ（イ）のＰＭＯ５及びＮ
ＭＯＳトランジスタのゲート幅を調節することでもパル
ス幅を容易に調節でき、アドレス信号の立上がりと立下
がりでパルス幅を変えることもできる。
を小さくすることで、パルス幅を短くすることもできる
。またＣＭＯＳ インバータ（イ）のＰＭＯ５及びＮ
ＭＯＳトランジスタのゲート幅を調節することでもパル
ス幅を容易に調節でき、アドレス信号の立上がりと立下
がりでパルス幅を変えることもできる。
また、第３図に示すように、ＣＭＯＳ インバータ０
０のＰＭＯＳトランジスタのソースと〒沖Ｖｃｃ間に抵
抗α１）ｔごけてなくダイオードα菊を設け、６ＭＯ８
インバータαＯのＰＭＯ５トランジスタのソースヲ次段
のＰＭＯＳトランジスタ（至）のゲートに接続し、 Ｐ
ＭＯＳトランジスタαＱのドレインを出力ノード（Ｊ）
及び抵抗Ｏｅを通してＧＮＤに接続してもよい。第４図
には横軸にダイオードα尋の順方向及び抵抗αＤの各々
にがかる電圧、縦軸に各々の電流をとっている。１流が
（β）のまうに小さい領域では、抵抗αＢに比ベダイオ
ードｏ４の方が高い電圧を得られる。また（Ｊ３）より
大きい領域では、逆になる。ノードＵ）の電圧は、抵抗
ＯＢとダイオードα４の和で効くため、ダイオード０４
による電圧降下分だＣブ覆位をシフトすることができる
。このようにダイオードＱ４）を設けることでＣＭＯＳ
インバータ００を流れる電流が小さい場合にも抵抗
αＤのみに比べ敏感に電圧変化するためダイオードα４
と次段のゲートしきい値電圧を調節することでより動作
が確実になる。なおこの実施例では、抵抗Ｑｌ） 、ダ
イオードα論の順に接続したが、逆でもよく、またダイ
オードの数も１つ以上であればよい。また今までの実施
例では抵抗０Ｄ、ダイオードＱ４１ ｅ Ｆｆｆ源Ｖ（
ｃ側に設けたものを示したが、ＧＮＤ側に設けてもよい
。例えば第５図のようにしてもよい。この場合第３図の
ＰＭＯ５トランジスタαＱがＮＭＯ５ａηに代わり接続
も変わる。才た更にＣＭＯＳインバータαＯとＣＭＯＳ
インバータ＠との間に容量０３のみでなく、第６図
（ａ）や＠６図（ｂ）のように抵抗（至）を設けること
で時間設定の自由度を更に増加させることができる。ま
たダイオードａ４はＰＮ接合ダイオードに限定されるも
のではなく第７図（ａ）のＮＭＯ５ダイオードや第７図
（ｂ）のＰＭＯ５ダイオードで構成すればデバイスの種
類が少なくなり製造が容易となり再現性のよいものが得
られる。また抵抗（Ｉ＋）、α０、（至）は第７図（ｃ
）、（ｄ）のＰＭＯ５又は８ＭＯ８のトランスファーゲ
ートヤＣＭＯ５のトランスミッションゲートで構成すれ
ば同様に再現性のよいものが得られる。
０のＰＭＯＳトランジスタのソースと〒沖Ｖｃｃ間に抵
抗α１）ｔごけてなくダイオードα菊を設け、６ＭＯ８
インバータαＯのＰＭＯ５トランジスタのソースヲ次段
のＰＭＯＳトランジスタ（至）のゲートに接続し、 Ｐ
ＭＯＳトランジスタαＱのドレインを出力ノード（Ｊ）
及び抵抗Ｏｅを通してＧＮＤに接続してもよい。第４図
には横軸にダイオードα尋の順方向及び抵抗αＤの各々
にがかる電圧、縦軸に各々の電流をとっている。１流が
（β）のまうに小さい領域では、抵抗αＢに比ベダイオ
ードｏ４の方が高い電圧を得られる。また（Ｊ３）より
大きい領域では、逆になる。ノードＵ）の電圧は、抵抗
ＯＢとダイオードα４の和で効くため、ダイオード０４
による電圧降下分だＣブ覆位をシフトすることができる
。このようにダイオードＱ４）を設けることでＣＭＯＳ
インバータ００を流れる電流が小さい場合にも抵抗
αＤのみに比べ敏感に電圧変化するためダイオードα４
と次段のゲートしきい値電圧を調節することでより動作
が確実になる。なおこの実施例では、抵抗Ｑｌ） 、ダ
イオードα論の順に接続したが、逆でもよく、またダイ
オードの数も１つ以上であればよい。また今までの実施
例では抵抗０Ｄ、ダイオードＱ４１ ｅ Ｆｆｆ源Ｖ（
ｃ側に設けたものを示したが、ＧＮＤ側に設けてもよい
。例えば第５図のようにしてもよい。この場合第３図の
ＰＭＯ５トランジスタαＱがＮＭＯ５ａηに代わり接続
も変わる。才た更にＣＭＯＳインバータαＯとＣＭＯＳ
インバータ＠との間に容量０３のみでなく、第６図
（ａ）や＠６図（ｂ）のように抵抗（至）を設けること
で時間設定の自由度を更に増加させることができる。ま
たダイオードａ４はＰＮ接合ダイオードに限定されるも
のではなく第７図（ａ）のＮＭＯ５ダイオードや第７図
（ｂ）のＰＭＯ５ダイオードで構成すればデバイスの種
類が少なくなり製造が容易となり再現性のよいものが得
られる。また抵抗（Ｉ＋）、α０、（至）は第７図（ｃ
）、（ｄ）のＰＭＯ５又は８ＭＯ８のトランスファーゲ
ートヤＣＭＯ５のトランスミッションゲートで構成すれ
ば同様に再現性のよいものが得られる。
以上のように、この発明によれば少数の素子で信号変化
栓出器を構成でき、また信号変化検出パルスの幅を容易
に変えることができ、入力ｉｑの立ち上がり下がりでも
パルス幅を変えることができる効果がある。
栓出器を構成でき、また信号変化検出パルスの幅を容易
に変えることができ、入力ｉｑの立ち上がり下がりでも
パルス幅を変えることができる効果がある。
第１図はこの発明の第１の実施例による半導体集積回路
構成図、第２図は第１の実施例の回路の各ノードの信号
波形図、第３図はこの発明の第２の実施例による半導体
集荷回路構成図、第４図は抵抗及びダイオードのＩ−Ｖ
特性図、第５図はこの発明の第３の実施例による半導体
集積回路構成図、第６図（ａ）、（ｂ）及び第７図（ａ
） 〜（ｄ）は実施例の他の素子を示す図、第８図及び
第１０図は従来の半導体集積回路構成図、第９図及び第
１１図は従来の回路の各ノードの信号波形図である。 αｄ 、 ０２ ； ＣＭＯＳ インバータ回路、Ｑ
ｌｌ、αＧ、（２）；抵抗、０３；容量、α４；ダイオ
ード、Ｑ５ ； ＰＭＯ５トランジスタ、σ乃；ＮＭＯ
５）−ランジスタ、（３）〜（Ｋ） ；ノ − ド
。 なお、図中、同一符号は同一または相当部分を示す。
構成図、第２図は第１の実施例の回路の各ノードの信号
波形図、第３図はこの発明の第２の実施例による半導体
集荷回路構成図、第４図は抵抗及びダイオードのＩ−Ｖ
特性図、第５図はこの発明の第３の実施例による半導体
集積回路構成図、第６図（ａ）、（ｂ）及び第７図（ａ
） 〜（ｄ）は実施例の他の素子を示す図、第８図及び
第１０図は従来の半導体集積回路構成図、第９図及び第
１１図は従来の回路の各ノードの信号波形図である。 αｄ 、 ０２ ； ＣＭＯＳ インバータ回路、Ｑ
ｌｌ、αＧ、（２）；抵抗、０３；容量、α４；ダイオ
ード、Ｑ５ ； ＰＭＯ５トランジスタ、σ乃；ＮＭＯ
５）−ランジスタ、（３）〜（Ｋ） ；ノ − ド
。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 第１のインバータの出力が入力電圧が高状態と低状態の
中間のときに貫通電流が流れる第２のインバータの入力
及び容量の一方の電極に直接又は抵抗手段を介して接続
され、該容量の他方の電極が第１又は第２の電圧源に接
続され、該第２のインバータが負荷要素の一端と接続さ
れ、該負荷要素の他端が第１又は第２の電圧源に接続さ
れ、該第１のインバータの入力に印加される高状態と低
状態の電圧及びその間の変化電圧に対し、該負荷要素と
該第２のインバータの接点で出力を得ることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112810A JPH01284012A (ja) | 1988-05-10 | 1988-05-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112810A JPH01284012A (ja) | 1988-05-10 | 1988-05-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284012A true JPH01284012A (ja) | 1989-11-15 |
Family
ID=14596101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112810A Pending JPH01284012A (ja) | 1988-05-10 | 1988-05-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257012A (ja) * | 2011-06-08 | 2012-12-27 | Nippon Telegr & Teleph Corp <Ntt> | パルス発生回路 |
-
1988
- 1988-05-10 JP JP63112810A patent/JPH01284012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257012A (ja) * | 2011-06-08 | 2012-12-27 | Nippon Telegr & Teleph Corp <Ntt> | パルス発生回路 |
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