JPH0463018A - Ｍｎｔｌ型半導体集積回路装置 - Google Patents
Ｍｎｔｌ型半導体集積回路装置Info
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- JPH0463018A JPH0463018A JP2173945A JP17394590A JPH0463018A JP H0463018 A JPH0463018 A JP H0463018A JP 2173945 A JP2173945 A JP 2173945A JP 17394590 A JP17394590 A JP 17394590A JP H0463018 A JPH0463018 A JP H0463018A
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- collector
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はモノリシック基本ゲート回路と配線負荷容量を
駆動するエミッタフォロワ回路とを有するＭＮＴＬ型半
導体集積回路装置に関する。
駆動するエミッタフォロワ回路とを有するＭＮＴＬ型半
導体集積回路装置に関する。
［従来の技術］
第４図は従来のＭＮＴＬ型半導体集積回路装置を示す回
路図である。
路図である。
ＭＮＴＬ基本ゲート回路は、以下に示すように構成され
ている。コレクタ抵抗４５．４６は夫々トランジスタ４
３．４４のコレクタと電源電圧（Ｖｏｏ／ＧＮＤ）端子
５５との間に接続されている。トランジスタ４３は、そ
のベースが入力電圧（Ｖ １．）端子４１に接続され、
そのエミッタがエミッタ抵抗４７を介してトランジスタ
４９のコレクタに接続されている。また、トランジスタ
４３のエミッタとトランジスタ４９のコレクタとの間に
はスピードアップ容量４８が接続されている。
ている。コレクタ抵抗４５．４６は夫々トランジスタ４
３．４４のコレクタと電源電圧（Ｖｏｏ／ＧＮＤ）端子
５５との間に接続されている。トランジスタ４３は、そ
のベースが入力電圧（Ｖ １．）端子４１に接続され、
そのエミッタがエミッタ抵抗４７を介してトランジスタ
４９のコレクタに接続されている。また、トランジスタ
４３のエミッタとトランジスタ４９のコレクタとの間に
はスピードアップ容量４８が接続されている。
トランジスタ４４は、そのベースがリファレンス電圧（
ＶＲＥＦ）端子４２に接続され、そのエミッタがトラン
ジスタ４９のコレクタに接続されている。トランジスタ
４９は、そのベースが定電流源用電圧（Ｖｅｓｔ）端子
５０に接続され、そのエミッタが抵抗５１を介して電源
電圧（Ｖオ）端子５６に接続されている。
ＶＲＥＦ）端子４２に接続され、そのエミッタがトラン
ジスタ４９のコレクタに接続されている。トランジスタ
４９は、そのベースが定電流源用電圧（Ｖｅｓｔ）端子
５０に接続され、そのエミッタが抵抗５１を介して電源
電圧（Ｖオ）端子５６に接続されている。
一方、エミッタフォロワ回路は、以下に示すように構成
されている。トランジスタ５２は、そのコレクタが電源
電圧端子５５に接続され、そのベースがトランジスタ４
３のコレクタに接続され、そのエミッタが抵抗５３を介
して電源電圧（ＶＥ□）端子５７に接続されている。ま
た、トランジスタ５２のエミッタと電源電圧端子５５と
の間には配線負荷容量５４が接続されている。
されている。トランジスタ５２は、そのコレクタが電源
電圧端子５５に接続され、そのベースがトランジスタ４
３のコレクタに接続され、そのエミッタが抵抗５３を介
して電源電圧（ＶＥ□）端子５７に接続されている。ま
た、トランジスタ５２のエミッタと電源電圧端子５５と
の間には配線負荷容量５４が接続されている。
このように構成されるＭＮＴＬ基本ゲート回路及びエミ
ッタフォロワ回路を有するＭＮＴＬ型半導体集積回路装
置（例えば、Ｔ、５ｕｄｏ、ｅｔ ａｔ。
ッタフォロワ回路を有するＭＮＴＬ型半導体集積回路装
置（例えば、Ｔ、５ｕｄｏ、ｅｔ ａｔ。
“Ａ Ｍｏｎｏｌｌｔｈｌｃ ８ｐＪ／２ ＧＨ２Ｌｏ
ｇｉｃ Ｆａｍｉｌｙ″ＩＥＥＥＪｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ
、５ｃ−１０゜ＮＯ，１０，Ｄｅｃ、１９７５． ）に
おいては、トランジスタ４３のコレクタ出力（Ｖｏｏレ
ベル又はＧＮＤレベル）がエミッタフォロワ回路に入力
される。トランジスタ５２はそのベースにトランジスタ
４３のＶ。０レベルのコレクタ出力を入力してオン状態
となり、エミッタフォロワ回路の出力信号はローレベル
からハイレベルに変化する。一方、トランジスタ５２は
そのベースにトランジスタ４３のＧＮＤレベルのコレク
タ出力を入力してオフ状態となる。このため、配線負荷
容量５４の蓄積電荷は抵抗５３を通して放電され、エミ
ッタフォロワ回路の出力信号はハイレベルからローレベ
ルに変化する。このようにして負荷を駆動している。
ｇｉｃ Ｆａｍｉｌｙ″ＩＥＥＥＪｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ
、５ｃ−１０゜ＮＯ，１０，Ｄｅｃ、１９７５． ）に
おいては、トランジスタ４３のコレクタ出力（Ｖｏｏレ
ベル又はＧＮＤレベル）がエミッタフォロワ回路に入力
される。トランジスタ５２はそのベースにトランジスタ
４３のＶ。０レベルのコレクタ出力を入力してオン状態
となり、エミッタフォロワ回路の出力信号はローレベル
からハイレベルに変化する。一方、トランジスタ５２は
そのベースにトランジスタ４３のＧＮＤレベルのコレク
タ出力を入力してオフ状態となる。このため、配線負荷
容量５４の蓄積電荷は抵抗５３を通して放電され、エミ
ッタフォロワ回路の出力信号はハイレベルからローレベ
ルに変化する。このようにして負荷を駆動している。
［発明が解決しようとする課題］
しかしながら、上述した従来のＭＮＴＬ型半導体集積回
路装置においては、トランジスタ５２のエミッタに接続
された抵抗５３を通して配線負荷容量５４の蓄積電荷を
放電するため、出力信号がトランジスタ５２を通して充
電するときの立ち上がり時間よりも、立ち下がり時間の
方が長い。その結果、出力信号の伝播遅延時間が長くな
るという問題点がある。
路装置においては、トランジスタ５２のエミッタに接続
された抵抗５３を通して配線負荷容量５４の蓄積電荷を
放電するため、出力信号がトランジスタ５２を通して充
電するときの立ち上がり時間よりも、立ち下がり時間の
方が長い。その結果、出力信号の伝播遅延時間が長くな
るという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
出力信号の伝播遅延時間を短縮することができるＭＮＴ
Ｌ型半導体集積回路装置を提供するこ゛とを目的とする
。
出力信号の伝播遅延時間を短縮することができるＭＮＴ
Ｌ型半導体集積回路装置を提供するこ゛とを目的とする
。
［課題を解決するための手段］
本発明に係るＭＮＴＬ型半導体集積回路装置は、モノリ
シック基本ゲート回路と配線負荷容量を駆動するエミッ
タフォロワ回路とを備えたＭＮＴＬ型半導体集積回路装
置において、前記エミッタフォロワ回路は配線負荷容量
に並列に設けられそのコレクタが高位電源に接続された
駆動トランジスタト、そのコレクタが前記駆動トランジ
スタのエミッタに接続されそのエミッタが低位電源に接
続されたプルダウン用トランジスタと、そのエミッタが
前記プルダウン用トランジスタのベースに接続されその
コレクタが前記高位電源に接続されそのベースが定電圧
電源に接続されたクランプ用トランジスタと、このクラ
ンプ用トランジスタのエミッタと前記低位電源との間に
接続されたバイアス抵抗と、前記モノリシック基本ゲー
ト回路の入力電源端子又はＯＲ出力のいずれか一方と前
記プルダウン用トランジスタのベースとの間に接続され
たカップリング容量とを有することを特徴とする。
シック基本ゲート回路と配線負荷容量を駆動するエミッ
タフォロワ回路とを備えたＭＮＴＬ型半導体集積回路装
置において、前記エミッタフォロワ回路は配線負荷容量
に並列に設けられそのコレクタが高位電源に接続された
駆動トランジスタト、そのコレクタが前記駆動トランジ
スタのエミッタに接続されそのエミッタが低位電源に接
続されたプルダウン用トランジスタと、そのエミッタが
前記プルダウン用トランジスタのベースに接続されその
コレクタが前記高位電源に接続されそのベースが定電圧
電源に接続されたクランプ用トランジスタと、このクラ
ンプ用トランジスタのエミッタと前記低位電源との間に
接続されたバイアス抵抗と、前記モノリシック基本ゲー
ト回路の入力電源端子又はＯＲ出力のいずれか一方と前
記プルダウン用トランジスタのベースとの間に接続され
たカップリング容量とを有することを特徴とする。
［作用］
本発明においては、エミッタフォロワ回路の配線負荷容
量に並列に設けられた駆動トランジスタのエミッタには
、従来の抵抗の替わりに、プルダウン用トランジスタが
接続されていて、プッシュプル回路構成となっている。
量に並列に設けられた駆動トランジスタのエミッタには
、従来の抵抗の替わりに、プルダウン用トランジスタが
接続されていて、プッシュプル回路構成となっている。
そして、前記プルダウン用トランジスタのベースは、ク
ランプ用トランジスタ及び高抵抗のバイアス抵抗により
バイアスされていると共に、カップリング容量を介して
ＭＮＴＬ基本ゲート回路の入力電圧端子又はＯＲ出力に
接続されている。このため、入力信号又はＯＲ出力信号
がハイレベルに変化したときにのみ、前記カップリング
容量を通して前記プルダウン用トランジスタのベースに
電流が供給され、前記ブルダウン用トランジスタがオン
状態になる。このため、前記プルダウン用トランジスタ
は高速で駆動して配線負荷容量の蓄積電荷を速やかに放
電する。従って、出力信号の立ち下がり時間を短縮する
ことができ、出力信号の伝播遅延時間を短縮することが
できる。
ランプ用トランジスタ及び高抵抗のバイアス抵抗により
バイアスされていると共に、カップリング容量を介して
ＭＮＴＬ基本ゲート回路の入力電圧端子又はＯＲ出力に
接続されている。このため、入力信号又はＯＲ出力信号
がハイレベルに変化したときにのみ、前記カップリング
容量を通して前記プルダウン用トランジスタのベースに
電流が供給され、前記ブルダウン用トランジスタがオン
状態になる。このため、前記プルダウン用トランジスタ
は高速で駆動して配線負荷容量の蓄積電荷を速やかに放
電する。従って、出力信号の立ち下がり時間を短縮する
ことができ、出力信号の伝播遅延時間を短縮することが
できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るＭＮＴＬ型半導体
集積回路装置を示す回路図である。
集積回路装置を示す回路図である。
ＭＮＴＬ基本ゲート回路は、以下に示すように構成され
ている。コレクタ出力５，６は夫々トランジスタ３，４
のコレクタと電源電圧（Ｖ ｃｃ／ ＧＮＤ）端子１８
との間に接続されている。トランジスタ３は、そのベー
スが入力電圧（Ｖｔｓ）端子に接続され、そのエミッタ
がエミッタ抵抗７を介してトランジスタ９のコレクタに
接続されている。
ている。コレクタ出力５，６は夫々トランジスタ３，４
のコレクタと電源電圧（Ｖ ｃｃ／ ＧＮＤ）端子１８
との間に接続されている。トランジスタ３は、そのベー
スが入力電圧（Ｖｔｓ）端子に接続され、そのエミッタ
がエミッタ抵抗７を介してトランジスタ９のコレクタに
接続されている。
また、トランジスタ３のエミッタとトランジスタ９のコ
レクタとの間にはスピードアップ容量８が接続されてい
る。トランジスタ４は、そのベースがリファレンス電圧
（ＶＲＥＦ）端子２に接続され、ソノエミッタがトラン
ジスタ９のコレクタに接続されている。トランジスタ９
は、そのベースが定電流源用電圧（Ｖｃｓ□）端子１０
に接続され、そのエミッタが抵抗１１を介して電源電圧
（Ｖｌ！Ｅ）端子１９に接続されている。
レクタとの間にはスピードアップ容量８が接続されてい
る。トランジスタ４は、そのベースがリファレンス電圧
（ＶＲＥＦ）端子２に接続され、ソノエミッタがトラン
ジスタ９のコレクタに接続されている。トランジスタ９
は、そのベースが定電流源用電圧（Ｖｃｓ□）端子１０
に接続され、そのエミッタが抵抗１１を介して電源電圧
（Ｖｌ！Ｅ）端子１９に接続されている。
一方、エミッタフォロワ回路は、以下に示すように構成
されている。駆動用トランジスタ１５は、そのコレクタ
が電源電圧端子１８に接続され、そのベースがトランジ
スタ３のコレクタに接続されている。プルダウン用トラ
ンジスタ１６はそのコレクタがトランジスタ１５のエミ
ッタに接続され、そのエミッタが電源電圧（ｖｏ）端子
２０に接続されている。配線負荷容量１７はトランジス
タ１５のエミッタ及びトランジスタ１６のコレクタと電
源電圧端子１８との間に接続されている。クランプ用ト
ランジスタ１３はそのコレクタが電源電圧端子１８に接
続され、そのベースがクランプ電圧（ＶＣＬＰ）端子１
２に接続され、そのエミッタがトランジスタ１６のベー
スに接続されている。
されている。駆動用トランジスタ１５は、そのコレクタ
が電源電圧端子１８に接続され、そのベースがトランジ
スタ３のコレクタに接続されている。プルダウン用トラ
ンジスタ１６はそのコレクタがトランジスタ１５のエミ
ッタに接続され、そのエミッタが電源電圧（ｖｏ）端子
２０に接続されている。配線負荷容量１７はトランジス
タ１５のエミッタ及びトランジスタ１６のコレクタと電
源電圧端子１８との間に接続されている。クランプ用ト
ランジスタ１３はそのコレクタが電源電圧端子１８に接
続され、そのベースがクランプ電圧（ＶＣＬＰ）端子１
２に接続され、そのエミッタがトランジスタ１６のベー
スに接続されている。
島抵抗のバイアス抵抗５８はトランジスタ１３のエミッ
タと電源電圧端子２０との間に接続されている。カップ
リング容量１４はトランジスタ１６のベースとトランジ
スタ４のコレクタ（ＯＲ出力）との間に接続されている
。
タと電源電圧端子２０との間に接続されている。カップ
リング容量１４はトランジスタ１６のベースとトランジ
スタ４のコレクタ（ＯＲ出力）との間に接続されている
。
このように構成されたＭＮＴＬ型半導体集積回路装置に
おいては、トランジスタ１５はそのベースにトランジス
タ３のＶ。。レベルのコレクタ出力を入力してオン状態
となり、出力信号はローレベルからハイレベルに変化す
る。一方、トランジスタ１５はそのベースにトランジス
タ３のＧＮＤレベルのコレクタ出力を入力してオフ状態
となる。
おいては、トランジスタ１５はそのベースにトランジス
タ３のＶ。。レベルのコレクタ出力を入力してオン状態
となり、出力信号はローレベルからハイレベルに変化す
る。一方、トランジスタ１５はそのベースにトランジス
タ３のＧＮＤレベルのコレクタ出力を入力してオフ状態
となる。
これにより、配線負荷容量１７の蓄積電荷はトランジス
タ１６を通して放電され、出力信号はハイレベルからロ
ーレベルに変化する。この場合、トランジスタ１６のイ
ンパルス応答を速めるために、トランジスタ１６のベー
ス・エミッタ間電圧ＶＢＥはトランジスタ１３により常
時バイアスされている。そして、ＯＲ出力であるトラン
ジスタ４のコレクタ電位がＶ。。レベルになったとき、
カップリング容量１４を通して電流が流れ、この電流が
トランジスタ１６のベースに流れ込み、トランジスタ１
６のベース電位をもち上げる。このため、トランジスタ
１６は高速で駆動して配線負荷容量１７の蓄積電荷を速
やかに放電する。従って、出力信号の立ち下がり時間を
短縮することができ、出力信号の伝播遅延時間を短縮す
ることができる。
タ１６を通して放電され、出力信号はハイレベルからロ
ーレベルに変化する。この場合、トランジスタ１６のイ
ンパルス応答を速めるために、トランジスタ１６のベー
ス・エミッタ間電圧ＶＢＥはトランジスタ１３により常
時バイアスされている。そして、ＯＲ出力であるトラン
ジスタ４のコレクタ電位がＶ。。レベルになったとき、
カップリング容量１４を通して電流が流れ、この電流が
トランジスタ１６のベースに流れ込み、トランジスタ１
６のベース電位をもち上げる。このため、トランジスタ
１６は高速で駆動して配線負荷容量１７の蓄積電荷を速
やかに放電する。従って、出力信号の立ち下がり時間を
短縮することができ、出力信号の伝播遅延時間を短縮す
ることができる。
第２図は本発明の第２の実施例に係るＭＮＴＬ型半導体
集積回路装置を示す回路図である。本実施例はカップリ
ング容量の接続が第１の実施例と異なるものであるので
、第２図において第１図と同一物には同一符号を付して
その部分の詳細な説明は省略する。
集積回路装置を示す回路図である。本実施例はカップリ
ング容量の接続が第１の実施例と異なるものであるので
、第２図において第１図と同一物には同一符号を付して
その部分の詳細な説明は省略する。
第２図に示すように、カップリング容量１４はトランジ
スタ１６のベースとトランジスタ３のベース（入力電圧
端子１）との間に接続されている。
スタ１６のベースとトランジスタ３のベース（入力電圧
端子１）との間に接続されている。
トランジスタ３のベースはトランジスタ４のコレクタと
同相であるため、第１の実施例と同様にして、出力信号
の立ち下がり時間を短縮することができる。なお、本実
施例においては、容量１４には電流が入力電圧端子１の
入力信号とトランジスタ４のＯＲ出力との間の遅延分だ
け第１の実施例よりも速く通過する。このため、プルダ
ウン用のトランジスタ１６をより一層速く駆動すること
ができるので、第１の実施例よりも更に高速で配線負荷
を駆動することができる。
同相であるため、第１の実施例と同様にして、出力信号
の立ち下がり時間を短縮することができる。なお、本実
施例においては、容量１４には電流が入力電圧端子１の
入力信号とトランジスタ４のＯＲ出力との間の遅延分だ
け第１の実施例よりも速く通過する。このため、プルダ
ウン用のトランジスタ１６をより一層速く駆動すること
ができるので、第１の実施例よりも更に高速で配線負荷
を駆動することができる。
第３図は本実施例回路及び従来例回路の伝播遅延時間ｔ
Ｄｄと配線負荷容量Ｃｔ、との関係をシミュレーション
した結果を示すグラフ図である。なお、第３図において
、第１の実施例回路（図中、実施例１のＭＮＴＬ回路と
記す）はＯで示し、第２の実施例回路（図中、実施例２
のＭＮＴＬ回路と記す）は△で示し、従来例回路（図中
、従来のＭＮＴＬ回路と記す）は×で示す。
Ｄｄと配線負荷容量Ｃｔ、との関係をシミュレーション
した結果を示すグラフ図である。なお、第３図において
、第１の実施例回路（図中、実施例１のＭＮＴＬ回路と
記す）はＯで示し、第２の実施例回路（図中、実施例２
のＭＮＴＬ回路と記す）は△で示し、従来例回路（図中
、従来のＭＮＴＬ回路と記す）は×で示す。
この第３図から明らかなように、第１の実施例回路によ
れば、配線負荷容量ＣＬが約０．１ｐＦ。
れば、配線負荷容量ＣＬが約０．１ｐＦ。
０．３ｐｐ又は０ 、ｅｐｐである場合、夫々出力信号
の伝播遅延時間ｊｐｄを従来例回路に比して８．５％、
２６．４％又は３７．３％短縮することができる。一方
、第２の実施例回路によれば、配線負荷容量ＣＬが約０
．１ｐＦ、 ０．３ｐＦ又は０．６ｐＦである場合、夫
々出力信号の伝播遅延時間ｊｐｄを従来例回路に比して
６４．２％、５５．４％又は５６．７％短縮することが
できる。
の伝播遅延時間ｊｐｄを従来例回路に比して８．５％、
２６．４％又は３７．３％短縮することができる。一方
、第２の実施例回路によれば、配線負荷容量ＣＬが約０
．１ｐＦ、 ０．３ｐＦ又は０．６ｐＦである場合、夫
々出力信号の伝播遅延時間ｊｐｄを従来例回路に比して
６４．２％、５５．４％又は５６．７％短縮することが
できる。
［発明の効果］
以上説明したように本発明によれば、エミ、ツタフォロ
ワ回路の駆動トランジスタにプルダウン用トランジスタ
を接続し、このプルダウン用トランジスタのベースはク
ランプ用トランジスタ及びバイアス抵抗によりバイアス
すると共に、カップリング容量を介してＭＮＴＬ基本ゲ
ート回路の入力電圧端子又はＯＲ出力にカップリングす
るから、ＭＮＴＬ型基本ゲート回路の入力信号又はＯＲ
出力信号に応じて前記プルダウン用トランジスタを高速
に駆動することができる。これにより、配線負荷容量の
蓄積電荷を速やかに放電して出力信号の立ち下がり時間
を短縮することができ、伝播遅延時間を短縮することが
できる。
ワ回路の駆動トランジスタにプルダウン用トランジスタ
を接続し、このプルダウン用トランジスタのベースはク
ランプ用トランジスタ及びバイアス抵抗によりバイアス
すると共に、カップリング容量を介してＭＮＴＬ基本ゲ
ート回路の入力電圧端子又はＯＲ出力にカップリングす
るから、ＭＮＴＬ型基本ゲート回路の入力信号又はＯＲ
出力信号に応じて前記プルダウン用トランジスタを高速
に駆動することができる。これにより、配線負荷容量の
蓄積電荷を速やかに放電して出力信号の立ち下がり時間
を短縮することができ、伝播遅延時間を短縮することが
できる。
第１図は本発明の第１の実施例に係るＭＮＴＬ型半導体
集積回路装置を示す回路図、第２図は本発明の第２の実
施例に係るＭＮＴＬ型半導体集積回路装置を示す回路図
、第３図は本実施例回路及び従来例回路の伝播遅延時間
と配線負荷容量との関係を示すグラフ図、第４図は従来
のＭＮＴＬ型半導体集積回路装置を示す回路図である。 １．４１；入力電圧端子、２，４２；リファレンス電圧
端子、３，４，９，１３，１５．ＩＦ５゜４３．４４，
４９．５２； ）ランジスタ、５，６゜４５．４６；コ
レクタ抵抗、７．４７；エミッタ抵抗、８．４８；スピ
ードアップ容量、１０，５０；定電流源用電圧端子、１
１，５１，５３；抵抗、１２；クランプ電圧端子、１７
．５４；配線負荷容量、１８，１９，２０，５５，５６
，５７；電源電圧端子、５８；バイアス抵抗 １１ スＤ電圧哀感＋ １、抵１九 ８Ｉ スご一ト了・ノア容量 ＩＯｉ 定ｊ幕〕丸潰用零匝娼士 ５８、へ′１７ス爪１陀 １日
集積回路装置を示す回路図、第２図は本発明の第２の実
施例に係るＭＮＴＬ型半導体集積回路装置を示す回路図
、第３図は本実施例回路及び従来例回路の伝播遅延時間
と配線負荷容量との関係を示すグラフ図、第４図は従来
のＭＮＴＬ型半導体集積回路装置を示す回路図である。 １．４１；入力電圧端子、２，４２；リファレンス電圧
端子、３，４，９，１３，１５．ＩＦ５゜４３．４４，
４９．５２； ）ランジスタ、５，６゜４５．４６；コ
レクタ抵抗、７．４７；エミッタ抵抗、８．４８；スピ
ードアップ容量、１０，５０；定電流源用電圧端子、１
１，５１，５３；抵抗、１２；クランプ電圧端子、１７
．５４；配線負荷容量、１８，１９，２０，５５，５６
，５７；電源電圧端子、５８；バイアス抵抗 １１ スＤ電圧哀感＋ １、抵１九 ８Ｉ スご一ト了・ノア容量 ＩＯｉ 定ｊ幕〕丸潰用零匝娼士 ５８、へ′１７ス爪１陀 １日
Claims (1)
- （１）モノリシック基本ゲート回路と配線負荷容量を駆
動するエミッタフォロワ回路とを備えたＭＮＴＬ型半導
体集積回路装置において、前記エミッタフォロワ回路は
配線負荷容量に並列に設けられそのコレクタが高位電源
に接続された駆動トランジスタと、そのコレクタが前記
駆動トランジスタのエミッタに接続されそのエミッタが
低位電源に接続されたプルダウン用トランジスタと、そ
のエミッタが前記プルダウン用トランジスタのベースに
接続されそのコレクタが前記高位電源に接続されそのベ
ースが定電圧電源に接続されたクランプ用トランジスタ
と、このクランプ用トランジスタのエミッタと前記低位
電源との間に接続されたバイアス抵抗と、前記モノリシ
ック基本ゲート回路の入力電源端子又はＯＲ出力のいず
れか一方と前記プルダウン用トランジスタのベースとの
間に接続されたカップリング容量とを有することを特徴
とするＭＮＴＬ型半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173945A JP2861300B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｎｔｌ型半導体集積回路装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2173945A JP2861300B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｎｔｌ型半導体集積回路装置 |
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|---|---|
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| JP2861300B2 JP2861300B2 (ja) | 1999-02-24 |
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Family Applications (1)
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Country Status (4)
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-
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