JPH05243956A - Ｅｃｌ型信号をｃｍｏｓ信号に変換する装置および方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 論理の高低差が小さなＥＣＬ型入力信号を高
低差の大きなＣＭＯＳ出力信号に変換する変換器におい
て、入力信号の低電圧レベルが比較的に高くても、高電
圧レベルが比較的に低くても正常に動作し、また周囲温
度や製造時の処理の変動に影響されにくい変換器を提供
する。 【構成】 この発明の一実施態様では、入力信号を受け
て変換する容量的な結合（１８２，１８３）と、変換さ
れた出力信号を生成する容量的な結合（１８２，１８
３）に結合される変換回路を含む変換器が提供される。
更に、入力信号の高論理への移行に応じて、変換された
信号をバイアス回路（１８５）が急速に移行させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般にマイクロ・エ
レクトロニクス回路の分野に関する。さらに詳しくいえ
ば、この発明はＥＣＬ型信号をＣＭＯＳ信号に変換する
装置および方法に関する。

【０００２】

【従来の技術】集積回路の設計において、設計者は異な
る論理群の回路を同じ集積回路に組み込む必要がしばし
ばある。例えば、ＣＭＯＳ（相補型金属酸化膜半導体）
回路の設計において、ＥＣＬ型（エミッター結合論理）
回路の出力を用いて機能を追加する場合である。

【０００３】論理群は信号の特性が基本的に異なるた
め、２つの論理群回路のインターフェースで変換を行わ
なければならない。この発明は、低スイングと大きなコ
モンモード範囲の特性を持つＥＣＬ型信号の変換に関す
る。

【０００４】ＥＣＬ型信号をＣＭＯＳ信号に変換する従
来の回路は、電流ミラーを用いている。その一例を図１
に示す。従来の回路１０では、ＥＣＬ型信号ＩＮ Ｘと
ＩＮ ＹがそれぞれｐＭＯＳゲート１３、１２に入る。

【０００５】動作中に、入力信号ＩＮ Ｙが低（入力信
号ＩＮ ＸとＩＮ Ｙは相補的なので、ＩＮ Ｘは高）
ならばｐＭＯＳ１２は導通し、ノード１５は高電圧ＶCC
近くまで上がる。するとスイッチｎＭＯＳ１６はオンに
なり、ノード１７は接地すなわち低に下がる。

【０００６】ノード１７は、インバータであるｐＭＯＳ
１８とｎＭＯＳ１９のゲート入力に結合される。従っ
て、変換回路１０の出力信号は高に反転する。フィード
バック回路により、出力信号ＯＵＴは、結合されてイン
バータとなるｐＭＯＳ２２とｎＭＯＳ２３のノード２０
すなわちゲートに結合される。

【０００７】ｐＭＯＳ２２とｎＭＯＳ２３から成るイン
バータの出力すなわちノード２１は、ｐＭＯＳ２４とｎ
ＭＯＳ２５から成る別のインバータの入力に結合され、
その出力はノード１７に結合される。従って、高ＯＵＴ
信号はＭＯＳＦＥＴ対２２、２３によって低に変換さ
れ、更にＭＯＳＦＥＴ対２４、２５によって再び高に変
換される。このようにして、ノード１７は再び高に引き
上げられる。

【０００８】

【発明が解決しようとする課題】従来の回路１０には、
少なくとも３つの問題がある。第１に回路１０の両入力
信号ＩＮ ＸとＩＮ Ｙは、それぞれ２つのｐＭＯＳ１
３、１２のゲートに入る。従って、ＥＣＬ型入力信号Ｉ
Ｎ ＸとＩＮ Ｙのコモンモード範囲はＶCCに近くなる
ので、ＥＣＬ型入力信号ＩＮ ＸとＩＮ Ｙの低レベル
が高過ぎてｐＭＯＳ１２、１３を導通させることができ
ない場合は、回路１０は正しく動作しない。

【０００９】例えばＶCCが５ボルトであれば、ＩＮ Ｘ
とＩＮ Ｙの「低」レベルが、ＶCC電圧レベルより１ボ
ルト低い４ボルト以下でなければ、ｐＭＯＳ１２、１３
は動作しない。従って、ＥＣＬ型信号が高過ぎてｐＭＯ
Ｓ１２、１３が検出できないと、単に無視されてしま
う。

【００１０】第２の問題は、電力消費が大きく、非常に
変わりやすいというＥＣＬ型信号の特異性から起こる。
入力信号ＩＮ ＸとＩＮ Ｙが正しく相補的でなく、ま
たその高レベル信号の電圧レベルが低過ぎると、電力消
費が大きくなり、入力ＭＯＳＦＥＴ１２、１３を同時に
導通させる。

【００１１】この問題を解決するためには別の回路が必
要であり、予め定めた温度範囲で、ＩＮ ＸとＩＮ Ｙ
の高および低電圧レベルをｐＭＯＳ１２、１３のしきい
電圧レベルにマッチさせる必要がある。しかし時間遅れ
があり、回路が大きくなるために、一般に電圧レベルを
うまくマッチさせることができない。

【００１２】第３の問題は、温度や処理が変化すると、
ｐＭＯＳ１２、１３のしきい電圧レベルが変化すること
である。例えば、温度が上がるとＭＯＳＦＥＴのしきい
電圧は下がり「弱い」要素を流れる電流が増える。更
に、ＭＯＳＦＥＴのしきい電圧は処理の強弱によって大
きく変わり、回路１０の動作に直接影響する。

【００１３】従って、ＥＣＬ信号の特徴を持つ少なくと
も１つの入力信号を受け、ＣＭＯＳ信号の特徴を持つ少
なくとも１つの出力信号に変換し、従来の変換器が持つ
上述の問題を実質的に除去する、変換回路と方法に対す
る要求が生じた。更に、ＥＣＬ型信号からＣＭＯＳ信号
へ変換する、２相の出力を持つ変換回路が望まれる。

【００１４】

【課題を解決するための手段】この発明が提供するＥＣ
Ｌ型信号からＣＭＯＳ信号への変換装置および方法は、
従来の回路が持つ欠点および問題を除去し、または軽減
するものである。

【００１５】この発明の一実施態様では、変換器への前
記の入力信号を受ける容量結合と、変換出力信号を生成
する容量結合に結合される変換回路を含む変換器を提供
する。更にバイアス回路があり、入力信号が高に移行す
ると、変換出力信号を急速に移行させる。

【００１６】この発明の重要な技術的な利点は、従来の
変換器に比べ、温度および／または半導体処理が変動し
ても、回路の機能は余り敏感に影響されないということ
である。

【００１７】別の重要な技術的上の利点は、変換される
入力信号が感度よく移行することである。

【００１８】他の技術的な利点は、従来の回路に比べて
回路の電力消費が少なく、比較的に安定していることで
ある。

【００１９】

【実施例】図２および図３は、ＥＣＬ型信号をＣＭＯＳ
信号に変換する回路の望ましい実施態様の詳細図で、回
路３０は全体を示し、この発明により組み立てられたも
のである。図２に示すように、回路３０へのＥＣＬ型入
力信号ＩＮ ＸとＩＮ Ｙは、それぞれ差動入力トラン
ジスタ３２、３４のベース端子に入る。

【００２０】トランジスタ３２、３４のエミッタ端子
は、直列接続のトランジスタ３６、３７に結合される。
ここで、トランジスタ３６のエミッタ端子は、トランジ
スタ３２、３４のエミッタ端子と結合される。トランジ
スタ３６のベースとコレクタを短絡した端子は、トラン
ジスタ３７のエミッタに接続され、トランジスタ３７の
コレクタは、以下に詳細に述べる温度補償抵抗バイアス
回路網に結合される。

【００２１】トランジスタ３２、３４のエミッタは更に
並列のトランジスタ３８、３９のコレクタ端子に結合さ
れ、トランジスタ３８、３９のエミッタは接地される。
トランジスタ３８のベースはトランジスタ３９のベース
に結合され、更にダイオード結合トランジスタ４０のベ
ースとコレクタに結合され、トランジスタ４０のエミッ
タは接地される。

【００２２】差動入力トランジスタ３２、３４のコレク
タ端子は、並列に結合された抵抗器４４、４２にそれぞ
れ結合される。抵抗器４２、４４は更に抵抗器４３と直
列に接続され、抵抗器４３の他方の端子はＶEEに結合さ
れる。トランジスタ４６のコレクタは更に、温度補償抵
抗バイアス回路網を形成する一連の抵抗器４８−５５を
通してＶEEに結合される。

【００２３】トランジスタ４６のエミッタは接地され
る。トランジスタ４６のコレクタはトランジスタ３７の
コレクタに結合され、更にトランジスタ５７のベースに
結合される。トランジスタ５７のエミッタはトランジス
タ４６のベースに結合される。トランジスタ５７のコレ
クタは更に、抵抗器４２−４４に結合される。抵抗器５
５は更に、トランジスタ３７のベース端子とコレクタ端
子との間に結合される。

【００２４】トランジスタ４６のベースは更に、トラン
ジスタ４０のコレクタとベースに結合される。トランジ
スタ４６のベースはまた、トランジスタ５９のベースに
結合され、トランジスタ５９のエミッタは抵抗器６２、
６３に結合され、これらの抵抗器は直列接続で接地され
る。トランジスタ５９は更に、ｐＭＯＳ６５、６６に結
合される。ここで、ｐＭＯＳ６６のドレンとゲートはト
ランジスタ５９のコレクタに接続され、ｐＭＯＳ６５の
ドレンとゲートはｐＭＯＳ６６のソースに結合される。
ｐＭＯＳ６５のソースはＶEEに結合される。

【００２５】上に説明した回路要素と接続はバイアス回
路網を形成し、変換器３０の変換部分に必要な適当な電
流および電圧のバイアスを行う。詳細は以下に述べる。

【００２６】電流源は、ＶEEと中間出力ノードＶＯＵＴ
Ａの間に並列に結合された４つのｐＭＯＳ６８−７１
から形成される。ｐＭＯＳ７１のゲートは第２中間出力
ＶＯＵＴ Ｂに結合される。ｐＭＯＳ６８−７０のゲー
トはｐＭＯＳ６５のゲートとドレンに接続される。

【００２７】図３において、トランジスタ３４のコレク
タはトランジスタ７５のベースに結合され、トランジス
タ７５のコレクタはＶEEに結合される。トランジスタ７
５のエミッタは３つのトランジスタ７６−７８のコレク
タに結合され、トランジスタ７６−７８のベース、エミ
ッタ、コレクタはそれぞれ互いに接続されている。トラ
ンジスタ７５のエミッタは更に、ｐＭＯＳ７９のソース
に結合され、ｐＭＯＳ７９のドレンは接地される。ｐＭ
ＯＳ７９のゲートには、中間出力ＶＯＵＴ Ａが入る。

【００２８】同様に、トランジスタ３２のコレクタはト
ランジスタ８２のベースに結合され、トランジスタ８２
のコレクタはＶEEに結合され、トランジスタ８２のエミ
ッタはｐＭＯＳ８４のソースに結合される。ｐＭＯＳ８
４のドレンは接地される。更に、トランジスタ８２のエ
ミッタは３つの並列に結合されたトランジスタ８６−８
８のコレクタ端子に結合され、トランジスタ８６−８８
のエミッタは共にトランジスタ７６−７８のエミッタに
結合される。更に、トランジスタ８６−８８のコレクタ
とベースは共に結合される。

【００２９】ｐＭＯＳ９０のソースはＶEEに結合され、
そのゲートはｐＭＯＳ６８−７０のゲートに結合され
る。ｐＭＯＳ９０のドレンは更に、ダイオード結合トラ
ンジスタ９２のコレクタとベースに結合され、トランジ
スタ９２のエミッタはトランジスタ７６−７８と８６−
８８のエミッタに結合される。トランジスタ７６−７８
とトランジスタ８６−８８のベース端子は、トランジス
タ９２のベースとコレクタで形成する共通点に結合され
る。

【００３０】トランジスタ７６−７８と８６−８８のエ
ミッタは更に、マルチエミッタ・トランジスタ９４のコ
レクタに結合される。トランジスタ９４の第１エミッタ
はｎＭＯＳ９６のソースに結合され、ｎＭＯＳ９６のド
レンはｐＭＯＳ７９のゲートと中間出力ＶＯＵＴ Ａに
結合される。トランジスタ９４の第２エミッタは、トラ
ンジスタ９８のベースに結合され、トランジスタ９８の
コレクタはｎＭＯＳ９６のソースに結合される。

【００３１】トランジスタ９８のエミッタは接地され
る。ｎＭＯＳ９６のゲートは基準電圧レベルＶTTに結合
される。この発明の望ましい実施態様では、基準電圧レ
ベルＶTTは３ボルトに設定される。ｐＭＯＳ１００（図
２）はＶEEと中間出力ノードＶＯＵＴ Ａの間に結合さ
れ、そのゲートは中間出力ＶＯＵＴ Ｂのラッチされた
出力ＶＯＵＴ ＢＢに結合される。

【００３２】トランジスタ９４の第２エミッタは更に、
ｎＭＯＳ１０１のドレンに結合され、ｎＭＯＳ１０１の
ソースは接地され、ｎＭＯＳ１０１のゲートはｎＭＯＳ
１０２のゲートに結合される。ｎＭＯＳ１０２のゲート
はそのドレンに短絡され、ｎＭＯＳ１０２のソースは接
地される。ＶEEとｎＭＯＳ１０２のドレンとの間には、
直列に接続されたｐＭＯＳ１０４と１０６が結合され
る。

【００３３】トランジスタ１０４のゲートはｐＭＯＳ６
５、６８−７０、９０のゲートに結合される。ｐＭＯＳ
１０６のゲートはｐＭＯＳ６６のゲートとｐＭＯＳ１０
８のゲートに結合される。ｐＭＯＳ１０８のソースはｐ
ＭＯＳ１１０と１１２のドレンに結合され、ｐＭＯＳ１
１０と１１２のゲートは共に接続されてｐＭＯＳ６５、
６８−７０、９０のゲートに結合される。

【００３４】ｐＭＯＳ１１０と１１２のソースはＶEEに
結合される。ｐＭＯＳ１０８のドレンはマルチエミッタ
・トランジスタ９４のベースと、トランジスタ１１４の
コレクタおよびベースの端子に結合される。トランジス
タ１１４のエミッタはトランジスタ１１６のベースに結
合され、そのベースはコレクタと短絡される。トランジ
スタ１１６のエミッタは接地される。

【００３５】トランジスタ７６−７８と８６−８８のエ
ミッタ端子は更に、別のマルチエミッタ・トランジスタ
１２０のコレクタに結合され、トランジスタ１２０のベ
ースはトランジスタ１１４とマルチエミッタ・トランジ
スタ９４のベースに結合される。トランジスタ１２０の
第１エミッタは、ｎＭＯＳ１２２のソースに結合され、
またトランジスタ１２４のコレクタにも結合される。

【００３６】ｎＭＯＳ１２２のドレンは中間出力ＶＯＵ
Ｔ Ｂに結合されるるｎＭＯＳ１２２のゲートはＶTTに
結合される。トランジスタ１２４のエミッタは接地さ
れ、トランジスタ１２４のベースはトランジスタ１２０
の第２エミッタと、更にｎＭＯＳ１２６のドレンに結合
され、ｎＭＯＳ１２６のソースは接地される。

【００３７】ｎＭＯＳ１２６はバイアス回路に結合され
る。ｎＭＯＳ１２６のゲートはｐＭＯＳ１０６とｎＭＯ
Ｓ１０２のドレンに結合され、更にｐＭＯＳ１２８と１
３０のドレンにも結合される。ｐＭＯＳ１２８と１３０
のソースは共に他のｐＭＯＳ１３１のドレンと結合さ
れ、ｐＭＯＳ１３１のソースはＶEEに結合される。ｐＭ
ＯＳ１３１のゲートはそのドレンに短絡される。ｐＭＯ
Ｓ１２８のゲートには第２中間出力ＶＯＵＴ Ｂが入る
ように結合され、ｐＭＯＳ１３０のゲートは第１中間出
力ＶＯＵＴ Ａが入るように結合される。

【００３８】３つのｐＭＯＳ１３４−１４６は別の電流
源として機能し、ＶEEと第２中間出力ノードＶＯＵＴ
Ｂの間に並列に結合される。ｐＭＯＳ１３４−１３６の
ゲートはｐＭＯＳ６５、６８−７０、９０のゲートに結
合される。ｐＭＯＳ１３７のソースは更にｐＭＯＳ１３
４−１３６のソースに結合され、ｐＭＯＳ１３７のドレ
ンはｐＭＯＳ８４のゲートに結合される。ｐＭＯＳ１３
７のゲートは更に中間出力ノードＶＯＵＴ Ａに結合さ
れる。

【００３９】次に図４において、ｐＭＯＳ１３９のドレ
ンは更にｐＭＯＳ１３７のドレンとｐＭＯＳ８４のゲー
トに結合される。ｐＭＯＳ１３９のソースはＶEEに結合
され、そのゲートは中間出力ＶＯＵＴ Ａのラッチされ
た出力ＶＯＵＴ ＡＡに結合され、更にｐＭＯＳ１４０
と１４１の相互接続されたドレンに結合される。ｐＭＯ
Ｓ１４０のゲートはＶＯＵＴ ＡとｎＭＯＳ１４２のゲ
ートに結合され、ｐＭＯＳ１４１のゲートはＶＯＵＴ
ＢＢとｎＭＯＳ１４３のゲートに結合される。

【００４０】ｐＭＯＳ１４０と１４１のソースはＶEEに
結合される。ｎＭＯＳ１４２と１４３は直列に結合さ
れ、ｎＭＯＳ１４２のドレンはｐＭＯＳ１４０と１４１
のドレンに結合され、ｎＭＯＳ１４２のソースはｎＭＯ
Ｓ１４３のドレンに結合され、ｎＭＯＳ１４３のソース
は接地される。ＭＯＳＦＥＴ１４０−１４３は２入力Ｎ
ＡＮＤゲートを形成し、ＶＯＵＴ ＡＡが出力される。

【００４１】第２ ２入力ＮＡＮＤゲートも、ＭＯＳＦ
ＥＴ１４５−１４８で形成される。ＭＯＳＦＥＴ１４０
−１４３で形成されるＮＡＮＤゲートの出力は、ｐＭＯ
Ｓ１４５とｎＭＯＳ１４８のゲートに結合される。中間
出力ＶＯＵＴ Ｂが、更にｐＭＯＳ１４６とｎＭＯＳ１
４７のゲートに結合される。ｐＭＯＳ１４５と１４６の
ドレンは共に接続され、更にｎＭＯＳ１４７のドレンに
結合される。

【００４２】ｎＭＯＳ１４７のソースはｎＭＯＳ１４８
のドレンに結合され、ｎＭＯＳ１４８のソースは接地さ
れる。ラッチされた出力ＶＯＵＴ ＢＢがｐＭＯＳ１４
５−１４７のドレンから出る。上に述べたＮＡＮＤゲー
トはＳＲラッチを形成し、中間出力信号ＶＯＵＴ Ａと
ＶＯＵＴ Ｂをラッチし、ラッチされた出力信号ＶＯＵ
Ｔ ＡＡとＶＯＵＴ ＢＢをそれぞれ出す。

【００４３】第３ ２入力ＮＡＮＤゲートは更にＭＯＳ
ＦＥＴ１５０−１５３によって形成され、ｐＭＯＳ１５
０と１５１は、ＶEEと直列に接続されｎＭＯＳ１５２と
１５３との間に、並列に接続される。ｐＭＯＳ１５０と
１５３のゲートは信号ＶＯＵＴ ＡＡに結合され、ｐＭ
ＯＳ１５１とｎＭＯＳ１５２のゲートは信号ＶＯＵＴ Ｂ
に結合される。ＮＡＮＤゲートの出力は変換されたＣＭ
ＯＳ信号出力ＯＵＴ Ｘである。

【００４４】第４ＮＡＮＤゲートがＭＯＳＦＥＴ１５５
−１５８によって形成される。ｐＭＯＳ１５５と１５６
は、ＶEEと直列に結合されたｎＭＯＳ１５７と１５８と
の間に、並列に結合される。ＰＭＯＳ１５５とｎＭＯＳ
１５８のゲートは信号ＶＯＵＴ ＢＢに結合され、ｐＭ
ＯＳ１５６とｎＭＯＳ１５７のゲートは信号ＶＯＵＴ Ａ
に結合される。このＮＡＮＤゲートの出力は変換された
ＣＭＯＳ信号出力ＯＵＴ Ｙである。

【００４５】最後に、基準電圧フィルタ用容量１６４
が、ノード１８０と接地の間に並列に接続されたｐＭＯ
Ｓ装置１６５−１７０によって形成される。ノード１８
０は、図２において、抵抗器４３と抵抗器４４と４２の
間に示されている。

【００４６】図５において、この発明の望ましい実施態
様を簡単な回路１８０で示す。ＥＣＬ型入力信号ＩＮ
ＸとＩＮ Ｙがそれぞれ、回路１８０の変換部分１８５
に結合されたコンデンサ１８２と１８３に入る。コンデ
ンサ１８２はマルチエミッタ・トランジスタ１８７の１
エミッタ端子とｎＭＯＳ１８８のドレンに結合され、ｎ
ＭＯＳ１８８のソースは接地される。ｎＭＯＳ１８８の
ゲートはｎＭＯＳ１８９のドレンに結合され、そのドレ
ンはゲートに短絡される。ｎＭＯＳ１８９のソースは接
地される。

【００４７】マルチエミッタ・トランジスタ１８７のベ
ースは別のマルチエミッタ・トランジスタ１９０のベー
スに結合され、トランジスタ１９０の１エミッタはｎＭ
ＯＳ１９１を通して接地される。ｎＭＯＳ１９１のゲー
トはｎＭＯＳ１８８のゲートに結合される。マルチエミ
ッタ・トランジスタ１８７のコレクタはＶTTに結合され
る。ＶTTは基準電圧レベルで３ボルトでよい。

【００４８】マルチエミッタ・トランジスタ１８７と１
９０のベースは２つの直列のダイオード結合トランジス
タ１９２と１９２を通して接地される。マルチエミッタ
・トランジスタ１９０のコレクタは基準電圧ＶTTに結合
される。トランジスタ１８７の他のエミッタはｎＭＯＳ
１９６のソースに結合され、ｎＭＯＳ１９６のゲートは
ＶTTに結合される。

【００４９】ｎＭＯＳ１９６のソースは更に、トランジ
スタ１９７のコレクタに結合され、トランジスタ１９７
のエミッタは接地される。トランジスタ１９７のベース
はマルチエミッタ・トランジスタ１８７の１つのエミッ
タとｎＭＯＳ１８８のドレンに結合され、共にコンデン
サ１８２に結合される。ｎＭＯＳ１９６のドレンは出力
ＶＯＵＴ Ａに結合される。

【００５０】入力のＥＣＬ型信号ＩＮ Ｙの変換回路で
は、ｎＭＯＳ１９８のゲートは基準電圧レベルＶTTに結
合される。ｎＭＯＳ１９８のソースはマルチエミッタ・
トランジスタ１９０の第２エミッタと、トランジスタ１
９９のコレクタに結合される。トランジスタ１９９のベ
ースはｎＭＯＳ１９１のドレンに結合され、更に信号Ｉ
Ｎ Ｙが入るコンデンサ１８３に結合される。トランジ
スタ１９９のエミッタは接地される。

【００５１】変換回路１８０のバイアスは、電流源２０
２と２０３で部分的に与えられ、電流源はそれぞれｎＭ
ＯＳ１８９のゲート−ドレンと、ダイオード結合トラン
ジスタ１９２と１９２に結合される。第３電流源２０６
がＶEEとｐＭＯＳ２０８のドレンとの間に結合され、信
号ＶＯＵＴ Ａを出す。ｐＭＯＳ２０８のゲートには信
号ＶＯＵＴ Ｂが入り、そのソースはＶEEに結合され
る。ＥＣＬ型信号ＩＮ Ｙを変換する同等の回路は、ＶEE
と信号ＶＯＵＴ Ｂと電流源２０９を含む。電流源２０
９は、ｎＭＯＳ１９８のドレンとの間に結合される。

【００５２】ｎＭＯＳ１９８のドレンは更にｐＭＯＳ２
１１のドレンに結合され、ｐＭＯＳ２１１のゲートには
信号ＶＯＴ Ａが入る。ｐＭＯＳ２１１のソースはＶEE
に結合される。ＶＯＵＴ ＢにはｐＭＯＳ２２１のドレ
ンも結合される。ｐＭＯＳ２２１のゲートには信号ＶＯ
ＵＴ ＡＡが入り、そのソースはＶEEに結合される。同
様に、ｐＭＯＳ２２０がＶEEとＶＯＵＴ Ａの間に結合
され、そのゲートにはＶＯＵＴ ＢＢが入る。

【００５３】ｎＭＯＳ１８８、１８９、１９１のゲート
と電流源２０２によって形成される共通ノードは、更に
別のバイアス回路２２４に結合される。バイアス回路は
３つのｐＭＯＳ２２５−２２７を含み、ｐＭＯＳ２２５
はＶEEとｐＭＯＳ２２６、２２７のソースの間に結合さ
れ、そのゲートとドレンとは接続される。ｐＭＯＳ２２
６と２２７のドレンは共に結合され、更にｎＭＯＳ１８
８、１８９、１９１のゲートによって形成される共通ノ
ードに結合される。ｐＭＯＳ２２６と２２７のゲートに
は信号ＶＯＵＴ ＢとＶＯＴ Ａがそれぞれ入る。

【００５４】図５は、この発明の望ましい実施態様３０
の動作を簡明に示す。図５では変換器３０を簡略回路１
８０と表示しているが、これは、中間出力信号ＶＯＵＴ
ＡとＶＯＵＴ Ｂが通常高になるようにバイアスされ
る。バイアスを行うバイアス回路は、各電流源２０２、
２０３、２０６、２０９、とトランジスタ１８７、１９
０、１９２、１９３と、ｎＭＯＳ１８８、１８９、１９
１を含むバイアス回路網１８５を備えている。

【００５５】更に詳しくいうと、出力ＶＯＵＴ Ａまた
はＶＯＵＴ Ｂで高から低への移行を急速に行うため
に、小さなバイアス電流、例えば約５０μＡをトランジ
スタ１９７と１９９に流す。トランジスタ１９７と１９
９を流れるバイアス電流は、トランジスタ１９２と１９
３に、望ましくは２５μＡの電流を流すことによって得
られる。

【００５６】トランジスタ１９２と１９３のベース・エ
ミッタ間電圧の約２Ｖ ＢＥの電圧レベルは、トランジ
スタ１９２のコレクタおよびマルチエミッタ・トランジ
スタ１８７と１９０のベース端子に共通なノードに現れ
る。トランジスタ１９９と１９７を流れる電流量は、ト
ランジスタ１８７と１９０に対するトランジスタ１９２
の面積比およびトランジスタ１９７と１９９に対するト
ランジスタ１９３の面積比を変えることによって変更で
きる。このようなバイアス技術は、トランジスタ回路の
分野では知られている。

【００５７】ｎＭＯＳ１８９を基準に使って、別のバイ
アスがｎＭＯＳ１８８と１９１とによって与えられる。
ｎＭＯＳ１８８−１９１はマルチエミッタ・トランジス
タ１８７と１９０のベース−エミッタ接合を安定させ
る。これは、低から高への移行が起こった後で、出力Ｖ
ＯＵＴ ＡまたはＶＯＵＴ Ｂに現れる余分な電流を接
地に落とすことによって行われる。

【００５８】回路２２４により、中間出力ＶＯＵＴ Ａ
またはＶＯＵＴ Ｂが能動状態高または低のときｎＭＯ
Ｓ１８８、１８９、１９１はパワーアップする。更にｎ
ＭＯＳ１９６と１９８により、ＶＯＵＴ ＡとＶＯＵＴ
Ｂが高から低への移行から高論理レベルに戻ったとき
に、トランジスタ１９７と１９９のコレクタ端子に電流
サージやミラー容量結合が起こらない。

【００５９】回路の動作として、入力信号ＩＮ Ｙが高
になり、コンデンサ１８３を充電した場合を考える。コ
ンデンサ１８３は図３のｐＭＯＳ１３３の代わりであ
る。容量結合により、電流がトランジスタ１９９のベー
スに流れ、トランジスタ１９９を流れる電流の大きさが
数オーダー、例えば５０μＡから約５ｍＡへ、増加す
る。

【００６０】トランジスタ１９９が導通するとｎＭＯＳ
１９８が導通する。ｎＭＯＳ１９８のゲートは、望まし
くは３ボルトの基準電圧レベルＶTTに結合されている。
このため中間出力信号ＶＯＵＴ Ｂがクランプ電圧レベ
ルまで下がる。上に述べたように、バイアス回路がある
ため、出力信号ＶＯＵＴ Ｂの高から低への移行が急速
に起こる。

【００６１】マルチエミッタ・トランジスタ１９０は、
ＶＯＵＴ Ｂの電圧レベルを、この発明の望ましい実施
態様では約０．６ボルトにクランプする。ＶＯＵＴ Ｂ
が低になると、ｐＭＯＳ２０８か導通し、他の中間出力
信号ＶＯＵＴ ＡをＶEEの電圧レベルにする。ＶEEは望
ましい実施態様では、高すなわち５ボルトである。

【００６２】このようにして、中間出力信号ＶＯＵＴ
ＡとＶＯＵＴ Ｂは２相の出力になる。回路１８０は対
称的なので、一方の回路に入力が入ったときの動作は、
他方の同等の回路に入力が入ったときと全く同様であ
る。

【００６３】ここで信号ＶＯＵＴ ＡＡとＶＯＵＴ Ｂ
Ｂは、それぞれ出力信号ＶＯＵＴ ＡとＶＯＵＴ Ｂがラ
ッチされた信号と仮定する。ＶＯＵＴ Ｂが低へ移行す
るとｐＭＯＳ２０８が導通し、ＶＯＵＴ Ａを高にす
る。同様に、ＶＯＵＴ ＢＢはｐＭＯＳ２２０を導通さ
せ、ＶＯＵＴ Ａを高にする。ＥＣＬ型入力信号ＩＮ Ｙ
が高から低に移行すると、図２から図４に示す回路によ
り、ＶＯＵＴ Ｂは高電圧レベルに戻る。詳細は以下に
説明する。

【００６４】図２から図４に戻り、変換器３０の動作を
更に詳しく説明する。動作として、ＥＣＬ型入力信号Ｉ
Ｎ ＸとＩＮ Ｙのコモンモード範囲はＶCCすなわち接
地に近い。従って、トランジスタ３２と３４の差動対を
用いて、信号ＩＮ ＸとＩＮ Ｙを差動信号に変換し、制
御されたエッジ速度を持つ制御されたスイングにする。

【００６５】バイアスを行うには、多くの回路部品が必
要である。基準電流発生回路は抵抗器４８−５５を含
み、トランジスタ３６−４０、４６、５７−５９はｐＭ
ＯＳ６５と６６に基準電流を供給するのに用いる。この
基準電流は電流源ミラー２０６によってミラーされ、増
幅される。ミラー２０６、２０９は、出力ＶＯＵＴ Ａ
に対してはｐＭＯＳ６８−７０で、また出力ＶＯＵＴ
Ｂに対してはｐＭＯＳ１３４−１３６で構成される。

【００６６】図に示すように、図５の要素機能と図２か
ら図４の望ましい応用例とは同じ番号を用いている。例
えば、図５の電流源２０６は、図２ではｐＭＯＳ６８−
７０で示されている。同様に、電流源２０２は、ｐＭＯ
Ｓ１０４および１０６で、電流源２０３はｐＭＯＳ１０
８−１１２で、電流源２０９はｐＭＯＳ１３４−１３６
で示されている。

【００６７】入力信号ＩＮ Ｙが下がり、トランジスタ
３４のコレクタ電圧が上げると仮定する。電圧が上がる
と、トランジスタ７５のベースが上がり（図３）、従っ
てトランジスタ７５のエミッタも上がる。トランジスタ
７５のエミッタ電圧が上げると、容量的に結合されたｐ
ＭＯＳ１３３が充電され、トランジスタ１２４のベース
に電流が流れ、電流がコレクタからエミッタへ流れる。

【００６８】するとｎＭＯＳ１２２が導通し、中間出力
信号ＶＯＵＴ Ｂの電圧は予め定めたクランプ電圧レベ
ルに下がる。望ましい実施態様ではクランプレベルは約
０．６ボルトで、上に述べたように、トランジスタ９
４、１１４、１１６、１２０およびｎＭＯＳ１０１、１
０２、１２６から成るバイアス回路網で作られる。

【００６９】中間出力信号ＶＯＵＴ Ｂが０．６ボルト
の電圧レベルすなわち低論理レベルになると、ｐＭＯＳ
７１が導通し、ＶＯＵＴ Ａの電圧レベルは約５ボルト
すなわち高論理レベルになる。ＶＯＵＴ Ｂが低論理レ
ベルになると、またｐＭＯＳ１４６が導通し、ＶＯＵＴ
ＢＢは高になる。同様に、ＶＯＵＴ ＡとＶＯＵＴ Ｂ
Ｂが高論理レベルになると、ＶＯＵＴ ＡＡは低論理レ
ベルになる。

【００７０】ＶＯＵＴ Ａ、ＶＯＵＴ Ｂ、ＶＯＵＴ
ＡＡ、ＶＯＵＴ ＢＢの論理レベルがこのような組み合
せ（高、低、低、高）になると、ｎＭＯＳ１５７と１６
８は低論理レベルをＯＵＴ Ｙに通し、ｐＭＯＳ１５０
と１５１は高論理レベルをＯＵＴ Ｘに通す。

【００７１】入力ＩＮ Ｙが低になり、更に低から高に
移行するとそれに対応して、別のバイアスにより、出力
ＯＵＴ Ｙは低から高に急速に移行する。例えば、ＩＮ
Ｙが上昇し、トランジスタ７５のベースの電圧レベル
も下がると、ゲートコンデンサ１３３に結合されるトラ
ンジスタ７５のエミッタの電圧レベルも下がることが望
ましい。

【００７２】この望ましい実施態様では、トランジスタ
７５のエミッタの電圧レベルはトランジスタ７６−７８
によって下がり（トランジスタ８６−８８はトランジス
タ８２のエミッタを下げる）、ｐＭＯＳ９０とトランジ
スタ９２を通る電流は、ミラーし増幅する。ｐＭＯＳ９
０とトランジスタ９２を流れる電流は、ｐＭＯＳ６５と
６６を含む基準電流発生回路によって設定される。

【００７３】入力信号ＩＮ ＸとＩＮ Ｙのノイズを除
くため、抵抗器４３とゲートコンデンサすなわちｐＭＯ
Ｓ１６５−１７０から成るＲＣフィルタでフィルタリン
グが行われる。この発明のこの望ましい実施態様では、
第２ＲＣフィルタ（図示せず）をトランジスタ３８、３
９のベースとトランジスタ４０のコレクタとベースに共
通なノードに設置して、信号移行の誤動作を防ぐ。

【００７４】この発明について詳細に述べてきたが、こ
の発明の考え方および範囲を逸脱することなく、各種の
変更、代替、改造が可能であり、これについては特許請
求の範囲で定義する。

【００７５】以上の説明に関して更に以下の項を開示す
る。 （１） 小さな論理移行を行う少なくとも１つの入力信
号を、実質的により大きな、より明確な論理移行を行う
少なくとも１つの出力信号に変換する変換器において、
前記の入力信号を受ける容量的な結合、前記の容量的な
結合に結合されて、前記の入力信号の実質的に小さな論
理移行に応じて、実質的により大きな移行を行う前記の
出力信号を生成する変換回路、前記の容量的な結合と前
記の変換回路に結合され、前記の入力信号の対応する論
理移行に応じて前記の出力ノードに急速な論理移行を行
わせるバイアス回路、を含む変換器。

【００７６】（２） 前記の容量的な結合は、第１端子
が前記の入力信号を受け、第２端子が前記の変換回路に
結合されるコンデンサを含む、第１項に記載の変換器。

【００７７】（３） 前記のコンデンサはドレン、ソー
ス、ゲートを持つＭＯＳＦＥＴを含み、前記のドレンは
そのソースに短絡され、更に前記のＭＯＳＦＥＴのバル
クに結合され、前記のＭＯＳＦＥＴの前記のゲートは前
記の変換回路に結合される、第２項に記載の変換器。

【００７８】（４） 前記のＭＯＳＦＥＴはｐチャンネ
ルＭＯＳＦＥＴである、第３項に記載の変換器。

【００７９】（５） 前記の変換回路は、入力が前記の
容量的な結合に結合され、出力が前記のバイアス回路に
結合される、スイッチングおよび増幅回路を含む、第１
項に記載の変換器。

【００８０】（６） 前記のスイッチングおよび増幅回
路は第１トランジスタを含み、そのベースは前記の容量
的な結合および前記のバイアス回路に結合され、エミッ
タは接地され、コレクタは前記の出力信号を出す、第５
項に記載の変換器。

【００８１】（７） 前記のバイアス回路は、第１電流
を生成する電流源、前記の電流源および前記の変換回路
に結合され、前記の電流源から前記の第１電流を受け
て、第２電流を前記のスイッチングおよび増幅回路に生
成し供給する、第１電流ミラー、を含む、第６項に記載
の変換器。

【００８２】（８） 前記のバイアス回路は、前記の第
１トランジスタの前記のコレクタに結合されて前記のコ
レクタの電圧レベルを制限する、電圧クランプ回路を含
む、第６項に記載の変換器。

【００８３】（９） 前記の第１トランジスタのミラー
結合を制限する、前記の第１トランジスタの前記のコレ
クタに結合されたｎチャンネルＭＯＳＦＥＴを更に含
む、第８項に記載の変換器。

【００８４】（１０） 前記の第１電流ミラーが、前記
の電流源に結合され、前記の第１電流を受ける、ダイオ
ード結合トランジスタ、少なくとも２つのエミッタと１
つのベースを持ち、前記のベースは前記のダイオード結
合トランジスタに結合され、前記のエミッタの１つは前
記の第１トランジスタの前記のコレクタに結合され、前
記の他のエミッタの１つは前記の第１トランジスタの前
記のベースに結合される、マルチエミッタ・トランジス
タ、を含む、第７項に記載の変換器。

【００８５】（１１） 前記のバイアス回路が、前記の
容量的な結合に結合されて基準電流を発生する基準電流
発生回路、前記の基準電流発生回路に結合され、前記の
基準電流をミラーし増幅して、前記の増幅電流を前記の
マルチエミッタ・トランジスタの前記のコレクタに供給
する、第２電流ミラー、を更に含む、第８項に記載の変
換器。

【００８６】（１２） より小さな論理移行を行う前記
の入力信号を受ける入力ノード、ベースとエミッタを持
ち、前記のベースは前記の入力ノードに結合されて前記
の入力信号を受け、前記のエミッタは前記の容量的な結
合と前記の第２電流ミラーに結合され、前記の第２電流
ミラーは前記の第２トランジスタから前記の増幅電流を
引き出す、第２トランジスタ、を更に含む、第９項に記
載の変換器。

【００８７】（１３） 前記の基準電流発生回路が、前
記の基準電流を生成する少なくとも１つの抵抗要素、前
記の抵抗要素に結合されて前記の基準電流を再生成する
第３電流ミラー、を含む、第９項に記載の変換器。

【００８８】（１４） 前記の容量的な結合は前記の入
力信号の高論理への移行に応じて電荷を貯え、前記の変
換器は更に前記の容量的な結合に結合され、かつ前記の
入力信号の高論理への移行に応じて前記の貯えた電荷を
放出する回復回路を含む、第１項に記載の変換器。

【００８９】（１５） 前記の変換回路に結合され、前
記の生成された出力信号をラッチするラッチング回路を
含む、第１項に記載の変換器。

【００９０】（１６） 前記の入力信号はＥＣＬ型信号
を生成する回路によって生成し、前記の出力信号はＣＭ
ＯＳ回路に入るようにした、第１項に記載の変換器。

【００９１】（１７） ２つの差動ＥＣＬ型入力信号を
２つの差動ＣＭＯＳ出力信号に変換する変換器におい
て、前記の差動ＥＣＬ型入力信号を受けて差動信号を生
成する差動対、前記の差動対に結合され、それぞれが前
記の生成された差動信号の１つを受ける２つの容量的な
結合、前記の両容量的な結合に結合され、より小さな論
理移行を行う前記の差動ＥＣＬ型入力信号に応じて、実
質的により大きな、より明確な論理移行を行う２つの差
動ＣＭＯＳ出力信号を生成する、変換回路、前記の容量
的な結合および前記の変換回路に結合され、前記の差動
ＥＣＬ型入力信号の対応する論理移行に応じて、前記の
差動ＣＭＯＳ出力信号に急速な論理移行を行わせる、バ
イアス回路、を含む、前記の変換器。

【００９２】（１８） 少なくとも１つのＥＣＬ型信号
を生成する回路とＣＭＯＳ回路をインターフェースし、
前記のＥＣＬ型信号は前記のＣＭＯＳ回路に入るように
した方法において、前記のＥＣＬ型信号を受け、前記の
ＥＣＬ型信号の論理移行に応じて前記のＥＣＬ型信号を
容量的に貯え、前記の容量的な貯えを検知し、ＣＭＯＳ
回路で生成されたものと同様な対応する論理移行を行う
出力信号を生成し、前記の検出および生成ステップが実
質的に自発的に実施されるようにバイアスする、ステッ
プを含む方法。

【００９３】（１９） この発明の一実施態様では、入
力信号を受けて変換する容量的な結合８２、１８３と、
変換された出力信号を生成する容量的な結合１８２、１
８３に結合される変換回路を含む変換器３０か提供され
る。更に、入力信号の高論理への移行に応じて、変換さ
れた信号をバイアス回路て１８５が急速に移行させる。

【図面の簡単な説明】

この発明の理解を助けるために、次の図を参照された
い。

【図１】電流ミラー方式を用いた従来の変換回路の図。

【図２】この発明の望ましい実施態様に従って構成され
た、低スイングＥＣＬ型信号をＣＭＯＳ信号に変換する
回路の望ましい実施態様の詳細図。

【図３】この発明の望ましい実施態様に従って構成され
た、低スイングＥＣＬ型信号をＣＭＯＳ信号に変換する
回路の望ましい実施態様の詳細図。

【図４】この発明の望ましい実施態様に従って構成され
た、低スイングＥＣＬ型信号をＣＭＯＳ信号に変換する
回路の望ましい実施態様の詳細図。

【図５】この発明の動作を示す略図。

【符号の説明】

１０ 従来の変換回路 １２，１３，１８，２２ ｐＭＯＳ １５，１７，２０，２１，２４ ノード １６，１９，２３，２５ ｎＭＯＳ ３０ 新しい変換回路 ３２，３４ 差動入力トランジスタ ３６，３７，３８，３９，４６，５７，５９ トランジ
スタ ４０ ダイオード結合トランジスタ ４２，４３，４４，４８−５５，６２，６３ 抵抗器 ６５，６６，６８−７１ ｐＭＯＳ ７５，７６−７８，８６−８８ トランジスタ ７９，８４，９０ ｐＭＯＳ ８２，９８，１１４，１１６，１２４ トランジスタ ９２ ダイオード結合トランジスタ ９４，１２０ マルチエミッタ・トランジスタ ９６，１０１，１０２，１２２，１２６ ｎＭＯＳ １００，１０４，１０６，１０８，１１０，１１２，１
２８，１３０，１３１，１３３，１３４−１３６，１３
７ ｐＭＯＳ １３９，１４０，１４１，１４５，１４６，１５０，１
５１，１５６，１５６ｐＭＯＳ １４２，１４３，１４７，１４８，１５２，１５３，１
５７，１５８ ｎＭＯＳ １６４ フィルタ用容量 １６５−１７０ ｐＭＯＳ １８０ ノード １８０ 簡略化した変換回路 １８５，２２４ バイアス回路 １８７，１９０ マルチエミッタ・トランジスタ １８８，１８９，１９１，１９６ ｎＭＯＳ １９７，１９９ トランジスタ ２０８，２１１，２２０，２２１，２２５−２２７ ｐ
ＭＯＳ ２０９ 電流源

Claims (2)

【特許請求の範囲】
1. 【請求項１】 小さな論理移行を行う少なくとも１つの
   入力信号を、実質的により大きな、より明確な論理移行
   を行う少なくとも１つの出力信号に変換する変換器にお
   いて、 前記の入力信号を受ける容量的な結合、 前記の容量的な結合に結合されて、前記の入力信号の実
   質的に小さな論理移行に応じて、実質的により大きな移
   行を行う前記の出力信号を生成する変換回路、 前記の容量的な結合と前記の変換回路に結合され、前記
   の入力信号の対応する論理移行に応じて前記の出力ノー
   ドに急速な論理移行を行わせるバイアス回路、を含む変
   換器。
2. 【請求項２】 少なくとも１つのＥＣＬ型信号を生成す
   る回路とＣＭＯＳ回路をインターフェースし、前記のＥ
   ＣＬ型信号は前記のＣＭＯＳ回路に入るようにした方法
   において、 前記のＥＣＬ型信号を受け、前記のＥＣＬ型信号の論理
   移行に応じて前記のＥＣＬ型信号を容量に貯え、 前記の容量的な貯えを検知し、ＣＭＯＳ回路で生成され
   たものと同様な対応する論理移行を行う出力信号を生成
   し、 前記の検出および生成ステップが実質的に自発的に実施
   されるようにバイアスする、 ステップを含む方法。