JPH04334121A - 能動プルダウン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＮＴＬ（ｎｏｎ−ｔｈｒ
ｅｓｈｏｌｄ　ｌｏｇｉｃ　）回路の出力手段として使
用される能動プルダウン回路に関し、特に、安定動作を
目的とした能動プルダウン回路に関する。

【０００２】

【従来の技術】ＥＣＬ（ｅｍｉｔｔｅｒ　ｃｏｕｐｌｅ
ｄ　ｌｏｇｉｃ　）回路は動作速度が高速であるため、
メインフレーム、ＬＳＩテスタ、計測器及びグラフィッ
ク端末等の機器に広く使用されている。このＥＣＬ回路
は、接地電位と負の電源電位ＶＥＥ１　（−４．５Ｖ又
は−５．２Ｖ）との間に構成される電流切替型論理回路
と、出力手段として接地電位と負の電源電位ＶＥＥ２　
（−２Ｖ）との間に構成されるエミッタフォロワ回路と
を備えている。エミッタフォロワ回路は抵抗により終端
されるため、出力がＨｉｇｈからＬｏｗに変化したとき
の負荷駆動能力は出力がＬｏｗからＨｉｇｈに変化した
ときの負荷駆動能力に比して劣るという欠点がある。そ
こで、近年、負荷容量による遅延時間を改善することを
目的として、コンデンサ等を使用した能動プルダウン形
式のエミッタフォロワ回路が提案されている。また、高
速性を追求して、単純なインバータゲートとしては高速
であるＮＴＬ回路に能動プルダウン形式のエミッタフォ
ロワ回路を付加したものが提案されている（田邊等、１
９９０年電子情報通信学会春季全国大会、Ｃ−６４５　
「高速バイポーラ論理回路ＳＰＬの検討」、５−２０９
　頁、及び田邊等、信学技法、ＥＤ９０−６２，ＩＣＤ
９０−８７「高速・低消費電力回路ＳＰＬの検討」、２
１乃至２５頁）。

【０００３】図６は従来の能動プルダウン回路を出力手
段として備えたＮＴＬ回路を示す回路図である。抵抗Ｒ
４　、トランジスタＱ３　及び抵抗Ｒ５　は高電位側の
電源ＶＣＣと低電位側の電源ＶＥＥとの間に直列に接続
されており、トランジスタＱ３　のベースには入力端子
ＩＮが接続されている。これらの抵抗Ｒ４　、トランジ
スタＱ３　及び抵抗Ｒ５　により位相分割回路が構成さ
れている。また、トランジスタＱ４　及び抵抗Ｒ１１は
電源ＶＣＣと電源ＶＥＥとの間に直列に接続されており
、トランジスタＱ４のエミッタには出力端子ＯＵＴが接
続され、トランジスタＱ４　のベースにはトランジスタ
Ｑ３　のコレクタが接続されている。これらのトランジ
スタＱ４　及び抵抗Ｒ１１によりエミッタフォロワ回路
が構成されている。この場合、高電位側の出力がエミッ
タフォロワ回路を駆動することによりＮＴＬ回路が構成
されている。

【０００４】能動プルダウン回路は以下に示すように構
成されている。即ち、トランジスタＱ１２及び抵抗Ｒ１
２は電源ＶＣＣと電源ＶＥＥとの間に直列に接続されて
おり、トランジスタＱ１２のベースには基準電位ＶＢ　
が入力されている。これらのトランジスタＱ１２、基準
電位ＶＢ　及び抵抗Ｒ１２によりエミッタフォロワ形式
の基準電圧発生回路が構成されている。プルダウン用の
トランジスタＱ１１は出力端子ＯＵＴと電源ＶＥＥとの
間に接続されており、トランジスタＱ１１のベースは基
準電圧発生回路の出力端（トランジスタＱ１２のエミッ
タ）に接続されている。コンデンサＣ１１は位相分割回
路の低電位側の出力端と、基準電圧発生回路の出力端及
びトランジスタＱ１１のベースの相互接続点との間に接
続されている。

【０００５】次に、上述した従来のＮＴＬ回路の動作に
ついて説明する。先ず、入力端子ＩＮに高電位の入力信
号ＶＩＨが入力されると、抵抗Ｒ４　、トランジスタＱ
３　及び抵抗Ｒ５　には電流ＩＨ　（Ｑ３　）が流れる
。この電流ＩＨ　（Ｑ３　）は下記数式１にて表される
。但し、ＶＦ　（Ｑｉ　）は任意のトランジスタＱｉ　
の順方向動作電圧である。

【０００６】

【数１】 ＩＨ　（Ｑ３　）＝（ＶＩＨ−ＶＦ　（Ｑ３　）−ＶＥ
Ｅ）／Ｒ５

【０００７】次に、電流ＩＨ　（Ｑ３　）は
抵抗Ｒ４　を流れることにより電圧降下が生じ、エミッ
タフォロワ回路を介して、出力端子ＯＵＴに低電位の出
力信号ＶＯＬが出力される。この出力信号ＶＯＬは下記
数式２にて表される。

【０００８】

【数２】 　　ＶＯＬ＝ＶＣＣ−（ＶＩＨ−ＶＦ　（Ｑ３　）−Ｖ
ＥＥ）×Ｒ４　／Ｒ５　−ＶＦ　（Ｑ４　）

【０００９
】一方、入力端子ＩＮに低電位の入力信号ＶＩＬが入力
されると、抵抗Ｒ４　、トランジスタＱ３　及び抵抗Ｒ
５　には電流ＩＬ　（Ｑ３　）が流れる。この電流ＩＬ
　（Ｑ３）は下記数式３にて表される。

【００１０】

【数３】 ＩＬ　（Ｑ３　）＝（ＶＩＬ−ＶＦ　（Ｑ３　）−ＶＥ
Ｅ）／Ｒ５

【００１１】ここで、ＩＬ　（Ｑ３　）はＩ
Ｈ　（Ｑ３　）に比して小電流であるため、抵抗Ｒ４　
における電位降下量は小さく、エミッタフォロワ回路を
介して、出力端子ＯＵＴに高電位の出力信号ＶＯＨが出
力される。この出力信号ＶＯＨは下記数式４にて表され
る。

【００１２】

【数４】 　　ＶＯＨ＝ＶＣＣ−（ＶＩＬ−ＶＦ　（Ｑ３　）−Ｖ
ＥＥ）×Ｒ４　／Ｒ５　−ＶＦ　（Ｑ４　）

【００１３
】上述のＮＴＬ回路が通常のＮＴＬ回路と異なっている
点は、能動プルダウン回路が付加されていることである
。以下、能動プルダウン回路の動作について説明する。 出力がＨｉｇｈ又はＬｏｗである定常時において、トラ
ンジスタＱ１１のベースにはトランジスタＱ１２、基準
電位ＶＢ　及び抵抗Ｒ１２からなる基準電圧発生回路か
ら所定の電位｛ＶＢ　−ＶＦ　（Ｑ１２）｝が供給され
る。この電位｛ＶＢ　−ＶＦ（Ｑ１２）｝はプルダウン
用のトランジスタＱ１１に微少電流（例えば数μＡ）が
流れるように設定すると最適であって、下記数式５にて
表される。

【００１４】

【数５】ＶＢ　−ＶＦ　（Ｑ１２）−ＶＥＥ≒ＶＦ　（
Ｑ１１）

【００１５】また、入力信号がＬｏｗからＨｉ
ｇｈに変化する過渡期においては、トランジスタＱ３　
を介してコンデンサＣ１１が充電される。このとき、コ
ンデンサＣ１１の充電電流の一部がトランジスタＱ１１
のベース電流となり増幅されて、過渡的に大きな電流で
負荷容量を放電する。このように、ＮＴＬ回路に能動プ
ルダウン回路を設けることにより、出力信号のＨｉｇｈ
からＬｏｗへの変化を高速化している。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の能動プルダウン回路においては、出力がＨｉｇ
ｈ又はＬｏｗである定常時にプルダウン用のトランジス
タＱ１１に微少電流が流れるように基準電位ＶＢ　を設
定し、この基準電位ＶＢ　を安定して保持することが困
難であるという問題点がある。即ち、ＬＳＩの外部から
基準電位ＶＢ　を供給するか、又はＬＳＩの内部に基準
電位発生回路を設けた場合であっても、半導体チップ上
のＶＢ　電源用配線の電位降下又はＶＥＥ電源用配線の
電位上昇により半導体チップの全面に亘って同一電位差
を保持することが困難である。

【００１７】そして、ＶＢ　電源用配線とＶＥＥ電源用
配線との間の電位差が拡大した場合は、トランジスタＱ
１１に常時流れる電流量が増大し、消費電力が増大する
。逆に、ＶＢ　電源用配線とＶＥＥ電源用配線との間の
電位差が縮小した場合には、定常時にトランジスタＱ１
１が完全にＯＦＦ状態となり、プルダウン動作の開始が
遅れるので、出力信号がＨｉｇｈからＬｏｗに変化する
ときの遅延時間が増大する。

【００１８】図７は図６に示すＮＴＬ回路における出力
電圧とＶＢ　−ＶＥＥ電圧との関係を示すグラフ図、図
８は図６に示すＮＴＬ回路におけるプルダウン用のトラ
ンジスタＱ１１に流れる電流とＶＢ　−ＶＥＥ電圧との
関係を示すグラフ図、図９及び図１０は夫々図６に示す
ＮＴＬ回路における出力立ち下がり時及び出力立ち上が
り時の出力信号とＶＢ　−ＶＥＥ電圧（図中、括弧内に
示す）との関係を示す波形図である。なお、図７乃至図
１０はＳＰＩＣＥシミュレーションにより求めた結果を
示すものであって、このシミュレーションにおいて使用
したパラメータは、Ｒ１１＝３．０５ｋΩ、Ｒ１２＝１
０ｋΩ、Ｒ４　＝Ｒ５　＝２．１５ｋΩ、Ｃ１１＝０．
１ｐＦ、Ｔｊ（温度）＝７５℃、ＶＣＣ＝０Ｖ、ＶＥＥ
＝−２．２Ｖ、ＶＢ　＝（可変パラメータ）である。

【００１９】この図７及び図８から明らかなように、Ｖ
Ｂ　−ＶＥＥ電圧が大きくなると、プルダウン用のトラ
ンジスタＱ１１に流れる電流が増大し、消費電力が増大
すると共に、出力信号ＶＯＨ，ＶＯＬの出力電圧が低下
してしまう。

【００２０】また、図９及び図１０から明らかなように
、ＶＢ　−ＶＥＥ電圧が小さくなると、出力信号がＬｏ
ｗからＨｉｇｈに変化するときは殆ど影響がないものの
、出力信号がＨｉｇｈからＬｏｗに変化するときの遅延
時間が増大する。

【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、プルダウン用のトランジスタに流れる定常
電流を安定化することができ、遅延時間のバラツキを小
さくすることができる能動プルダウン回路を提供するこ
とを目的とする。

【００２２】

【課題を解決するための手段】本発明に係る能動プルダ
ウン回路は、第１の電源と第２の電源との間に接続され
た位相分割回路と、前記第１の電源と前記第２の電源と
の間に接続された基準電圧発生回路と、コレクタが出力
端子に接続されベースが第１の抵抗を介して前記基準電
圧発生回路の出力端に接続されエミッタが前記第１の電
源に接続された第１のトランジスタと、この第１のトラ
ンジスタのベース及び前記第１の抵抗の相互接続点と前
記位相分割回路の低電位側の出力端との間に接続された
コンデンサとを有し、前記基準電圧発生回路はコレクタ
が第２の抵抗を介して前記第２の電源に接続されベース
が第３の抵抗を介して自身のコレクタに接続されエミッ
タが前記第１の電源に接続された第２のトランジスタに
より構成されていることを特徴とする。

【００２３】

【作用】本発明においては、基準電圧発生回路は第２及
び第３の抵抗を具備した第２のトランジスタにより構成
されていて、プルダウン用の第１のトランジスタはその
ベースが第１の抵抗を介して前記基準電圧発生回路の出
力端（前記第２のトランジスタのコレクタ）に接続され
ている。即ち、前記基準電圧発生回路と前記第１のトラ
ンジスタによりカレントミラー回路が構成されている。 そして、位相分割回路の低電位側の出力は前記第１のト
ランジスタのベースに接続されたコンデンサを駆動する
ようになっている。なお、前記第１及び前記第３の抵抗
は発振防止を目的として設けられている。

【００２４】このように構成される能動プルダウン回路
においては、入力信号の過渡期において前記位相分割回
路の低電位側の出力により前記コンデンサが充電される
。このとき、前記コンデンサの充電電流の一部が前記第
１のトランジスタのベース電流となり増幅される。これ
により、出力端子の負荷容量が前記第１のトランジスタ
を介して引き抜かれるので、過渡的に大きな電流で負荷
容量を放電することができる。

【００２５】本発明によれば、基準電圧発生回路とプル
ダウン用の第１のトランジスタとをカレントミラー回路
で一体に構成し、前記第２のトランジスタのコレクタ電
位を基準電位として使用するため、第１の電源の電位が
上昇しても、前記第１のトランジスタのベース−エミッ
タ間電圧を一定に保つことができる。これにより、プル
ダウン用の前記第１のトランジスタに流れる定常電流を
安定化することができ、遅延時間のバラツキを小さくす
ることができる。

【００２６】従って、本発明に係る能動プルダウン回路
はＮＴＬ回路の出力手段として使用するのに好適であり
、特に、ＥＣＬ回路及びＮＴＬ回路が同一半導体基板上
に形成されている場合、ＥＣＬレベルの信号を入力して
自身の出力を次段のＥＣＬ回路に供給するＮＴＬ回路の
出力手段として使用することが好ましい。

【００２７】また、本発明においては、第１の電源の電
位はＥＣＬ回路の最高電位と最低電位との間の中間電位
にすることが好ましく、第２の電源の電位はＥＣＬ回路
の最高電位にすることが好ましい。

【００２８】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２９】図１は本発明の第１の実施例に係る能動プ
ルダウン回路を示す回路図、図２は本実施例に係る能動
プルダウン回路を備えたＮＴＬ回路を示す回路図である
。なお、本実施例に係るＮＴＬ回路の構成は、図６に示
す従来例におけるエミッタフォロワ用のトランジスタＱ
４　が抵抗によって終端される替わりに、カレントミラ
ー構成のトランジスタＱ１　からなる定電流源により終
端される点が異なるので、図１及び図２において図６と
同一物には同一符号を付してその部分の詳細な説明は省
略する。

【００３０】能動プルダウン回路は以下に示すように構
成されている。即ち、抵抗Ｒ４　、トランジスタＱ３　
及び抵抗Ｒ５　は高電位側の電源ＶＣＣと低電位側の電
源ＶＥＥとの間に直列に接続されており、トランジスタ
Ｑ３　のベースには入力端子ＩＮが接続されている。こ
れらの抵抗Ｒ４　、トランジスタＱ３　及び抵抗Ｒ５　
により位相分割回路が構成されている。抵抗Ｒ２　及び
トランジスタＱ２　は電源ＶＣＣと電源ＶＥＥとの間に
直列に接続されている。このトランジスタＱ２　のベー
スは抵抗Ｒ３　を介して自身のコレクタに接続されてい
る。このように抵抗Ｒ２，Ｒ３　を具備したトランジス
タＱ２　により基準電圧発生回路が構成されている。プ
ルダウン用のトランジスタＱ１　はそのコレクタが出力
端子ＯＵＴに接続され、そのエミッタが電源ＶＥＥに接
続され、そのベースが抵抗Ｒ１　を介して基準電圧発生
回路の出力端（トランジスタＱ２　のコレクタ）に接続
されている。これにより、トランジスタＱ１　と基準電
圧発生回路とがカレントミラー回路を構成する。なお、
抵抗Ｒ１　，Ｒ３　は発振防止を目的として設けたもの
である。コンデンサＣ１　はトランジスタＱ１　のベー
ス及び抵抗Ｒ１　の相互接続点と、位相分割回路の低電
位側の出力端（トランジスタＱ３　のエミッタ）との間
に接続されていて、位相分割回路の低電位側の出力がコ
ンデンサＣ１　を駆動する。

【００３１】而して、電源ＶＣＣと出力端子ＯＵＴとの
間にトランジスタＱ４　を接続し、このトランジスタＱ
４　のベースをトランジスタＱ３　のコレクタに接続す
ることにより、本実施例に係る能動プルダウン回路を備
えたＮＴＬのインバータ回路を構成することができる。

【００３２】次に、上述した能動プルダウン回路の動作
について説明する。なお、ＮＴＬ回路としての動作は、
エミッタフォロワ用のトランジスタＱ４　がカレントミ
ラー回路で構成されたトランジスタＱ１　の定電流源に
より終端されて動作すること以外は従来のものと同一で
あるので省略する。

【００３３】この場合、入力端子ＩＮへの入力信号がＬ
ｏｗからＨｉｇｈに変化する過渡期においては、トラン
ジスタＱ３　を介してコンデンサＣ１　が充電される。 このとき、コンデンサＣ１　の充電電流の一部がトラン
ジスタＱ１　のベース電流となり増幅される。これによ
り、出力端子ＯＵＴの負荷容量がトランジスタＱ１　を
介して引き抜かれるので、過渡的に大きな電流で負荷容
量を放電することができる。

【００３４】本実施例によれば、基準電圧発生回路とプ
ルダウン用のトランジスタＱ１　とをカレントミラー回
路で一体に構成し、トランジスタＱ２　のコレクタ電位
を基準電位として使用するため、ＶＥＥ電源用配線の電
位上昇に拘らず、トランジスタＱ１のベース−エミッタ
間電圧を一定に保つことができる。これにより、プルダ
ウン用のトランジスタＱ１　に流れる定常電流を安定化
することができ、遅延時間のバラツキを小さくすること
ができる。

【００３５】図３は本発明の第２の実施例に係る能動プ
ルダウン回路を備えたＮＴＬ回路を示す回路図である。 なお、本実施例は第１の実施例とは異なって複数個のプ
ルダウン用のトランジスタを設けたものであるので、図
３において図２と同一物には同一符号を付してその部分
の詳細な説明は省略する。

【００３６】即ち、トランジスタＱ２１，Ｑ３１はトラ
ンジスタＱ１　と並列に接続されており、トランジスタ
Ｑ１　，Ｑ２１，Ｑ３１のベースは抵抗Ｒ１　を介して
トランジスタＱ２　のコレクタに接続されている。

【００３７】本実施例によれば、３個のトランジスタＱ
１　，Ｑ２１，Ｑ３１からなるプルダウン用のトランジ
スタ群を並列に接続しているため、このトランジスタ群
に流れる電流の合計を第１の実施例と同一にした場合、
トランジスタＱ２　の電流値を第１の実施例に比して１
／３に低減することができる。従って、消費電力の低減
が可能である。

【００３８】図４及び図５は夫々従来のＮＴＬ回路（図
６参照）及び第１の実施例に係るＮＴＬ回路（図２参照
）における出力立ち下がり時の遅延時間とＶＥＥ電圧と
の関係を示す波形図である。なお、図４及び図５はＳＰ
ＩＣＥシミュレーションにより求めた結果を示すもので
あって、このシミュレーションにおいて使用したパラメ
ータは以下に示す通りである。即ち、図２のＮＴＬ回路
の場合は、Ｒ１　＝Ｒ２　＝Ｒ３　＝１０ｋΩ、Ｒ４　
＝Ｒ５　＝２．１５ｋΩ、Ｃ１　＝０．１ｐＦ、Ｔｊ（
温度）＝７５℃、ＶＣＣ＝０Ｖ、ＶＥＥ＝−２．１／−
２．２／−２．３Ｖであり、図４のＮＴＬ回路の場合に
は、Ｒ１１＝３．０５ｋΩ、Ｒ１２＝１０ｋΩ、Ｒ４　
＝Ｒ５　＝２．１５ｋΩ、Ｃ１１＝０．１ｐＦ、Ｔｊ（
温度）＝７５℃、ＶＣＣ＝０Ｖ、ＶＥＥ＝−２．１／−
２．２／−２．３Ｖ、ＶＢ　＝−０．７Ｖである。

【００３９】この図４及び図５から明らかなように、第
１の実施例に係るＮＴＬ回路においては、ＶＥＥ電圧が
変化しても遅延時間の変化は少ない。一方、従来のＮＴ
Ｌ回路においては、ＶＥＥ電圧が上昇してＶＢ　−ＶＥ
Ｅ電圧が小さくなると、遅延時間が著しく増大する。

【００４０】

【発明の効果】以上説明したように本発明によれば、基
準電圧発生回路とプルダウン用の第１のトランジスタと
をカレントミラー回路で一体に構成し、第２のトランジ
スタのコレクタ電位を基準電位として使用するから、従
来の基準電位用の電源が不要であり、第１の電源の電位
が上昇しても、前記第１のトランジスタのベース−エミ
ッタ間電圧を一定に保つことができる。これにより、プ
ルダウン用の前記第１のトランジスタに流れる定常電流
を安定化することができ、遅延時間のバラツキを小さく
することができる。従って、本発明に係る能動プルダウ
ン回路はＮＴＬ回路の出力手段として使用するのに好適
である。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る能動プルダウン回
路を示す回路図である。

【図２】第１の実施例に係る能動プルダウン回路を備え
たＮＴＬ回路を示す回路図である。

【図３】本発明の第２の実施例に係る能動プルダウン回
路を備えたＮＴＬ回路を示す回路図である。

【図４】従来のＮＴＬ回路における出力立ち下がり時の
遅延時間とＶＥＥ電圧との関係を示す波形図である。

【図５】第１の実施例に係るＮＴＬ回路における出力立
ち下がり時の遅延時間とＶＥＥ電圧との関係を示す波形
図である。

【図６】従来の能動プルダウン回路を備えたＮＴＬ回路
を示す回路図である。

【図７】図６に示すＮＴＬ回路における出力電圧とＶＢ
　−ＶＥＥ電圧との関係を示すグラフ図である。

【図８】図６に示すＮＴＬ回路におけるプルダウン用の
トランジスタに流れる電流とＶＢ　−ＶＥＥ電圧との関
係を示すグラフ図である。

【図９】図６に示すＮＴＬ回路における出力立ち下がり
時の出力信号とＶＢ　−ＶＥＥ電圧との関係を示す波形
図である。

【図１０】図６に示すＮＴＬ回路における出力立ち上が
り時の出力信号とＶＢ　−ＶＥＥ電圧との関係を示す波
形図である。

【符号の説明】

Ｑ１　，Ｑ２　，Ｑ３　，Ｑ４　，Ｑ１１，Ｑ１２，Ｑ
２１，Ｑ３１；トランジスタ Ｃ１　，Ｃ１１；コンデンサ Ｒ１　，Ｒ２　，Ｒ３　，Ｒ４　，Ｒ５　，Ｒ１１，Ｒ
１２；抵抗ＩＮ；入力端子 ＯＵＴ；出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の電源と第２の電源との間に接続
   された位相分割回路と、前記第１の電源と前記第２の電
   源との間に接続された基準電圧発生回路と、コレクタが
   出力端子に接続されベースが第１の抵抗を介して前記基
   準電圧発生回路の出力端に接続されエミッタが前記第１
   の電源に接続された第１のトランジスタと、この第１の
   トランジスタのベース及び前記第１の抵抗の相互接続点
   と前記位相分割回路の低電位側の出力端との間に接続さ
   れたコンデンサとを有し、前記基準電圧発生回路はコレ
   クタが第２の抵抗を介して前記第２の電源に接続されベ
   ースが第３の抵抗を介して自身のコレクタに接続されエ
   ミッタが前記第１の電源に接続された第２のトランジス
   タにより構成されていることを特徴とする能動プルダウ
   ン回路。