KR910009809B1 - 버퍼와 샘플 및 홀드회로 - Google Patents

Abstract

내용 없음.

Description

버퍼와 샘플 및 홀드회로

제1도는 종래의 임피던스 버퍼에 대한 회로도.

제2도는 본 발명에 따른 임피던스 버퍼의 제1실시예에 대한 회로도.

제3도는 본 발명에 따른 임피던스 버퍼의 제2실시예에 대한 회로도.

제4도는 본 발명의 임피던스 버퍼에 따라 구성된 샘플 홀드(hold) 및 레벨 이동 회로에 대한 회로도.

* 도면의 주요부분에 대한 부호의 설명

5, 6 : 전류원 7 : 바이어스 회로

8 : 출력 회로 9 : 스위치

본 발명은 제1극성 입력 트랜지스터, 제1극성 중간 트랜지스터, 제1극성 출력 트랜지스터, 제2극성이 제1극성과 반대되는 제2극성 트랜지스터, 제1전압원과 노드 사이에 연결된 제1전류원 및 제1전압원에 연결된 제2전류원을 구비하는 버퍼에 관한 것인데 각각의 트랜지스터는 에미터, 베이스 및 콜렉터를 구비하는 쌍극성 트랜지스터이고 입력 트랜지스터는 노드에 연결된 에미터와 제2전압원에 연결된 콜렉터를 구비하며 중간 트랜지스터는 노드에 연결된 에미터와, 중간 트랜지스터의 베이스와 에미터가 제2전류원에 연결되고 콜렉터가 제2전압원에 연결되는 출력 트랜지스터의 베이스에 연결되는 콜렉터를 구비하여 제2극성 트랜지스터는 제2전압원에 연결되는 에미터와 중간 트랜지스터의 베이스에 연결되는 쿨렉터를 구비한다. 상기 형태의 임피던스 버퍼는 샘플 및 홀드회로를 포함하는 여러형태의 반도체 집적회로에 적합하다.

여러 상태에서 제1회로의 출력에서 제2회로의 입력에 공급되는 신호는 제2회로의 요구상태를 만족시키기 위해 너무 높은 전류 레벨로 있어야 하므로 결국 제1회로가 나쁜 영향을 받게된다. 이러한 문제점을 완화시키기 위해 일반적으로 제1회로의 출력과 제2회로의 입력 사이에 임피던스 버퍼가 배치된다. 임피던스 버퍼는 제1회로로부터 전류를 거의 받아들이지 않기 위해 고입력 임피던스를 구비하지만 제1회로로부터의 신호의 전류 레벨이 충분히 높게 상승되어 제1회로에 해를 입히지 않고서 제2회로의 요구조건을 만족시키도록 저출력 임피던스를 구비한다. 때때로 임피던스 버퍼는 이 버퍼가 회로 사이에 전송된 신호의 전압 레벨을 알려진 만큼 변경시킨다는 점에서 전압 폴로워(follower)로도 작용한다.

제1도는 저전류 레벨의 입력 신호 V₁를 고전류 레벨의 출력신호 V_o로 변환시키기 위한 종래의 쌍극성 임피던스 버퍼에 대해 예시한 것이다. 출력 V_o은 여기서 입력 V₁과 동일한 전압레벨을 갖는다. 그러나 종래의 전압 폴로워 소자는 출력 V_o이 입력 V₁과 알려진 전압만큼다르게 하기 위해 이 버퍼의 어느 지점에서나 포함될 수도 있다.

이 버퍼에서 입력 V₁은 콜렉터가 고전압원 V_cc에 연결되고 에미터가 노드 N1를 통하여 NPN트랜지스터 QJ에 연결된 다이오드의 에미터에 연결되는 NPN입력 트랜지스터의 베이스에 공급된다. 트랜지스터 QJ의 상호 연결된 베이스 및 콜렉터는 베이스 및 콜렉터가 노드 N2를 통하여 NPN출력 트랜지스터 Q0의 베이스에 함께 연결되는 중간 NPN트랜지스터의 에미터에 연결된다. NPN출력 트랜지스터 Q0의 에미터는 출력 V_o을 공급하고 콜렉터는 전원 V_cc에 연결된다. 바이어스 전압 V_B은 트랜지스터 Q_P의 베이스에 공급되어 전류 I_P를 공급하게 한다. 전류원(5)은 노드 N1와 전 전압원 V_EE사이에 연결된다. 또다른 전류원(6)은 전압원 V_EE과 트랜지스터 Q0의 에미터 사이에 연결된다.

입력 V₁이 급격히 변할 때 트랜지스터 Q_P의 콜렉터 전압도 급히 변한다. 이러한 변화는 내부 장치의 진동과 바이어스 전압 V_B라인의 저항으로 인해 트랜지스터 Q_P의 베이스-에미터 접합을 가로질러 부분적으로 전달되고 전류 I_P의 일시적인 변화를 야기시키고 이어서 출력 V_o의 일시적 에러를 야기시킨다. 잠시후에 전류 I_P는 정상치로 되돌아와 안정된다. 그러나 PNP트랜지스터의 베이스와 에미터간의 커패시턴스 특히 트랜지스터 QP의 베이스와 에미터간의 커패시턴스가 일반적으로 매우 크므로 안정시간은 비교적 길다. 따라서 출력 V_o은 명목상의 값으로 안정되는데 비교적 오랜 시간이 걸린다. 이는 고속 처리시 불리하다.

본 발명에 따르면 상기 형태로 구성된 임피던스 버퍼는 저항이 중간 트랜지스터의 베이스와 콜렉터 사이에 연결되어 이 저항이 출력 트랜지스터의 베이스와 제2극성 트랜지스터의 콜렉터 사이에 연결되게 된다는 특성이 있다. 이 저항은 출력 안정 시간을 감소시킨다. 출력 안정 시간을 감소시킴으로써 본 발명의 버퍼가 종래의 다른 버퍼에 비해 속도가 빨라진다.

이 저항은 아래와 같은 방식으로 출력 안정 시간을 개선한다. 입력 트랜지스터의 베이스 전압이 급히 변할 때 제2극성 트랜지스터를 통과하는 전류 I_P도 또한 중간 트랜지스터 및 입력 트랜지스터를 통하여 흐르는 과도 전류 값△I_P만큼 변한다. 각각의 트랜지스터의 상호 콘덕턴스가 G_MJ(한 값에서 다른 값으로 변할 수도 있음)일 경우 각각의 상호 콘덕턴스는 출력 트랜지스터의 출력 전압에서의 과도 전류 에러에△I_P/G_MJ만큼 기여한다. 변화분△I_P도 이 저항을 통과한다. 그 결과로 과도 전압은 다른 경우에 일어날 수도 있는 전체 출력 에러를 지지한다. 각각의 일부 트랜지스터와 중간 트랜지스터의 경우에 있어서 에러 효과는 저항의 1/G_MJ에 해당하는 일부 저항값 만큼 제거된다. 마찬가지로 과도 출력 에러는 저항값이 1/G_MJ에 해당하는 일부 저항값의 합일 경우 저항을 가로지르는 전압 변화만큼 제거된다.

PNP트랜지스터에 대한 베이스와 에미터간의 커패시턴스가 NPN트랜지스터에 대한 베이스와 에미터간의 커패시턴스보다 일반적으로 더 크므로 제2극성 트랜지스터가 PNP트랜지스터일 때 본 발명에 의한 임피던스 버퍼가 더 잘 개선된다.

일반적으로, 또다른 하나이상의 제1극성의 다이오드 결합식 쌍극성 트랜지스터는 노드와 입력 트랜지스터의 에미터 사이에서 에미터-콜렉터 결합된다. 또다른 하나이상의 제1극성의 다이오드 결합식 쌍극성 트랜지스터도 노드와 중간 트랜지스터의 에미터 사이에 에미터-콜렉터 결합된다. N_-2를 노드와 입력 트랜지스터 사이에 직렬로 연결된 추가 트랜지스터의 수와, 노드와 중간 트랜지스터의 에미터 사이에 직렬로 연결된 추가 트랜지스터의 수와의 합이라고 하자. 각각의 추가 트랜지스터는 G_MJ가 N_-2개의 추가 트랜지스터 각각에 대한 상호 콘덕턴스를 나타내는 경우의 과도 출력에러에△I_P/G_MJ만큼 기여한다. 각각의 기여값은 1/G_MJ에 해당하는 부분 저항값만큼 제거된다.

본 임피던스 버퍼가 많은 회로에 사용되는 동안 본 임피던스 버퍼는 샘플 신호에 응답하여 입력 신호를 출력 신호로 변환시키고 홀드 신호에 응답하여 출력신호를 최종 값으로 보유하는 샘플 및 홀드회로에 특히 유용하다. 입력 신호를 수신하는 본 임피던스 버퍼 뿐만 아니라 샘플 및 홀드 회로도 제2극성 트랜지스터를 적절히 바이어스하기 위한 바이어스 회로를 포함한다. 하나의 커패시터가 출력 트랜지스터의 에미터와 제3전압원 사이에 연결된다. 출력 트랜지스터에 연결된 출력 회로는 출력 신호를 제공한다. 홀드 신호에 응답하여 스위치는 중간 트랜지스터로부터 입력 트랜지스터를 전기적으로 결합 해체시키고, 이 스위치는 제1 및 제2전압원으로부터 커패시터를 전기적으로 결합 해체시킨다. 그 결과로 커패시터는 홀드 신호 바로 전의 레벨로 충전된 채로 유지되어 출력 회로가 출력 신호를 보유하게 한다. 저항이 샘풀 및 홀드 회로의 버퍼에 포함되므로 이 샘플 및 홀드회로의 응답시간은 다른 종래 회로에 비해 훨씬 작다.

제2도는 입력 전압 신호 V₁를 동일전압 레벨과 더 높은 전류 레벨을 갖는 출력 신호 V_o로 변환시키기 위한 쌍극성 임피던스 버퍼에 대해 예시한 것이다. 이 버퍼는 NPN입력 트랜지스터 Q1, 다이오드 결합식 NPN트랜지스터 QJ, NPN중간 트랜지스터 QN, NPN출력 트랜지스터 Q0, PNP트랜지스터 QP, 전류원(5) 및 전류원(6)을 구비한다. 트랜지스터 Q1, QJ, Q0 및 전류원(5), (6)은 제2도에 도시되고 상기 제1도에 대해 도시되고 설명된 바와 같이 구성된다. 마찬가지로, 트랜지스터 QN는 트랜지스터 QJ의 콜렉터에 연결된 에미터와 노드 N2를 통하여 트랜지스터 Q0의 베이스에 연결된 콜렉터를 구비하며, 바이어스 전압 B₈은 에미터가 전원 V_cc에 연결되는 트랜지스터 QP의 베이스에 공급된다. 트랜지스터 Q1, QJ, QN, Q0는 동일한 에미터 영역을 구비한다. 그 결과로 전원(5)을 통과하는 전류는 전원(6)을 통과하는 전류 I의 2배이다.

저항 RN은 트랜지스터 QN의 베이스와 콜렉터 사이에 연결된다. 이 연결은 저항 RN이 노드 N₂를 통하여 트랜지스터 Q0의 베이스와 노드 N₃를 통하여 트랜지스터 QP의 콜렉터 사이에 연결되도록 배열된다.

입력 전압 V₁이 극격히 변할 때 저항 RN은 트랜지스터 QP를 통과하는 전류 I_P가 트랜지스터 QN, QJ 및 트랜지스터 Q1를 통하여 흐르는 전류량△I_P만큼 변할 때 일어날 수도 있는 가도 V_o출력 안정화 에러를 감소시킨다. 각각의 트랜지스터 Q1, QJ, 혹은 QN으로부터 V_o출력 안정화 회로에 대한 기여값은△I_P/G_M이다. 상호 콘덕턴스 G_M는 Iq/_kT인데 여기서 q는 전자 전하이고 k는 볼츠만 상수이며 T는 버퍼의 온도이다. 트랜지스터 Q1, QJ 및 QN에 의한 V_o출력 에러값은△I_P/G_M이다. 전류 변화분△I_P은 저항값이 R_N인 저항 RN을 통하여서도 흐른다. 저항 RN을 가로지르는 전압 변화분 R_N△I_P은 V_o에러값을 무효화 시키는 작용을 한다. V_o출력 안정화 에러는 이 에러가 저항 RN을 가로지르는 전압 변화와 동일하게 설정될 때 제거된다. 마찬가지로 R_N에 대한 최적 값을 3/G_M이다.

트랜지스터 QJ는 제2도의 버퍼에서 제거될 수 있다. 이때 트랜지스터 QN의 에미터는 노드 N1에 직접 연결된다. 출력 V_o은 입력 V₁이하의 약 V_BE값을 얻는다. 트랜지스터가 순방향 바이어스될 때 쌍극성 트랜지스터의 베이스와 에미터간의 접합 전압인 V_BE는 약 0.7V이다. 트랜지스터 QJ를 제거하면 V_o출력 안정화 에러에 대한 트랜지스터의 기여도 없어진다. 회로의 매개 변수는 트랜지스터 Q₁의 상호 콘덕턴스가 트랜지스터 QN의 상호 콘덕턴스와 달라지도록 선택될 수도 있다. 트랜지스터 Q1, QN로 인한 V_o에러값을 제거하기 위한 최적 RN값은 각각의 1/G_MJ기여값의 합이며 여기서 G_MJ는 트랜지스터 Q1 혹은 QN의 특정 상호콘덕턴스이다.

일반적으로 상기 원리는 전류 변하분 △I_P이 제3도의 임피던스 버퍼에 도시된 방식으로 배열된 N개의 NPN트랜지스터 세트를 통하여 흐르는 상태에 적용된다. 다이오드 결합식 트랜지스터 Q₂, ..., QJ_-1는 Q₁에 미터와 노드 N₁사이에 직렬로 연결된다. 마찬가지로 다이오드 결합식 트랜지스터 QJ, ..., QN_-1는 노드 N₁와 트랜지스터 QN의 에미터 사이에 직렬로 연결된다. G_MJ는 이러한 트랜지스터 세트중 J번째 트랜지스터의 상호 콘덕턴스라고 하자. 상기 분석에 따르면 V_o출력에러값은 트랜지스터 Q1 내지 QN에 의한 N개의△I_p/G_MJ기여값의 합이다. R_N을

로 설정함으로써 V_o출력 에러값을 제거하게 된다.

제4도는 도시된 바와 같이 배열된 트랜지스터 Q1, QN, Q0, QP, 전류원(5), (6) 및 저항 RN을 적절히 구비하는 임피던스 버퍼를 포함하는 샘플 홀드 및 레벨 이동 회로를 도시한 것이다. 이 회로는 전압 V_B을 트랜지스터 QP의 베이스에 제공하기 위한 바이어스 회로(7)와, 트랜지스터 Q0의 에미터와 전압원 V_G사이에 연결된 커패시터 C와, 샘플 신호 V_s에 응답하여 출력 전압 신호 V_o′를 제공하기 위해 트랜지스터 Q0의 에미터에 연결된 출력회로(8)와, 트랜지스터 Q₁를 트랜지스터 QN로부터 전기적으로 결합 해체시키고 출력 V_o′이 가장 최근의 값으로 유지되도록 커패시터 C를 전압원 V_EE, V_cc으로부터 전기적으로 결합 해체시키기 위해 샘플 신호 V_s와 보상관계의 신호인 홀드 신호 V_H에 응답하는 스위치를 구비한다. 제4도의 모든 NPN트랜지스터는 동일한 에미터 면적을 구비하고 그렇지 않을 경우에는 다르게 표시되어 있으며, 마찬지로 모든 PNP트랜지스터도 동일한 에미터 면적을 구비한다.

바이어스 회로(7)는 전류 미러(mirror)로 배열된 한쌍의 PNP트랜지스터 QQ, QR로 구성된다. 베이스가 콜렉터에 연결된 트랜지스터 QQ를 통과하는 전류는 콜렉터가 V_cc아래의 V_BE로 바이어스 V_B를 제공하는 트랜지스터 QR에 반영된다. (즉, 트랜지스터 QQ의 콜렉터 전류와 트랜지스터 QR의 콜렉터 전류가 동일하게 된다)트랜지스터 QR로 향하는 전류는 도시된 바와 같이 배열된 NPN트랜지스터 Q₃, Q₄, 각각의 에미터 저항 R3, R4 및 트랜지스터 Q₃에 대한 콜렉터 저항 RM으로 구성된 전류 미러로부터 제공된다. 콜렉터가 베이스로 연결되는 트랜지스터 Q₃를 통하여 흐르는 전류는 트랜지스터 QR의 전류를 공급하는 트랜지스터 Q₄에 반영된다.

상기 버퍼의 경우 전류원(5)은 NPN트랜지스터 Q₅와 이 트랜지스터의 에미터 저항 R₅으로 구성된다. 마찬가지로, 전류원(6)은 NPN트랜지스터 Q₆와 이 트랜지스터의 에미터 저항 R₆으로 구성된다. 트랜지스터 Q₅가 트랜지스터 Q₆의 2배의 전류를 전도할 수 있도록 하기 위해 트랜지스터 Q₅는 트랜지스터 Q₆의 2배의 에미터 면적을 구비한다. 병렬 연결된 에미터를 구비한 것으로 표시되어 있지만 트랜지스터 Q₅는 각각 트랜지스터 Q₆와 동일한 에미터 면적을 갖추고 있는 한쌍의 병렬 트랜지스터로 적절히 구성된다. 트랜지스터 Q₆는 트랜지스터 Q₃와 함께 전류 미러로서 작용한다. 마찬가지 방식으로 트랜지스터 Q₅는 트랜지스터 Q₃와 조합하여 이중 전류 미러로 작용한다.

출력 회로(8)에서 출력 V_o′은 베이스가 트랜지스터 Q0의 에미터에 연결되는 NPN트랜지스터 Q₇의 에미터에서 제공된다. 트랜지스터 Q₇로 향하는 전류는 도시된 바와 같이 배열된 NPN트랜지스터 Q₈와 이 트랜지스터의 에미터 저항 R₇으로 구성된 전류원으로부터 제공된다. 트랜지스터 Q₈는 트랜지스터 Q₃와 조합하여 전류 미러로서 작용한다.

스위치(9)는 도시된 바와 같이 배열된 한쌍의 NPN트랜지스터 Q₁₁, Q₁₂와 한쌍의 스위칭 NPN트랜지스터 Q₁₃, Q₁₄로 구성된다. 트랜지스터 Q₁₁, Q₁₄의 베이스는 V_s를 수신하며 트랜지스터 Q₁₂, Q₁₃의 베이스는 신호 V_H를 수신한다.

신호 V_B가 샘플링 작동기간동안 적절히 높은 전압을 가질 때 트랜지스터 Q₁₁, Q₁₄는 전도상태로 된다. 신호 V_H는 트랜지스터 Q₁₂, Q₁₃를 차단시킬 수 있을 정도로 충분히 낮은 전압을 갖는다. 이와 같이 함으로써 트랜지스터 Q₉, Q₁₀로 향하는 동작 전류를 차단하여 트랜지스터 Q₉, Q₁₀를 차단시키고 트랜지스터 Q₉, Q₁₀가 트랜지스터 Q0에 영향을 미치는 것을 방지하게 된다. 마찬가지로, 출력 V₀′이 입력 V₁에 의해 발생되도록 허용하기 위해 트랜지스터 Q1, QN, Q0, Q₇를 통과하는 전류 선로가 있다.

신호 V_s는 트랜지스터 Q₁₁, Q₁₄를 차단시키기 위해 홀딩 동작을 시작할 때 저전압으로 된다. 트랜지스터Q₁₄를 차단시킴으로써 트랜지스터 Q₆를 통하는 선로를 경유하는 전원 V_EE으로부터 커패시터 C를 효과적으로 결합 해체시킨다. 이와 같이 결합 해체시킴으로써 커패시터 C가 전압원 V_EE쪽으로 방전하는 것이 방지된다. 신호 V_H는 트랜지스터 Q₁₂, Q₁₃를 전도시키도록 고전압으로 된다. 신호 V_H가 고전압으로 됨에 따라 트랜지스터 Q₉, Q₁₀로 향하는 동작 전류가 이 트랜지스터를 전도시킬 수 있을 정도로 회복된다. 트랜지스터 Q0의 베이스와 에미터 사이의 전압은 0전압으로 클램핑되어 트랜지스터 Q0를 통하는 선로를 경유하는 전압원 V_cc으로부터 커패시터 C를 결합 해체시키게 된다. 그 결과로 커패시터 C는 신호 V_H가 높은 상태로 되는 순간의 레벨에서 불변상태로 유지된다. 누출 전류로 인해 커패시터 C에서 전압 V_G으로 느리게 방전되는 것을 무시하면 트랜지스터 Q₇는 신호 V_H가 높은 상태로 될 때의 전도상태로 유지된다. 이때 출력 V_O은 최종값에서 홀드된다.

샘플·홀드 및 레벨 이동 회로에 대한 양호한 실시예에서 저항 RN은 104Ω이다. 저항 R₃, R₄, R₆, R₇은 각각 400Ω이고 저항 R₅은 200Ω(두개의 400Ω저항을 병렬 연결하여 형성됨)이다. 저항 RM은 20,000Ω이고 커패시터 C는 20_PF이다. 전압 V_EE, V_G, V_CC은 각각 -5V, 0V, 5V이다.

본 임피던스 버퍼와 샘플·홀드 및 레벨이동 회로의 여러소자를 제조하는 방법은 반도체 기술분야에서 잘 알려져 있다. 각각의 소자는 반도체 웨이퍼에서 능동 영역을 분리시키는 PN접합 절연을 이용한 모놀리드식 집적 회로의 일부분으로서 적절히 제조될 수 있다.

Claims (7)

1. 제1극성 입력 트랜지스터, 제1극성 중간 트랜지스터, 제1극성 출력 트랜지스터, 제2극성이 제1극성과 반대되는 경우의 제2극성 트랜지스터, 제1전압원과 노드 사이에 연결된 제1전류원 및 제1전압원에 연결된 제2전류원을 구비하는 버퍼로서 각각의 트랜지스터는 에미터, 베이스 및 콜렉터를 구비한 쌍극성 트랜지스터이고 입력 트랜지스터는 노드에 연결된 에미터와 제2전압원에 연결된 콜렉터를 구비하며 중간 트랜지스터는 노드에 연결된 에미터와, 에미터가 제2전류원에 연결되고 콜렉터가 제2전압원에 연결되는 출력 트랜지스터의 베이스와 중간 트랜지스터의 베이스에 연결된 콜렉터를 구비하며 제2극성 트랜지스터는 제2전압원에 연결된 에미터와 중간 트랜지스터의 베이스에 연결된 콜렉터를 구비하는 버퍼에 있어서, 저항은 중간 트랜지스터의 베이스와 콜렉터 사이에 연결되어 결국 이 저항이 출력 트랜지스터의 베이스와 제2극성 트랜지스터의 콜렉터 사이에 연결되게 되는 것을 특징으로 하는 버퍼.
2. 제1항에 있어서, 상기 저항은 저항값의 G_MJ가 각각 트랜지스터의 상호 콘덕턴스일 때 입력 트랜지스터 및 중간 트랜지스터에 배분할 수 있는 기여값 1/G_MJ의 대략의 합인 것을 특징으로 하는 버퍼.
3. 제2항에 있어서, 제2극성은 PNP형인 것을 특징으로 하는 버퍼.
4. 제1항에 있어서, 하나이상의 제1극성 다이오드 결합식 쌍극성 트랜지스터는 노드와 하나이상의 입력 및 중간 트랜지스터의 에미터 사이에 각각 에미터-콜렉터 결합되는 것을 특징으로 하는 버퍼.
5. 제4항에 있어서, N_-2는 제1노드와 입력 트랜지스터의 에미터 사이에 직렬로 연결된 트랜지스터의 수와, 제1노드와 중간 트랜지스터의 에미터 사이에 직렬로 연결된 트랜지스터의 수와의 합인 것을 특징으로 하는 버퍼.
6. 제5항에 있어서, 제2극성은 PNP형인 것을 특징으로 하는 버퍼.
7. 샘플 신호에 응답하여 입력 신호를 출력신호로 변환시키고 홀드신호에 응답하여 출력 신호를 최근값으로 보유하기 위한 샘플 및 홀드 회로로서, 입력 신호가 입력 트랜지스터에 공급되는 제1항에 청구된 바와 같은 버퍼와, 바이어스 전압을 제2극성 트랜지스터의 베이스에 제공하기 위한 바이어스 수단과, 출력 트랜지스터의 에미터와 제3전압원 사이에 연결된 커패시터와, 출력 신호를 제공하기 위해 출력 트랜지스터에 연결된 출력 수단과, 입력 트랜지스터를 중간 트랜지스터로부터 전기적으로 결합 해체시키고 커패시터를 제1 및 제2전압원으로부터 전기적으로 결합 해체시키기 위해 홀드신호에 응답하는 스위칭 수단을 구비하는 것을 특징으로 하는 샘플 및 홀드회로.

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