JPH0246020A - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
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- JPH0246020A JPH0246020A JP63196478A JP19647888A JPH0246020A JP H0246020 A JPH0246020 A JP H0246020A JP 63196478 A JP63196478 A JP 63196478A JP 19647888 A JP19647888 A JP 19647888A JP H0246020 A JPH0246020 A JP H0246020A
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- Japan
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- transistor
- emitter
- collector
- turned
- circuit
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エミッタ結合論理（ＥＣＬ）回路に関する。
従来の技術
従来、この種のエミッタ結合論理回路には第３図のよう
なものがある。
なものがある。
この図の回路は、ＮＰＮ型のトランジスタＱ。
を有し、そのベースは入力端子Ｖｔｇに接続し、そのコ
レクタは抵抗Ｒ（抵抗値Ｒ）を介して高電位ｖ１の端子
に接続している。更に、トランジスタＱ、のエミッタは
、定電流源■、（電流値■１）を介して低電位Ｖ２の端
子に接続している。そのトランジスタＱｌのエミッタに
は、トランジスタＱ２のエミッタが接続され、そのコレ
クタは高電位Ｖ１の端子に接続し、ベースは、基準電位
Ｖ、の端子に接続している。更に、トランジスタＱ１の
コレクタにはトランジスタＱ３のベースが接続している
。そのトランジスタＱ３のコレクタは高電位ＶＩの端子
に接続しており、エミッタは出力端子Ｖ。、７に接続さ
れると共に、定電流源■２（電流値Ｉ２）を介して低電
位Ｖ２の端子に接続している。更に、トランジスタＱ３
のコレクタとエミッタとの間には、負荷容量ＣＬ（電気
容量ＣＬ）が接続されている。
レクタは抵抗Ｒ（抵抗値Ｒ）を介して高電位ｖ１の端子
に接続している。更に、トランジスタＱ、のエミッタは
、定電流源■、（電流値■１）を介して低電位Ｖ２の端
子に接続している。そのトランジスタＱｌのエミッタに
は、トランジスタＱ２のエミッタが接続され、そのコレ
クタは高電位Ｖ１の端子に接続し、ベースは、基準電位
Ｖ、の端子に接続している。更に、トランジスタＱ１の
コレクタにはトランジスタＱ３のベースが接続している
。そのトランジスタＱ３のコレクタは高電位ＶＩの端子
に接続しており、エミッタは出力端子Ｖ。、７に接続さ
れると共に、定電流源■２（電流値Ｉ２）を介して低電
位Ｖ２の端子に接続している。更に、トランジスタＱ３
のコレクタとエミッタとの間には、負荷容量ＣＬ（電気
容量ＣＬ）が接続されている。
この回路は具体的にはインバータとして動作する論理回
路であるが、次にその動作を図面に基づいて説明する。
路であるが、次にその動作を図面に基づいて説明する。
基準電位Ｖ、は入力端子ＶｆＮに入力される低レベルと
高レベルの間の電位（通常、はぼ中間の電位）に設定さ
れている。
高レベルの間の電位（通常、はぼ中間の電位）に設定さ
れている。
入力端子ＶＩＮの入力が高レベルのとき、トランジスタ
Ｑ、がＯＮｌ トランジスタＱ２がＯＦＦとなり、トラ
ンジスタＱ１ にコレクタ電流１１が流れる。このとき
、抵抗Ｒには電圧降下Ｒ１，が生じるため、トランジス
タＱ１のコレクタ電圧は下がっている。また、トランジ
スタＱ３はエミッタホロワなので出力端子ｖｏｕｔの電
圧は次のように低レベルになる。
Ｑ、がＯＮｌ トランジスタＱ２がＯＦＦとなり、トラ
ンジスタＱ１ にコレクタ電流１１が流れる。このとき
、抵抗Ｒには電圧降下Ｒ１，が生じるため、トランジス
タＱ１のコレクタ電圧は下がっている。また、トランジ
スタＱ３はエミッタホロワなので出力端子ｖｏｕｔの電
圧は次のように低レベルになる。
ＶＯＵＴ＝ＶＩ （ＲＩ＋＋Ｖｌｌ）：ｕ３）ただし
、ＶＢ！Ｑ３はトランジスタＱ３のベース・エミッタ間
電圧である。
、ＶＢ！Ｑ３はトランジスタＱ３のベース・エミッタ間
電圧である。
一方、入力端子ＶＩＮの入力が低レベルのとき、トラン
ジスタＱ１が○ＦＦ、）ランジスタＱ２がＯＮとなるた
め、トランジスタＱ、にはコレクタ電流が流れない。従
って、トランジスタＱＩのコレクタ電位は、はぼ高電位
Ｖ１になり、出力端子ＶＯＬ＋Ｔの電圧は次のように高
レベルになる。
ジスタＱ１が○ＦＦ、）ランジスタＱ２がＯＮとなるた
め、トランジスタＱ、にはコレクタ電流が流れない。従
って、トランジスタＱＩのコレクタ電位は、はぼ高電位
Ｖ１になり、出力端子ＶＯＬ＋Ｔの電圧は次のように高
レベルになる。
ＶＯＵＴ＝Ｖｌ−ＶＩＩＥａｚ
以上に示した如く、第３図に示した回路は、インバータ
として動作し、その論理振幅はＲＩ＋である。
として動作し、その論理振幅はＲＩ＋である。
発明が解決しようとする課題
上述した従来のエミッタ結合論理回路は、出力端子ＶＯ
ＵＴの電圧が低レベルから高レベルに変わるとき、トラ
ンジスタＱ３のエミッタ電流として負荷容量ＣＬの電荷
を放電することにより、高レベルに達する。一方、出力
端子Ｖ。ＬＩＴの電圧が高レベルから低レベルに変わる
とき、定電流源Ｉ２によりＣ０を充電することにより低
レベルに達する。−船釣に定電流源工、はＣ３のエミッ
タ電流よりも非常に小さい値で設定されるため、立下り
時間（高レベルから低レベルに変わるに要する時間）は
立上り時間（低レベルから高レベルに変わるに要する時
間）よりも非常に大きくなるという欠点があった。
ＵＴの電圧が低レベルから高レベルに変わるとき、トラ
ンジスタＱ３のエミッタ電流として負荷容量ＣＬの電荷
を放電することにより、高レベルに達する。一方、出力
端子Ｖ。ＬＩＴの電圧が高レベルから低レベルに変わる
とき、定電流源Ｉ２によりＣ０を充電することにより低
レベルに達する。−船釣に定電流源工、はＣ３のエミッ
タ電流よりも非常に小さい値で設定されるため、立下り
時間（高レベルから低レベルに変わるに要する時間）は
立上り時間（低レベルから高レベルに変わるに要する時
間）よりも非常に大きくなるという欠点があった。
課題を解決するための手段
本発明のエミッタ結合論理回路は、第１の入力にベース
が接続されコレクタが負荷を介して高電位へ接続された
第１のＮＰＮ型のトランジスタと、第２の入力にベース
が接続されコレクタが負荷を介してまたは直接高電位へ
接続された第２のＮＰＮ型のトランジスタと、前記第１
及び第２のトランジスタのエミッタに一端が共通接続さ
れ他端が低電位に接続された定電流源と、前記第１のＮ
ＰＮ型トランジスタのコレクタに入力が接続されたＮＰ
Ｎ型トランジスタのエミッタホロワ回路と、コレクタを
高電位にベースを基準電位に接続した第３のＮＰＮ型の
トランジスタと、該第３のトランジスタのエミッタにコ
レクタが接続され、ベースとエミッタが前記第１のトラ
ンジスタのベースとエミッタに並列に接続した第４のＮ
ＰＮ型のトランジスタと、前記第３のトランジスタのエ
ミッタと前記第４のトランジスタのコレクタとの接続点
に入力が接続されたＰＮＰ型エミッタホロワ回路とを具
備し、前記ＮＰＮ型エミッタホロワ回路の出力と前記Ｐ
ＮＰ型エミッタホロワ回路の出力を互いに接続し、その
接続点を出力としている。
が接続されコレクタが負荷を介して高電位へ接続された
第１のＮＰＮ型のトランジスタと、第２の入力にベース
が接続されコレクタが負荷を介してまたは直接高電位へ
接続された第２のＮＰＮ型のトランジスタと、前記第１
及び第２のトランジスタのエミッタに一端が共通接続さ
れ他端が低電位に接続された定電流源と、前記第１のＮ
ＰＮ型トランジスタのコレクタに入力が接続されたＮＰ
Ｎ型トランジスタのエミッタホロワ回路と、コレクタを
高電位にベースを基準電位に接続した第３のＮＰＮ型の
トランジスタと、該第３のトランジスタのエミッタにコ
レクタが接続され、ベースとエミッタが前記第１のトラ
ンジスタのベースとエミッタに並列に接続した第４のＮ
ＰＮ型のトランジスタと、前記第３のトランジスタのエ
ミッタと前記第４のトランジスタのコレクタとの接続点
に入力が接続されたＰＮＰ型エミッタホロワ回路とを具
備し、前記ＮＰＮ型エミッタホロワ回路の出力と前記Ｐ
ＮＰ型エミッタホロワ回路の出力を互いに接続し、その
接続点を出力としている。
作用
従来のエミッタ結合論理回路では負荷容量の充電を定電
流源で行っているのに対し、ＰＮＰ型エミッタホロワ回
路により行っているので、立下り時間を短縮し、高速な
論理回路を実現することができる。
流源で行っているのに対し、ＰＮＰ型エミッタホロワ回
路により行っているので、立下り時間を短縮し、高速な
論理回路を実現することができる。
実施例１
第１図は本発明の一実施例の回路図である。
図示のエミッタ結合論理回路は、ＮＰＮ型トランジスタ
Ｑ、−Ｑ、、ＰＮＰＮＰＮトランジスタ、定電流源■２
、Ｉ２（その電流値１１．１２）、抵抗Ｒ（その抵抗値
Ｒ）、負荷容量ＣＬ（その電気容量ＣＬ ）を図示のよ
うに接続して構成されている。
Ｑ、−Ｑ、、ＰＮＰＮＰＮトランジスタ、定電流源■２
、Ｉ２（その電流値１１．１２）、抵抗Ｒ（その抵抗値
Ｒ）、負荷容量ＣＬ（その電気容量ＣＬ ）を図示のよ
うに接続して構成されている。
すなわち、トランジスタＱ１のベースは入力端子ＶＩＭ
に接続され、そのコレクタは高電位Ｖ１の端子に接続さ
れ、エミッタは、定電流Ｒｒ ＋を介して低電位Ｖ１の
端子に接続されている。トランジスタＱ、のエミッタに
は、トランジスタＱ３のベースが接続され、そのコレク
タは、抵抗Ｒを介して高電位Ｖ１の端子に接続されてい
る。トランジスタＱ５のベースは、基準電位ｔ （Ｖ
ＲＩ）の端子に接続され、そのコレクタは高電位ＶＩの
端子に直接接続され、エミッタが、トランジスタＱ３の
エミッタと共に定電流源工、を介して低電位Ｖ１の端子
に接続されている。
に接続され、そのコレクタは高電位Ｖ１の端子に接続さ
れ、エミッタは、定電流Ｒｒ ＋を介して低電位Ｖ１の
端子に接続されている。トランジスタＱ、のエミッタに
は、トランジスタＱ３のベースが接続され、そのコレク
タは、抵抗Ｒを介して高電位Ｖ１の端子に接続されてい
る。トランジスタＱ５のベースは、基準電位ｔ （Ｖ
ＲＩ）の端子に接続され、そのコレクタは高電位ＶＩの
端子に直接接続され、エミッタが、トランジスタＱ３の
エミッタと共に定電流源工、を介して低電位Ｖ１の端子
に接続されている。
トランジスタＱ、のコレクタには、トランジスタＱ６の
ベースが接続され、そのコレクタは高電位ｖｌの端子に
接続され、エミッタは出力端子ＶＯＵＴに接続されてい
る。そして、トランジスタＱ６のコレクタとエミッタと
の間には負荷容量Ｃｔが接続されている。このトランジ
スタＱ６と負荷容量Ｃ５とか、ＮＰＮ型トランジスタの
エミッタホロワ回路を構成している。
ベースが接続され、そのコレクタは高電位ｖｌの端子に
接続され、エミッタは出力端子ＶＯＵＴに接続されてい
る。そして、トランジスタＱ６のコレクタとエミッタと
の間には負荷容量Ｃｔが接続されている。このトランジ
スタＱ６と負荷容量Ｃ５とか、ＮＰＮ型トランジスタの
エミッタホロワ回路を構成している。
更に、本発明により、トランジスタＱ２のコレクタが高
電位Ｖ、の端子に接続され、そのベースが基準電位２
（Ｖ１１２）の端子に接続される。そして、トランジス
タＱ４のコレクタがトランジスタＱ２のエミッタに接続
され、更に、トランジスタＱ４のベースとエミッタとが
、トランジスタＱ３のベースとエミッタとにそれぞれ並
列に接続される。
電位Ｖ、の端子に接続され、そのベースが基準電位２
（Ｖ１１２）の端子に接続される。そして、トランジス
タＱ４のコレクタがトランジスタＱ２のエミッタに接続
され、更に、トランジスタＱ４のベースとエミッタとが
、トランジスタＱ３のベースとエミッタとにそれぞれ並
列に接続される。
トランジスタＱ２のエミッタとトランジスタＱ４のコレ
クタとの接続点に、ＰＮＰＮＰＮトランジスタのベース
が接続され、七のエミッタは、トランジスタＱ６のエミ
ッタに接続され、コレクタは低電位Ｖ１の端子に接続さ
れる。このトランジスタＱ６がＰＮＰ型エミッタホロワ
回路を構成している。
クタとの接続点に、ＰＮＰＮＰＮトランジスタのベース
が接続され、七のエミッタは、トランジスタＱ６のエミ
ッタに接続され、コレクタは低電位Ｖ１の端子に接続さ
れる。このトランジスタＱ６がＰＮＰ型エミッタホロワ
回路を構成している。
上記した回路において、入力レベルと出力レベルを合わ
せるために、トランジスタＱ１ と定電流Ｉ１． とか
らなるエミッタホロワ回路が入力側に設けられている。
せるために、トランジスタＱ１ と定電流Ｉ１． とか
らなるエミッタホロワ回路が入力側に設けられている。
また、トランジスタＱ５、Ｑ、及びＱ、により電圧比較
を行い、トランジスタＱ３、Ｑ、のコレクタ電圧をトラ
ンジスタＱ６及びＱｌによるコンプリメンタリ−出力回
路で出力する。
を行い、トランジスタＱ３、Ｑ、のコレクタ電圧をトラ
ンジスタＱ６及びＱｌによるコンプリメンタリ−出力回
路で出力する。
次に、その動作について詳細に説明する。
基準電位ＶＲＩの電圧は、高レベルと低レベルの中間値
よりもトランジスタＱ１ のベース・エミッタ間電圧Ｖ
ＩＥ分低い電圧を与え、基準電位ＶＲ２の電圧は、低レ
ベルを与えている。
よりもトランジスタＱ１ のベース・エミッタ間電圧Ｖ
ＩＥ分低い電圧を与え、基準電位ＶＲ２の電圧は、低レ
ベルを与えている。
入力端子ＶＩＮに低レベルの信号が入った場合、トラン
ジスタＱ３、Ｑ４が共に○ＦＦ、トランジスタＱ、がＯ
Ｎとなる。トランジスタＱｊ、 Ｑ４にはコレクタ電流
が流れないのでトランジスタＱ２、Ｑ７は共にＯＦＦと
なる。従って、トランジスタＱ６のベース電圧はほぼ高
電位ｖ１まで上昇し、負荷容量ＣＬの電荷を放電して出
力Ｖ。６．は高レベルになる。
ジスタＱ３、Ｑ４が共に○ＦＦ、トランジスタＱ、がＯ
Ｎとなる。トランジスタＱｊ、 Ｑ４にはコレクタ電流
が流れないのでトランジスタＱ２、Ｑ７は共にＯＦＦと
なる。従って、トランジスタＱ６のベース電圧はほぼ高
電位ｖ１まで上昇し、負荷容量ＣＬの電荷を放電して出
力Ｖ。６．は高レベルになる。
一方、入力端子Ｖｌｌｌに高レベルの信号が入った場合
、トランジスタＱ３、Ｑ、が共にＯＮｌ トランジスタ
Ｑ５がＯＦＦになり、トランジスタＱ３、Ｑ４“にはコ
レクタ電流が流れ、トランジスタＱ２、Ｑ。
、トランジスタＱ３、Ｑ、が共にＯＮｌ トランジスタ
Ｑ５がＯＦＦになり、トランジスタＱ３、Ｑ４“にはコ
レクタ電流が流れ、トランジスタＱ２、Ｑ。
は共にＯＮになる。従って、抵抗ＲにＲＩ２の電圧降下
を生じるため、トランジスタＱ６のベース電圧が下るの
で、トランジスタＱ６はＯＦＦになる。また、トランジ
スタＱ、がＯＮしているので、大電流で負荷容量Ｃ５を
充電できるので、出力Ｖ。Ｕ。
を生じるため、トランジスタＱ６のベース電圧が下るの
で、トランジスタＱ６はＯＦＦになる。また、トランジ
スタＱ、がＯＮしているので、大電流で負荷容量Ｃ５を
充電できるので、出力Ｖ。Ｕ。
を高速に低レベルにすることができる。
このように第１図の回路はインバータ動作をする。また
トランジスタＱ１と並列に複数のＮ Ｐ Ｎ型トランジ
スタを接続することにより、容易に多大力ＮＯＲ回路を
実現することが可能である。
トランジスタＱ１と並列に複数のＮ Ｐ Ｎ型トランジ
スタを接続することにより、容易に多大力ＮＯＲ回路を
実現することが可能である。
実施例２
第２図は、本発明の第２の実施例の回路図である。第１
図のトランジスタＱ３のコレクタ側に設けたコンプリメ
ンタリ−出力回路を、トランジスタＱｓＯコレクタ側に
設けたものである。動作は、第１図の場合と同様に考え
ることができるため省略するが、特徴的なことは人出力
の関係が逆になることである。すなわち、第２図の回路
はバッファ回路として動作する。またトランジスタＱ１
と並列に複数のＮＰＮ型トランジスタを接続すること
により、容易に多入力ＯＲ回路を実現することが可能で
ある。
図のトランジスタＱ３のコレクタ側に設けたコンプリメ
ンタリ−出力回路を、トランジスタＱｓＯコレクタ側に
設けたものである。動作は、第１図の場合と同様に考え
ることができるため省略するが、特徴的なことは人出力
の関係が逆になることである。すなわち、第２図の回路
はバッファ回路として動作する。またトランジスタＱ１
と並列に複数のＮＰＮ型トランジスタを接続すること
により、容易に多入力ＯＲ回路を実現することが可能で
ある。
発明の詳細
な説明したように、本発明は、エミッタ結合論理回路の
出力段をコンプリメンクリ−にすることにより、高レベ
ルから低レベルになる立下り時間を短くすることができ
、より高速な論理回路が実現できる。
出力段をコンプリメンクリ−にすることにより、高レベ
ルから低レベルになる立下り時間を短くすることができ
、より高速な論理回路が実現できる。
第１図は、本発明によるエミッタ結合論理回路の第１の
実施例（インバータ回路）の回路図、第２図は、本発明
によるエミッタ結合論理回路の第２の実施例（バッファ
回路）の回路図、第３図は、従来のエミッタ結合論理回
路の一例を示す回路図である。 〔主な参照番号〕 Ｑ１〜Ｑ６・・ＮＰＮＰＮＰトランジ スタ ・・ＰＮＰ型トランジスタ Ｉ１、Ｉ２・・定電流源 Ｒ・・抵抗 ＣＬ ・・負荷容量Ｖ１ ・・高電
位 Ｖ２ ・・低電位Ｖ□、ＶＲＩ、ＶＲ２・・基準
電位 ｖｒＮ・・入力端子 ｖｏｕＴ ・・出力端子ζつ 派
実施例（インバータ回路）の回路図、第２図は、本発明
によるエミッタ結合論理回路の第２の実施例（バッファ
回路）の回路図、第３図は、従来のエミッタ結合論理回
路の一例を示す回路図である。 〔主な参照番号〕 Ｑ１〜Ｑ６・・ＮＰＮＰＮＰトランジ スタ ・・ＰＮＰ型トランジスタ Ｉ１、Ｉ２・・定電流源 Ｒ・・抵抗 ＣＬ ・・負荷容量Ｖ１ ・・高電
位 Ｖ２ ・・低電位Ｖ□、ＶＲＩ、ＶＲ２・・基準
電位 ｖｒＮ・・入力端子 ｖｏｕＴ ・・出力端子ζつ 派
Claims (1)
- 第１の入力にベースが接続されコレクタが負荷を介し
て高電位へ接続された第１のＮＰＮ型のトランジスタと
、第２の入力にベースが接続されコレクタが負荷を介し
てまたは直接高電位へ接続された第２のＮＰＮ型のトラ
ンジスタと、前記第１及び第２のトランジスタのエミッ
タに一端が共通接続され他端が低電位に接続された定電
流源と、前記第１のＮＰＮ型トランジスタのコレクタに
入力が接続されたＮＰＮ型トランジスタのエミッタホロ
ワ回路と、コレクタを高電位にベースを基準電位に接続
した第３のＮＰＮ型のトランジスタと、該第３のトラン
ジスタのエミッタにコレクタが接続され、ベースとエミ
ッタが前記第１のトランジスタのベースとエミッタに並
列に接続した第４のＮＰＮ型のトランジスタと、前記第
３のトランジスタのエミッタと前記第４のトランジスタ
のコレクタとの接続点に入力が接続されたＰＮＰ型エミ
ッタホロワ回路とを具備し、前記ＮＰＮ型エミッタホロ
ワ回路の出力と前記ＰＮＰ型エミッタホロワ回路の出力
を互いに接続し、その接続点を出力とすることを特徴と
するエミッタ結合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196478A JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
| US07/389,537 US4967106A (en) | 1988-08-06 | 1989-08-04 | Emitter-coupled logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196478A JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246020A true JPH0246020A (ja) | 1990-02-15 |
| JPH071865B2 JPH071865B2 (ja) | 1995-01-11 |
Family
ID=16358462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196478A Expired - Lifetime JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967106A (ja) |
| JP (1) | JPH071865B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341038A (en) * | 1992-01-27 | 1994-08-23 | Cherry Semiconductor Corporation | Error detector circuit for indication of low supply voltage |
| US5256917A (en) * | 1992-04-03 | 1993-10-26 | Motorola, Inc. | ECL logic gate with voltage protection |
| US5396125A (en) * | 1993-09-09 | 1995-03-07 | Northern Telecom Limited | Current injection logic |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573489A (en) * | 1969-05-29 | 1971-04-06 | Gen Electric | High speed current-mode logic gate |
| US4736124A (en) * | 1981-10-21 | 1988-04-05 | Mcfarland Jr Harold L | High speed data bus structure |
| US4585957A (en) * | 1983-04-25 | 1986-04-29 | Motorola Inc. | Diode load emitter coupled logic circuits |
| JPH0659028B2 (ja) * | 1985-11-22 | 1994-08-03 | 日本電気株式会社 | 論理回路 |
| JPH0683054B2 (ja) * | 1985-12-20 | 1994-10-19 | 日本電気株式会社 | 論理レベル変換回路 |
| US4695749A (en) * | 1986-02-25 | 1987-09-22 | Fairchild Semiconductor Corporation | Emitter-coupled logic multiplexer |
-
1988
- 1988-08-06 JP JP63196478A patent/JPH071865B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-04 US US07/389,537 patent/US4967106A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH071865B2 (ja) | 1995-01-11 |
| US4967106A (en) | 1990-10-30 |
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